WO2004057760A1 - シフトレジスタ及びその駆動方法 - Google Patents

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WO2004057760A1
WO2004057760A1 PCT/JP2003/016028 JP0316028W WO2004057760A1 WO 2004057760 A1 WO2004057760 A1 WO 2004057760A1 JP 0316028 W JP0316028 W JP 0316028W WO 2004057760 A1 WO2004057760 A1 WO 2004057760A1
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potential
electrode
input
inverter
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PCT/JP2003/016028
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Mitsuaki Osame
Aya Anzai
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Semiconductor Energy Laboratory Co., Ltd.
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    • H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold

Definitions

  • the present invention relates to an active matrix display device that performs video display by inputting a video signal. Further, the present invention relates to a shift register for generating a sampling pulse for sequentially sampling a video signal.
  • an internal circuit integrally forming a pixel and a driving circuit (hereinafter referred to as an internal circuit) using a transistor formed of a polycrystalline semiconductor (polysilicon) on an insulator.
  • the internal circuit includes a source signal line driver circuit, a gate signal line driver circuit, and the like, and controls pixels arranged in a matrix.
  • the internal circuit is connected to a controller IC or the like (hereinafter, referred to as an external circuit) via a flexible printed circuit (FPC) or the like, and its operation is controlled.
  • ICs used for external circuits are single crystals, and therefore operate at a voltage lower than the power supply voltage of the internal circuits.
  • external circuits usually operate on a 3.3V power supply voltage, but internal circuits operate on a power supply voltage of about 10V. Therefore, the shift register of the internal circuit is driven by the clock (hereinafter referred to as CK) signal of the external circuit. To operate, it is necessary to amplify the CK signal to the same voltage as the power supply voltage of the internal circuit with a level shifter or the like.
  • the shift register of the present invention includes a differential amplification type data transfer unit so that even a low power supply voltage and low voltage input signal can be sufficiently obtained. It can operate (for example, see Japanese Patent Application Laid-Open No. H11-184432).
  • the shift register including the differential amplification type data transfer unit
  • the shift register may malfunction.
  • the characteristic variation is a problem that cannot be ignored.
  • the present invention has been made in view of the above problems, and has as its object to provide a low power consumption shift register which is hardly affected by variations in transistor characteristics. Disclosure of the invention
  • the input portion of the inverter that has obtained the threshold potential is connected to the input portion of the inverter through the capacitance means.
  • the CK signal is amplified, and the amplified CK signal is used for the shift register. That is, by obtaining the threshold potential of the impeller, it is possible to provide a shift register that hardly affects the variation in the characteristics of the transistor.
  • the level shifter that amplifies the CK signal operates using the control signal generated using the output pulse of the shift register, it operates only for a short period in which the CK signal needs to be amplified.
  • the CK signal level shifter has a short period in which a through current flows, and can provide a low power consumption shift register.
  • the shift register according to the present invention includes a level shifter for amplifying an amplitude of a clock signal, wherein the level shifter includes a capacitance unit,
  • An invert having an input connected to the first electrode of the capacitor, and a means for electrically connecting an input and an output of the impeller;
  • An output potential of the level shifter is fixed.
  • the control signal of the level shifter is generated from an output pulse of the shift register. Further, H level and L level potentials of the clock signal are used as the reference potential.
  • the shift register of the present invention is a shift register having a level shifter for amplifying the amplitude of a clock signal
  • the level shifter includes: a capacitance unit
  • a first inverter having an input connected to a first electrode of the capacitance means, and a second inverter having an input connected to an output of the first inverter;
  • a first switch provided between an input unit and an output unit of the first inverter
  • a second switch provided between an input of the first impeller and a power supply
  • the second inverter has a third switch for fixing the potential of the output of the level shifter during a period when the output of the first inverter is indefinite.
  • the control signal of the level shifter is an output of the shift register. It is characterized by being generated from pulses.
  • the shift register of the present invention is a shift register having a level shifter for amplifying the amplitude of a clock signal,
  • the level shifter includes a first inverter and a second inverter connected in series;
  • a first switch provided between an input unit and an output unit of the first inverter
  • a second switch provided between an input of the first inverter and a power supply
  • a third switch for inputting the H level of the clock signal as a reference potential to a second electrode of the first capacitance means
  • a fourth switch for inputting the L level of the clock signal as a reference potential to a second electrode of the second capacitance means
  • the second inverter has a fifth switch for fixing the potential of the output of the level shifter during a period when the output of the first impeller is indefinite.
  • the control signal of the level shifter is an output of the shift register. It is characterized by being generated from pulses.
  • the shift register according to the present invention includes a level shifter for amplifying the amplitude of a clock signal.
  • the level shifter includes a first inverter and a second inverter connected in series. Barta,
  • a first switch provided between an input unit and an output unit of the first inverter
  • a second switch provided between an input of the first inverter and a power supply
  • a third inverter having an output connected to a second electrode of the first capacitance means
  • a third switch provided between an input section and an output section of the third inverter
  • a fourth switch provided between the input of the third inverter and a power supply
  • a third capacitance means in which a first electrode is connected to an input of the third inverter
  • a fifth switch for inputting an H-level potential of the clock signal to a second electrode of the third capacitance means
  • a fourth inverter having an output connected to a second electrode of the second capacitance means
  • a sixth switch provided between an input unit and an output unit of the fourth inverter;
  • a seventh switch provided between the input of the fourth inverter and a power supply;
  • a fourth capacitance means in which a first electrode is connected to an input section of the fourth impeller
  • An eighth switch for inputting an L-level potential of the clock signal to a second electrode of the fourth capacitance means
  • the second inverter has a ninth switch for fixing the potential of the output of the level shifter during a period when the output of the first inverter is indefinite, and the control signal of the level shifter is an output pulse of the shift register. It is characterized by being generated from
  • N is 2 or more.
  • the shift register driving method of the present invention includes a level shifter that amplifies the amplitude of a clock signal
  • the level shifter includes: a capacitance unit
  • An inverter having an input connected to a first electrode of the capacitor, a switch provided between an input and an output of the inverter, and a second inputting a reference potential to a second electrode of the capacitor.
  • a fourth means for fixing the potential of the input section of the inverter comprising:
  • the switch In a reset period, the switch is turned on, and the input portion and the output portion of the inverter are set to the threshold potential of the inverter, so that the first electrode of the capacitor is set to the threshold potential, and the first electrode of the capacitor is set to the threshold potential.
  • Setting a second electrode of the capacitance means as a reference potential;
  • the clock signal is input to the second electrode of the capacitance means by the second means, and the H level or the L level is changed by the third means by a change in the potential from the reference potential.
  • the third means fixes the potential of the output of the level shifter
  • the control signal of the level shifter is generated from an output pulse of the shift register.
  • the H level and the L level potential of the clock signal are used as the reference potential.
  • FIG. 1 is a diagram showing a first embodiment.
  • FIG. 2 is a diagram showing a second embodiment.
  • FIG. 3 is a diagram showing a third embodiment.
  • FIG. 4 is a diagram showing a timing chart in the third embodiment.
  • FIG. 5 is a diagram showing the timing of a control signal.
  • FIG. 6 is a diagram showing a configuration of a shift register to which the present invention can be applied
  • FIG. 7 is a diagram showing a configuration example of a D-FF).
  • FIG. 8 is a diagram illustrating an example of a method of generating a control signal according to the present invention
  • FIG. 9 is a diagram illustrating an example of an electronic device to which the present invention can be applied.
  • FIG. 10 is a diagram showing characteristics of the inverter.
  • FIG. 11 is a diagram showing another configuration example of the output impeller. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 (A) shows a first configuration of a level shifter for amplifying the CK signal of the shift register of the present invention.
  • the level shifter of the present embodiment includes a CK capture switch 1001, a reference switch 1002, a threshold setting switch 1003, a capacitance means 1004, a sampling inverter 1005, a potential fixing switch 1006, and an output inverter 10 07, and the output inverter 1007 has a first P-type TFT 1008, a second P-type TFT 1009 and an N-type TFT 1010.
  • the CK capture switch 1001 is controlled on and off by the signal ⁇ ⁇ generated from the output pulse of the shift register, and captures the CK signal.
  • the on / off state of the reference switch 1002 is controlled by a signal ⁇ ⁇ generated from the output pulse of the shift register, and a reference potential is input to the connection between the CK input switch 1001 and the capacitor 1004.
  • the input unit and the output unit of the correction inverter 1005 are electrically connected via a threshold setting switch 1003, and the on / off of the threshold setting switch 1003 is controlled by a signal 1.
  • the CK capture switch 1001, the reference switch 1002, the threshold setting switch 1003, and the potential fixing switch 1006 are turned on when the control signal is at the H level.
  • the input of the correction inverter 1005 is connected to the GND power supply via the potential fixing switch 1006 in order to prevent malfunction of the correction inverter 1005 and through current.
  • On / off of the potential fixing switch 1006 is controlled by a signal (3) generated from an output pulse of a shift register.
  • the ON / OFF of the first P-type TFT 1008 is controlled by the signal ⁇ ⁇ generated from the output pulse of the shift register so as not to malfunction until the CK signal capture is started.
  • OUT is at GND potential while the level shifter is not operating.
  • the H level of the CK signal is captured, it is set to the VDD potential. Therefore, during the period when the level shifter is not operating, the input section of the correction inverter 1005 is fixed to the GND potential.
  • the output inverter 1007 is provided with the switch of the first P-type TFT 1008 because the output of the correction inverter 1005 is undefined by controlling the output period of VDD with the first P-type TFT 1008. This is to prevent a malfunction sometimes.
  • the potential fixing switch 1006 should be a P-type TFT and the correction inverter should be fixed. Electrically connect the input of 1005 to VDD. Further, the first inverter 1007 controls the output period of $ 00 of the output inverter 1007 by configuring the output inverter 1007 as shown in, for example, 1107 in FIG. By controlling the output period of GND with N-type TFT 110 instead of 1008, it is possible to prevent malfunction when the output of correction inverter 1005 is undefined during reset period T1. it can. In FIG. 11, the same symbols are used for the same components as those in FIG.
  • FIG. 1 c showing a timing chart of the level shifter of the present embodiment (A), a description of the operation that amplifying the CK signal of a low voltage Yore ,, the level shifter and (B).
  • GND is 0V.
  • VDD is 7V
  • H level of signals 1, 2, and 3 is 7V
  • L level is 0V
  • H level of CK signal is 3V
  • L level is OV
  • reference potential is intermediate potential of CK signal. 1.
  • the period Tl is a reset period.
  • Signal 1 becomes H level (7V), and reference switch 1002 and threshold setting switch 1003 are turned on.
  • Node a becomes the reference potential (1.5 V). Since the potential of the node b is fed back to the potential of the node c and the potential does not move, the potential of the node b becomes the threshold potential of the correction inverter 1005 (3.5 V in this case).
  • the potential difference between both ends of the capacitance means 1004 is stored.
  • the operation shifts to the CK capturing period T2
  • the signal ⁇ ⁇ ⁇ goes to the H level (7 V)
  • the CK capturing switch 1001 is turned on.
  • the potential at node a goes from 1.5V to 0V. Since the potential difference between both ends of the capacitor 1004 is held, the node b changes by the amount of the voltage change of the node a. Therefore, node b falls from 3.5V to about 1.5V.
  • Figure 10 shows the VIN-VOUT characteristics of a general inverter. As shown in Fig. 10, if VIN fluctuates slightly above or below the threshold value. VOUT greatly approaches VDD or GND.
  • the node b is set to the threshold potential of the correction inverter 1005, and the node c responds sensitively to the change of the node b.
  • node c since the potential at node b is falling, node c is much closer to VDD ⁇ And the output of OUT remains GND (OV).
  • the CK signal changes from the L level (0V) to the H level (3V).
  • node a goes from 0 V to 3 V
  • node b goes to 3.5 (threshold voltage).
  • OUT becomes VDD (7V) because signal 4 is at L level (0V).
  • the CK signal changes from H level (3V) to L level (0V).
  • the voltage at the node a becomes 0 V from 3 V
  • the voltage at the node b drops to 3.5 (threshold potential) to about 1.5 V. Therefore, node c approaches VDD and OUT goes to GND (OV). In this way, as shown in OUT of FIG. 1 (B), a pulse which is at the H level (7 V) is generated for a half cycle of the CK signal.
  • the signal 3 goes to H level (7V), the potential fixing switch 1006 turns on, and the input section of the correction inverter 1005 is fixed to GND (0 V).
  • the reference potential is preferably an intermediate potential of the CK signal amplitude, it need not be strictly an intermediate potential, and is different from the highest potential and the lowest potential of the CK signal and within a range where the amplitude of the CK signal does not occur.
  • the intermediate potential which can be slightly changed, may be generated by an external circuit or an internal circuit.
  • the present invention is suitable for a shift register using a polysilicon TFT or the like having large variations in transistor characteristics.
  • FIG. 2A shows a second configuration of the level shifter for amplifying the CK signal of the shift register of the present invention.
  • the intermediate potential of the CK signal is used as the reference potential.
  • the H level and the L level of the CK signal are used as the reference potential without using the intermediate potential.
  • An example of amplifying a signal will be described.
  • the level shifter of the present embodiment includes a first CK capture switch 200 1 and a second CK capture switch 2004, a first reference switch 2002 and a second reference switch 2005, and an H-set capacitance means 200 3
  • L setting capacitance means 2006, threshold setting switch 2007, correction inverter 2008, potential fixing switch 2009, output inverter 2010, and output inverter 2010 is the first P-type TFT. 2011, a second P-type TFT 201 and an N-type TFT 201.
  • the capacitance means connected to the input section of the correction impeller 2008 is divided into two: an H-set capacitance means 2003 and an L-set capacitance means 2006.
  • the first reference switch 200 2 and the first CK input switch 200 1 are connected to the opposite terminal of the H-set capacitance means 200 3 connected to the correction inverter 2008, and are opposite to the L-set capacitance means 2006
  • the second terminal S is connected to a second reference switch 2005 and a second CK input switch 2004 to the terminal on the side.
  • the electric capacity of the H set capacity means 2003 and the electric capacity of the L set capacity means 2006 are equal.
  • the threshold setting switch 2007, the potential fixing switch 2009, and the output converter 2010 are provided with the threshold setting switch 2007 between the input unit and the output unit of the sampling inverter 2008, as in the first embodiment. .
  • An output inverter 2010 is connected to an output of the capture inverter 2008, and a first P-type TFT 2011 for controlling an output period of VDD is provided in the output inverter 2010. By controlling the output period of VDD by the first P-type TFT 2011, it is possible to prevent malfunction when the output of the correction inverter 2008 is undefined.
  • the input section of the correction inverter is connected to GND via the potential fixing switch 2009 in order to fix the potential while the level shifter does not operate.
  • the potential fixing switch 2009 should be a P-type TFT and the correction inverter 2008 should be fixed. Connect the input section to VDD electrically.
  • the output inverter 2010 is configured, for example, as shown by 1107 in FIG. 11, thereby controlling the output period of VDD of the output inverter 2010. By controlling the output period of GND with the N-type TFT 1110 instead of the power of the TFT 2011, it is also possible to prevent a malfunction when the output of the correction inverter 2008 is undefined during the reset period T1.
  • the same symbols are used for the same components as those in FIG. FIG.
  • FIGS. 2 (B) shows a timing chart of the level shifter of the present embodiment.
  • the operation of amplifying a low-voltage CK signal with the level shifter of the present embodiment will be described with reference to FIGS. 2 (A) and 2 (B).
  • GND is 0V
  • VDD is 7V
  • H level of signals 1, 2, 3 and 7 is 7V
  • L level is 0V
  • H level of CK signal is 3V
  • L level is 0V
  • reference potential is H level. Force S 3V, L level is 0V.
  • the timing of the control signals (1), (2), (3), and (4) is the same as in the first embodiment.
  • the first reference switch 2002 and the second reference switch 2005 are turned on, and the node e has a potential of 3V and the node f has a potential of 0V.
  • the threshold setting switch 2007 is turned on, and the threshold potential of the correction inverter 2008 is set.
  • the potential difference between both ends of each of the capacitance means of the H-set capacitance means 2003 and the L-set capacitance means 2006 is stored.
  • the operation proceeds to the CK fetch period T2, where the first CK fetch switch 2001 and the second CK fetch switch 2004 are turned on.
  • the CK signal is at L level (0V)
  • the potential at node e changes from 3V to 0V
  • the potential at node f remains at 0V. Due to this change in the node e, the potential of the node g drops by about 1.5 V from the threshold potential of the correction inverter 2008.
  • the CK signal goes high (3 V)
  • the potential of the node e changes from 0 V to 3 V
  • the potential of the node f changes from 0 V to 3 V.
  • the CK signal can be amplified using the H level and the L level of the CK signal without using the intermediate potential of the CK signal as the reference potential. Therefore, it is possible to reduce the number of power supplies by using the H-level power supply and the L-level power supply of the CK signal without adding the power supply of the intermediate potential of the CK signal.
  • FIG. 3 shows a third configuration of the level shifter for amplifying the CK signal of the shift register of the present invention.
  • the change in the potential from the threshold potential of the input portion of the correction inverter when the CK signal is fetched is about half of the CK signal amplitude.
  • An example in which the signal amplitude can be made approximately the same will be described.
  • the level shifter of the present embodiment includes first and second CK capture switches 3001 and 3008, first and second reference switches 3002 and 3009, first, second, third, fourth and fifth switches.
  • Capacitance means 3003, 3007, 3010, 3014, 3015, first and second correction inverters 3005, 3012, first and second threshold setting switches 3004, 3011, first and second potential fixing Switches 3006, 3013, third correction inverter 3017, third threshold setting switch 3016, 3 has a potential fixing switch 3018 and an output inverter 3019.
  • the level shifter of the present embodiment divides the capacitance connected to the input section of the third correction inverter 3017 into two, a second capacitance 3007 and a fourth capacitance 3014.
  • the output of the first correction inverter 3005 is connected to the opposite terminal of the second capacitance means 3007 connected to the third correction inverter 3017, and the input of the first correction inverter 3005 is connected to the first capacitance. It is connected to the unit 3 003.
  • the input and output of the first correction inverter 3005 are electrically connected via a first threshold setting switch 3004, and the input of the first correction inverter 3005 is connected to the first potential fixing switch 3006.
  • the first CK capture switch 3001 and the first reference switch 3002 Is done.
  • the CK signal is taken in from the first switch for taking in CK 3001 and the reference potential is taken in from the first switch for reference 3002.
  • the output of the second correction inverter 3012 is connected to the terminal on the opposite side of the fourth capacitance means 3014 connected to the third correction inverter 3017, and the input of the second correction inverter 3012 is connected to the third capacitance means. Connected to 3010.
  • the input and output of the second correction inverter 3012 are electrically connected via a second threshold setting switch 3011, and the input of the second correction inverter 3012 is connected to the second potential fixing switch 3013. Connected to VDD via.
  • the input of the first correction inverter 3005 and the input of the second correction inverter 3012 are connected by a fifth capacitance means 3015.
  • a second CK input switch 3008 and a second reference switch 3009 are connected to terminals on the opposite side of the second capacitance means 3010.
  • the CK signal is taken in from the second CK signal taking-in switch 3008 and the reference potential is taken in from the second reference switch 3009.
  • the input and output of the third correction inverter 3017 are connected via a third threshold setting switch 3016, and the input of the third correction inverter 3017 is connected to a third potential fixing switch 3018. Connected to GND via The output of the third correction inverter 3017 is connected to an output inverter 3019, and the output inverter 3019 is provided with a first P-type TFT3020 for controlling a period for outputting VDD.
  • the electric capacity of the first, second, third and fourth capacitance means is equal
  • the electric capacity of the fifth capacitance means is the electric capacity of the first, second, third and fourth capacitance means. It shall be sufficiently smaller than the capacity.
  • the potential fixing switch 3018 should be a P-type TFT.
  • the input of the third correction inverter 3017 is electrically connected to VDD.
  • the output inverter 3019 is configured as shown in, for example, 1107 in FIG. 11 to provide the first P-type TFT 3020 controlling the output period of VDD of the output inverter 3019.
  • the third correction inverter 3017 can be controlled during the reset period T1. Can be prevented from malfunctioning when the output is undefined.
  • the same symbols are used for the same components as those in FIG.
  • FIG. 4 shows a timing chart of the level shifter of the present embodiment.
  • FIG. 3 An operation of amplifying a low-voltage CK signal with the level shifter of the present embodiment will be described with reference to FIG. As an example, a description will be given with the potential specified.
  • GND is 0V
  • VDD is 7V
  • H level of signals 1, 2, and 3 is 7V
  • L level is 0V
  • H level of CK signal is 3V
  • L level is 0V
  • reference level is H level of 3V
  • L The level is 0V.
  • control signals (1), (2), (3) and (4) is the same as in the first and second embodiments.
  • the first and second reference switches 3002 and 3009 are turned on, and the potential of the node i becomes 3V and the potential of the node j becomes 0V.
  • the switches 3004, 3011, and 3016 for setting the first, second, and third thresholds are turned on, and the input / output units of the first, second, and third correction innotors 3005, 3012, and 3017 are turned on.
  • the potential difference between both ends of the first, second, third, fourth and fifth capacitance means is stored.
  • the process proceeds to the CK capturing period T2, and the first and second CK capturing switches 3001 and 3008 are turned on.
  • the CK signal is at the H level (3 V)
  • the potential of the node i remains at 3 V
  • the potential of the node j becomes 0 V to 3 V. Due to this change in the node j, the potential of the node 1 rises by about 3 V from 3.5 V, and the potential of the node n rises from 3.5 V to 0 V.
  • the potential of the node k is By means 3015 it is lifted slightly. As a result, the potential of the node m also drops from 35 V toward GND.
  • node o changes from 3.5V to GND (OV)
  • node p changes to VDD (7V)
  • OUT changes to GND (OV).
  • the CK signal changes to L level (OV) and H level (3V), and each node can change appropriately as shown in Fig. 4.
  • the change in the potential from the threshold potential of the correction inverter with respect to the CK signal amplitude can be made approximately equal to the CK signal amplitude, and more stable operation can be expected. Also, the number of power supplies can be reduced by using the H level and L level of the CK signal instead of using the intermediate potential of the CK signal as the reference potential.
  • the output of the output inverter was at L level. This is because the setting requires the CK signal at the H level when the D-flip: ° flop (D-FF) of the shift register operates.
  • D-FF ° flop
  • the input section of the correction inverter is connected to VDD through a potential fixing switch, and the output inverter is provided with a switch in the N-type TFT so that the GND potential is output only when necessary.
  • a switch is provided in the P-type TFT or the N-type TFT of the output inverter has been described, but this method is not necessarily required.
  • an analog switch may be provided after the correction inverter so that an erroneous level is not output when the output of the correction inverter is undefined.
  • the CK capture switch, reference switch, threshold setting switch, and potential fixing switch may be N-type TFTs or P-type TFTs depending on the CK signal potential and the power supply potential.
  • an analog switch using both an N-type TFT and a P-type TFT may be used.
  • Each control signal may be appropriately generated, such as generating an inverted signal in accordance with the polarity of each switch.
  • the potential of the input portion of the correction inverter during the period in which the level shifter is not operated may be connected to the power source via the potential fixing switch, but the input portion of the correction inverter may be connected to the power source potential.
  • the output unit and the input unit of the correction inverter may be connected in a loop via a clocked inverter.
  • the terminal on the opposite side of the capacitance means connected to the correction inverter may be fixed at a desired potential so that the input portion of the sampling inverter has a potential at which no through current flows.
  • FIG. 5 shows a timing chart of signals required to generate a control signal for the N-th level shifter associated with the N-th D-flip-flop (D-FF) constituting the shift register.
  • the inverted output Qb5004 is shown.
  • the reset period T1 is the period when the signal 1 is at the H level.
  • the NAND of the N-th stage D-FF output Q5001 and the N-th stage D-FF inverted output Qb5004 is taken and the NAND output is inverted.
  • the CK signal capture period T2 is a period during which the signal 2 is at the H level, and the output Q5 003 of the N-th stage D-FF may be used.
  • the potential fixing period T3 is a period during which the signal 3 is at the H level, and can be generated by taking the NOR of the output Q5001 of the N-th stage D-FF and the output Q5003 of the N-th stage D-FF.
  • the inverted signal of the signal 2 may be used as the signal ⁇ ⁇ for controlling the VDD output of the output inverter.
  • the above description is an example in the case where there is no signal delay.
  • the reset period must be started after turning off the potential fixed switch to prevent a shoot-through current, and CK must be set after the reset period has ended to prevent the input reference potential from changing. Start the signal capture period, exit. It is necessary to take care to turn on the signal (1) of the data VDD output control after turning on the CK signal and after the effects of noise have been eliminated.
  • each control signal of the level shifter of the CK signal is generated using the outputs of the N-two-stage D-FF and the N-one-stage D-FF.
  • the output may be generated using the output of the N-3 stages of D-FF during the reset period and using the output of the N-1 stage of D-FF during the CK signal capturing period. In short, it may be appropriately generated according to the purpose from the output pulse of the shift register.
  • a level shifter control signal can be generated from the output pulse of the shift register.
  • FIG. 6 shows a configuration example of a shift register using the level shifter of the present invention.
  • the shift register comprises a plurality of stages of level shifters (LS) 6001 and D-FF 6002.
  • the input N 1 of the N-th level shifter is connected to the output Q of the N-th stage D-FF, and the input N 2 of the N-th level shifter is N- 1
  • the output OUT of the N-th level shifter is connected to CK2 of the N-th stage D-FF and CK1 of the N-th stage D-FF.
  • the input IN of the N-th stage D-FF is connected to the output Q of the N-th stage D-FF.
  • the output Q of the N-th stage D-FF is the input of the N + 1st stage D-FF. Connected to IN.
  • the output OUT of the N + 1-th level shifter is connected to CK2 of the N-th D-FF.
  • the ratio of the number of level shifters forming the shift register to the number of flip-flops corresponds to 1: 1.
  • the ratio of the number of level shifters forming the shift register to the number of flip-flops is 1: 1. : N (N is 2 or more).
  • the selection may be made appropriately in consideration of the circuit layout area, operating frequency, power consumption, and the like.
  • FIG. 7 (A) shows a configuration example of the D-FF 6002
  • FIG. 7 (B) shows a timing chart.
  • the D-FF 6002 has a first clocked inverter 7001 and an inverter 7002 connected in series, and a second clocked inverter 7003 connected in a loop with the impeller.
  • the first clocked inverter 7001 is composed of a first P-type TFT 7004, a second P-type TFT 7005, a first N-type TFT 7006, and a second N-type TFT 7007 connected to a direct IJ.
  • the second clocked inverter 7003 includes a third P-type TFT 7008, a fourth P-type TFT 7009, a third N-type TFT 7010, and a fourth N-type TFT 7011 connected to the system IJ.
  • the gates of the second P-type TFT 7005 and the first N-type TFT 7006 receive the output (IN) of the preceding D-FF.
  • a pulse is input to IN, the signal goes to the H level, the second P-type TFT 7005 is turned off, and the first N-type TFT 7006 is turned on.
  • CK1 goes to H level
  • the second N-type TFT 7007 turns on
  • node Qb goes to GND potential
  • node Q goes to VDD potential.
  • CK2 becomes H level
  • the fourth N-type TFT 7011 is turned on, and the node Qb is kept at the GND potential.
  • CK2 goes to the L level, the first P-type TFT 7004 is turned on, the fourth N-type TFT 7011 is turned off, the node Qb is at the VDD potential, and the node Q is at the GND potential.
  • the D-FF shown in FIG. 7A is used, but it is needless to say that the flip-flop is not necessarily limited to this configuration.
  • Fig. 8 (A) shows an example of a circuit that generates control signals (1), (2), (3), and (4) for the level shifter in consideration of the delay from the output pulse of the shift register.
  • FIG. 8 (B) shows the timing chart.
  • the generation of the control signal of the N-th level shifter will be described.
  • the output Q (N-2Q) of the N-th stage D-FF and the output Q (N-1Q) of the N-th stage D-FF are input to the NOR8001, and the output of the NOR8001 is signaled. 3.
  • the output Q (N-2 Q) of the N-th stage D-FF goes high, signal 3 goes low.
  • the output Q (N-2Q) of the N-th stage D-FF and the output Q (N-1Q) of the N-th stage D-FF were inverted by the first inverter 8002.
  • the signal is input to the NAND 8003, and the output of the NAND 8003 is inverted by the second inverter 8004 to generate the signal 1.
  • signal 1 goes to the L level after signal 3 goes to the L level because signal 1 has more delay by the second inverter 8004 minutes. Further, when a plurality of inverters are added in series to the second inverter 8004, there is no timing at which the H level of the signal (3) and the H level of the signal (4) overlap, and the through current can be eliminated.
  • the second P-type TFT 8006 and the N-type TFT 8007 connected to the straight IJ
  • the second P-type TFT 8006 and the N-type The inverted pulse of the output Q of the D-FF of the first stage is input, and the signal ⁇ is input to the gate electrode of the first P-type TFT8005.
  • the source electrode of the first P-type TFT8005 is connected to VDD
  • the source electrode of the type TFT8007 is connected to GND
  • the source electrode of the second P-type TFT8006 and N-type TFT8007 are connected.
  • the rain electrodes are connected, and a third inverter 8008, a fourth inverter 8009, a fifth inverter 8010, a sixth inverter 8011, and a seventh inverter 8012 are connected in series.
  • the signal 1 is input to the gate electrode of the first P-type TFT 8005, the input portion of the third inverter 8008 goes high after the signal ⁇ goes low. Further, the signal is inverted by the fourth impeller 8009 to generate the signal 2. This ensures that the reset period and the CK capture period do not overlap.
  • the signal 2 is generated via the fifth inverter 8010, the sixth inverter 8011, and the seventh inverter 8012 to generate the signal 2. This enables the output inverter to output VDD after the CK capture period has started.
  • FIG. 8 (A) the configuration of FIG. 8 (A) has been described, but it goes without saying that the configuration is not limited to this configuration. Considering the delay time, frequency, etc. of each control signal.
  • the display device of the present invention can be used for display units of various electronic devices. It is desirable to use the display device of the present invention particularly for mopile devices that require low power consumption.
  • the electronic device includes a portable information terminal (mobile phone, mopile computer, portable game machine, electronic book, or the like), a video camera, a digital camera, a goggle-type display, a display, a navigation system.
  • a portable information terminal mobile phone, mopile computer, portable game machine, electronic book, or the like
  • a video camera digital camera
  • a digital camera digital camera
  • a goggle-type display a display
  • a navigation system navigation system
  • FIG. 9A illustrates a display, which includes a housing 9001, an audio output unit 9002, a display unit 9003, and the like.
  • the display device of the present invention can be used for the display portion 9003.
  • the display device includes all information display devices for personal computers, TV broadcast reception, advertisement display, and the like.
  • FIG. 9 (B) shows a mopile computer, which includes a main body 9101, a stylus 9102, a display portion 9103, an operation button 9104, an external interface 9105, and the like.
  • the display device of the present invention can be used for the display portion 9103.
  • FIG. 9C illustrates a game machine including a main body 9201, a display portion 9202, operation buttons 9203, and the like.
  • the display device of the present invention can be used for the display portion 9202 ( FIG. 9D illustrates a mobile phone, a main body 9301, an audio output portion 9302, an audio input portion 9303, a display portion 9304, an operation switch 9305, and an antenna 9306.
  • the display device of the present invention can be used for the display portion 9304.
  • the applicable range of the display device of the present invention is extremely wide, and the display device can be used for electronic devices in various fields.
  • Industrial applicability is extremely wide, and the display device can be used for electronic devices in various fields.
  • the present invention is very effective when a shift register is operated with a CK signal having an amplitude smaller than the power supply voltage using a transistor having a large characteristic variation such as a polysilicon TFT.
  • the level shifter of the CK signal is In this case, the shift register is controlled using a pulse generated in the shift register and is operated only for a short period in which the CK signal needs to be amplified, so that a shift period in which a through current flows is short and a low power consumption shift register can be provided.

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Abstract

　本発明は、インバータの入力部をインバータの閾値電位にし、インバータの入力部に容量手段を介してＣＫ信号を入力することで、ＣＫ信号は増幅され、その増幅されたＣＫ信号をシフトレジスタに用いる。つまり、インバータの閾値電位を取得することで、トランジスタの特性ばらつきに殆ど影響しないシフトレジスタを提供することができる。

Description

―
明細:
'駆動方法
技術分野
本発明は、映像信号を入力して映像表示を行うアクティブマトリクス型 表示装置に関する。さらに、映像信号を順次サンプリングしていくサンプリ ングパルスを生成するシフトレジスタに関する。 背景技術
近年、液晶表示装置や発光装置などのアクティブマトリクス型表示装 置は、携帯機器向け等の需要の増加から開発が進められている。特に絶 縁体上に多結晶半導体（ポリシリコン）により形成されたトランジスタを用い 画素及ぴ駆動回路（以下、内部回路と称する。）を一体形成する技術は活 発に開発が進められている。内部回路はソース信号線駆動回路、ゲート信 号線駆動回路等を有し、マトリクス状に配置された画素を制御する。
また、内部回路はフレキシブルプリント基板（FPC )等を介してコントロー ラ IC等（以下、外部回路と称する。）と接続され、その動作が制御される。 一般的に、外部回路に用いる ICは単結晶のため、内部回路の電源電圧よ り低い電圧で動作する。現状では、通常、外部回路は 3. 3Vの電源電圧 で動作するが、内部回路は 10V程度の電源電圧で動作する。よって、外 部回路のクロック（以後、 CKと表記）信号で内部回路のシフトレジスタを動 作させるためには、レベルシフタ等で CK信号を内部回路の電源電圧と同 程度の電圧に増幅する必要がある。
外部回路で CK信号を増幅する場合にはレベルシフタ ic、電源 IC等の 部品の増加、消費電力の増加等の問題が生じる。内部回路においては、 FPC の入力部に CK信号を増幅するレベルシフタを設け、シフトレジスタ 全段に供給すると、レイアウト面積の増加、消費電力の増加、高周波動作 が困難等の問題を生じる。
そのため、低電圧の C K信号で動作するシフトレジスタが提案されている, この発明のシフトレジスタは差動増幅型のデータ転送部を備えることにより 低電源電圧、低電圧入力信号であっても十分に動作することができるとし ている（例えば、特開平 1 1— 1 8443 2号公報参照）。
前記差動増幅型のデータ転送部を備えるシフトレジスタは、差動増幅 器を構成するトランジスタ特性が想定していた特性から外れた時には、シ フトレジスタが誤動作する場合がある。単結晶ではないポリシリコン TFT 等においては、特性ばらつきは無視できない問題である。
本発明は上記の問題点を鑑みてなされたものであり、トランジスタの特性 ばらつきの影響を受けにくい、低消費電力のシフトレジスタを提供すること を課題とするものである。 発明の開示
本発明は、閾値電位を取得したインバータの入力部に容量手段を介し て CK信号を入力することで、 CK信号は増幅され、その増幅した CK信号 をシフトレジスタに用いる。つまり、インパータの閾値電位を取得すること で、トランジスタの特性ばらつきに殆ど影響しないシフトレジスタを提供す ることができる。
また、 CK信号を増幅するレベルシフタは、シフトレジスタの出力パルス を用いて生成した制御信号により動作するため、 CK信号の増幅が必要な 短期間だけ動作する。これにより、 C K信号のレベルシフタは貫通電流が 流れる期間が短く、低消費電力のシフトレジスタを提供することができる。
本発明の構成を以下に記す。
本発明のシフトレジスタは、クロック信号の振幅を増幅するレベルシフ 前記レベルシフタは、容量手段と、
前記容量手段の第 1の電極に入力部が接続されたインバークと、 前記インパータの入力部と出力部を電気的に接続する手段と、
前記容量手段の第 2の電極に基準電位を入力する第 1の手段と、 前記容量手段の第 2の電極に前記クロック信号を入力する第 2の手段と. 前記レベルシフタの出力の電位を固定する第 3の手段と、
前記レベルシフタが動作していない期間において、前記インパータの入 力部の電位を固定する第 4の手段と、を有し、
前記レベルシフタの制御信号は前記シフトレジスタの出力パルスから生 成することを特徴とする。 また、前記基準電位として前記クロック信号の Hレベルと Lレベルの電位 を用いることを特徴とする。
本発明のシフトレジスタは、クロック信号の振幅を増幅するレベルシフタ を有するシフトレジスタであって、
前記レベルシフタは、容量手段と、
前記容量手段の第 1の電極に入力部が接続された第 1のインバータと、 前記第 1のインバータの出力部に入力部が接続された第 2のインパータ と、
前記第 1のインバータの入力部と出力部の間に設けられた第 1のスイツ チと、
前記第 1のインパータの入力部と電源との間に設けられた第 2のスィッチ と、
前記容量手段の第 2の電極に基準電位を入力する第 1の手段と、 前記容量手段の第 2の電極に前記クロック信号を入力する第 2の手段と. を有し、
前記第 2のインバータは、前記第 1のインパータの出力が不定の期間に おいて、前記レベルシフタの出力の電位を固定する第 3のスィッチを有し. 前記レベルシフタの制御信号は前記シフトレジスタの出力パルスから生 成することを特徴とする。
本発明のシフトレジスタは、クロック信号の振幅を増幅するレベルシフタ を有するシフトレジスタであって、 前記レベルシフタは、直列に接続された第 1のインバータ及ぴ第 2のイン バータと、
前記第 1のインバータの入力部と出力部の間に設けられた第 1のスイツ チと、
前記第 1のインバータの入力部と電源との間に設けられた第 2のスィッチ と、
前記第 1のインパータの入力部に第 1の電極が接続された第 1の容量手 段及び第 2の容量手段と、
前記第 1の容量手段の第 2の電極に基準電位として前記クロック信号の Hレベルを入力する第 3のスィッチと、
前記第 2の容量手段の第 2の電極に基準電位として前記クロック信号の Lレベルを入力する第 4のスィッチと、
前記第 1の容量手段及ぴ第 2の容量手段の第 2の電極に前記クロック信 号を入力する手段と、を有し、
前記第 2のインバータは、前記第 1のインパータの出力が不定の期間に おいて、前記レベルシフタの出力の電位を固定する第 5のスィッチを有し. 前記レベルシフタの制御信号は前記シフトレジスタの出力パルスから生 成することを特徴とする。
本発明のシフトレジスタは、クロック信号の振幅を増幅するレベルシフタ 前記レベルシフタは、直列に接続された第 1のインバータ及ぴ第 2のイン バータと、
前記第 1のインバータの入力部と出力部の間に設けられた第 1のスイツ チと、
前記第 1のインバータの入力部と電源との間に設けられた第 2のスィッチ と、
前記第 1のインバータの入力部に第 1の電極が接続された第 1の容量手 段及び第 2の容量手段と、
前記第 1の容量手段の第 2の電極に出力部が接続された第 3のインパー タと、
前記第 3のインバータの入力部と出力部の間に設けられた第 3のスイツ チと、
前記第 3のインバータの入力部と電源との間に設けられた第 4のスィッチ と、
前記第 3のインバータの入力部に第 1の電極が接続された第 3の容量手 段と、
前記第 3の容量手段の第 2の電極に前記クロック信号の Hレベルの電位 を入力する第 5のスィッチと、
前記第 2の容量手段の第 2の電極に出力部が接続された第 4のインバー タと、
前記第 4のインバータの入力部と出力部の間に設けられた第 6のスイツ チと、 前記第 4のインバータの入力部と電源との間に設けられた第 7のスィッチ と、
前記第 4のインパータの入力部に第 1の電極が接続された第 4の容量手 段と、
前記第 4の容量手段の第 2の電極に前記クロック信号の Lレベルの電位 を入力する第 8のスィッチと、
前記第 3の容量手段及ぴ第 4の容量手段の第 2の電極に前記クロック信 号を入力する手段と、を有し、
前記第 2のインバータは、前記第 1のインバータの出力が不定の期間に おいて、前記レベルシフタの出力の電位を固定する第 9のスィッチを有し 前記レベルシフタの制御信号は前記シフトレジスタの出力パルスから生 成することを特徴とする。
また、本発明のシフトレジスタは、
シフトレジスタを構成するレベルシフタの段数とフリップフロップの段数 の比が、 1 : N (Nは 2以上）であることを特徴とする。
本発明のシフトレジスタの駆動方法は、クロック信号の振幅を増幅する レベルシフタを有し、
前記レベルシフタは、容量手段と、
前記容量手段の第 1の電極に入力部が接続されたインパータと、 前記インバータの入力部と出力部の間に設けられたスィッチと、 前記容量手段の第 2の電極に基準電位を入力する第 1の手段と、 前記容量手段の第 2の電極にクロックを入力する第 2の手段と、
前記レベルシフタの出力の電位を固定する第 3の手段と、
前記インバータの入力部の電位を固定する第 4の手段と、を有するシフト レジスタの駆動方法であって、
リセット期間において、前記スィッチをオンして、前記インバータの入力 部及び出力部を前記インバータの閾値電位とすることによって、前記容量 手段の第 1の電極が前記閾値電位とし、前記第 1の手段によって前記容量 手段の第 2の電極を基準電位とし、
クロック取り込み期間において、前記第 2の手段によって前記容量手段 の第 2の電極に前記クロック信号を入力し、前記基準電位からの電位の変 動により、前記第 3の手段によって Hレベルまたは Lレベルを入力された前 記クロック信号に対応して出力し、
前記インバータの出力が不定の期間において、前記第 3の手段によって. 前記レベルシフタの出力の電位を固定し、
前記レベルシフタが動作していない期間において、前記第 4の手段によ つて、前記インバータの入力部の電位を固定し、
前記レベルシフタの制御信号は前記シフトレジスタの出力パルスから生成 することを特徴とする。
また本発明のシフトレジスタの駆動方法は、 前記基準電位に前記クロッ ク信号の Hレベルと Lレベルの電位を用いることを特徴とする。 図面の簡単な説明
第 1図は、実施の形態 1を示す図である。
第 2図は、実施の形態 2を示す図である。
第 3図は、実施の形態 3を示す図である。
第 4図は、実施の形態 3におけるタイミングチャートを示す図である。 第 5図は、制御信号のタイミングを示す図である。
第 6図は、本発明が適用可能なシフトレジスタの構成を示す図である ( 第 7図は、 D- FFの構成例を示す図である。
第 8図は、本発明における制御信号の生成方法の例を示す図である, 第 9図は、本発明が適用可能な電子機器の例を示す図である。
第 10図は、インバータの特性を示す図である。
第 11図は、出力インパータの他の構成例を示す図である。 発明を実施するための最良の形態
本発明の実施形態について、以下に説明する。
[実施の形態 1]
第 1図（A)に本発明のシフトレジスタの CK信号を増幅するレベルシ フタの第 1の構成を示す。
本実施形態のレベルシフタは CK取り込み用スィッチ 1001、リファ レンス用スィッチ 1002、閾値セット用スィッチ 1003、容量手段 1004、 捕正インバータ 1005、電位固定用スィッチ 1006、出力インバータ 10 07を有し、出力インバータ 1007は第 1の P型 TFT1008、第 2の P型 T FT1009及ぴN型TFT1010を有する。
CK取り込み用スィッチ 1001はシフトレジスタの出力パルスから生 成した信号②によりオンオフを制御され、 CK信号が取り込まれる。リフ アレンス用スィッチ 1002はシフトレジスタの出力パルスから生成した信 号①によりオンオフを制御され、 CK取り込み用スィッチ 1001と容量手 段 1004との接続部に、基準電位を取り込む。補正インバータ 1005の 入力部、出力部は閾値セット用スィッチ 1003を介し、電気的に接続さ れており、前記閾値セット用スィッチ 1003のオンオフは信号①により制 御されている。ここで、 CK取り込み用スィッチ 1001、 リファレンス用ス イッチ 1002、閾値セット用スィッチ 1003、電位固定用スィッチ 1006 は制御信号が Hレベルのときオンするとする。
前記レベルシフタが動作していない期間、補正インバータ 1005の 誤動作や貫通電流を防止するため、補正インバータ 1005の入力部は 電位固定用スィッチ 1006を介して GND電源と接続される。前記電位 固定用スィッチ 1006はシフトレジスタの出力パルスから生成した信号 ③によりオンオフが制御される。 出力インバータ 1007において、 CK信 号取り込みが開始されるまで、誤動作しないように、第 1の P型 TFT10 08は、シフトレジスタの出力パルスから生成した信号④でオンオフが制 御される。
ここで、 OUT はレベルシフタが動作していない期間は GND電位になり CK信号の H レベルを取り込んだ時には VDD電位になる設定となって いる。このため、レベルシフタが動作していない期間は、補正インバータ 1005の入力部は GND電位に固定してある。また、出力インパータ 10 07が第 1の P型 TFT 1008のスィッチを設けているのは、第 1の P型 T FT 1008で VDDの出力期間を制御することによって、補正インバータ 1005の出力が不定の時に誤動作しないようにするためである。
また、レベルシフタが動作していない期間において、補 IEインバータ 1005の入力部を Hレベルに固定した方が論理的に都合の良いときに ' は、電位固定用スィッチ 1006を P型 TFTにし、補正インパータ 1005 の入力部を VDDに電気的に接続する。また、出力インバータ 1007を 例えば第 1 1図の 1 107に示すような構成とすることによって、出力イン パータ 1007の¥00の出カ期間を制御してぃる第1の？型下 1008 のかわりに、 N型 TFT 1 1 10で GNDの出力期間を制御することによつ て、リセット期間 T 1において、補正インバータ 1005の出力が不定の時 に誤動作しないようにすることもできる。なお、第 1 1図において、第 1図 と同じものには同じ記号を用いている。
第 1図（B )に本実施形態のレベルシフタのタイミングチャートを示す c 第 1図（A)、 （B)を用レ、、前記レベルシフタで低電圧の CK信号を増幅す る動作について説明する。例として電位を明記して説明する。 GNDは 0V . VDDは 7V、信号①、②、③及ぴ④の Hレベルは 7V、 Lレベルは 0V、 CK 信号の Hレベルは 3V、 Lレベルは OV、基準電位は CK 信号の中間電位. 1. 5Vとする。
まず期間 Tlはリセット期間である。信号①が Hレベル（7V)となり、リフ アレンス用スィッチ 1002、閾値セット用スィッチ 1003がオンする。 ノード a は基準電位（1. 5V)となる。ノード bはノード cの電位がフィードバックされ 電位が動かない方向に働くので、補正インバータ 1005の閾値電位（ここ では 3. 5Vとする）となる。ここで、容量手段 1004の両端の電位差が保存 される。
続いて、 CK取り込み期間 T2に移り、信号②が Hレベル（7V)となり、 CK取り込み用スィッチ 1001がオンする。 T2期間の最初、 CK信号は L レべノレ（0V)のため、ノード aの電位が 1. 5Vから 0Vとなる。容量手段 10 04の両端の電位差は保持されるので、ノード bはノード aの電圧変化分程 度変化する。よって、ノード bは 3. 5Vから 1. 5V程度下降する。
第 10図に一般的なインバータの VIN— VOUT特性を示す。第 10図 に示されているように、 VINが閾値から上下どちらかに少しでも変動すると. VOUTは大きく VDD又は GNDに近づく。
よって、 T1期間においてノード bは補正インバータ 1005の閾値電位 にセットされていたため、ノード bの変化にノード cは敏感に反応する。この 場合、ノード bの電位は下降しているため、ノード cは VDD に大きく近づく < そして、 OUTの出力は GND(OV)のままである。
次に、 T2期間に、 CK信号が Lレベル（0V)から Hレベル（3V)に変 ィ匕する。これにより、ノード aは、 0Vから 3Vになり、ノード bは 3. 5(閾値電 位） +1. 5 V程度の電位に上昇する。よって、ノード cは GNDに近づく。こ の時、信号④は Lレベル（0V)のため、 OUTは VDD(7V)になる。
また、 T2期間の最後に、 CK信号は Hレベル（3V)から Lレベル（0V) に変化する。これにより、ノード aは、 3V力 ら 0Vになり、ノード bは 3. 5(闘 値電位）一 1. 5V程度の電位に下降する。よって、ノード cは VDDに近づ き、 OUTは GND(OV)になる。こうして、第 1図（B)OUTのように、 CK 信号の半周期だけ Hレベル（7V)となるパルスが生成される。
CK信号の増幅を終了した後、信号③が Hレベル（7V)となり、電位固 定用スィッチ 1006がオンし、補正インバータ 1005の入力部は GND(0 V)に固定される。
また、基準電位は CK信号振幅の中間電位が望ましいが、厳密に中間 電位である必要はなく、前記 CK信号の最高電位、最低電位と異なり、か つ、前記 CK信号の振幅を出ない範囲で多少変動させることが可能である, この中間電位は、外部回路で生成してもよいし、内部回路で生成してもよ い。
本実施形態の通り、電源電圧に対して CK信号の振幅が小さくても、ト ランジスタの特性ばらつきの影響を殆ど受けることなく、 CK信号を増幅す ることができる。また、レベルシフタが動作しない期間は、電位を固定し、 誤動作防止や貫通電流が流れないようにしている。よって、低消費電力化 が可能となる。このように、本発明は、トランジスタの特性ばらつきが大きい ポリシリコン TFT等を用いたシフトレジスタに適している。 [実施の形態 2]
第 2図（A)に本発明のシフトレジスタの CK信号を増幅するレベルシ フタの第 2の構成を示す。
実施形態 1では、基準電位として、 CK信号の中間電位を用いる例を示 したが、実施形態 2では、中間電位を用いないで、 CK信号の Hレベルと L レベルを基準電位として用いて、 CK信号を増幅する例を示す。
本実施形態のレベルシフタは第 1の CK取り込み用スィッチ 200 1及 ぴ第 2の CK取り込み用スィッチ 2004、第 1 のリファレンス用スィッチ 20 02及び第 2のリファレンス用スィッチ 2005、 Hセット用容量手段 200 3及 び Lセット用容量手段 2006、閾値セット用スィッチ 200 7、補正インパー タ 2008、電位固定用スィッチ 200 9、出力インバータ 20 1 0を有し、出力 インバータ 20 1 0は、第 1の P型 TFT 20 1 1、第 2の P型 TFT20 1 2及ぴ N 型 TFT 20 1 3を有する。
本実施形態のレベルシフタは、補正インパータ 2008の入力部に接続 される容量手段を Hセット用容量手段 200 3と Lセット用容量手段 2006の 2つに分割する。補正インバータ 2008と繋がる Hセット用容量手段 200 3 の反対側の端子には第 1のリファレンス用スィッチ 200 2と第 1の CK取り 込み用スィッチ 200 1が接続され、 Lセット用容量手段 2006の反対側の 端子には第 2のリファレンス用スィッチ 2005と第 2の CK取り込み用スイツ チ 2004力 S接続される。ここで、 Hセット用容量手段 200 3と Lセット用容量 手段 2006の電気容量は等しいものとする。 また、閾値セット用スィッチ 2007、電位固定用スィッチ 2009、出カイ ンバータ 2010は、実施形態 1と同様に、捕正インバータ 2008の入力部と 出力部の間に閾値セット用スィッチ 2007が設けられている。そして、捕正 インパータ 2008の出力には、出力インバータ 2010が接続され、出カイ ンノ ータ 2010には、 VDDの出力期間を制御する第 1の P型 TFT2011 が設けられている。第 1の P型 TFT2011で VDDの出力期間を制御する ことのよつて、補正インバータ 2008の出力が不定の時に誤動作しないよう にすることができる。また、レベルシフタが動作しない期間、電位を固定す るため、補正インバータの入力部は、電位固定用スィッチ 2009を介して GNDと接続している。
また、レベルシフタが動作していない期間において、捕正インバータ 2 008の入力部を Hレベルに固定した方が論理的に都合の良いときには、 電位固定用スィッチ 2009を P型 TFTにし、補正インバータ 2008の入力 部を VDDに電気的に接続する。また、実施の形態 1と同様に、出力インパ ータ 2010を例えば第 11図の 1107に示すような構成とすることによって、 出力インパータ 2010の VDDの出力期間を制御している第 1の P型 TFT 2011の力、わりに、 N型 TFT1110で GNDの出力期間を制御することに よって、リセット期間 T1において、補正インバータ 2008の出力が不定の 時に誤動作しないようにすることもできる。なお、第 11図において、第 1図 と同じものには同じ記号を用いている。 第 2図（B )に本実施形態のレベルシフタのタイミングチャートを示す。 第 2図（A)、 （B )を用い、本実施形態のレベルシフタで低電圧の CK信号 を増幅する動作について説明する。例として電位を明記して説明する。 G NDは 0V、 VDDは 7V、信号①、②、③及び④の Hレベルは 7V、 Lレべ ルは 0V、 C K信号の Hレベルは 3V、 Lレベルは 0V、基準電位は Hレべ ノレ力 S 3V、 Lレベルは 0Vとする。
制御信号①、②、③、④のタイミングは実施形態 1と同じである。まず、 リセット期間 T 1において、第 1のリファレンス用スィッチ 200 2及び第 2のリ ファレンス用スィッチ 2005がオンとなりノード eは 3 V、ノード fは 0Vの電位 となる。補正インバータ 2008の入力部は閾値セット用スィッチ 2007がォ ンとなり、補正インパータ 2008の閾値電位となる。ここで、 Hセット用容量 手段 2003及ぴ Lセット用容量手段 2006のそれぞれの容量手段の両端 の電位差が保存される。
続いて CK取り込み期間 T 2に移り、第 1の C K取り込み用スィッチ 20 0 1及ぴ第 2の C K取り込み用スィッチ 2004がオンする。最初、 C K信号 は Lレべノレ（0V)のため、ノード eの電位は 3Vから 0Vとなり、ノード fの電 位は 0Vのままである。このノード eの変化により、ノード gの電位は補正ィ ンパータ 2008の閾値電位から 1 . 5V程度下降することになる。続いて、 CK信号が Hレベル（3V)になると、ノード e の電位は、 0Vから 3Vとなり、 ノード f の電位は、 0Vから 3Vとなる。このノード fの変化により、ノード g の電位は補正インバータ 2008の閾値電位から 1 . 5 V程度上昇した電位 になる。 T2期間の最後に、 CK信号は Lレベル（OV)になり、ノード gの電 位は補正インバータ 2008の閾値電位から 1. 5V程度下降した電位となる c こうして、第 2図（B) OUTのように、 CK信号の半周期だけ Hレベル（7 V)となるパルスが生成される。
上記のように、基準電位として、 CK信号の中間電位を用いず、 CK信号の Hレベル、 Lレベルを用いて、 CK信号の増幅が可能である。よって、 CK 信号の中間電位の電源を追加しなくても、 CK信号の Hレベル電源、 Lレ ベル電源を用いることで、電源数の削減が可能である。
[実施の形態 3]
第 3図に本発明のシフトレジスタの CK信号を増幅するレベルシフタ の第 3の構成を示す。
実施の形態 1や実施の形態 2では、 C K信号を取り込んだ時の補正ィ ンバータの入力部の閾値電位からの電位の変化は CK信号振幅の半分程 度だったが、実施形態 3では、 CK信号振幅と同程度にすることができる例 を示す。
本実施の形態のレベルシフタは第 1及び第 2の CK取り込み用スィッチ 3001、 3008、第 1及ぴ第 2のリファレンス用スィッチ 3002、 3009、第 1 第 2、第 3、第 4及ぴ第 5の容量手段 3003、 3007、 3010、 3014、 301 5、第 1及び第 2の補正インバータ 3005、 3012、第 1及ぴ第 2の閾値セッ ト用スィッチ 3004、 3011、第 1及び第 2の電位固定用スィッチ 3006、 3 013、第 3の補正インバータ 3017、第 3の閾値セット用スィッチ 3016、第 3の電位固定用スィッチ 3018、出力インバータ 3019を有する。
本実施の形態のレベルシフタは、第 3の補正インバータ 3017の入力 部に接続される容量手段を第 2の容量手段 3007と第 4の容量手段 3014 の 2つに分割する。第 3の補正インパータ 3017と繋がる第 2の容量手段 3 007の反対側の端子には第 1の補正インバータ 3005の出力部が接続さ れ、第 1の補正インパータ 3005の入力部は第 1の容量手段3003と接続 される。第 1の補正インバータ 3005の入力部と出力部は第 1の閾値セット 用スィッチ 3004を介して電気的に接続され、第 1の補正インバータ 3005 の入力部は、第 1の電位固定用スィッチ 3006を介して VDDと接続される, 第 1の補正インバータ 3005と接続される第 1の容量手段 3003の反対側 の端子には第 1の CK取り込み用スィッチ 3001と第 1のリファレンス用スィ ツチ 3002が接続される。第 1の CK取り込み用スィッチ 3001から CK信 号を、第 1のリファレンス用スィッチ 3002から基準電位を取り込む。
第 3の補正インパータ 3017と繋がる第 4の容量手段 3014の反対側の 端子には第 2の補正インバータ 3012の出力部が接続され、第 2の補正ィ ンパータ 3012の入力部は第 3の容量手段 3010と接続される。第 2の補 正インバータ 3012の入力部と出力部は第 2の閾値セット用スィッチ 3011 を介して電気的に接続され、第 2の補正インパータ 3012の入力部は、第 2の電位固定用スィッチ 3013を介して VDDと接続される。また、第 1の補 正インバータ 3005の入力部と第 2の補正インバータ 3012の入力部は第 5の容量手段 3015で接続される。第 2の補正インバータ 3012と接続され る第 2の容量手段 3010の反対側の端子には第 2の CK取り込み用スイツ チ 3008と第 2のリファレンス用スィッチ 3009が接続される。第 2の CK信 号取り込み用スィッチ 3008から CK信号を、第 2のリファレンス用スィッチ 3009から基準電位を取り込む。
また、第 3の補正インパータ 3017の入力部と出力部は第 3の閾値セッ ト用スィッチ 3016を介して接続され、第 3の補正インパータ 3017の入力 部は、第 3の電位固定用スィッチ 3018を介して GNDに接続される。第 3 の補正インバータ 3017の出力は出力インパータ 3019に接続され、出力 インパータ 3019には VDDを出力する期間を制御する第 1 の P型 TFT3 020を設けている。ここで、第 1、第 2、第 3及ぴ第 4の容量手段の電気容 量は等しく、第 5の容量手段の電気容量は第 1、第 2、第 3及び第 4の容量 手段の電気容量より十分小さいものとする。
また、レベルシフタが動作していない期間において、第 3の補正インパ ータ 3017の入力部を Hレベルに固定した方が論理的に都合の良いとき には、電位固定用スィッチ 3018を P型 TFTにし、第 3の補正インバータ 3 017の入力部を VDDに電気的に接続する。また、実施の形態 1と同様に 出力インパータ 3019を例えば第 11図の 1107に示すような構成とするこ とによって、出力インバータ 3019の VDDの出力期間を制御している第 1 の P型 TFT3020の力 わりに、 N型 TFT1110で GNDの出力期間を制御 することによって、リセット期間 T1において、第 3の補正インバータ 3017 の出力が不定の時に誤動作しないようにすることもできる。なお、第 11図 において、第 1図と同じものには同じ記号を用いている。
第 4図に本実施形態のレベルシフタのタイミングチャートを示す。第 3図 第 4図を用い、本実施形態のレベルシフタで低電圧の CK信号を増幅する 動作について説明する。例として電位を明記して説明する。 GNDは 0V、 VDDは 7V、信号①、②、③及ぴ④の Hレベルは 7V、 Lレベルは 0V、 CK 信号の Hレベルは 3V、 Lレベルは 0V、基準電位は Hレベルが 3V、 Lレべ ルが 0Vとする。
制御信号①、②、③及ぴ④のタイミングは実施形態 1、 2と同じである。 まず、リセット期間 T1において、第 1及び第 2のリファレンス用スィッチ 30 02及び 3009力 Sオンとなりノード iは 3V、ノード jは 0Vの電位となる。 同時 に、第 1、第 2及び第 3の閾値セット用スィッチ 3004、 3011及ぴ 3016力 S オンとなり、第 1、第 2及ぴ第 3の補正インノ ータ 3005、 3012及び 3017 の入出力部は、第 1、第 2、及ぴ第 3の捕正インバータ 3005、 3012及ぴ 3017の閾値電位（3. 5Vとする）となる。ここで、第 1、第 2、第 3、第 4及 び第 5の容量手段の両端の電位差が保存される。
続いて CK取り込み期間 T2に移り、第 1及ぴ第 2の CK取り込み用スィ ツチ 3001及び 3008力 Sオンする。まずは、 CK信号は Hレベル（3V)のた め、ノード iの電位は 3Vのままで、ノード； jの電位は 0Vから 3Vになる。この ノード jの変化により、ノード 1の電位は 3. 5Vから 3V程度上昇することに なり、ノード nは 3. 5Vから 0Vになる。また、ノード kの電位は、第 5の容量 手段 301 5により、僅かに持ち上げられる。これにより、ノード mの電位も 3 5Vから GND方向に降下する。よって、ノード oの電位は 3. 5Vから GND ( OV)になり、ノード pは VDD ( 7V)となり、 OUTは GND ( OV)となる。続 いて、 CK信号は Lレベル（OV)、 Hレベル（3V)と変化するが、それに応 じて、各ノードは、第 4図のように適正に変化することができる。
この構成を用いることで、 CK信号振幅に対する補正インバータの閾値 電位からの電位の変化を、 CK信号振幅と同程度にすることができ、より安 定した動作が期待できる。また、基準電位として、 CK信号の中間電位を 用いず、 CK信号の Hレベル、 Lレベルを用いることにより、電源数の削減 も可能である。
実施形態 1、 2及ぴ 3では、リセット期間にだけリファレンス用スィッチか ら基準電位が入力するよう説明したが、必ずしもこの期間だけにリファレン ス用スィッチをオンにする必要はない。つまり、リセット期間が終わる時点 で、容量の一方の電極が基準電位になっていればよく、 レベルシフタが動 作していない期間に、リファレンス用スィッチがオンし、 CK取り込み期間 が開始される前にリファレンス用スィッチがオフしても良い。
また、レベルシフタが動作していない期間、出力インバータの出力は、 L レべノレであった。 これは、 シフトレジスタの D—フリツ: °フロップ（D— FF)が動作する時に、 H レベルの C K信号を必要とする設定であるためで ある。つまり、シフトレジスタの D- FFを Lレベルの C K信号で動作させる ようにシフトレジスタを設定した時には、レベルシフタが動作しない時の出 力インバ一タの出力は Hレベルとなる。この時の補正インバータの入力部 は、電位固定用スィッチを介して VD Dに接続し、出力インバータは N型 TFTにスィッチを設け、必要な時のみ GND電位が出力されるようにすれ ば良い。
また、補正インバータの出力が不定の時の誤動作防止の手段として、 前記実施形態では出力インバータの P型 TFT或は N型 TFTにスィッチ を設ける例を示したが、必ずしもこの方法である必要はなく、例えば、アナ ログスィッチを補正インバータ以降に設け、補正インバータの出力が不定 の時に、誤ったレベルを出力しないようにしても良い。
また、 C K取り込み用スィッチ、リファレンス用スィッチ、閾値セット用ス イッチ、電位固定用スィッチは、 C K信号電位、電源電位に応じて、 N型 T FTにしてもよいし、 P型 TFTにしても良いし、 N型 T FTと P型 TFT の 両方用いたアナログスィッチにしても良い。各制御信号も各スィッチの極 性に合わせて反転信号を生成する等、適宜生成すればよい。
また、レベルシフタが動作していない期間の補正インバータの入力部 の電位固定について、前記実施形態では電位固定用スィッチを介して電 源に接続すれば良いとしたが、補正インパータの入力部が電源電位にな ればよく、補正インパータの出力部と入力部をクロックドインパータを介し てループ状に接続してもよい。また、捕正インバータの入力部が、貫通電 流が流れない電位になる様、補正インバータと繋がる容量手段の反対側 の端子を所望の電位に固定しても良い。 [実施の形態 4]
次に、シフトレジスタの出力パルスから、 レベルシフタの制御信号①、 ②、③及ぴ④を生成するタイミングについて、第 5図を用いて説明する。 第 5図にシフトレジスタを構成する第 N段の D—フリップフロップ（D— FF) に付随する第 N段のレベルシフタの制御信号を生成するのに必要な信号 のタイミングチャートを示す。第 N— 2段の D— FFの出力 Q5001、第 N— 2段の D— FFの反転出力 Qb5002、第 N— 1段の D— FFの出力 Q 5003 , 第 N— 1段の D— FFの反転出力 Qb5004を示す。
リセット期間 T1は信号①が Hレベルとなる期間で、第 N— 2段の D— F Fの出力 Q5001と第 N— 1段の D— FFの反転出力 Qb5004の NAND をとり、 NAND出力を反転することで生成できる。 CK信号の取り込み期 間 T2は信号②が Hレベルとなる期間で、第 N— 1段の D— FFの出力 Q5 003を用いればよい。電位固定期間 T3は信号③が Hレベルとなる期間で 第 N— 2段の D— FFの出力 Q5001と第 N— 1段の D— FFの出力 Q500 3の NORをとることで生成できる。また、出力インバータの VDD出力を制 御する信号④は、信号②の反転信号を用いればよい。
ただし、上記の説明は信号遅延が全くないとした場合の例である。実 際には、信号遅延に注意して、制御信号を生成する必要がある。特に、貫 通電流を防止するため、電位固定スィッチをオフにしてからリセット期間を 開始すること、入力した基準電位が変化してしまうのを防止するため、リセ ット期間が終了してから CK信号取り込み期間を開始すること、出. ータの VDD出力制御の信号④は、 CK信号取り込みを開始した後、ノイズ の影響がなくなつてからオン（Lレベル）にするようにすることを注意する必 要がある。
また、実施形態 4では、 C K信号のレベルシフタの各制御信号を生成 するのに、 N- 2段の D- FFと N- 1段の D- FFの出力を用いて生成する 例を説明したが、必ずしもこれに限る必要はない。リセット期間に N- 3段 の D - FFの出力を用い、 C K信号取り込み期間に N- 1段の D - FFの出 力を用いて生成しても良い。要するにシフトレジスタの出力パルスから目 的に応じて、適宜生成すれば良い。
このようにして、 シフトレジスタの出力パルスからレベルシフタの制御信 号を生成することができる。
(実施例）
以下に、本発明の実施例について記載する。
実施形態 1、 2及ぴ 3のレベルシフタを用いてシフトレジスタを構成する 時の各段の D— FFとレベルシフタの接続関係を説明する。
[実施例 1 ]
第 6図に本発明のレベルシフタを用いたシフトレジスタの構成例を示 す。
前記シフトレジスタは複数段のレベルシフタ（L S ) 600 1と D— FF 600 2により構成されている。第 N段のレベルシフタの入力 N 1は第 N— 2段の D— FFの出力 Qに接続され、第 N段のレベルシフタの入力 N 2は第 N— 1 段の D— FFの出力 Qに接続され、第 N段のレベルシフタの出力 O UTは、 第 N— 1段の D— FFの CK2と第 N段の D— FFの CK 1に接続される。第 N段の D— FFの入力 INには第 N—1段の D— FFの出力 Qが接続され、 第 N段の D— FFの出力 Qは第 N + 1段の D— FFの入力 INに接続される, また、第 N段の D— FFの CK2には第 N + 1段のレベルシフタの出力 OU Tが接続される。
本実施例では、シフトレジスタを構成するレベルシフタの段数とフリップ フロップの段数の比が 1： 1に対応する例を示したが、シフトレジスタを構成 するレベルシフタの段数とフリップフロップの段数の比は 1 : N (Nは 2以 上）であっても良い。回路のレイアウト面積、動作周波数、消費電力等を考 慮して適宜選択すれば良い。
[実施例 2]
続いて第 7図（A)に前記 D— FF 6002の構成例について、第 7図 (B )にタイミングチャートを示す。
前記 D— FF 6002は直列に接続された第 1のクロックドインバータ 700 1及びインノ ータ 7002と、前記インパータとループ状に接続された第 2の クロックドインバータ 7003とを有する。第 1のクロックドインバータ 7001は 直歹 IJに接続された第 1の P型 TFT 7004、第 2の P型 TFT7005、第 1の N型 TFT 7006、第 2の N型 TFT 7007力 ら成り、第 2のクロックドインバ ータ 7003は直歹 IJに接続された第 3の P型 TFT7008、第 4の P型 TFT70 09、第 3の N型 TFT 7010、第 4の N型 TFT701 1から成る。 第 2の N型 TFT7007及び第 3の P型 TFT7008は CK1によりオンオフが 制御され、第 1の P型 TFT7004及ぴ第 4の N型 TFT7011は CK2により オンオフが制御されている。第 2の P型 TFT7005と第 1の N型 TFT700 6のゲートには、前段の D— FFの出力（IN)が入力される。
第 7図（B)のタイミングチャートを用い、本実施例の動作について説明 する。
まず、期間 T1において、 INにパルスが入力され、 Hレベルになり、第 2の P型 TFT7005力 Sオフ、第 1の N型 TFT7006がオンする。続いて期 間 T2において、 CK1が Hレベルになり、第 2の N型 TFT7007がオンし、 ノード Qbが GND電位となり、ノード Qが VDD電位となる。続いて期間 T3 において、 CK2が Hレベルになり、第 4の N型 TFT7011がオンし、ノード Qbは GND電位のまま保持される。更に期間 T4において、 CK2が Lレべ ルになり、第 1の P型 TFT7004がオン、第 4の N型 TFT7011がオフし、 ノード Qbは VDD電位、ノード Qは GND電位となる。
本実施例では、第 7図（A)の D— FFを用いたが、必ずしもこの構成の フリップフロップに限定されないのは言うまでもない。
[実施例 3]
実施の形態 4で、シフトレジスタの出力パルスからレベルシフタの制 御信号を生成するタイミングを説明したが、実際に使用する時には、各制 御信号の遅延を考慮してレベルシフタに入力する必要がある。その具体 例を示す。 第 8図（A)に、シフトレジスタの出力パルスからの遅延を考慮したレべ ルシフタの制御信号①、②、③及び④を生成する回路の例を示す。第 8図 (B)には、そのタイミングチャートを示す。
第 N段のレベルシフタの制御信号の生成について説明する。まず、第 N-2段の D- FFの出力 Q(N— 2 Q)と第 N- 1段の D- FFの出力 Q (N - 1 Q)を NOR8001に入力し、 NOR8001の出力を信号③とする。第 N- 2段の D-FFの出力 Q (N-2 Q)カ Hレベルになると、信号③は L レベルとなる。次に、第 N- 2段の D-FFの出力 Q(N— 2 Q)と、第 N- 1 段の D- FFの出力 Q(N— 1 Q)を第 1のインバータ 8002で反転したも のを NAND8003に入力し、 NAND8003の出力を第 2のインノ ータ 800 4で反転させ、信号①を生成する。信号③と比較して、信号①の方が、第 2 のインバータ 8004分遅延が多いため、信号③が Lレベルに向かってから. 信号①は Hレベルに向かう。さらに、第 2のインバータ 8004に直列に複 数のインバータを付加すると信号③の Hレベルと信号①の Hレベルが重 なるタイミングが全くなくなり、貫通電流をなくすことができる。
また、直歹 IJに接続された第 1の P型 TFT8005,第 2の P型 TFT800 6及び N型 TFT8007の内、第 2の P型 TFT8006及ぴ N型 TFT800 7のゲート電極に、第 N- 1段の D- FFの出力 Qの反転パルスを入力し、 第 1の P型 TFT8005のゲート電極に信号①を入力する。第 1の P型 TFT8005のソース電極は VDDに接続され、 型 TFT8007のソース電 極は GNDに接続され、第 2の P型 TFT8006及ぴ N型 TFT8007のド レイン電極は接続され、第 3のインバータ 8008、第 4のインバータ 8009、 第 5のインバータ 8010、第 6のインバータ 8011、第 7のインバータ 8012 が直列に接続されている。
第 1の P型 TFT8005のゲート電極に信号①が入力されているため、 信号①が Lレベルになつてから、第 3のインバータ 8008の入力部が Hレ ベルになる。さらに、第 4のインパ一タ 8009により反転させ、信号②を生 成する。これにより、リセット期間と CK取り込み期間が重ならないようにす る。
さらに、信号②を第 5のインバータ 8010、第 6のインバータ 8011及び 第 7のインパータ 8012を介し、信号④を生成する。これにより、 CK取り込 み期間が始まってから、出力インパータが VDD 出力可能となる。
本実施例では、第 8図（A)の構成を説明したが、この構成に限定され ないことは言うまでもない。各制御信号の遅延時間、周波数等を考慮して. 適宜構成すれば良い。
[実施例 4]
本発明の表示装置は様々な電子機器の表示部に用いることができる, 特に低消費電力が要求されるモパイル機器には本発明の表示装置を用い ることが望ましい。
具体的に前記電子機器として、携帯情報端末（携帯電話、モパイルコ ンピュータ、携帯型ゲーム機または電子書籍等）、ビデオカメラ、デジタル カメラ、ゴーグル型ディスプレイ、表示ディスプレイ、ナビゲーシヨンシステ 8
29
ム等が挙げられる。これら電子機器の具体例を第 9図に示す。
第 9図（A)は表示ディスプレイであり、筐体 9001、音声出力部 9002、 表示部 9003等を含む。本発明の表示装置は表示部 9003に用いること ができる。表示装置は、パソコン用、 TV放送受信用、広告表示用など全 ての情報表示装置が含まれる。
第 9図（B)はモパイルコンピュータであり、本体 9101、スタイラス 910 2、表示部 9103、操作ポタン 9104、外部インターフェイス 9105等を含 む。本発明の表示装置は表示部 9103に用いることができる。
第 9図（C)はゲーム機であり、本体 9201、表示部 9202、操作ボタン 9203等を含む。本発明の表示装置は表示部 9202に用いることができる ( 第 9図（D)は携帯電話であり、本体 9301、音声出力部 9302、音声 入力部 9303、表示部 9304、操作スィッチ 9305、アンテナ 9306等を含 む。本発明の表示装置は表示部 9304に用いることができる。
以上のように、本発明の表示装置の適用範囲は極めて広く、あらゆる 分野の電子機器に用いることが可能である。 産業上の利用可能性
本発明は、ポリシリコン TFT等の特性ばらつきの大きなトランジスタ を用いて、電源電圧より小さい振幅の CK信号でシフトレジスタを動作さ せる場合に大変有効である。本発明のシフトレジスタを用いることで、特性 ばらつきの影響は殆ど無視できる。また、 CK信号のレベルシフタは、シフ トレジスタで発生するパルスを用いて制御し、 CK信号の増幅が必要な短 期間だけ動作させるため、貫通電流が流れる期間が短く、低消費電力の シフトレジスタを提供することができる。

Claims

請求の範囲
1 . クロック信号の振幅を増幅するレベルシフタを有するシフトレジ ス夕であって、
前記レベルシフタは、 容量手段と、
前記容量手段の第 1の電極に入力部が接続されたィンバ一夕と、 前記ィンバー夕の入力部と出力部を電気的に接続する手段と、 前記容量手段の第 2の電極に基準電位を入力する第 1の手段と、 前記容量手段の第 2の電極に前記クロック信号を入力する第 2の手 段と、
前記レベルシフタの出力の電位を固定する第 3の手段と、
前記レベルシフタが動作していない期間において、 前記ィンバー夕 の入力部の電位を固定する第 4の手段と、 を有し、
前記レベルシフ夕の制御信号は前記シフトレジス夕の出力パルスか ら生成することを特徴とするシフトレジスタ。
2 . 請求の範囲第 1項において、
前記基準電位に前記ク口ック信号の Hレベルと Lレベルの電位を用 いることを特徴とするシフトレジス夕。
3 . クロック信号の振幅を増幅するレベルシフタを有するシフトレジ ス夕であって、
前記レベルシフ夕は、 容量手段と、
前記容量手段の第 1の電極に入力部が接続された第 1のィンバ一夕 と、
前記第 1のィンバ一夕の出力部に入力部が接続された第 2のィンバ 一夕と、
前記第 1のインバー夕の入力部と出力部の間に設けられた第 1のス イッチと、
前記第 1のィンパー夕の入力部と電源との間に設けられた第 2のス ィツチと、
前記容量手段の第 2の電極に基準電位を入力する第 1の手段と、 前記容量手段の第 2の電極に前記クロック信号を入力する第 2の手 段と、 を有し、
前記第 2のィンバ一夕は、 前記第 1のィンバー夕の出力が不定の期 間において、 前記レベルシフタの出力の電位を固定する第 3のスイツ チを有し、
前記レベルシフタの制御信号は前記シフトレジスタの出力パルスか ら生成することを特徴とするシフトレジスタ。
4 . クロック信号の振幅を増幅するレベルシフタを有するシフトレジ ス夕であって、
前記レベルシフ夕は、 直列に接続された第 1のィンバ一夕及び第 2 のィンバ一夕と、
前記第 1のィンパ一夕の入力部と出力部の間に設けられた第 1のス ィツチと、 前記第 1のィンバ一夕の入力部と電源との間に設けられた第 2のス ィツチと、
前記第 1のィンバー夕の入力部に第 1の電極が接続された第 1の容 量手段及び第 2の容量手段と、
前記第 1の容量手段の第 2の電極に基準電位として前記クロック信 号の Hレベルを入力する第 3のスィッチと、
前記第 2の容量手段の第 2の電極に基準電位として前記クロック信 号の Lレベルを入力する第 4のスィツチと、
前記第 1の容量手段及び第 2の容量手段の第 2の電極に前記クロッ ク信号を入力する手段と、 を有し、
前記第 2のィンバー夕は、 前記第 1のィンバ一夕の出力が不定の期 間において、 前記レベルシフタの出力の電位を固定する第 5のスイツ チを有し、
前記レベルシフタの制御信号は前記シフトレジス夕の出力パルスか ら生成することを特徴とするシフトレジス夕。
5 . クロック信号の振幅を増幅するレベルシフタを有するシフトレジ ス夕であって、
前記レベルシフタは、 直列に接続された第 1のインバ一タ及び第 2 のィンパ一夕と、
前記第 1のィンバ一夕の入力部と出力部の間に設けられた第 1のス イッチと、 前記第 1のィンバ一夕の入力部と電源との間に設けられた第 2のス イッチと、
前記第 1のィンバ一夕の入力部に第 1の電極が接続された第 1の容 量手段及び第 2の容量手段と、
前記第 1の容量手段の第 2の電極に出力部が接続された第 3のイン バー夕と、
前記第 3のィンバ一夕の入力部と出力部の間に設けられた第 3のス ィツチと、
前記第 3のィンバ一夕の入力部と電源との間に設けられた第 4のス ィツチと、
刖記第 3のインバー夕の入力部に第 1の電極が接続された第 3の容 量手段と、
前記第 3の容量手段の第 2の電極に前記クロック信号の Hレベルの 電位を入力する第 5のスィッチと、
前記第 2の容量手段の第 2の電極に出力部が接続された第 4のィン バー夕と、
前記第 4のィンパ一夕の入力部と出力部の間に設けられた第 6のス ィツチと、
前記第 4のィンパ一夕の入力部と電源との間に設けられた第 7のス ィツナと、
前記第 4のィンバ一夕の入力部に第 1の電極が接続された第 4の容 量手段と、
前記第 4の容量手段の第 2の電極に前記クロック信号の Lレベルの 電位を入力する第 8のスィッチと、
前記第 3の容量手段及び第 4の容量手段の第 2の電極に前記クロッ ク信号を入力する手段と、 を有し、
前記第 2のィンバー夕は、 前記第 1のィンバ一夕の出力が不定の期 間において、 前記レベルシフ夕の出力の電位を固定する第 9のスイツ チを有し、
前記レベルシフ夕の制御信号は前記シフトレジス夕の出力パルスか ら生成することを特徴とするシフトレジス夕。
6 . 請求項 1乃至請求項 5のいずれか一項において、
前記シフトレジスタを構成する前記レベルシフタの段数とフリップフ 口ップの段数の比は、 1 ： N ( Nは 2以上） であることを特徴とする シフトレジスタ。
7 . クロック信号の振幅を増幅するレベルシフ夕を有し、
前記レベルシフ夕は、 容量手段と、
前記容量手段の第 1の電極に入力部が接続されたィンバ一夕と、 前記ィンバ一夕の入力部と出力部の間に設けられたスィツチと、 前記容量手段の第 2の電極に基準電位を入力する第 1の手段と、 前記容量手段の第 2の電極にクロックを入力する第 2の手段と、 前記レベルシフ夕の出力の電位を固定する第 3の手段と、 前記ィンバー夕の入力部の電位を固定する第 4の手段と、 を有する シフトレジスタの駆動方法であって、
リセッ ト期間において、 前記スィッチをオンして、 前記インバー夕 の入力部及び出力部を前記ィンバ一夕の閾値電位とすることによって、 前記容量手段の第 1の電極が前記閾値電位とし、 前記第 1の手段によ つて前記容量手段の第 2の電極を基準電位とし、
クロック取り込み期間において、 前記第 2の手段によって前記容量 手段の第 2の電極に前記クロック信号を入力し、 前記基準電位からの 電位の変動により、 前記第 3の手段によって Hレベルまたは Lレベル を入力された前記クロック信号に対応して出力し、
前記ィンパー夕の出力が不定の期間において、 前記第 3の手段によ つて、 前記レベルシフ夕の出力の電位を固定し、
前記レベルシフ夕が動作していない期間において、 前記第 4の手段 によって、 前記インバー夕の入力部の電位を固定し、
前記レベルシフ夕の制御信号は前記シフトレジスタの出力パルスから 生成することを特徴とするシフトレジス夕の駆動方法。
8 . 請求の範囲第 7項において、 前記基準電位に前記クロック信号の Hレベルと Lレベルの電位を用いることを特徴とするシフトレジス夕 の駆動方法。
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