JPH10145220A - 駆動回路及び半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】信号線における振幅を小さく抑えることがで
き、集積化した場合のチップサイズの小型化及び消費電
流の削減化を図ること特徴とする。 【解決手段】電源ＶDDとgnd との間にはＰチャネルのＭ
ＯＳトランジスタ11、12及びＮチャネルのＭＯＳトラン
ジスタ13の各ソース・ドレイン間が直列に接続されてい
る。両ＭＯＳトランジスタ11、12の直列接続点にはデー
タバス14が接続されている。ダミー容量16の一端は電源
gnd に接続され、他端は両ＭＯＳトランジスタの12、13
の直列接続点に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路内
に形成されている信号線の駆動回路に関する。

【０００２】

【従来の技術】近年、半導体記憶装置（以下、メモリと
称する）と論理集積回路（以下、ロジックと称する）と
を１チップ上に集積する、いわゆるロジック混載メモリ
が使われ始めている。このようにメモリとロジックとを
１チップ上に集積する利点は以下の通りである。 （１）従来はメモリ、ロジックがそれぞれ別々のパッケ
ージに封入されていたものが１つのパッケージに封入で
きるので、パッケージに要するコストが削減できる。 （２）メモリとロジックとの間にパッケージのリード、
ボンディグワイヤ、プリント基板上の配線等が介在しな
いので、動作周波数を上げることができる。 （３）プリント基板上に配置すべきパッケージ数が減少
するため、プリント基板の面積を削減することができ
る。 （４）メモリとロジックとを別々のパッケージに封入し
てプリント基板上で配線する従来の方式では物理的に実
現不可能な広いデータバス幅（メモリとロジックとを結
ぶデータ線の本数）が実現できる。

【０００３】以上のような利点から、メモリとロジック
間で高速に大量のデータのやり取りを必要とするグラフ
ィックＩＣ等の分野でこのようなロジック混載メモリが
使われ始めている。

【０００４】一般に、メモリとロジック間のデータ転送
速度は、データバスの動作周波数とデータバス幅の積で
表される。上述のようにロジック混載メモリではデータ
バス幅を広げることが比較的容易であるため、メモリと
ロジック間のデータ転送速度を上げるためにデータバス
幅は増々広くなる傾向にある。データバス幅が６４本程
度と少なかった時期には、データバスで消費される電力
は、ロジック混載メモリ全体で消費される電力と比較し
て無視できるほど小さく問題とはならなかった。しか
し、データバス幅が広くなればなる程、データバスで消
費される電力は大きくなり、近い将来、データバスで消
費される電力による発熱故に耐熱性の劣るプラスチック
パッケージにチップを封入できなくなったり、データバ
スの充放電電流によるノイズによってチップが誤動作す
るというような影響が出てくることは容易に想像でき
る。

【０００５】データバスで消費される電力Ｐ（Ｗ）は、
データバス本数をＮ（本）、動作周波数をｆ（Ｈｚ）、
データバス１本当たりの容量をＣ（Ｆ）、データバス上
の振幅（“Ｈ”と“Ｌ”の電位差）をＶ（Ｖ）とする
と、次式で与えられる。

【０００６】Ｐ＝Ｎ・ｆ・Ｃ・Ｖ² … １ この消費電力Ｐを小さくするには、データバス幅（Ｎ）
を狭くするか、周波数（ｆ）を低くするか、データバス
の容量（Ｃ）を小さくするか、振幅（Ｖ）を小さくする
かのいずれかの方法がある。

【０００７】しかし、データ転送速度は上述の通り、デ
ータバス幅（Ｎ）と周波数（ｆ）との積で表されるの
で、これらの値を小さくすることは、データ転送能力の
低下を意味する。また、データバスの容量（Ｃ）はバス
の長さで決まってしまうため、これはレイアウトによっ
て決まる値なので小さくすることは困難である。一方、
データバスの振幅は二乗で効いてくるため、振幅を小さ
くすることによる電力削減効果は非常に大きいことがわ
かる。

【０００８】ところで、データバスの振幅を小さくした
ロジック混載メモリの公知例としては、発明者自身によ
る「" An Experimental 295MHz CMOS 4K×256 SRAM Usi
ngBiderectional Read/Write Shared Sense Amp and Se
lf-Timed Pulsed Word-Line Drivers," in IEEE Journa
l of Solid-State Circuts, vol.30, No.11, November
1995」がある。

【０００９】この論文で述べられているスタティック・
ランダム・アクセス・メモリ（ＳＲＡＭ）は２５６対の
相補式データバスを有している。このＳＲＡＭにおける
データバス駆動回路の等価回路を図１５に示す。図にお
いて、OUT はＳＲＡＭの出力回路を駆動する信号、71は
この信号OUT を反転するインバータ、72及び73はＰチャ
ネルのＭＯＳトランジスタ、74はデータバス、DATAはデ
ータバス74上に出力される信号、ＶDDはデータバス74の
“Ｈ”側電位を供給する電源（例えば 3.3Ｖ）、ＶDDL
はデータバス74の“Ｌ”側電位を供給する電源（例えば
3.0Ｖ）、75はデータバス74の寄生容量である。

【００１０】次に、このような構成のデータバス駆動回
路の動作を図１６のタイミングチャートを用いて説明す
る。まず、データバス74に“Ｈ”を出力する場合には信
号OUT をＶDD電位にする。このとき、一方のＭＯＳトラ
ンジスタ72がオン、他方のＭＯＳトランジスタ73がオフ
となり、データバス74は電源電位ＶDDに接続され、その
電位は 3.3Ｖになる。

【００１１】一方、データバス74に“Ｌ”を出力する場
合には信号OUT を接地電位にする。このとき、一方のＭ
ＯＳトランジスタ72がオフ、他方のＭＯＳトランジスタ
73がオンとなり、データバス74は電源電位ＶDDL に接続
され、その電位は 3.0Ｖになる。従って、データバス74
の振幅は 3.3Ｖ〜 3.0Ｖの 0.3Ｖになる。

【００１２】このＳＲＡＭでは上述の通りデータバス74
の振幅が 0.3Ｖと小さく抑えられているため、データバ
スが電源電圧と等しい 3.3Ｖの振幅を持つ従来のＳＲＡ
Ｍと比較して、データバスで消費される電力を約１／６
０にすることに成功している。ちなみに、データバスが
3.3Ｖの振幅を持つ従来のＳＲＡＭでは、データバスで
消費される電力Ｐは以下の式で与えられる。

【００１３】 Ｐ＝Ｎ・ｆ・Ｃ・ 3.3² ＝ 10.89Ｎ・ｆ・Ｃ … ２ 一方、この論文で述べられているＳＲＡＭでは、データ
バスが相補式なので、データバスの本数はＮ×２とな
り、データバス全体で消費される電力Ｐ′は以下の式で
与えられる。 Ｐ′＝２×Ｎ・ｆ・Ｃ・ 0.3² ＝0.18Ｎ・ｆ・Ｃ … ３ ここで、両者の消費電力の比を求めると、Ｐ：Ｐ′＝6
0.5：１となる。

【００１４】

【発明が解決しようとする課題】このような評価結果か
ら、小振幅データバスを利用することによって、データ
バスで消費される電力が著しく削減されることが分かっ
た、しかし、上記論文で述べられているＳＲＡＭでは、
データバスの“Ｌ”側の中間電源電位ＶDDL （ 3.0Ｖ）
を外部から供給しなければならないという不都合があっ
た。

【００１５】一般的なロジック混載メモリでは、チップ
に供給される電源は 3.3Ｖまたは 5.0Ｖ等の１つだけな
ので、データバスの“Ｌ”側電位のためにもうひとつの
中間電位ＶDDL （ 3.0Ｖ）の電源を別に用意するのは煩
わしく、かつシステムコストの上昇につながる。

【００１６】そこで、外部から上記電源ＶDDL を供給す
る代わりに、図１７に示すように、チップ内部に電圧降
下回路76を設け、外部から供給される 3.3Ｖの電源電圧
ＶDDを降圧して内部降圧電源ＶDDL （ 3.0Ｖ）を作り出
し、それをデータバスの“Ｌ”側電位として使用すると
いう方法も考えられる。

【００１７】しかし、この方法では、電圧降下回路の分
だけチップサイズが大きくなってしまい、チップコスト
が上昇するという欠点がある。また、一般的な電圧降下
回路では、電源電圧を適当な抵抗あるいはトランジスタ
のオン抵抗によって分圧して降下電圧を形成している。
しかし、この方式であると、降下電圧を形成するために
幾許かの電流を抵抗あるいはトランジスタに流さなけれ
ばならず、その電流はジュール熱として抵抗あるいはト
ランジスタで消費されてしまうので無駄になるという問
題がある。

【００１８】この発明は上記のような事情を考慮してな
されたものであり、その目的は、信号線における振幅を
小さく抑えることができ、集積化した場合のチップサイ
ズの小型化及び消費電流の削減化を図ることができる駆
動回路及び半導体集積回路を提供することである。

【００１９】

【課題を解決するための手段】この発明の駆動回路は、
信号線と、上記信号線の信号を一方の論理値を示す信号
に設定する際にこの信号線を複数の電源のうち第１の電
源に接続し、上記信号線の信号を他方の論理値を示す信
号に設定する際にはこの信号線を上記第１の電源を含む
上記複数の電源のいずれからも電気的に遮断する手段を
具備している。

【００２０】この発明の駆動回路は、信号線と、上記信
号線の信号を一方の論理値を示す信号に設定する際にこ
の信号線を複数の電源のうち第１の電源に接続する手段
と、上記信号線の信号を他方の論理値を示す信号に設定
する際にこの信号線を容量素子に接続する手段とを具備
している。

【００２１】この発明の駆動回路は、信号線と、上記信
号線の信号を一方の論理値を示す信号に設定する際にこ
の信号線を複数の電源のうち第１の電源に接続する手段
と、容量素子と、上記信号線の信号を上記第１の電源に
接続する際に、上記容量素子を上記第１の電源以外の第
２の電源に接続して充電する手段と、上記信号線の信号
を他方の論理値を示す信号に設定する際にこの信号線を
上記容量素子に接続する手段とを具備している。

【００２２】この発明の駆動回路は、信号線と、第１の
電源及びこれよりも低い電圧の第２の電源と、上記第１
の電源と上記信号線との間に接続され、上記信号線の信
号を一方の論理値を示す信号に設定する際に制御信号に
基づいて導通するように制御される第１のスイッチ回路
と、一端が上記第２の電源に接続された容量素子と、上
記第２の電源と上記容量素子の他端との間に接続され、
上記制御信号に基づいて上記第１のスイッチ回路が導通
する期間に導通するように制御される第２のスイッチ回
路と、上記信号線と上記容量素子の他端との間に接続さ
れ、上記制御信号に基づいて上記第１、第２のスイッチ
回路が非導通となる期間に導通するように制御される第
３のスイッチ回路とを具備している。

【００２３】この発明の駆動回路は、信号線と、第１の
電源及びこれよりも高い電圧の第２の電源と、上記第１
の電源と上記信号線との間に接続され、上記信号線の信
号を一方の論理値を示す信号に設定する際に制御信号に
基づいて導通するように制御される第１のスイッチ回路
と、一端が上記第２の電源に接続された容量素子と、上
記第２の電源と上記容量素子の他端との間に接続され、
上記制御信号に基づいて上記第１のスイッチ回路が導通
する期間に導通するように制御される第２のスイッチ回
路と、上記信号線と上記容量素子の他端との間に接続さ
れ、上記制御信号に基づいて上記第１、第２のスイッチ
回路が非導通となる期間に導通するように制御される第
３のスイッチ回路とを具備している。

【００２４】この発明の駆動回路は、一方の信号線及び
他方の信号線からなる信号線対と、上記信号線対の信号
を第１の論理状態に設定する際に上記一方の信号線を複
数の電源のうち第１の電源に接続し、上記信号線対の信
号を第２の論理状態に設定する際には上記一方の信号線
を上記第１の電源を含む上記複数の電源のいずれからも
電気的に遮断する手段と、上記信号線対の信号を第２の
論理状態に設定する際に上記他方の信号線を上記第１の
電源に接続し、上記信号線対の信号を第１の論理状態に
設定する際には上記他方の信号線を上記第１の電源を含
む上記複数の電源のいずれからも電気的に遮断する手段
と、上記信号線対の信号を上記第１、第２の論理状態の
いずれの状態にも設定しない際に上記信号線対の一方の
信号線と他方の信号線とを短絡する手段とを具備してい
る。

【００２５】この発明の駆動回路は、一方の信号線及び
他方の信号線からなる信号線対と、上記信号線対の信号
を第１の論理状態に設定する際に上記一方の信号線を複
数の電源のうち第１の電源に接続する手段と、上記信号
線対の信号を第１の論理状態に設定する際に上記他方の
信号線を第１の容量素子に接続する手段と、上記信号線
対の信号を第２の論理状態に設定する際に上記他方の信
号線を上記第１の電源に接続する手段と、上記信号線対
の信号を第２の論理状態に設定する際に上記一方の信号
線を第２の容量素子に接続する手段と、上記信号線対の
信号を上記第１、第２の論理状態のいずれの状態にも設
定しない際に上記信号線対の一方の信号線と他方の信号
線とを短絡する手段とを具備している。

【００２６】この発明の駆動回路は、一方の信号線及び
他方の信号線からなる信号線対と、上記信号線対の信号
を第１の論理状態に設定する際に上記一方の信号線を複
数の電源のうち第１の電源に接続する手段と、第１及び
第２の容量素子と、上記信号線対の信号を第１の論理状
態に設定する際に上記第１の容量素子を上記第１の電源
よりも低い電圧の第２の電源に接続する手段と、上記信
号線対の信号を第１の論理状態に設定する際に上記第２
の容量素子を上記信号線対の他方の信号線に接続する手
段と、上記信号線対の信号を第２の論理状態に設定する
際に上記他方の信号線を上記第１の電源に接続する手段
と、上記信号線対の信号を第２の論理状態に設定する際
に上記第２の容量素子を上記第２の電源に接続する手段
と、上記信号線対の信号を第２の論理状態に設定する際
に上記第１の容量素子を上記信号線対の一方の信号線に
接続する手段と、上記信号線対の信号を上記第１、第２
の論理状態のいずれの状態にも設定しない際に上記信号
線対の一方の信号線と他方の信号線とを短絡する手段と
を具備している。

【００２７】この発明の駆動回路は、一方の信号線及び
他方の信号線からなる信号線対と、第１の電源及びこれ
よりも低い電圧の第２の電源と、上記第１の電源と上記
一方の信号線との間に接続され、上記信号線対の信号を
第１の論理状態に設定する際に第１の制御信号に基づい
て導通するように制御される第１のスイッチ回路と、上
記第１の電源と上記他方の信号線との間に接続され、上
記信号線対の信号を第２の論理状態に設定する際に第２
の制御信号に基づいて導通するように制御される第２の
スイッチ回路と、それぞれの一端が上記第２の電源に接
続された第１、第２の容量素子と、上記第２の電源と上
記第１の容量素子の他端との間に接続され、上記第２の
制御信号に基づいて導通制御される第３のスイッチ回路
と、上記第１の容量素子の他端と上記一方の信号線との
間に接続され、上記第２の制御信号に基づいて導通制御
される第４のスイッチ回路と、上記第２の電源と上記第
２の容量素子の他端との間に接続され、上記第１の制御
信号に基づいて導通制御される第５のスイッチ回路と、
上記第２の容量素子の他端と上記他方の信号線との間に
接続され、上記第１の制御信号に基づいて導通制御され
る第６のスイッチ回路と、上記一方の信号線と上記他方
の信号線との間に接続され、上記第１、第２の制御信号
に基づいて導通制御される第７のスイッチ回路とを具備
している。

【００２８】この発明の半導体集積回路は、同一の半導
体チップ上に形成された第１、第２の回路ブロックと、
上記第１、第２の回路ブロックのそれぞれに設けられた
信号送信回路と、上記第１、第２の回路ブロックのそれ
ぞれに設けられた信号受信回路と、上記第１の回路ブロ
ックの信号送信回路と上記第２の回路ブロックの信号受
信回路との間及び上記第２の回路ブロックの信号送信回
路と上記第１の回路ブロックの信号受信回路との間にそ
れぞれに設けられた信号線とを具備し、上記各信号送信
回路は、上記信号線の信号を一方の論理値を示す信号に
設定する際にこの信号線を複数の電源のうち第１の電源
に接続する手段と、容量素子と、上記信号線の信号を上
記第１の電源に接続する際に、上記容量素子を上記第１
の電源以外の第２の電源に接続して充電する手段と、上
記信号線の信号を他方の論理値を示す信号に設定する際
にこの信号線を上記容量素子に接続する手段とを具備し
ている。

【００２９】この発明の駆動回路は、３値以上の複数の
論理値を取り得る信号線と、上記信号線を上記複数の論
理値のうち第１の論理値に設定する際にこの信号線を複
数の電源のうち第１の電源に接続する手段と、上記信号
線を上記第１の論理値以外の残りの論理値に設定する際
に、予め所定電圧に充電された複数の容量素子を上記信
号線に接続する手段とを具備している。。

【００３０】この発明の駆動回路は、３値以上の複数の
論理値を取り得る信号線と、上記信号線を上記複数の論
理値のうち第１の論理値に設定する際にこの信号線を複
数の電源のうち第１の電源に接続する手段と、それぞれ
の一端が上記第１の電源に接続された複数の容量素子
と、上記信号線を上記第１の論理値に設定する際に、上
記複数の容量素子それぞれの他端を上記第１の電源より
も高い電圧の第２の電源に接続して上記複数の容量素子
を充電する手段と、上記信号線を上記第１の論理値以外
の残りの論理値に設定する際に、予め充電された上記複
数の容量素子を上記信号線に接続する手段とを具備して
いる。

【００３１】

【発明の実施の形態】以下図面を参照してこの発明の実
施の形態を説明する。図１はこの発明に係る駆動回路を
ＳＲＡＭにおける出力回路に実施した、この発明の第１
の実施の形態による回路構成を示している。

【００３２】図１において、ＶDDはデータバスの“Ｈ”
側電位を供給する電源（例えば 3.3Ｖ）であり、gnd は
接地電位の電源（０Ｖ）である。上記電源ＶDDとgnd と
の間には２個のＰチャネルのＭＯＳトランジスタ11、12
のソース・ドレイン間及び１個のＮチャネルのＭＯＳト
ランジスタ13のソース・ドレイン間が直列に接続されて
いる。上記両ＭＯＳトランジスタ11、12の直列接続点に
はデータバス14が接続されている。15は上記データバス
14に付随している寄生容量であり、この寄生容量15の一
端は上記電源gnd に接続され、他端はデータバス14に接
続されている。16はダミー容量であり、このダミー容量
16の一端は上記電源gnd に接続され、他端は上記両ＭＯ
Ｓトランジスタの12、13の直列接続点に接続されてい
る。なお、このダミー容量16はＭＯＳトランジスタのゲ
ート容量、ジャンクション容量、金属配線による寄生容
量等を用いて構成することができる。

【００３３】また、図１において、OUT はＳＲＡＭの出
力回路を駆動する信号であり、この信号OUT は上記Ｐチ
ャネルのＭＯＳトランジスタ12及びＮチャネルのＭＯＳ
トランジスタ13のゲートに供給されると共にインバータ
17に供給される。上記インバータ17の出力信号は上記Ｐ
チャネルのＭＯＳトランジスタ11のゲートに供給され
る。

【００３４】次に上記のように構成された出力回路の動
作について、図２のタイミングチャートを用いて説明す
る。まず、データバス14に“Ｈ”の信号（DATA）を出力
する場合には信号OUT をＶDD電位にする。このとき、Ｐ
チャネルのＭＯＳトランジスタ11がオンし、データバス
14は電源ＶDDに接続されて、その電位は 3.3Ｖになる。
このとき、ＮチャネルのＭＯＳトランジスタ13もオンす
るので、ダミー容量16が電源gnd に接続され、完全に放
電されて０Ｖになる。

【００３５】次に、データバス14に“Ｌ”の信号（DAT
A）を出力する場合には信号OUT を接地電位（gnd ）に
する。このとき、一方のＰチャネルのＭＯＳトランジス
タ11がオフ、他方のＰチャネルのＭＯＳトランジスタ12
がオン、ＮチャネルのＭＯＳトランジスタ13がオフとな
り、ダミー容量16がデータバス14に接続される。データ
バス14がダミー容量16に接続される前は、データバス14
の電位はＶDDになっているので、データバス14の寄生容
量15もＶDDに充電されている。一方、ダミー容量16は放
電されており、０Ｖにされている。ＭＯＳトランジスタ
12がオンすることによってこの両容量が接続されるので
あるから、接続後の両者の電位ＶOLは、寄生容量15の値
をＣBUS 、ダミー容量16の値をＣdummy とすると、電荷
分配の法則に従い下記の式で与えられる。

【００３６】 ＶOL＝ＶDD×ＣBUS ／（ＣBUS ＋Ｃdummy ） … ４ ここで、例えばＣBUS が１ｐＦ、Ｃdummy が 0.1ｐＦの
場合、すなわちダミー容量16が寄生容量15の１／１０程
度を想定すると、４式は下記の５式となる。

【００３７】 ＶOL＝ 3.3× 1.0／（ 1.0＋ 0.1）＝ 3.0 … ５ このＶOL＝ 3.0Ｖをデータバス14の“Ｌ”側の電位と考
えれば、このデータバス14は、“Ｈ”側電位が 3.3Ｖ、
“Ｌ”側電位が 3.0Ｖで 0.3Ｖの振幅を持つものと考え
られる。そして、ダミー容量16の値Ｃdummy を適当に選
べば、“Ｌ”側電位ＶOLを自由に変えることができる。

【００３８】このように第１の実施の形態によれば、デ
ータバスの振幅を例えば 0.3Ｖと小さくすることができ
るので、データバスで消費される電力を削減することが
できる。

【００３９】しかも、データバスの“Ｌ”側の電位は、
ダミー容量16を予め０Ｖに放電しておき、このダミー容
量16をデータバス14に接続することで形成するようにし
ているので、外部からこの“Ｌ”側電位を供給したり、
内部に電圧降下回路を設ける必要がない。この結果、集
積化した場合のチップサイズの小型化及び消費電流の削
減化を図ることができる。

【００４０】図３はこの発明に係る駆動回路をＳＲＡＭ
における出力回路に実施した、この発明の第２の実施の
形態による回路構成を示している。なお、この実施の形
態の出力回路において、前記図１と対応する箇所には同
じ符号を付して説明を行う。この実施の形態では、前記
電源ＶDDとgnd との間に１個のＰチャネルのＭＯＳトラ
ンジスタ18のソース・ドレイン間及び２個のＮチャネル
のＭＯＳトランジスタ19、20のソース・ドレイン間が直
列に接続されている。そして、上記両ＭＯＳトランジス
タ19、20の直列接続点に前記データバス14が接続されて
いる。また、前記ダミー容量16は、前記ＭＯＳトランジ
スタ18、19の直列接続点に接続されている。

【００４１】さらに、前記信号OUT は上記Ｐチャネルの
ＭＯＳトランジスタ18及びＮチャネルのＭＯＳトランジ
スタ19の各ゲート及び前記インバータ17に供給され、こ
のインバータ17の出力信号は上記ＮチャネルのＭＯＳト
ランジスタ20のゲートに供給される。

【００４２】次に上記のように構成された出力回路の動
作について、図４のタイミングチャートを用いて説明す
る。まず、データバス14に“Ｌ”の信号を出力する場合
には信号OUT を接地電位にする。このとき、Ｎチャネル
のＭＯＳトランジスタ20がオンし、データバス14が接地
電位の電源gnd に接続されて、その電位は０Ｖとなる。
このとき、ＮチャネルのＭＯＳトランジスタ19はオフ
し、ＰチャネルのＭＯＳトランジスタ18がオンするの
で、ダミー容量16は電源ＶDDに接続されてＶDDで充電さ
れる。

【００４３】次に、データバス14に“Ｈ”の信号を出力
する場合には信号OUT を電源電位（ＶDD）にする。この
とき、ＰチャネルのＭＯＳトランジスタ18がオフ、Ｎチ
ャネルのＭＯＳトランジスタ19がオン、ＮチャネルのＭ
ＯＳトランジスタ20がオフとなり、ダミー容量16がデー
タバス14に接続される。このダミー容量16に接続される
前は、データバス14の電位が電源gnd の０Ｖなので、デ
ータバス14の寄生容量15も０Ｖに放電されている。一
方、ダミー容量16は予めＶDDに充電されている。そし
て、この両容量が接続されるのであるから、接続後の両
者の電位ＶOHは、先のように寄生容量15の値をＣBUS 、
ダミー容量16の値をＣdummy とすると、電荷分配の法則
に従い下記の式で与えられる。

【００４４】 ＶOH＝ＶDD×Ｃdummy ／（ＣBUS ＋Ｃdummy ） … ６ ここで、前記と同様に例えばＣBUS が１ｐＦ、Ｃdummy
が 0.1ｐＦの場合、すなわちダミー容量16が寄生容量15
の１／１０程度を想定すると、６式は下記の７式とな
る。

【００４５】 ＶOH＝ 3.3× 0.1／（ 1.0＋ 0.1）＝ 0.3 … ７ このＶOH＝ 0.3Ｖをデータバス14の“Ｈ”側の電位と考
えれば、このデータバス14は、“Ｈ”側電位が 0.3Ｖ、
“Ｌ”側電位が０Ｖで 0.3Ｖの振幅を持つものと考えら
れる。そして、ダミー容量16の値Ｃdummy を適当に選べ
ば、“Ｈ”側電位ＶOHを自由に変えることができる。

【００４６】このように第２の実施の形態においても、
前記の第１の実施の形態の場合と同様の理由により、デ
ータバスで消費される電力を削減することができ、集積
化した場合のチップサイズの小型化及び消費電流の削減
化を図ることができる。

【００４７】図５はこの発明に係る駆動回路をＳＲＡＭ
における出力回路に実施した、この発明の第３の実施の
形態による回路構成を示している。この実施の形態の出
力回路では、前記図１に示した第１の実施の形態による
出力回路を２回路分設けて、一対のデータバス14Ａ、14
Ｂに相補な信号DATA、／DATAを出力するように構成した
ものである。

【００４８】すなわち、一方のデータバス14Ａを駆動す
る出力回路21Ａ及び他方のデータバス14Ｂを駆動する出
力回路21Ｂにはそれぞれ、前記図１に示した第１の実施
の形態の場合と同様に、２個のＰチャネルのＭＯＳトラ
ンジスタ11、12と１個のＮチャネルのＭＯＳトランジス
タ13及びダミー容量16が設けられている。

【００４９】そして、前記信号OUT は、出力回路21Ａ内
のＰチャネルのＭＯＳトランジスタ12及びＮチャネルの
ＭＯＳトランジスタ13、出力回路21Ｂ内のＰチャネルの
ＭＯＳトランジスタ11の各ゲートに供給されると共に前
記インバータ17に供給される。また、上記インバータ17
の出力信号は出力回路21Ａ内のＰチャネルのＭＯＳトラ
ンジスタ11、出力回路21Ｂ内のＰチャネルのＭＯＳトラ
ンジスタ12及びＮチャネルのＭＯＳトランジスタ13の各
ゲートに供給される。

【００５０】次に上記のような構成された出力回路の動
作について、図６のタイミングチャートを用いて説明す
る。まず、一方のデータバス14Ａに“Ｈ”の信号を、他
方のデータバス14Ｂに“Ｌ”の信号を出力する場合には
信号OUT をＶDD電位にする。このとき、一方の出力回路
21Ａでは、前記図１で説明した場合と同様にＰチャネル
のＭＯＳトランジスタ11がオンし、データバス14Ａは電
源電位ＶDDに接続されて、その電位は 3.3Ｖになる。こ
のとき、出力回路21Ａ内のダミー容量16は完全に放電さ
れて０Ｖになる。他方の出力回路21Ｂでは、Ｐチャネル
のＭＯＳトランジスタ12がオンし、予め接地電位に放電
されているダミー容量16がデータバス14Ｂに接続され、
データバス14Ｂの電位は前記４式で与えられるＶOLとな
る。

【００５１】次に、一方のデータバス14Ａに“Ｌ”の信
号を、他方のデータバス14Ｂに“Ｈ”の信号を出力する
場合には信号OUT を接地電位にする。このとき、一方の
出力回路21Ａでは、ＰチャネルのＭＯＳトランジスタ12
がオンし、予め接地電位に放電されているダミー容量16
がデータバス14Ａに接続され、データバス14Ａの電位は
前記４式で与えられるＶOLとなる。他方の出力回路21Ｂ
では、ＰチャネルのＭＯＳトランジスタ11がオンし、デ
ータバス14Ｂが電源電位ＶDDに接続されて、その電位は
3.3Ｖになる。

【００５２】このように、このデータバス14Ａ、14Ｂは
それぞれ、“Ｈ”側電位が 3.3Ｖ、“Ｌ”側電位が 3.0
Ｖで 0.3Ｖの振幅を持つものと考えられる。そして、ダ
ミー容量16の値Ｃdummy を適当に選べば、“Ｌ”側電位
ＶOLを自由に変えることができる。

【００５３】このように第３の実施の形態による出力回
路では、一対のデータバス14Ａ、14Ｂに相補な信号を出
力することができ、それぞれのデータバスの振幅を小さ
くすることができるので、データバスで消費される電力
を削減することができる。また、前記の第１の実施の形
態の場合と同様の理由により、集積化した場合のチップ
サイズの小型化及び消費電流の削減化を図ることができ
る。

【００５４】なお、上記第３の実施の形態による出力回
路では、前記図１に示した第１の実施の形態による出力
回路を２回路分設けて、一対のデータバス14Ａ、14Ｂに
ＶDDとＶOLとの間の振幅を持つ相補な信号を出力させる
場合について説明したが、これは図３に示すようにＶDD
とＶOHとの間の振幅を持つ出力回路を２回路分設けて、
一対のデータバス14Ａ、14Ｂに相補な信号を出力させる
こともできる。

【００５５】図７はこの発明に係る駆動回路をＳＲＡＭ
における出力回路に実施した、この発明の第４の実施の
形態による回路構成を示している。この実施の形態の出
力回路では、一対のデータバス14Ａ、14Ｂに相補な信号
を出力すると共に、一対のデータバス14Ａ、14Ｂそれぞ
れの信号を設定する各サイクルの最初にデータバス14
Ａ、14Ｂ相互間を短絡することによってさらに消費電力
の削減を図るようにしたものである。

【００５６】この実施の形態による出力回路では、前記
図１に示した第１の実施の形態による出力回路が２回路
分設けられている。すなわち、一方のデータバス14Ａを
駆動する出力回路21Ａ及び他方のデータバス14Ｂを駆動
する出力回路21Ｂにはそれぞれ、前記図１に示した第１
の実施の形態の場合と同様に、２個のＰチャネルのＭＯ
Ｓトランジスタ11、12と１個のＮチャネルのＭＯＳトラ
ンジスタ13及びダミー容量16が設けられている。

【００５７】そして、出力回路21Ａ内のＰチャネルのＭ
ＯＳトランジスタ11、出力回路21Ｂ内のＰチャネルのＭ
ＯＳトランジスタ12及びＮチャネルのＭＯＳトランジス
タ13の各ゲートには一方の信号／OUTHが供給され、出力
回路21Ｂ内のＰチャネルのＭＯＳトランジスタ11、出力
回路21Ａ内のＰチャネルのＭＯＳトランジスタ12及びＮ
チャネルのＭＯＳトランジスタ13の各ゲートには他方の
信号／OUTLが供給される。上記一方の信号／OUTHは一方
のデータバス14Ａに“Ｈ”の信号を出力する場合に
“Ｌ”になる信号であり、同様に他方の信号／OUTLは他
方のデータバス14Ｂに“Ｈ”の信号を出力する場合に
“Ｌ”になる信号である。

【００５８】この実施の形態による出力回路ではさら
に、ＮＡＮＤゲート22とＰチャネルのＭＯＳトランジス
タ23とが設けられている。上記ＮＡＮＤゲート22には上
記一方の信号／OUTHと他方の信号／OUTLが供給され、こ
のＮＡＮＤゲート22の出力信号は上記ＭＯＳトランジス
タ23のゲートに供給される。このＭＯＳトランジスタ23
のソース・ドレイン間は上記一方のデータバス14Ａと他
方のデータバス14Ｂとの間に接続されている。

【００５９】次に上記のような構成された出力回路の動
作について、図８のタイミングチャートを用いて説明す
る。なお、図８では２サイクル分の波形が示されてい
る。各サイクルの最初（Ｔpre1、Ｔpre2）では、一方の
信号／OUTH及び他方の信号／OUTLが共に“Ｈ”（ＶDD）
となる。このとき、ＮＡＮＤゲート22の出力信号が
“Ｌ”（gnd ）となり、これによりＰチャネルのＭＯＳ
トランジスタ23がオンして、一方のデータバス14Ａと他
方のデータバス14Ｂとが短絡されて両データバスの電位
が同電位となる。このときの両データバスの電位ＶPREC
H は電荷分配の法則から、次の８式で与えられる。

【００６０】 ＶPRECH ＝ＶDD×（ＣBUS ＋Ｃdummy ）／（ＣBUS ＋２Ｃdummy ）… ８ ここで、前記と同様に例えばＶDDが 3.3Ｖ、ＣBUS が１
ｐＦ、Ｃdummy が 0.1ｐＦの場合、すなわちダミー容量
16が寄生容量15の１／１０程度を想定すると、８式は下
記の９式となる。

【００６１】 ＶPRECH ＝ 3.3×（１＋ 0.1）／（１＋２× 0.1） ＝ 3.025（Ｖ） … ９ 次に、Ｔact1で一方の信号／OUTHが“Ｌ”になると、出
力回路21Ａ内のＰチャネルのＭＯＳトランジスタ11がオ
ンし、一方のデータバス14ＡがＶDDとなる。同時に出力
回路21Ｂ内のＰチャネルのＭＯＳトランジスタ12がオン
し、他方のデータバス14Ｂがダミー容量16と接続され
る。接続後のデータバス14Ｂの電位ＶOLは電荷分配の法
則から、次の１０式で与えられる。

【００６２】 ＶOL＝ＶDD×ＣBUS ／（ＣBUS ＋２Ｃdummy ） … １０ 上記１０式で与えられるＶOLがデータバスの“Ｌ”側の
電位となる。この１０式に、ＶDD＝ 3.3Ｖ、ＣBUS ＝１
ｐＦ、Ｃdummy ＝ 0.1ｐＦの関係を代入してまとめると
下記の１１式が得られる。

【００６３】 ＶOL＝ 3.3× 0.1／（１＋２× 0.1） ＝ 2.75 （Ｖ） … １１ 次に、Ｔact2で他方の信号／OUTLが“Ｌ”になった場合
には、出力回路21Ｂ内のＰチャネルのＭＯＳトランジス
タ11がオンし、他方のデータバス14ＢがＶDDとなる。こ
のとき、出力回路21Ａ内ではＰチャネルのＭＯＳトラン
ジスタ12がオンし、一方のデータバス14ＡはＶOLとな
る。

【００６４】この実施の形態では、各サイクルの最初に
相補データバスを短絡するような構成としたので、低消
費電力性を保持したままで、データバスの振幅を大きく
することができるという効果が得られる。反対に、デー
タバスの振幅を他の実施の形態の場合と同じにするなら
ば、消費電力をより削減することができる。

【００６５】例えば、前記図５に示した第３の実施の形
態において、ＶDDが 3.3Ｖ、ＣBUSが１ｐＦ、Ｃdummy
が 0.1ｐＦであると仮定すると、データバスの振幅は
3.3Ｖ− 3.0Ｖ＝ 0.3Ｖとなる。このとき、データバス
で消費される電力Ｐ（Ｗ）は、周波数をｆ（Ｈｚ）とす
ると、次の１２式で与えられる。

【００６６】 Ｐ＝２ｆ×ＣBUS × 0.3² ＝ｆ× 0.18 （ｐＷ） … １２ これに対し、図７に示した第４の実施の形態における電
力Ｐ（Ｗ）は次の１３式で与えられる。

【００６７】 Ｐ＝２ｆ×ＣBUS × 0.275² ＝ｆ× 0.15 （ｐＷ） … １３ すなわち、先の第３の実施の形態の場合よりも消費電力
が少ないにもかかわらず、データバスの振幅は第３の実
施の形態の場合では 0.3Ｖのものが0.55Ｖと大きくなっ
ている。振幅が大きい方がデータバスの信号を受ける側
で“Ｈ”／“Ｌ”の判断が容易となるので、消費電力が
増加しない限り振幅は大きい方が良い。

【００６８】図９はこの発明に係る駆動回路を多値論理
の出力回路に実施した、この発明の第５の実施の形態に
よる回路構成を示している。図９において、前記各実施
の形態の場合と同様に、ＶDDはデータバスの“Ｈ”側電
位を供給する電源（例えば 3.3Ｖ）であり、gnd は接地
電位の電源（０Ｖ）である。31-0、31-1、31-1は３ビッ
トの駆動信号OUT0、OUT1、OUT2のそれぞれが供給される
“Ｈ”側電位設定回路である。これらの各“Ｈ”側電位
設定出力回路31-0、31-1、31-1は、電源ＶDDとデータバ
ス32との間にソース・ドレイン間が直列に接続されたＰ
チャネルのＭＯＳトランジスタ33及びＮチャネルのＭＯ
Ｓトランジスタ34と、両ＭＯＳトランジスタ33、34の直
列接続点に接続されたダミー容量35とから構成されてい
る。また、上記データバス32と電源gnd との間にはデー
タバス32の“Ｌ”側電位を設定するためのＮチャネルの
ＭＯＳトランジスタ36のソース・ドレイン間が接続され
ている。このＭＯＳトランジスタ36のゲートには、上記
３ビットの駆動信号OUT0、OUT1、OUT2が入力されるＮＯ
Ｒゲート37の出力信号が供給される。なお、データバス
32には寄生容量38が接続されている。

【００６９】なお、上記各ダミー容量35は、ＭＯＳトラ
ンジスタのゲート容量、ジャンクション容量、金属配線
による寄生容量等を用いて構成することができ、“Ｈ”
側電位設定出力回路31-0内のダミー容量35の値をＣ0 、
“Ｈ”側電位設定出力回路31-1内のダミー容量35の値を
Ｃ1 、“Ｈ”側電位設定出力回路31-2内のダミー容量35
の値をＣ2 とすると、これらＣ0 、Ｃ1 、Ｃ2 の間には
下記のような関係が成立としている。

【００７０】 Ｃ0 ：Ｃ1 ：Ｃ2 ＝１：２：４ … １４ 次に上記構成でなる出力回路の動作を説明する。まず、
３ビットの駆動信号OUT0、OUT1、OUT2が全て“Ｌ”（gn
d ）であった場合を考える。この場合には“Ｈ”側電位
設定出力回路31-0、31-1、31-2内の各ＰチャネルのＭＯ
Ｓトランジスタ33がそれぞれオンし、各ダミー容量35は
電源ＶDDで充電される。このとき、ＮＯＲゲート37の出
力信号は“Ｈ”となり、データバス32の“Ｌ”側電位を
設定するためのＮチャネルのＭＯＳトランジスタ36がオ
ンするので、データバス32が電源gnd に接続され、寄生
容量38が接地電位に放電される。

【００７１】次に、駆動信号OUT0のみが“Ｈ”（ＶDD）
となり、残りの駆動信号OUT1、OUT2が共に“Ｌ”になる
場合を考える。OUT0が“Ｈ”であると、ＮＯＲゲート37
の出力信号は“Ｌ”となるために、ＮチャネルのＭＯＳ
トランジスタ36がオフする。また、“Ｈ”側電位設定出
力回路31-0内のＮチャネルのＭＯＳトランジスタ34がオ
ンするため、この“Ｈ”側電位設定出力回路31-0内のダ
ミー容量35がデータバス32に接続される。すると、デー
タバス32の電位Ｖ（“001 ”）（OUT0＝“１”、OUT1＝
“０”、OUT2＝“０”という意味）は、寄生容量38の値
をＣBUS とすると、電荷分配の法則により下記の１５式
で表される。

【００７２】 Ｖ（“001 ”）＝ＶDD×Ｃ0 ／（ＣBUS ＋Ｃ0 ） … １５ ここで、ＶDD＝ 3.3Ｖ、ＣBUS ＝１ｐＦ、Ｃ0 ＝ 0.1ｐ
Ｆの関係を代入してまとめると下記の１６式が得られ
る。

【００７３】 Ｖ（“001 ”）＝ 3.3× 0.1／（１＋ 0.1）＝ 0.3（Ｖ） … １６ ここで、いったん３ビットの駆動信号OUT0、OUT1、OUT2
の全てを“Ｌ”にしてデータバスを電源gnd に接続し
て、寄生容量38を放電させ、次に駆動信号OUT1のみが
“Ｈ”となり、残りの駆動信号OUT0、OUT2が共に“Ｌ”
になる場合を考える。OUT1が“Ｈ”であると、ＮＯＲゲ
ート37の出力信号は“Ｌ”となるために、Ｎチャネルの
ＭＯＳトランジスタ36がオフする。また、“Ｈ”側電位
設定出力回路31-1内のＮチャネルのＭＯＳトランジスタ
34がオンするため、この“Ｈ”側電位設定出力回路31-1
内のダミー容量35がデータバス32に接続される。する
と、データバス32の電位Ｖ（“010 ”）（OUT0＝
“０”、OUT1＝“１”、OUT2＝“０”という意味）は、
寄生容量38の値をＣBUS とすると、電荷分配の法則によ
り下記の１７式で表される。

【００７４】 Ｖ（“010 ”）＝ＶDD×Ｃ1 ／（ＣBUS ＋Ｃ1 ） … １７ ここで、Ｃ1 ＝２Ｃ0 であるから、下記の１８式が得ら
れる。 Ｖ（“010 ”）＝２×ＶDD×Ｃ0 ／（ＣBUS ＋２×Ｃ0 ） … １８ そして、上記と同様に各値を上記１８式に代入すると、
Ｖ（“010 ”）＝０．５５Ｖとなる。

【００７５】以下、同様に３ビットの駆動信号ＯＵＴ
０、OUT1、OUT2の全ての組み合わせについて計算すると
以下のようになる。 Ｖ（“000 ”）＝０×ＶDD／10＝0.00（Ｖ） Ｖ（“001 ”）＝１×ＶDD／11＝0.30（Ｖ） Ｖ（“010 ”）＝２×ＶDD／12＝0.55（Ｖ） Ｖ（“011 ”）＝３×ＶDD／13＝0.76（Ｖ） Ｖ（“100 ”）＝４×ＶDD／14＝0.94（Ｖ） Ｖ（“101 ”）＝５×ＶDD／15＝1.10（Ｖ） Ｖ（“110 ”）＝６×ＶDD／16＝1.24（Ｖ） Ｖ（“111 ”）＝７×ＶDD／17＝1.36（Ｖ） なお、データバス32の電位を０Ｖ以外の値から０Ｖ以外
の他の値に設定する際には、いったん３ビットの駆動信
号OUT0、OUT1、OUT2の全てを“Ｌ”にしてデータバスを
０Ｖに設定した後に行う必要がある。

【００７６】このように上記実施の形態による出力回路
では、３ビットの駆動信号OUT0、OUT1、OUT2の組み合わ
せに基づいて、データバス32上に８階調の電位を出力す
ることができる。すなわち、この実施の形態によれば、
複数の電源や抵抗分割回路を用いることなくＤ／Ａ（デ
ィジタル／アナログ）変換を行い、１本のデータバスに
３ビットのデータを乗せることができる。

【００７７】また、上記データバス32上に出力される８
階調の電位を、データバス32に接続された受信側でＡ／
Ｄ（アナログ／ディジタル）変換すれば、３ビットのデ
ータを復元することができる。

【００７８】なお、この実施の形態では３ビットの駆動
信号を用いる場合について説明したが、これは２ビット
の場合でも、あるいは４ビット以上の場合でも容易に実
現することは明らかである。

【００７９】図１０はこの発明に係る駆動回路を有す
る、この発明の第６の実施の形態による半導体集積回路
のブロック図である。この実施の形態による半導体集積
回路において、40は半導体チップであり、この半導体チ
ップ40内には、ＡＳＩＣ例えばＣＰＵ等からなる第１の
回路ブロック41とこの第１の回路ブロック41との間で信
号の授受を行う例えばメモリ等からなる第２の回路ブロ
ック42とが設けられている。そして、上記第１の回路ブ
ロック41と第２の回路ブロック42とはデータバス、アド
レスバス等からなる複数の信号線43で接続されている。
さらに上記第１の回路ブロック41と第２の回路ブロック
42内にはそれぞれ、データ、アドレス等を出力する出力
回路44と、データ、アドレス等を受ける入力回路45とが
それぞ複数設けられている。なお、上記第１の回路ブロ
ック41及び第２の回路ブロック42それぞれ設けられてい
る上記各出力回路44は、前記図１、図３、図５、図７に
示すような構成にされている。

【００８０】このような構成の半導体集積回路によれ
ば、第１、第２の回路ブロック41、42に設けられている
各出力回路44からの出力が供給される各信号線43の振幅
を小さくすることができるので、動作の高速化が達成で
きる。しかも、各信号線43（データバス）で消費される
電力を削減することができ、集積化した場合のチップサ
イズの小型化及び消費電流の削減化を図ることができる
という前記図１、図３、図５、図７に示す各出力回路の
特徴をそのまま受け継いでいる。

【００８１】図１１は上記図１０の実施の形態におい
て、各信号線43が一対のデータバスで構成されている場
合の前記入力回路45の一構成例を示す回路図である。一
対のデータバス43Ａ、43Ｂそれぞれと内部信号OUT 、／
OUT を得る一対のノード51Ａ、51Ｂとの間には、制御信
号／ＰＡＳＳで導通制御されるスイッチ用のＮチャネル
のＭＯＳトランジスタ52Ｂ、52Ｂの各ソース・ドレイン
間が挿入されている。また、上記一対のノード51Ａ、51
Ｂ相互間には、制御信号／ＥＱＬで導通制御されるイコ
ライズ用のＮチャネルのＭＯＳトランジスタ53のソース
・ドレイン間が挿入されている。

【００８２】さらに上記一対のノード51Ａ、51Ｂ相互間
には、ＰチャネルのＭＯＳトランジスタ54、55、Ｎチャ
ネルのＭＯＳトランジスタ56、57及び58からなるセンス
増幅回路59が設けられている。このセンス増幅回路59
は、ＮチャネルのＭＯＳトランジスタ58のゲートに供給
される駆動制御信号ＤＲＩＶＥが“Ｈ”にされたときに
活性化され、一対のノード51Ａ、51Ｂ相互間の電位差を
増幅する。

【００８３】このような構成の入力回路の動作を、図１
２に示すタイミングチャートを用いて説明する。まず、
予め制御信号／ＥＱＬが“Ｌ”にされることにより、イ
コライズ用のＮチャネルのＭＯＳトランジスタ53がオン
し、一対のノード51Ａ、51Ｂが同電位に設定される（イ
コライズ）。このとき、一対のノード51Ａ、51Ｂの一方
は、予めセンス増幅回路59によってＶDD（ 3.3Ｖ）に設
定されている。このためめ、上記イコライズが行われる
ことにより、両ノード51Ａ、51Ｂは共にＶDD（ 3.3Ｖ）
に設定される。

【００８４】次に制御信号／ＥＱＬが“Ｈ”となった後
に、制御信号／ＰＡＳＳが“Ｌ”にされる。するとスイ
ッチ用のＮチャネルのＭＯＳトランジスタ52Ｂ、52Ｂが
共にオンし、一対のデータバス43Ａ、43Ｂ上の振幅の小
さな信号（例えば図示のように“Ｈ”側電位が 3,3Ｖ、
“Ｌ”側電位が 3,0Ｖの 0.3Ｖの振幅）が一対のノード
51Ａ、51Ｂに伝えられる。次に駆動制御信号ＤＲＩＶＥ
が“Ｈ”にされる。これによりセンス増幅回路59が活性
化され、一対のノード51Ａ、51Ｂに伝えられた振幅の小
さな信号がＶDD（ 3.3Ｖ）とgnd （０Ｖ）との間の電位
差を持つ信号に増幅される。

【００８５】図１３は上記図１０の実施の形態におい
て、各信号線43が一対のデータバスで構成されている場
合の前記入力回路45の他の構成例を示す回路図である。
この入力回路は２個のＰチャネルのＭＯＳトランジスタ
61、62と、３個のＮチャネルのＭＯＳトランジスタ63、
64、65で構成されている。そして、前記一対のデータバ
ス43Ａ、43Ｂは上記ＮチャネルのＭＯＳトランジスタ6
3、64の各ゲートに接続されている。また、上記Ｎチャ
ネルのＭＯＳトランジスタ65のゲートには駆動制御信号
ＤＲＩＶＥが供給される。すなわち、これら各ＭＯＳト
ランジスタ61〜65は差動型のセンス増幅回路66を構成し
ており、ＮチャネルのＭＯＳトランジスタ65のゲートに
供給される駆動制御信号ＤＲＩＶＥが“Ｈ”にされたと
きに活性化され、一対のノード51Ａ、51Ｂ相互間の電位
差を増幅する。また、そのタイミングチャートを図１４
に示す。

【００８６】

【発明の効果】以上説明したようにこの発明によれば、
信号線における振幅を小さく抑えることができ、集積化
した場合のチップサイズの小型化及び消費電流の削減化
を図ることができる駆動回路及び半導体集積回路を提供
することができる。

【図面の簡単な説明】

【図１】この発明に係る駆動回路をＳＲＡＭにおける出
力回路に実施した第１の実施の形態による回路構成を示
す図。

【図２】図１の出力回路の動作を示すタイミングチャー
ト。

【図３】この発明に係る駆動回路をＳＲＡＭにおける出
力回路に実施した第２の実施の形態による回路構成を示
す図。

【図４】図３の出力回路の動作を示すタイミングチャー
ト。

【図５】この発明に係る駆動回路をＳＲＡＭにおける出
力回路に実施した第３の実施の形態による回路構成を示
す図。

【図６】図５の出力回路の動作を示すタイミングチャー
ト。

【図７】この発明に係る駆動回路をＳＲＡＭにおける出
力回路に実施した第４の実施の形態による回路構成を示
す図。

【図８】図７の出力回路の動作を示すタイミングチャー
ト。

【図９】この発明に係る駆動回路を多値論理の出力回路
に実施した第５の実施の形態による回路構成を示す図。

【図１０】この発明に係る駆動回路を有する第６の実施
の形態による半導体集積回路のブロック図。

【図１１】図１０の実施の形態の半導体集積回路におけ
る入力回路の一構成例を示す回路図。

【図１２】図１１の入力回路の動作を示すタイミングチ
ャート。

【図１３】図１０の実施の形態の半導体集積回路におけ
る入力回路の他の構成例を示す回路図。

【図１４】図１３の入力回路の動作を示すタイミングチ
ャート。

【図１５】ＳＲＡＭにおける従来のデータバス駆動回路
の等価回路図。

【図１６】図１５のデータバス駆動回路の動作を示すタ
イミングチャート。

【図１７】従来、考えられている他のデータバス駆動回
路の等価回路図。

【符号の説明】

11、12、18、33…ＰチャネルのＭＯＳトランジスタ、 13、19、20、34、36…ＮチャネルのＭＯＳトランジス
タ、 14、14Ａ、14Ｂ、32…データバス、 15、38…寄生容量、 16、35…ダミー容量、 17…インバータ、 21Ａ、21Ｂ…出力回路、 31-0、31-1、31-1…“Ｈ”側電位設定回路、 37…ＮＯＲゲート、 40…半導体チップ、 41…第１の回路ブロック、 42…第２の回路ブロック、 43…信号線、 44…出力回路、 45…入力回路、 59…センス増幅回路、 66…差動型のセンス増幅回路。

Claims (26)

【特許請求の範囲】
1. 【請求項１】 信号線と、 上記信号線の信号を一方の論理値を示す信号に設定する
   際にこの信号線を複数の電源のうち第１の電源に接続
   し、上記信号線の信号を他方の論理値を示す信号に設定
   する際にはこの信号線を上記第１の電源を含む上記複数
   の電源のいずれからも電気的に遮断する手段を具備した
   ことを特徴とする駆動回路。
2. 【請求項２】 前記信号線が前記複数の電源のいずれか
   らも電気的に遮断されている際に、前記信号線を、接地
   電圧よりは高くかつ前記第１の電源の電圧よりも低い電
   圧に設定する手段をさらに具備したことを特徴とする請
   求項１に記載の駆動回路。
3. 【請求項３】 前記信号線が相補な信号を伝達する信号
   線対であることを特徴とする請求項１に記載の駆動回
   路。
4. 【請求項４】 信号線と、 上記信号線の信号を一方の論理値を示す信号に設定する
   際にこの信号線を複数の電源のうち第１の電源に接続す
   る手段と、 上記信号線の信号を他方の論理値を示す信号に設定する
   際にこの信号線を容量素子に接続する手段とを具備した
   ことを特徴とする駆動回路。
5. 【請求項５】 前記信号線が前記第１の電源に接続され
   ている際に、前記容量素子を接地電圧よりは高くかつ前
   記第１の電源の電圧よりも低い第２の電源に接続する手
   段をさらに具備したことを特徴とする請求項４に記載の
   駆動回路。
6. 【請求項６】 前記信号線が相補な信号を伝達する信号
   線対であることを特徴とする請求項４に記載の駆動回
   路。
7. 【請求項７】 信号線と、 上記信号線の信号を一方の論理値を示す信号に設定する
   際にこの信号線を複数の電源のうち第１の電源に接続す
   る手段と、 容量素子と、 上記信号線の信号を上記第１の電源に接続する際に、上
   記容量素子を上記第１の電源以外の第２の電源に接続し
   て充電する手段と、 上記信号線の信号を他方の論理値を示す信号に設定する
   際にこの信号線を上記容量素子に接続する手段とを具備
   したことを特徴とする駆動回路。
8. 【請求項８】 前記信号線が相補な信号を伝達する信号
   線対であることを特徴とする請求項７に記載の駆動回
   路。
9. 【請求項９】 信号線と、 第１の電源及びこれよりも低い電圧の第２の電源と、 上記第１の電源と上記信号線との間に接続され、上記信
   号線の信号を一方の論理値を示す信号に設定する際に制
   御信号に基づいて導通するように制御される第１のスイ
   ッチ回路と、 一端が上記第２の電源に接続された容量素子と、 上記第２の電源と上記容量素子の他端との間に接続さ
   れ、上記制御信号に基づいて上記第１のスイッチ回路が
   導通する期間に導通するように制御される第２のスイッ
   チ回路と、 上記信号線と上記容量素子の他端との間に接続され、上
   記制御信号に基づいて上記第１、第２のスイッチ回路が
   非導通となる期間に導通するように制御される第３のス
   イッチ回路とを具備したことを特徴とする駆動回路。
10. 【請求項１０】 前記信号線が相補な信号を伝達する信
    号線対になっていることを特徴とする請求項９に記載の
    駆動回路。
11. 【請求項１１】 前記容量素子の値が、前記信号線に付
    随している容量の値よりも小さく設定されていることを
    特徴とする請求項９に記載の駆動回路。
12. 【請求項１２】 前記容量素子の値が、前記信号線に付
    随している容量の値の１／１０程度に設定されているこ
    とを特徴とする請求項９に記載の駆動回路。
13. 【請求項１３】 信号線と、 第１の電源及びこれよりも高い電圧の第２の電源と、 上記第１の電源と上記信号線との間に接続され、上記信
    号線の信号を一方の論理値を示す信号に設定する際に制
    御信号に基づいて導通するように制御される第１のスイ
    ッチ回路と、 一端が上記第２の電源に接続された容量素子と、 上記第２の電源と上記容量素子の他端との間に接続さ
    れ、上記制御信号に基づいて上記第１のスイッチ回路が
    導通する期間に導通するように制御される第２のスイッ
    チ回路と、 上記信号線と上記容量素子の他端との間に接続され、上
    記制御信号に基づいて上記第１、第２のスイッチ回路が
    非導通となる期間に導通するように制御される第３のス
    イッチ回路とを具備したことを特徴とする駆動回路。
14. 【請求項１４】 前記信号線が相補な信号を伝達する信
    号線対になっていることを特徴とする請求項１３に記載
    の駆動回路。
15. 【請求項１５】 前記容量素子の値が、前記信号線に付
    随している容量の値よりも小さく設定されていることを
    特徴とする請求項１３に記載の駆動回路。
16. 【請求項１６】 前記容量素子の値が、前記信号線に付
    随している容量の値の１／１０程度に設定されているこ
    とを特徴とする請求項１３に記載の駆動回路。
17. 【請求項１７】 一方の信号線及び他方の信号線からな
    る信号線対と、 上記信号線対の信号を第１の論理状態に設定する際に上
    記一方の信号線を複数の電源のうち第１の電源に接続
    し、上記信号線対の信号を第２の論理状態に設定する際
    には上記一方の信号線を上記第１の電源を含む上記複数
    の電源のいずれからも電気的に遮断する手段と、 上記信号線対の信号を第２の論理状態に設定する際に上
    記他方の信号線を上記第１の電源に接続し、上記信号線
    対の信号を第１の論理状態に設定する際には上記他方の
    信号線を上記第１の電源を含む上記複数の電源のいずれ
    からも電気的に遮断する手段と、 上記信号線対の信号を上記第１、第２の論理状態のいず
    れの状態にも設定しない際に上記信号線対の一方の信号
    線と他方の信号線とを短絡する手段とを具備したことを
    特徴とする駆動回路。
18. 【請求項１８】 一方の信号線及び他方の信号線からな
    る信号線対と、 上記信号線対の信号を第１の論理状態に設定する際に上
    記一方の信号線を複数の電源のうち第１の電源に接続す
    る手段と、 上記信号線対の信号を第１の論理状態に設定する際に上
    記他方の信号線を第１の容量素子に接続する手段と、 上記信号線対の信号を第２の論理状態に設定する際に上
    記他方の信号線を上記第１の電源に接続する手段と、 上記信号線対の信号を第２の論理状態に設定する際に上
    記一方の信号線を第２の容量素子に接続する手段と、 上記信号線対の信号を上記第１、第２の論理状態のいず
    れの状態にも設定しない際に上記信号線対の一方の信号
    線と他方の信号線とを短絡する手段とを具備したことを
    特徴とする駆動回路。
19. 【請求項１９】 一方の信号線及び他方の信号線からな
    る信号線対と、 上記信号線対の信号を第１の論理状態に設定する際に上
    記一方の信号線を複数の電源のうち第１の電源に接続す
    る手段と、 第１及び第２の容量素子と、 上記信号線対の信号を第１の論理状態に設定する際に上
    記第１の容量素子を上記第１の電源よりも低い電圧の第
    ２の電源に接続する手段と、 上記信号線対の信号を第１の論理状態に設定する際に上
    記第２の容量素子を上記信号線対の他方の信号線に接続
    する手段と、 上記信号線対の信号を第２の論理状態に設定する際に上
    記他方の信号線を上記第１の電源に接続する手段と、 上記信号線対の信号を第２の論理状態に設定する際に上
    記第２の容量素子を上記第２の電源に接続する手段と、 上記信号線対の信号を第２の論理状態に設定する際に上
    記第１の容量素子を上記信号線対の一方の信号線に接続
    する手段と、 上記信号線対の信号を上記第１、第２の論理状態のいず
    れの状態にも設定しない際に上記信号線対の一方の信号
    線と他方の信号線とを短絡する手段とを具備したことを
    特徴とする駆動回路。
20. 【請求項２０】 一方の信号線及び他方の信号線からな
    る信号線対と、 第１の電源及びこれよりも低い電圧の第２の電源と、 上記第１の電源と上記一方の信号線との間に接続され、
    上記信号線対の信号を第１の論理状態に設定する際に第
    １の制御信号に基づいて導通するように制御される第１
    のスイッチ回路と、 上記第１の電源と上記他方の信号線との間に接続され、
    上記信号線対の信号を第２の論理状態に設定する際に第
    ２の制御信号に基づいて導通するように制御される第２
    のスイッチ回路と、 それぞれの一端が上記第２の電源に接続された第１、第
    ２の容量素子と、 上記第２の電源と上記第１の容量素子の他端との間に接
    続され、上記第２の制御信号に基づいて導通制御される
    第３のスイッチ回路と、 上記第１の容量素子の他端と上記一方の信号線との間に
    接続され、上記第２の制御信号に基づいて導通制御され
    る第４のスイッチ回路と、 上記第２の電源と上記第２の容量素子の他端との間に接
    続され、上記第１の制御信号に基づいて導通制御される
    第５のスイッチ回路と、 上記第２の容量素子の他端と上記他方の信号線との間に
    接続され、上記第１の制御信号に基づいて導通制御され
    る第６のスイッチ回路と、 上記一方の信号線と上記他方の信号線との間に接続さ
    れ、上記第１、第２の制御信号に基づいて導通制御され
    る第７のスイッチ回路とを具備したことを特徴とする駆
    動回路。
21. 【請求項２１】 同一の半導体チップ上に形成された第
    １、第２の回路ブロックと、 上記第１、第２の回路ブロックのそれぞれに設けられた
    信号送信回路と、 上記第１、第２の回路ブロックのそれぞれに設けられた
    信号受信回路と、 上記第１の回路ブロックの信号送信回路と上記第２の回
    路ブロックの信号受信回路との間及び上記第２の回路ブ
    ロックの信号送信回路と上記第１の回路ブロックの信号
    受信回路との間にそれぞれに設けられた信号線とを具備
    し、 上記各信号送信回路は、 上記信号線の信号を一方の論理値を示す信号に設定する
    際にこの信号線を複数の電源のうち第１の電源に接続す
    る手段と、 容量素子と、 上記信号線の信号を上記第１の電源に接続する際に、上
    記容量素子を上記第１の電源以外の第２の電源に接続し
    て充電する手段と、 上記信号線の信号を他方の論理値を示す信号に設定する
    際にこの信号線を上記容量素子に接続する手段とを具備
    したことを特徴とする半導体集積回路。
22. 【請求項２２】 前記信号線が相補な信号を伝達する信
    号線対であることを特徴とする請求項２１に記載の半導
    体集積回路。
23. 【請求項２３】 ３値以上の複数の論理値を取り得る信
    号線と、 上記信号線を上記複数の論理値のうち第１の論理値に設
    定する際にこの信号線を複数の電源のうち第１の電源に
    接続する手段と、 上記信号線を上記第１の論理値以外の残りの論理値に設
    定する際に、予め所定電圧に充電された複数の容量素子
    を上記信号線に接続する手段とを具備したことを特徴と
    する駆動回路。
24. 【請求項２４】 ３値以上の複数の論理値を取り得る信
    号線と、 上記信号線を上記複数の論理値のうち第１の論理値に設
    定する際にこの信号線を複数の電源のうち第１の電源に
    接続する手段と、 それぞれの一端が上記第１の電源に接続された複数の容
    量素子と、 上記信号線を上記第１の論理値に設定する際に、上記複
    数の容量素子それぞれの他端を上記第１の電源よりも高
    い電圧の第２の電源に接続して上記複数の容量素子を充
    電する手段と、 上記信号線を上記第１の論理値以外の残りの論理値に設
    定する際に、予め充電された上記複数の容量素子を上記
    信号線に接続する手段とを具備したことを特徴とする駆
    動回路。
25. 【請求項２５】 前記複数の容量素子の値が互いに異な
    っていることを特徴とする請求項２４に記載の駆動回
    路。
26. 【請求項２６】 前記複数の容量素子のうちの第１の容
    量素子の値を基準にして他の容量素子はその値が基準容
    量値の２のべき乗倍に設定されていることを特徴とする
    請求項２５に記載の駆動回路。