JP3634603B2 - 信号伝送回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリコントローラやメモリ等の素子間での信号伝送のための信号伝送回路に係り、特に、複数の素子が同一の伝送線路に接続されるバス伝送を高速に行うための信号伝送回路に関する。
【０００２】
【従来の技術】
半導体集積回路装置により構成されデジタル回路間の信号を高速に伝送するための技術として、ＳＳＴＬ（Ｓｔｕｂ Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｅｄ Ｌｏｇｉｃ）インタフェースがある。この低振幅インタフェースについては、特開平７−２０２９４７号公報に開示されている。図２は、メモリコントローラとデュアルインラインメモリモジュール（ＤＩＭＭ：Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）上のシンクロナスＤＲＡＭ（ＳＤＲＡＭ：Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）との間のクロック信号ＣＬＫとデータ信号ＤＱの伝送を、ＳＳＴＬバスを用いて行っている従来例を示す回路図である。尚、図２では、クロック信号ＣＬＫのバス線１と、データ信号ＤＱのバス線２の２本のバス線と、それらに接続される回路構成部分を示している。ここで、データ信号ＤＱは、バス線２を通して双方向に伝送され、リードデータ信号及びライトデータ信号も表わすものとする。バス線１，２にはｎ＋１個のメモリモジュールＤＩＭＭ＃０からＤＩＭＭ＃ｎが接続される。説明の便宜上、ＤＩＭＭ＃０，ＤＩＭＭ＃１，ＤＩＭＭ＃ｎを参照符号４，５，６で示す。バス線１，２を介して、メモリコントローラ３と、ＤＩＭＭ４，５，６上のＳＤＲＡＭ７，８，９が信号をやりとりする。
【０００３】
メモリコントローラ３のクロック出力回路１０からクロック信号ＣＬＫが出力され、スタブ抵抗Ｒｓ１、バス線１、およびＤＩＭＭ上のスタブ抵抗Ｒｓ２を介して、それぞれのＳＤＲＡＭにクロック信号ＣＬＫが供給される。また、ライトデータ信号ＤＱは、メモリコントローラ３のデータ出力回路１１から出力され、スタブ抵抗Ｒｓ１、バス線２、およびＤＩＭＭ上のスタブ抵抗Ｒｓ２を介して、それぞれのＳＤＲＡＭに供給される。リードデータ信号ＤＱは、逆の経路をたどりメモリコントローラ３のデータ入力回路１２に供給される。これらの動作の際、実際に信号を取り込んだり、送出するイネーブル状態のＳＤＲＡＭは１個である。
【０００４】
各バス線１，２の両端は、バス線の特性インピーダンスとほぼ等しい値の終端抵抗Ｒｔｔで終端され、ＶＴＴの電位を有する終端電源に接続されている。メモリコントローラ３の出力回路の電源電圧と、ＳＤＲＡＭ７，８，９の各出力回路の電源電圧はＶＤＤＱである。ここで、終端電源電圧ＶＴＴの値は、上記電源電圧ＶＤＤＱの半分程度に設定される。即ち、ＶＴＴ≒０．５×ＶＤＤＱの関係がある。
【０００５】
また、ＨＳＴＬ（Ｈｉｇｈ Ｓｐｅｅｄ Ｔｒａｎｃｅｉｖｅｒ Ｌｏｇｉｃ）インタフェースと呼ばれている低振幅インタフェースもある。ＨＳＴＬの一例としては、図２に示したＳＴＴＬインタフェースからスタブ抵抗Ｒｓ１，Ｒｓ２を取り除き（すなわち、短絡し）、終端電源電圧ＶＴＴの値と電源電圧ＶＤＤＱを、ＶＴＴ＝ＶＤＤＱ＝１．５Ｖとしたものがある。
【０００６】
【発明が解決しようとする課題】
図２に示した従来例の構成によれば、終端電源電圧ＶＴＴの値を上記電源電圧ＶＤＤＱの半分程度にした場合、電源電圧ＶＤＤＱの値がＬＳＩの集積技術の進展に伴って低下してきた時に、信号を受ける入力回路１２等の参照電圧Ｖｒｅｆの値もそれにつれて低下する。また、電源電圧ＶＤＤＱの値が低下すると、信号振幅も減少することになる。これについて、以下説明する。
【０００７】
図３は、図２に示したＳＤＲＡＭへの入力信号ＣＬＫ，ＤＱの直流（ＤＣ）信号レベルを求めるための等価回路であり、同図（ａ）は入力信号がロウレベルの場合、（ｂ）はハイレベルの場合である。図３において、ＰチャネルＭＯＳ（以下、ＰＭＯＳと略す）トランジスタ２０とＮチャネルＭＯＳ（以下、ＮＭＯＳと略す）トランジスタ２１からなるプッシュプル構成の回路は、メモリコントローラ３の出力回路１０の出力部である。また、コントローラ３のデータ入力回路１２へのリードデータ信号ＤＱとすれば、ＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ２１の回路は、ＳＤＲＡＭの出力回路と見ることもできる。
【０００８】
ここで、電源電圧ＶＤＤＱ＝３．３Ｖ、終端電源電圧ＶＴＴ＝１．６５Ｖ、終端抵抗Ｒｔｔ＝５０Ω、スタブ抵抗Ｒｓ＝２５Ω（Ｒｓは、Ｒｓ１またはＲｓ２である）、両ＭＯＳトランジスタ２０，２１のオン抵抗Ｒｏｎ＝２５Ωとする。ＮＭＯＳトランジスタ２１がオン状態の場合、入力信号はロウレベルになり、その電圧ＶＬは１．１Ｖとなる。一方、ＰＭＯＳトランジスタ２０がオン状態の場合、入力信号はハイレベルになり、その電圧ＶＨは２．２Ｖとなる。従って、入力回路の参照電圧Ｖｒｅｆは、ハイレベルＶＨとロウレベルＶＬの真ん中の１．６５Ｖとなる。信号振幅ΔＶは、１．１Ｖである。
【０００９】
図４は、電源電圧ＶＤＤＱが１．５Ｖ、終端電源電圧ＶＴＴが０．７５Ｖと下がった場合の等価回路であり、同図（ａ）は入力信号がロウレベルの場合、（ｂ）はハイレベルの場合である。図４より、ロウレベルＶＬ＝０．５Ｖ、ハイレベルＶＨ＝１．０Ｖとなる。従って、参照電圧Ｖｒｅｆは０．７５Ｖとなり、電源電圧ＶＤＤＱが３．３Ｖの場合に比べて０．９Ｖ低下する。信号振幅ΔＶは０．５Ｖとなり、電源電圧ＶＤＤＱが３．３Ｖの場合に比べて、０．６Ｖ減少する。
【００１０】
このように、参照電圧Ｖｒｅｆが低下してくると、入力回路１２として、図６に示すような、ＰＭＯＳトランジスタ２２，２３とＮＭＯＳトランジスタ２４，２５，２６からなり、ＮＭＯＳトランジスタ２４で入力信号を受ける構成の一般的な高速差動入力回路が使いにくくなる。ＮＭＯＳトランジスタ２４，２５のゲート、ソース間に十分な電圧が印加できなくなるためである。この高速差動入力回路では、高速に動作させるために、参照電圧Ｖｒｅｆとして１．１Ｖ以上必要である。そのため、参照電圧Ｖｒｅｆが下がってくると、ＰＭＯＳトランジスタで入力信号を受ける構成の低速な差動入力回路等を使わざるをえなくなる。従って、出力回路の電源電圧ＶＤＤＱの値が１．５Ｖ程度に低下してくると、何らかの対策が必要になる。本発明は、この問題を解決するものであるが、勿論、出力回路の電源電圧ＶＤＤＱの値が２．５Ｖの場合にも適用できる。また、信号振幅が減少してくると、入力回路のマージンが減少する。
【００１１】
図５はＨＳＴＬインタフェースの場合の入力信号のＤＣ信号レベルを求める等価回路であり、同図（ａ）は入力信号がロウレベルの場合、（ｂ）はハイレベルの場合である。ＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ２１は、メモリコントローラ３の出力回路１０の出力部である。また、コントローラ３のデータ入力回路１２へのリードデータ信号ＤＱとすれば、ＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ２１の回路は、ＳＤＲＡＭの出力回路と見ることもできる。ここで、電源電圧ＶＤＤＱを１．５Ｖ、終端電源電圧ＶＴＴを１．５Ｖ、終端抵抗Ｒｔｔを５０Ω、ＭＯＳトランジスタ２０，２１のオン抵抗Ｒｏｎを６．２５Ωとする。また、ＨＳＴＬインタフェースの場合、スタブ抵抗Ｒｓは設けない。
【００１２】
ＮＭＯＳトランジスタ２１がオンの場合、入力信号はロウレベルになり、ＶＬ＝０．３Ｖとなる。一方、ＰＭＯＳトランジスタ２０がオンの場合は、入力信号はハイレベルになりＶＨ＝１．５Ｖとなる。従って、入力回路の参照電圧Ｖｒｅｆは、ハイレベルＶＨとロウレベルＶＬの真ん中の０．９Ｖとなる。信号振幅ΔＶは１．２Ｖである。
【００１３】
前記ＳＴＴＬインタフェースの場合と比べ、電源電圧ＶＤＤＱが１．５Ｖと低くなっても信号振幅ΔＶはかなり取れている。しかし、参照電圧Ｖｒｅｆは０．９Ｖと低く、図６に示したような一般的なＮＭＯＳ受けの高速差動入力回路が使いにくくなっている。
【００１４】
そこで、本発明の第１の目的は、電源電圧ＶＤＤＱが１．５Ｖ程度に下がっても、参照電圧Ｖｒｅｆが下がらないようにして、高速な差動入力回路を使うことができる信号伝送回路を提供することである。
また、本発明の第２の目的は、電源の数が必要以上に増えない信号伝送回路を提供することである。
更に、本発明の第３の目的は、電源電圧ＶＤＤＱが下がっても、信号振幅の減少を抑制できる信号伝送回路を提供することである。
【００１５】
【課題を解決するための手段】
上記第１の目的を達成するために、本発明に係る信号伝送回路は、ＳＳＴＬバス構成において、出力回路の電源電圧ＶＤＤＱが１．５Ｖから２．５Ｖの範囲で、終端電源電圧ＶＴＴを、ＶＴＴ≧ＶＤＤＱに設定することを特徴とするものである。この際、ＳＴＴＬバスがハイインピーダンス状態の時に、プッシュプル出力回路を構成するＰＭＯＳトランジスタを介して流れる電流を防ぐために、ＰＭＯＳトランジスタのスレッショルド電圧値に注意が必要である。あるいは、ＰＭＯＳトランジスタの代わりにＮＭＯＳトランジスタに置き換えた構成とするのが好ましい。
【００１６】
また、上記第２の目的は、終端電源電圧をＶＴＴ、参照電圧をＶｒｅｆ、電源電圧をＶＤＤＱとしたとき、Ｖｒｅｆ＝ＶＤＤＱとなるように、終端電源電圧ＶＴＴを設定することにより達成される。
【００１７】
更に、上記第３の目的を達成するために、信号送出側のスタブ抵抗値を送信時に小さくするように、スタブ抵抗にスイッチ素子、例えば電界効果トランジスタ（ＦＥＴ）スイッチを並列接続し、メモリコントローラからのリード、ライト信号によりＦＥＴスイッチをオン、オフ制御するように構成すれば好適である。
【００１８】
【発明の実施の形態】
次に、本発明に係る信号伝送回路の実施の形態につき、添付図面を参照しながら以下詳細に説明する。
【００１９】
図１は、本発明に係る信号伝送回路の一実施形態を示す図であり、ＳＳＴＬバスを用いたメモリコントローラとＤＩＭＭ上のＳＤＲＡＭとの間のクロック信号ＣＬＫとデータ信号ＤＱの伝送回路図である。図２に示した従来例と基本的な構成は同じである。
【００２０】
即ち、図１には、クロック信号ＣＬＫのバス線１と、データ信号ＤＱのバス線２の２本と、それらに接続される回路構成部分を示している。ここで、データ信号ＤＱは、バス線２を通して双方向に伝送され、リードデータ信号及びライトデータ信号も表わすものとする。バス線１，２にはｎ＋１個のメモリモジュールＤＩＭＭ＃０からＤＩＭＭ＃ｎが接続される。説明の便宜上、ＤＩＭＭ＃０，ＤＩＭＭ＃１，ＤＩＭＭ＃ｎを参照符号４，５，６で示す。バス線１，２を介して、メモリコントローラ３と、ＤＩＭＭ４，５，６上のＳＤＲＡＭ７，８，９が信号をやりとりする。
【００２１】
メモリコントローラ３のクロック出力回路１０からクロック信号ＣＬＫが出力され、スタブ抵抗Ｒｓ１、バス線１、およびＤＩＭＭ上のスタブ抵抗Ｒｓ２を介して、それぞれのＳＤＲＡＭにクロック信号ＣＬＫが供給される。その際には、送信側のスタブ抵抗Ｒｓ１の値を通常の２５Ωから２Ω程度に小さくしても伝送波形に乱れがなく問題ないことがシミュレーションで確認されている。
【００２２】
また、ライトデータ信号ＤＱは、メモリコントローラ３のデータ出力回路１１から出力され、スタブ抵抗Ｒｓ１、バス線２、およびＤＩＭＭ上のスタブ抵抗Ｒｓ２を介して、それぞれのＳＤＲＡＭに供給される。その際には送信側のスタブ抵抗Ｒｓ１の値を通常の２５Ωから２Ω程度に小さくしてもよい。送信時にのみ２Ω程度に小さくする手段は後述の図９で示しているが、スタブ抵抗Ｒｓ１に並列にオン抵抗２．２Ω程度のＦＥＴスイッチ３１を設け、コントローラ３からのリード、ライト信号でＦＥＴスイッチをオン、オフさせればよい。この場合は、ライト時にオン、リード時にオフさせればよい。
【００２３】
リードデータ信号ＤＱは、逆の経路をたどりメモリコントローラ３のデータ入力回路１２に供給される。その際には、送信側のスタブ抵抗Ｒｓ２の値を通常の２５Ωから２Ω程度に小さくしてもよい。送信時にのみ２Ω程度に小さくする手段は後述の図９で示しているが、スタブ抵抗Ｒｓ２に並列にオン抵抗２．２Ω程度のＦＥＴスイッチ３１を設け、コントローラ３からのリード、ライト信号でＦＥＴスイッチをオン、オフさせればよい。この場合は、リード時にオン、ライト時にオフさせればよい。
【００２４】
これらの動作の際、実際に信号を取り込んだり、送出するイネーブル状態のＳＤＲＡＭは１個である。バス線１，２の両端は、バス線の特性インピーダンスとほぼ等しい終端抵抗Ｒｔｔで終端され、ＶＴＴの電位を有する終端電源に接続されている。メモリコントローラ３とＳＤＲＡＭ７，８，９の出力回路の電源電圧は、ＶＤＤＱである。
【００２５】
ここで、本実施の形態では、終端電源電圧ＶＴＴを電源電圧ＶＤＤＱの値以上となるように設定してある点が従来例と相違する。即ち、終端電源電圧ＶＴＴと電源電圧ＶＤＤＱを、ＶＴＴ ≧ ＶＤＤＱ、という関係に設定した。この際、バスがハイインピーダンス状態の時に、データ出力回路１１を構成するＰＭＯＳトランジスタ２０を介して流れる電流を防ぐために、ＰＭＯＳトランジスタ２０のスレッショルド電圧値に注意が必要である。或いは、ＰＭＯＳトランジスタ２０の代わりにＮＭＯＳトランジスタに置き換える必要がある。これについては、後述する。
【００２６】
以下、ＶＴＴ ≧ ＶＤＤＱ、という関係に設定した場合の入力回路の参照電圧Ｖｒｅｆの値と、信号振幅について説明する。
【００２７】
図７は、図１に示した入力信号ＣＬＫ，ＤＱのＤＣレベルを求めるための等価回路であり、（ａ）は入力信号がロウレベルの場合、（ｂ）はハイレベルの場合である。図７において、ＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ２１は、メモリコントローラ３の出力回路１０の出力部である。また、コントローラ３の入力回路１２へのリードデータ信号ＤＱとすれば、ＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ２１の回路構成は、ＳＤＲＡＭの出力回路と見ることもできる。
【００２８】
ここで、電源電圧ＶＤＤＱ＝１．５Ｖ、終端電源電圧ＶＴＴ＝１．５Ｖ、終端抵抗Ｒｔｔ＝５０Ω、スタブ抵抗Ｒｓ＝２５Ωとし、ＭＯＳトランジスタ２０，２１のオン抵抗Ｒｏｎ＝２５Ωとする。ＮＭＯＳトランジスタ２１がオンの場合、入力信号はロウレベルになり、その電位ＶＬは１．０Ｖとなる。一方、ＰＭＯＳトランジスタ２０がオンの場合、入力信号はハイレベルになり、その電位ＶＨは１．５Ｖとなる。従って、入力回路の参照電圧Ｖｒｅｆは、ハイレベルの電位ＶＨとロウレベルの電位ＶＬの真ん中の１．２５Ｖとなる。これに対して、図４に示した従来例の場合には、電源電圧ＶＤＤＱ＝１．５Ｖで、参照電圧Ｖｒｅｆ＝０．７５Ｖであったので、参照電圧Ｖｒｅｆの値を０．５Ｖ高くできている。また、図５に示したＨＳＴＬインタフェースの場合と比べても、参照電圧Ｖｒｅｆを０．３５Ｖ高くできている。
【００２９】
このように、図７に示した実施の形態によれば、参照電圧Ｖｒｅｆの値を十分高くできているので、図６に示したような高速な差動入力回路が使える信号伝送回路を提供できる。
【００３０】
図８は、電源電圧ＶＤＤＱ＝１．５Ｖ、終端電源電圧ＶＴＴ＝１．８７５Ｖの場合の等価回路であり、（ａ）は入力信号がロウレベルの場合、（ｂ）はハイレベルの場合である。図８に示したように、ロウレベルＶＬ＝１．２５Ｖ、ハイレベルＶＨ＝１．７５Ｖとなる。従って、参照電圧Ｖｒｅｆ＝１．５Ｖとなる。本実施の形態によれば、参照電圧Ｖｒｅｆの値を十分高くできているので、図６に示したような高速な差動入力回路が使える信号伝送回路を提供できる。
【００３１】
また、参照電圧Ｖｒｅｆの値を電源電圧ＶＤＤＱの値と等しくなるように、終端電源電圧ＶＴＴを設定しているので、電源数も必要以上に増やさなくて良い利点がある。なお出力回路がハイインピーダンスの時に、バス線１からＰＭＯＳトランジスタ２０を介してＶＤＤＱへ電流が流れるのを防ぐために、ＰＭＯＳトランジスタ２０のスレッショルド電圧の絶対値を必要以上に小さくしない方が良い。
【００３２】
図９は、図１に示した回路において送信側のスタブ抵抗Ｒｓ１またはＲｓ２（図９では、Ｒｓで表す）の値が低い場合の、入力信号のＤＣ信号レベルを求めるための等価回路である。ここでは、出力回路がハイインピーダンスの時にＰＭＯＳトランジスタ２０を流れる電流を防ぐために、ＰＭＯＳトランジスタ２０の代わりにＮＭＯＳトランジスタ３０を用いている。同図（ａ）は、スタブ抵抗Ｒｓに並列にＦＥＴスイッチ３１を接続しておき、メモリコントローラ３からライトデータ信号ＤＱを出す場合であり、スタブ抵抗Ｒｓ１に並列接続したＦＥＴスイッチ３１をオンした時の等価回路で、入力信号がロウレベルの場合である。同図（ｂ）は、入力信号がハイレベルの場合である。また、図９（ａ），（ｂ）をＳＤＲＡＭからリードデータ信号ＤＱを出す場合であり、スタブ抵抗Ｒｓ２に並列接続したＦＥＴスイッチ３１をオンした時の等価回路と見ることもできる。
【００３３】
ＦＥＴスイッチ３１のオン抵抗Ｒｏｎを２．２Ωとすると、送信側の合成スタブ抵抗値は２Ωとなる。ＮＭＯＳトランジスタ３０，２１は、メモリコントローラ３の出力回路１０の出力部あるいは、ＳＤＲＡＭの出力回路である。
【００３４】
ここで、電源電圧ＶＤＤＱ＝１．５Ｖ、終端電源電圧ＶＴＴ＝２．１９Ｖ、終端抵抗Ｒｔｔ＝５０Ω、ＮＭＯＳトランジスタ２１，３０のオン抵抗Ｒｏｎ＝２５Ωとする。ＮＭＯＳトランジスタ２１がオンでＮＭＯＳトランジスタ３０がオフの場合、入力信号はロウレベルになり、その電位ＶＬは１．１４Ｖとなる。一方、ＮＭＯＳトランジスタ３０がオンでＮＭＯＳトランジスタ２１がオフの場合、入力信号はハイレベルになり、その電位ＶＨは１．８６Ｖとなる。従って、入力回路の参照電圧Ｖｒｅｆは、ハイレベルの電位ＶＨとロウレベルの電位ＶＬの真ん中の１．５Ｖとなる。
【００３５】
このように、図９に示した実施の形態によれば、参照電圧Ｖｒｅｆの値を十分高くできているので、図６に示したような高速な差動入力回路が使える信号伝送回路を提供できる。また、参照電圧Ｖｒｅｆの値を電源電圧ＶＤＤＱの値と等しくなるように、終端電源電圧ＶＴＴを設定したので、電源数も必要以上に増やさなくて良い利点がある。更に、図８に示した実施の形態の場合と比べて、送信側のスタブ抵抗値を小さくしているので、論理振幅を０．２２Ｖ大きくできている。
【００３６】
以上、本発明の好適な実施の形態について説明したが、本発明は前記実施の形態例に限定されることなく、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることは勿論である。
【００３７】
【発明の効果】
前述した実施の形態から明らかなように、本発明によれば、ＳＳＴＬバス構成において、終端電源電圧ＶＴＴの値を、出力回路の電源電圧ＶＤＤＱの値以上に設定したので、入力回路の参照電圧Ｖｒｅｆの値を大きくでき、ＮＭＯＳトランジスタで入力信号を受ける構成の高速な差動入力回路が使える信号伝送回路を実現できる。
【００３８】
また、その際送信側のスタブ抵抗値を送信時に小さくすることによって、入力信号の論理振幅を増大させるができるので、入力回路のマージンも増大できる。
【図面の簡単な説明】
【図１】本発明の信号伝送回路の一実施形態を示すＳＳＴＬバスを用いた伝送回路図である。
【図２】従来のＳＳＴＬバスを用いた信号伝送回路図である。
【図３】従来のＳＳＴＬバスを用いた信号伝送回路の等価回路図である。
【図４】従来のＳＳＴＬバスを用いた伝送回路の等価回路図である。
【図５】従来のＨＳＴＬバスを用いた伝送回路の等価回路図である。
【図６】従来のＮＭＯＳトランジスタで入力信号を受ける差動入力回路の一例を示す回路図である。
【図７】本発明の半導体集積回路装置の一実施形態を示すＳＳＴＬバスを用いた伝送回路の等価回路図である。
【図８】本発明の半導体集積回路装置の一実施形態を示すＳＳＴＬバスを用いた伝送回路の等価回路図である。
【図９】本発明の半導体集積回路装置の一実施形態を示すＳＳＴＬバスを用いた伝送回路の等価回路図である。
【符号の説明】
１…クロック信号ＣＬＫのバス線、２…データ信号ＤＱのバス線、３…メモリコントローラ、４，５，６…ＤＩＭＭ、７，８，９…ＳＤＲＡＭ、１０，１１…出力回路、１２…入力回路、２０…ＰＭＯＳトランジスタ、２１，３０…ＮＭＯＳトランジスタ、２２，２３…ＰＭＯＳトランジスタ、２４，２５，２６…ＮＭＯＳトランジスタ、３１…ＦＥＴスイッチ。
【発明の属する技術分野】
本発明は、メモリコントローラやメモリ等の素子間での信号伝送のための信号伝送回路に係り、特に、複数の素子が同一の伝送線路に接続されるバス伝送を高速に行うための信号伝送回路に関する。
【０００２】
【従来の技術】
半導体集積回路装置により構成されデジタル回路間の信号を高速に伝送するための技術として、ＳＳＴＬ（Ｓｔｕｂ Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｅｄ Ｌｏｇｉｃ）インタフェースがある。この低振幅インタフェースについては、特開平７−２０２９４７号公報に開示されている。図２は、メモリコントローラとデュアルインラインメモリモジュール（ＤＩＭＭ：Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）上のシンクロナスＤＲＡＭ（ＳＤＲＡＭ：Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）との間のクロック信号ＣＬＫとデータ信号ＤＱの伝送を、ＳＳＴＬバスを用いて行っている従来例を示す回路図である。尚、図２では、クロック信号ＣＬＫのバス線１と、データ信号ＤＱのバス線２の２本のバス線と、それらに接続される回路構成部分を示している。ここで、データ信号ＤＱは、バス線２を通して双方向に伝送され、リードデータ信号及びライトデータ信号も表わすものとする。バス線１，２にはｎ＋１個のメモリモジュールＤＩＭＭ＃０からＤＩＭＭ＃ｎが接続される。説明の便宜上、ＤＩＭＭ＃０，ＤＩＭＭ＃１，ＤＩＭＭ＃ｎを参照符号４，５，６で示す。バス線１，２を介して、メモリコントローラ３と、ＤＩＭＭ４，５，６上のＳＤＲＡＭ７，８，９が信号をやりとりする。
【０００３】
メモリコントローラ３のクロック出力回路１０からクロック信号ＣＬＫが出力され、スタブ抵抗Ｒｓ１、バス線１、およびＤＩＭＭ上のスタブ抵抗Ｒｓ２を介して、それぞれのＳＤＲＡＭにクロック信号ＣＬＫが供給される。また、ライトデータ信号ＤＱは、メモリコントローラ３のデータ出力回路１１から出力され、スタブ抵抗Ｒｓ１、バス線２、およびＤＩＭＭ上のスタブ抵抗Ｒｓ２を介して、それぞれのＳＤＲＡＭに供給される。リードデータ信号ＤＱは、逆の経路をたどりメモリコントローラ３のデータ入力回路１２に供給される。これらの動作の際、実際に信号を取り込んだり、送出するイネーブル状態のＳＤＲＡＭは１個である。
【０００４】
各バス線１，２の両端は、バス線の特性インピーダンスとほぼ等しい値の終端抵抗Ｒｔｔで終端され、ＶＴＴの電位を有する終端電源に接続されている。メモリコントローラ３の出力回路の電源電圧と、ＳＤＲＡＭ７，８，９の各出力回路の電源電圧はＶＤＤＱである。ここで、終端電源電圧ＶＴＴの値は、上記電源電圧ＶＤＤＱの半分程度に設定される。即ち、ＶＴＴ≒０．５×ＶＤＤＱの関係がある。
【０００５】
また、ＨＳＴＬ（Ｈｉｇｈ Ｓｐｅｅｄ Ｔｒａｎｃｅｉｖｅｒ Ｌｏｇｉｃ）インタフェースと呼ばれている低振幅インタフェースもある。ＨＳＴＬの一例としては、図２に示したＳＴＴＬインタフェースからスタブ抵抗Ｒｓ１，Ｒｓ２を取り除き（すなわち、短絡し）、終端電源電圧ＶＴＴの値と電源電圧ＶＤＤＱを、ＶＴＴ＝ＶＤＤＱ＝１．５Ｖとしたものがある。
【０００６】
【発明が解決しようとする課題】
図２に示した従来例の構成によれば、終端電源電圧ＶＴＴの値を上記電源電圧ＶＤＤＱの半分程度にした場合、電源電圧ＶＤＤＱの値がＬＳＩの集積技術の進展に伴って低下してきた時に、信号を受ける入力回路１２等の参照電圧Ｖｒｅｆの値もそれにつれて低下する。また、電源電圧ＶＤＤＱの値が低下すると、信号振幅も減少することになる。これについて、以下説明する。
【０００７】
図３は、図２に示したＳＤＲＡＭへの入力信号ＣＬＫ，ＤＱの直流（ＤＣ）信号レベルを求めるための等価回路であり、同図（ａ）は入力信号がロウレベルの場合、（ｂ）はハイレベルの場合である。図３において、ＰチャネルＭＯＳ（以下、ＰＭＯＳと略す）トランジスタ２０とＮチャネルＭＯＳ（以下、ＮＭＯＳと略す）トランジスタ２１からなるプッシュプル構成の回路は、メモリコントローラ３の出力回路１０の出力部である。また、コントローラ３のデータ入力回路１２へのリードデータ信号ＤＱとすれば、ＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ２１の回路は、ＳＤＲＡＭの出力回路と見ることもできる。
【０００８】
ここで、電源電圧ＶＤＤＱ＝３．３Ｖ、終端電源電圧ＶＴＴ＝１．６５Ｖ、終端抵抗Ｒｔｔ＝５０Ω、スタブ抵抗Ｒｓ＝２５Ω（Ｒｓは、Ｒｓ１またはＲｓ２である）、両ＭＯＳトランジスタ２０，２１のオン抵抗Ｒｏｎ＝２５Ωとする。ＮＭＯＳトランジスタ２１がオン状態の場合、入力信号はロウレベルになり、その電圧ＶＬは１．１Ｖとなる。一方、ＰＭＯＳトランジスタ２０がオン状態の場合、入力信号はハイレベルになり、その電圧ＶＨは２．２Ｖとなる。従って、入力回路の参照電圧Ｖｒｅｆは、ハイレベルＶＨとロウレベルＶＬの真ん中の１．６５Ｖとなる。信号振幅ΔＶは、１．１Ｖである。
【０００９】
図４は、電源電圧ＶＤＤＱが１．５Ｖ、終端電源電圧ＶＴＴが０．７５Ｖと下がった場合の等価回路であり、同図（ａ）は入力信号がロウレベルの場合、（ｂ）はハイレベルの場合である。図４より、ロウレベルＶＬ＝０．５Ｖ、ハイレベルＶＨ＝１．０Ｖとなる。従って、参照電圧Ｖｒｅｆは０．７５Ｖとなり、電源電圧ＶＤＤＱが３．３Ｖの場合に比べて０．９Ｖ低下する。信号振幅ΔＶは０．５Ｖとなり、電源電圧ＶＤＤＱが３．３Ｖの場合に比べて、０．６Ｖ減少する。
【００１０】
このように、参照電圧Ｖｒｅｆが低下してくると、入力回路１２として、図６に示すような、ＰＭＯＳトランジスタ２２，２３とＮＭＯＳトランジスタ２４，２５，２６からなり、ＮＭＯＳトランジスタ２４で入力信号を受ける構成の一般的な高速差動入力回路が使いにくくなる。ＮＭＯＳトランジスタ２４，２５のゲート、ソース間に十分な電圧が印加できなくなるためである。この高速差動入力回路では、高速に動作させるために、参照電圧Ｖｒｅｆとして１．１Ｖ以上必要である。そのため、参照電圧Ｖｒｅｆが下がってくると、ＰＭＯＳトランジスタで入力信号を受ける構成の低速な差動入力回路等を使わざるをえなくなる。従って、出力回路の電源電圧ＶＤＤＱの値が１．５Ｖ程度に低下してくると、何らかの対策が必要になる。本発明は、この問題を解決するものであるが、勿論、出力回路の電源電圧ＶＤＤＱの値が２．５Ｖの場合にも適用できる。また、信号振幅が減少してくると、入力回路のマージンが減少する。
【００１１】
図５はＨＳＴＬインタフェースの場合の入力信号のＤＣ信号レベルを求める等価回路であり、同図（ａ）は入力信号がロウレベルの場合、（ｂ）はハイレベルの場合である。ＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ２１は、メモリコントローラ３の出力回路１０の出力部である。また、コントローラ３のデータ入力回路１２へのリードデータ信号ＤＱとすれば、ＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ２１の回路は、ＳＤＲＡＭの出力回路と見ることもできる。ここで、電源電圧ＶＤＤＱを１．５Ｖ、終端電源電圧ＶＴＴを１．５Ｖ、終端抵抗Ｒｔｔを５０Ω、ＭＯＳトランジスタ２０，２１のオン抵抗Ｒｏｎを６．２５Ωとする。また、ＨＳＴＬインタフェースの場合、スタブ抵抗Ｒｓは設けない。
【００１２】
ＮＭＯＳトランジスタ２１がオンの場合、入力信号はロウレベルになり、ＶＬ＝０．３Ｖとなる。一方、ＰＭＯＳトランジスタ２０がオンの場合は、入力信号はハイレベルになりＶＨ＝１．５Ｖとなる。従って、入力回路の参照電圧Ｖｒｅｆは、ハイレベルＶＨとロウレベルＶＬの真ん中の０．９Ｖとなる。信号振幅ΔＶは１．２Ｖである。
【００１３】
前記ＳＴＴＬインタフェースの場合と比べ、電源電圧ＶＤＤＱが１．５Ｖと低くなっても信号振幅ΔＶはかなり取れている。しかし、参照電圧Ｖｒｅｆは０．９Ｖと低く、図６に示したような一般的なＮＭＯＳ受けの高速差動入力回路が使いにくくなっている。
【００１４】
そこで、本発明の第１の目的は、電源電圧ＶＤＤＱが１．５Ｖ程度に下がっても、参照電圧Ｖｒｅｆが下がらないようにして、高速な差動入力回路を使うことができる信号伝送回路を提供することである。
また、本発明の第２の目的は、電源の数が必要以上に増えない信号伝送回路を提供することである。
更に、本発明の第３の目的は、電源電圧ＶＤＤＱが下がっても、信号振幅の減少を抑制できる信号伝送回路を提供することである。
【００１５】
【課題を解決するための手段】
上記第１の目的を達成するために、本発明に係る信号伝送回路は、ＳＳＴＬバス構成において、出力回路の電源電圧ＶＤＤＱが１．５Ｖから２．５Ｖの範囲で、終端電源電圧ＶＴＴを、ＶＴＴ≧ＶＤＤＱに設定することを特徴とするものである。この際、ＳＴＴＬバスがハイインピーダンス状態の時に、プッシュプル出力回路を構成するＰＭＯＳトランジスタを介して流れる電流を防ぐために、ＰＭＯＳトランジスタのスレッショルド電圧値に注意が必要である。あるいは、ＰＭＯＳトランジスタの代わりにＮＭＯＳトランジスタに置き換えた構成とするのが好ましい。
【００１６】
また、上記第２の目的は、終端電源電圧をＶＴＴ、参照電圧をＶｒｅｆ、電源電圧をＶＤＤＱとしたとき、Ｖｒｅｆ＝ＶＤＤＱとなるように、終端電源電圧ＶＴＴを設定することにより達成される。
【００１７】
更に、上記第３の目的を達成するために、信号送出側のスタブ抵抗値を送信時に小さくするように、スタブ抵抗にスイッチ素子、例えば電界効果トランジスタ（ＦＥＴ）スイッチを並列接続し、メモリコントローラからのリード、ライト信号によりＦＥＴスイッチをオン、オフ制御するように構成すれば好適である。
【００１８】
【発明の実施の形態】
次に、本発明に係る信号伝送回路の実施の形態につき、添付図面を参照しながら以下詳細に説明する。
【００１９】
図１は、本発明に係る信号伝送回路の一実施形態を示す図であり、ＳＳＴＬバスを用いたメモリコントローラとＤＩＭＭ上のＳＤＲＡＭとの間のクロック信号ＣＬＫとデータ信号ＤＱの伝送回路図である。図２に示した従来例と基本的な構成は同じである。
【００２０】
即ち、図１には、クロック信号ＣＬＫのバス線１と、データ信号ＤＱのバス線２の２本と、それらに接続される回路構成部分を示している。ここで、データ信号ＤＱは、バス線２を通して双方向に伝送され、リードデータ信号及びライトデータ信号も表わすものとする。バス線１，２にはｎ＋１個のメモリモジュールＤＩＭＭ＃０からＤＩＭＭ＃ｎが接続される。説明の便宜上、ＤＩＭＭ＃０，ＤＩＭＭ＃１，ＤＩＭＭ＃ｎを参照符号４，５，６で示す。バス線１，２を介して、メモリコントローラ３と、ＤＩＭＭ４，５，６上のＳＤＲＡＭ７，８，９が信号をやりとりする。
【００２１】
メモリコントローラ３のクロック出力回路１０からクロック信号ＣＬＫが出力され、スタブ抵抗Ｒｓ１、バス線１、およびＤＩＭＭ上のスタブ抵抗Ｒｓ２を介して、それぞれのＳＤＲＡＭにクロック信号ＣＬＫが供給される。その際には、送信側のスタブ抵抗Ｒｓ１の値を通常の２５Ωから２Ω程度に小さくしても伝送波形に乱れがなく問題ないことがシミュレーションで確認されている。
【００２２】
また、ライトデータ信号ＤＱは、メモリコントローラ３のデータ出力回路１１から出力され、スタブ抵抗Ｒｓ１、バス線２、およびＤＩＭＭ上のスタブ抵抗Ｒｓ２を介して、それぞれのＳＤＲＡＭに供給される。その際には送信側のスタブ抵抗Ｒｓ１の値を通常の２５Ωから２Ω程度に小さくしてもよい。送信時にのみ２Ω程度に小さくする手段は後述の図９で示しているが、スタブ抵抗Ｒｓ１に並列にオン抵抗２．２Ω程度のＦＥＴスイッチ３１を設け、コントローラ３からのリード、ライト信号でＦＥＴスイッチをオン、オフさせればよい。この場合は、ライト時にオン、リード時にオフさせればよい。
【００２３】
リードデータ信号ＤＱは、逆の経路をたどりメモリコントローラ３のデータ入力回路１２に供給される。その際には、送信側のスタブ抵抗Ｒｓ２の値を通常の２５Ωから２Ω程度に小さくしてもよい。送信時にのみ２Ω程度に小さくする手段は後述の図９で示しているが、スタブ抵抗Ｒｓ２に並列にオン抵抗２．２Ω程度のＦＥＴスイッチ３１を設け、コントローラ３からのリード、ライト信号でＦＥＴスイッチをオン、オフさせればよい。この場合は、リード時にオン、ライト時にオフさせればよい。
【００２４】
これらの動作の際、実際に信号を取り込んだり、送出するイネーブル状態のＳＤＲＡＭは１個である。バス線１，２の両端は、バス線の特性インピーダンスとほぼ等しい終端抵抗Ｒｔｔで終端され、ＶＴＴの電位を有する終端電源に接続されている。メモリコントローラ３とＳＤＲＡＭ７，８，９の出力回路の電源電圧は、ＶＤＤＱである。
【００２５】
ここで、本実施の形態では、終端電源電圧ＶＴＴを電源電圧ＶＤＤＱの値以上となるように設定してある点が従来例と相違する。即ち、終端電源電圧ＶＴＴと電源電圧ＶＤＤＱを、ＶＴＴ ≧ ＶＤＤＱ、という関係に設定した。この際、バスがハイインピーダンス状態の時に、データ出力回路１１を構成するＰＭＯＳトランジスタ２０を介して流れる電流を防ぐために、ＰＭＯＳトランジスタ２０のスレッショルド電圧値に注意が必要である。或いは、ＰＭＯＳトランジスタ２０の代わりにＮＭＯＳトランジスタに置き換える必要がある。これについては、後述する。
【００２６】
以下、ＶＴＴ ≧ ＶＤＤＱ、という関係に設定した場合の入力回路の参照電圧Ｖｒｅｆの値と、信号振幅について説明する。
【００２７】
図７は、図１に示した入力信号ＣＬＫ，ＤＱのＤＣレベルを求めるための等価回路であり、（ａ）は入力信号がロウレベルの場合、（ｂ）はハイレベルの場合である。図７において、ＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ２１は、メモリコントローラ３の出力回路１０の出力部である。また、コントローラ３の入力回路１２へのリードデータ信号ＤＱとすれば、ＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ２１の回路構成は、ＳＤＲＡＭの出力回路と見ることもできる。
【００２８】
ここで、電源電圧ＶＤＤＱ＝１．５Ｖ、終端電源電圧ＶＴＴ＝１．５Ｖ、終端抵抗Ｒｔｔ＝５０Ω、スタブ抵抗Ｒｓ＝２５Ωとし、ＭＯＳトランジスタ２０，２１のオン抵抗Ｒｏｎ＝２５Ωとする。ＮＭＯＳトランジスタ２１がオンの場合、入力信号はロウレベルになり、その電位ＶＬは１．０Ｖとなる。一方、ＰＭＯＳトランジスタ２０がオンの場合、入力信号はハイレベルになり、その電位ＶＨは１．５Ｖとなる。従って、入力回路の参照電圧Ｖｒｅｆは、ハイレベルの電位ＶＨとロウレベルの電位ＶＬの真ん中の１．２５Ｖとなる。これに対して、図４に示した従来例の場合には、電源電圧ＶＤＤＱ＝１．５Ｖで、参照電圧Ｖｒｅｆ＝０．７５Ｖであったので、参照電圧Ｖｒｅｆの値を０．５Ｖ高くできている。また、図５に示したＨＳＴＬインタフェースの場合と比べても、参照電圧Ｖｒｅｆを０．３５Ｖ高くできている。
【００２９】
このように、図７に示した実施の形態によれば、参照電圧Ｖｒｅｆの値を十分高くできているので、図６に示したような高速な差動入力回路が使える信号伝送回路を提供できる。
【００３０】
図８は、電源電圧ＶＤＤＱ＝１．５Ｖ、終端電源電圧ＶＴＴ＝１．８７５Ｖの場合の等価回路であり、（ａ）は入力信号がロウレベルの場合、（ｂ）はハイレベルの場合である。図８に示したように、ロウレベルＶＬ＝１．２５Ｖ、ハイレベルＶＨ＝１．７５Ｖとなる。従って、参照電圧Ｖｒｅｆ＝１．５Ｖとなる。本実施の形態によれば、参照電圧Ｖｒｅｆの値を十分高くできているので、図６に示したような高速な差動入力回路が使える信号伝送回路を提供できる。
【００３１】
また、参照電圧Ｖｒｅｆの値を電源電圧ＶＤＤＱの値と等しくなるように、終端電源電圧ＶＴＴを設定しているので、電源数も必要以上に増やさなくて良い利点がある。なお出力回路がハイインピーダンスの時に、バス線１からＰＭＯＳトランジスタ２０を介してＶＤＤＱへ電流が流れるのを防ぐために、ＰＭＯＳトランジスタ２０のスレッショルド電圧の絶対値を必要以上に小さくしない方が良い。
【００３２】
図９は、図１に示した回路において送信側のスタブ抵抗Ｒｓ１またはＲｓ２（図９では、Ｒｓで表す）の値が低い場合の、入力信号のＤＣ信号レベルを求めるための等価回路である。ここでは、出力回路がハイインピーダンスの時にＰＭＯＳトランジスタ２０を流れる電流を防ぐために、ＰＭＯＳトランジスタ２０の代わりにＮＭＯＳトランジスタ３０を用いている。同図（ａ）は、スタブ抵抗Ｒｓに並列にＦＥＴスイッチ３１を接続しておき、メモリコントローラ３からライトデータ信号ＤＱを出す場合であり、スタブ抵抗Ｒｓ１に並列接続したＦＥＴスイッチ３１をオンした時の等価回路で、入力信号がロウレベルの場合である。同図（ｂ）は、入力信号がハイレベルの場合である。また、図９（ａ），（ｂ）をＳＤＲＡＭからリードデータ信号ＤＱを出す場合であり、スタブ抵抗Ｒｓ２に並列接続したＦＥＴスイッチ３１をオンした時の等価回路と見ることもできる。
【００３３】
ＦＥＴスイッチ３１のオン抵抗Ｒｏｎを２．２Ωとすると、送信側の合成スタブ抵抗値は２Ωとなる。ＮＭＯＳトランジスタ３０，２１は、メモリコントローラ３の出力回路１０の出力部あるいは、ＳＤＲＡＭの出力回路である。
【００３４】
ここで、電源電圧ＶＤＤＱ＝１．５Ｖ、終端電源電圧ＶＴＴ＝２．１９Ｖ、終端抵抗Ｒｔｔ＝５０Ω、ＮＭＯＳトランジスタ２１，３０のオン抵抗Ｒｏｎ＝２５Ωとする。ＮＭＯＳトランジスタ２１がオンでＮＭＯＳトランジスタ３０がオフの場合、入力信号はロウレベルになり、その電位ＶＬは１．１４Ｖとなる。一方、ＮＭＯＳトランジスタ３０がオンでＮＭＯＳトランジスタ２１がオフの場合、入力信号はハイレベルになり、その電位ＶＨは１．８６Ｖとなる。従って、入力回路の参照電圧Ｖｒｅｆは、ハイレベルの電位ＶＨとロウレベルの電位ＶＬの真ん中の１．５Ｖとなる。
【００３５】
このように、図９に示した実施の形態によれば、参照電圧Ｖｒｅｆの値を十分高くできているので、図６に示したような高速な差動入力回路が使える信号伝送回路を提供できる。また、参照電圧Ｖｒｅｆの値を電源電圧ＶＤＤＱの値と等しくなるように、終端電源電圧ＶＴＴを設定したので、電源数も必要以上に増やさなくて良い利点がある。更に、図８に示した実施の形態の場合と比べて、送信側のスタブ抵抗値を小さくしているので、論理振幅を０．２２Ｖ大きくできている。
【００３６】
以上、本発明の好適な実施の形態について説明したが、本発明は前記実施の形態例に限定されることなく、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることは勿論である。
【００３７】
【発明の効果】
前述した実施の形態から明らかなように、本発明によれば、ＳＳＴＬバス構成において、終端電源電圧ＶＴＴの値を、出力回路の電源電圧ＶＤＤＱの値以上に設定したので、入力回路の参照電圧Ｖｒｅｆの値を大きくでき、ＮＭＯＳトランジスタで入力信号を受ける構成の高速な差動入力回路が使える信号伝送回路を実現できる。
【００３８】
また、その際送信側のスタブ抵抗値を送信時に小さくすることによって、入力信号の論理振幅を増大させるができるので、入力回路のマージンも増大できる。
【図面の簡単な説明】
【図１】本発明の信号伝送回路の一実施形態を示すＳＳＴＬバスを用いた伝送回路図である。
【図２】従来のＳＳＴＬバスを用いた信号伝送回路図である。
【図３】従来のＳＳＴＬバスを用いた信号伝送回路の等価回路図である。
【図４】従来のＳＳＴＬバスを用いた伝送回路の等価回路図である。
【図５】従来のＨＳＴＬバスを用いた伝送回路の等価回路図である。
【図６】従来のＮＭＯＳトランジスタで入力信号を受ける差動入力回路の一例を示す回路図である。
【図７】本発明の半導体集積回路装置の一実施形態を示すＳＳＴＬバスを用いた伝送回路の等価回路図である。
【図８】本発明の半導体集積回路装置の一実施形態を示すＳＳＴＬバスを用いた伝送回路の等価回路図である。
【図９】本発明の半導体集積回路装置の一実施形態を示すＳＳＴＬバスを用いた伝送回路の等価回路図である。
【符号の説明】
１…クロック信号ＣＬＫのバス線、２…データ信号ＤＱのバス線、３…メモリコントローラ、４，５，６…ＤＩＭＭ、７，８，９…ＳＤＲＡＭ、１０，１１…出力回路、１２…入力回路、２０…ＰＭＯＳトランジスタ、２１，３０…ＮＭＯＳトランジスタ、２２，２３…ＰＭＯＳトランジスタ、２４，２５，２６…ＮＭＯＳトランジスタ、３１…ＦＥＴスイッチ。
Claims (5)
- ＳＳＴＬバスを用いる信号伝送回路において、出力回路の電源電圧の値が２．５Ｖから１．５Ｖの時に、終端電源電圧の値を、出力回路の電源電圧の値より大きい値に設定したことを特徴とする信号伝送回路。
- ＳＳＴＬバスを用いる信号伝送回路において、出力回路の電源電圧の値が２．５Ｖから１．５Ｖの時に、入力回路の参照電圧が出力回路の電源電圧に等しくなるように、終端電源電圧の値を設定したことを特徴とする信号伝送回路。
- 前記出力回路はＮＭＯＳトランジスタを直列接続したプッシュプル構成の出力回路であり、前記入力回路はＮＭＯＳトランジスタ受けの差動入力回路である請求項２記載の信号伝送回路。
- ＳＳＴＬバスを用いる信号伝送回路において、出力回路の電源電圧の値が２．５Ｖから１．５Ｖの時に、終端電源電圧の値を、出力回路の電源電圧の値以上に設定し、かつ、信号送出側のスタブ抵抗値を受信時より送信時に小さくするように構成したことを特徴とする信号伝送回路。
- 信号送出側のスタブ抵抗値を受信時より送信時に小さくする前記構成は、メモリコントローラのリード、ライト信号によりゲートが制御されるＦＥＴスイッチをスタブ抵抗に並列に接続した構成である請求項４記載の信号伝送回路。
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