JP2006279914A - 集積回路用の高速かつ低電力の入力バッファ - Google Patents
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Abstract
【課題】 集積回路向けの高速かつ低電力入力バッファを提供する。
【解決手段】 本発明の集積回路向けの高速かつ低電力入力バッファでは、入力電圧VINがプルアップトランジスタとプルダウントランジスタの両方に結合されている。特定の実施の形態によれば、入力バッファは、動作のキャリブレーションフェーズであって、アクティブな動作モードでない間に基準電圧入力VREFを利用する。スルー電流の最大レベルは、VIN=VREFであるときに供給され、より低いレベルのスルー電流は全ての他のVIN電圧で供給される。開示されるような入力バッファを組み込んだ集積回路装置では、デバイスの入力ピン当たり2つ(又は2を超える)の入力バッファが利用される場合がある。
【選択図】 図2
【解決手段】 本発明の集積回路向けの高速かつ低電力入力バッファでは、入力電圧VINがプルアップトランジスタとプルダウントランジスタの両方に結合されている。特定の実施の形態によれば、入力バッファは、動作のキャリブレーションフェーズであって、アクティブな動作モードでない間に基準電圧入力VREFを利用する。スルー電流の最大レベルは、VIN=VREFであるときに供給され、より低いレベルのスルー電流は全ての他のVIN電圧で供給される。開示されるような入力バッファを組み込んだ集積回路装置では、デバイスの入力ピン当たり2つ(又は2を超える)の入力バッファが利用される場合がある。
【選択図】 図2
Description
本発明は、集積回路(IC)装置の分野全般に関する。より詳細には、本発明は、DRAM(Dynamic Random Access Memory)、SDRAM(Synchronous DRAM)、SRAM(Synchronous Static RAM)のようなメモリを含む、集積回路装置用の高速かつ低電力の入力バッファに関する。
集積回路間のシグナリングは、典型的に、幾つかのシグナリングプロトコルのうちの1つを使用して行われている。これらプロトコルの大部分は、基準電圧(VREF)を規定している。入力VINは、規定された電圧VihだけVREFのレベルを超えたとき有効な論理レベル“high”であり、入力は、規定された電圧VilだけVREFのレベル以下であるとき有効な論理レベル“low”である。高速メモリインタフェースアプリケーションのために意図されたSSTL(Stub Series-Terminated Logic)インターフェース規格は、まさにかかるプロトコルの例であり、従来の回路実現に比較して低減された電力レベルを必要とする一方で、より高速な動作を同時に示す入力バッファを提供することは非常に有効なことである。
本実施の形態で開示されるのは、集積回路装置用の高速かつ低電力の入力バッファであり、入力電圧VINは、プルアップ装置及びプルダウン装置の両者に結合されている。本発明に係る入力バッファは、動作のキャリブレーションフェーズの間であるが、アクティブ動作モードではないとき、基準電圧入力VREFを利用する。本発明の入力バッファは、VIN=VREFであるとき最大レベルのスルー電流を与え、全ての他のVIN電圧で低いレベルのスルー電流を与える。開示される入力バッファを組み込んだ集積回路装置では、2(又は2を超える)入力バッファがデバイスの入力ピン当たり利用される場合がある。
本実施の形態で特に開示されるのは、少なくとも1つの入力バッファを含む集積回路装置であり、この入力バッファは、第一の電圧ノードに作用的に結合されるプルアップ装置、プルアップ装置と第二の電圧ノードとの間に作用的に結合されるプルダウン装置を備えており、プルアップ及びプルダウン装置は、入力電圧信号を受信するために結合され、出力ノードは、プルアップ装置とプルダウン装置の中間にある。
更に本実施の形態で開示されるのは、集積回路の入力バッファであり、この入力バッファは、入力電圧信号を受信するための入力端子、入力バッファがその動作フェーズにあるとき入力電圧信号に応答して出力電圧信号を供給するための出力端子、及び、二者択一的に動作のキャリブレーションフェーズにある間に基準電圧信号を入力バッファに供給するための基準電圧端子を有している。
また、本実施の形態で開示されるのは、入力及び基準電圧入力を有する集積回路装置の入力バッファを動作するための方法であり、本方法は、入力電圧入力の第一の電圧が基準電圧入力の第二の電圧に実質的に等しいときに、第一のレベルのスルー電流を入力バッファの出力ノードに供給するステップ、及び第一の電圧が第二の電圧に実質的に等しくないときに、第二の低いレベルのスルー電流を出力ノードに供給するステップを有している。
なお、更に開示されるのは、集積回路装置であって、この集積回路装置は、集積回路装置の少なくとも1つの入力ピンに結合される少なくとも2つの入力バッファを備えている。特定の実施の形態では、入力バッファは、動作フェーズ又は動作のキャリブレーションフェーズにある。
本発明の上述された特徴及び目的、他の特徴及び目的、並びにそれらに付随する問題点は、より明らかとなり、本発明それ自身は、添付図面と共に行われる好適な実施の形態に関する以下の説明を参照することで最良に理解されるであろう。
図1を参照して、ライン102の一方の入力として信号VINを有し、ライン104の別の入力として信号VREFを有する差動増幅器の形式で、従来の入力バッファ100の概念的な回路図が示されている。従来の入力バッファ100は、図示されるようにライン106に出力信号OUTを提供する。
従来の入力バッファ100は、トランジスタ108のソースに接続される供給電圧VCCとトランジスタ110のソースでのノードVTAILとの間に結合されるNチャネルトランジスタ110と直列に接続されるPチャネルトランジスタ108を備えている。共通に接続されたトランジスタ108及び110(ノードVPG)のドレイン端子は、トランジスタ108のゲートに接続されており、トランジスタ110のゲートは、ライン104の信号VREFを受信するために接続されている。
同様に、Pチャネルトランジスタ112は、トランジスタ112のソースに接続されたVCCとトランジスタ114のソースでのノードVTAILとの間に結合されたNチャネルトランジスタ114と直列に接続されている。共通に接続されたトランジスタ112及び114のドレイン端子は、信号OUTB(出力バー)を提供する。トランジスタ112のゲートは、ノードVPGに接続されており、トランジスタ110のゲートは、ライン102の信号VINを受信するために接続される。ノードVTAILは、回路グランドVSSに結合される電流源116に接続されており、信号OUTBは、出力信号OUTを供給するためにインバータ118の入力に供給される。
機能的に、信号VINがレベルVREFを超えて上昇するとき、信号OUTBは「ロウ“low”」になり、出力信号OUTを「ハイ“high”」にする。VINがレベルVREF以下に遷移するとき、信号OUTBは「ハイ“high”」になり、信号OUTを「ロウ“low”」にする。従来の入力バッファ100により引き出される電流の量は、電流源116により制限され、提供することができる電流の量を増加することで、従来の入力バッファ100の速度を向上させることに役立つ。
図2を更に参照して、本発明の実施の形態に係る、高速かつ低電力の入力バッファ200の代表的な概念的な回路図が示されている。入力バッファ200は、ライン202の信号VINを受信し、ライン204の信号VREFを受信し、ライン206に出力信号OUTを最終的に提供する。キャリブレーション信号CALは、Nチャネルトランジスタ218のゲート端子に結合されるライン208に供給され、このNチャネルトランジスタは、ライン204の信号VREFを受信するために結合される一方の端子、及びノードVINPに結合される他方の端子を有している。同様にして、相補的なキャリブレーション信号CALBは、Nチャネルトランジスタ220のゲート端子に結合されるライン210に提供され、このNチャネルトランジスタは、ライン202の信号VINを受信するために結合される一方の端子と、ノードVINPに結合される他方の端子とを有している。
キャパシタ222及び224のペアは、それぞれ、ノードVINPをノードVSOPでNチャネルトランジスタ226に結合し、ノードVSOPでNチャネルトランジスタ228に結合する。トランジスタ226及び228のゲートは、ライン212及び216のキャリブレーション信号CALP及びCALNをそれぞれ受信し、それらの残りの端子は、ノードOUTBに結合される。Pチャネルトランジスタは、VCCに結合されるそのソース端子、ノードOUTBに結合されるそのドレイン、ノードVSOPに結合されるそのゲートを有している。
対応するNチャネルトランジスタ232は、ノードOUTBに結合されるそのドレイン端子、直列結合されたNチャネルトランジスタ234を通して回路グランドに結合されるそのソース端子を有している。トランジスタ232のゲート端子は、ノードVSONに結合され、トランジスタ234のゲート端子は、ライン214の信号CALPBを受信する。ライン212の信号CALPは、Nチャネルトランジスタ236のゲート端子に結合され、このNチャネルトランジスタは、ノードOUTBに結合される一方の端子と、抵抗240を通して回路グランドに結合される他方の端子を有している。ノードOUTBは、インバータ238を通して結合され、ライン206に出力信号OUTを提供する。従来の入力バッファ100(図1)とは区別されるように、多数のキャリブレーション信号と共に、本発明の高速かつ低電力の入力バッファ200が実現される。
図3を更に参照して、動作のキャリブレーションフェーズの間、ライン208の信号CALは、はじめに「ハイ」になり、ライン210の相補的な信号CALBは、「ロウ」になる。その後、ライン212の信号CALPは、「ハイ」になり、ライン214の相補的な信号CALPBは「ロウ」になる。トランジスタ230を流れる電流が抵抗240を流れる電流に等しくなるまで、ノードOUTBは、トランジスタ236を通して抵抗240により「ロウ」に引かれる。抵抗240の値は、トランジスタ230が最適な電流の量を引き出すために有利にも選択される場合がある。なお、抵抗240の機能は、たとえば、トランジスタ236について比較的長いチャネル長、狭い幅のトランジスタで置き換え、これにより抵抗240の必要性を回避するような、適切な電流源を与える他の技術を通して実現される場合がある。
このとき、トランジスタ226は「オン」であるので、ノードVOSPの電圧は、ノードOUTBでの電圧に等しく、ここでVOSPは、トランジスタ230のゲートでの電圧である。ノードVOSPとVCCとの間の電位差は、トランジスタ230のゲート−ソース間電圧VGSであり、温度及びトランジスタ230のプロセスバリエーションの関数である。
次いで、ライン212の信号CALPは、「ロウ」にされ、ライン214及び216のそれぞれの信号CALPB及びCALNは、「ハイ」になる。トランジスタ230を流れる電流は、トランジスタ230のVGSにより主に決定され、したがって、トランジスタ232を流れる電流がトランジスタ230を流れる電流に等しくなるまで、ノードOUTBでの電圧は上昇する。次いで、ライン216の信号CALNは「オン」にされる。このとき、ノードVOSP及びVOSNでの電圧は、トランジスタ230及び232のそれぞれのゲート電圧である。トランジスタ232を流れる電流の量は、トランジスタ230を流れる電流の量に整合される。次いで、ライン208の信号CALは、「ロウ」になり、ライン210の信号CALBは、「ハイ」になり、ノードVINPでの電圧をVINのレベルにする。
VINがVREFのレベルから上昇するにつれて、トランジスタ230を流れる電流は減少し、トランジスタ232を流れる電流は増加する。これに応じて、VINのレベルがVREFのレベルから下降するにつれて、トランジスタ230を流れる電流は増加し、トランジスタ232を流れる電流は減少する。
例示される高速かつ低電力の入力バッファ200の代表的な実施の形態では、両方のトランジスタ230及び232のVGSは、VINに直接応答して変化し、ノードOUTBに供給される大きな差動電流を生じる。対照的に、従来の入力バッファ100(図1)におけるトランジスタ114のVGSは、VINとともに変化するが、VGSの変動は、ノードVTAILの電圧における変化によりずれる。トランジスタ112のVGSは、トランジスタ110のVGSを変化させ、これによりノードVPGの電圧を変化させるノードVTAILの電圧の変化の結果としてのみ変化する。
さらに、従来の入力バッファ100のACプルアップ電流又はプルダウン電流は、近似的に電流源116の電流の設定レベルに制限されるが、本発明の高速かつ低電力の入力バッファ200は、そのように制限されない。実際に、入力バッファ200の最大のスルー電流は、VINがVREFに等しいときに生じる。VINのレベルが増加するにつれて、トランジスタ230は「オフ」に遮断され、トランジスタ232は「オン」になる。トランジスタ232の駆動電流は、トランジスタ232のVGSにより主に決定され、したがって、ノードOUTBは、VSSにほぼ等しくなるまで「ロウ」に駆動される。
VINのレベルが減少するにつれて、トランジスタ232は「オフ」に遮断され、トランジスタ230は「オン」になる。トランジスタ230の駆動電流は、トランジスタ230のVGSにより主に決定され、したがって、ノードOUTBは、VCCのレベルにほぼ等しくなるまで「ハイ」に駆動される。
図3で特に示されるように、(時間t1からt2への)動作フェーズの間、信号CALは論理レベル「ロウ」であって、相補的な信号CALBは論理レベル「ハイ」にあるのに対し、信号CALP及びCALNは、論理レベル「ロウ」であって、信号CALPBは、論理レベル「ハイ」にある。更に決定されるように、入力バッファ200は、時間の100%(すなわち、時間t0からt1までと時間t2からt3まで)を利用可能ではなく、このことは、同様なことを利用した集積回路のための仕様がキャリブレーション時間周期を与える場合に機能的な制約を置くか、それぞれの入力について2つの入力バッファ200を利用した設計を実現する。後者の例では、2つの入力バッファ200のうちの一方が較正される一方で、他方が使用される。要求されるオンチップダイエリアの観点での幾分かのペナルティを表面的に現しているが、実際に、入力バッファは、集積回路のボンディングパッド及び関連されるESD(Electro Static Discharge)回路に比較して物理的に非常に小さい。結果的に、2つの入力バッファ200を集積回路装置パッド(又はピン)当たり提供することは、現実に、多くのペナルティではない。
図4を更に参照して、一方が較正されて他方が利用されるのを可能にする2つの高速かつ低電力の入力バッファ200A及び200Bが利用される、本発明に係るシステム400の可能性のある実現に関する代表的な機能ブロック図が示されている。図示されるように、共通の入力ラインINは、ラインINA及びINBのそれぞれの相補的な金属酸化膜半導体(CMOS)伝送(又は「パス」)ゲート402INA及び402INBを通して、入力バッファ200A及び200Bに供給されている。次いで、ラインOUTA及びOUTBの入力バッファ200A及び200Bからの出力は、対応するCMOS伝送ゲート402OUTA及び402OUTBを通して共通の出力ラインOUTに供給される。
例示されるように、及び以下に更に十分に記載されるように、伝送ゲート402INA及び402INBは、それぞれ、相補的な信号INAP/INAN及びINBP/INBNを受信する。同様に、伝送ゲート402OUTA及び402OUTBは、それぞれ、相補的な信号OUTAP/OUTAN及びOUTBP/OUTBNを受信する。
動作において、入力バッファ200Aが較正される一方で、バッファ200Bが使用される。両方の入力バッファ200A及び200Bは、これらの例ではパラレルに使用される場合があり、ノードOUTA及びOUTBは、同じデータを出力する。このことは、伝送ゲート402OUTAをオンにする前に、伝送ゲート402INAをオンにすることで保証される場合がある。
図5を更に参照して、前の図に示された入力及び出力ゲート信号の相対的なタイミングを例示する、代表的な波形図が与えられている。図示されるように、様々なパスゲート402へのゲート信号のタイミングは、信号INAP及びINANがOUTAP及びOUTANがアサート“asserted”された後にアサートされ、前者の信号は後者の信号がデアサート“de-asserted”される前にデアサートされる。同様にして、信号INBP及びINBNは、OUTBP及びOUTBNがアサートされた後にアサートされ、次いで、前者の信号は後者の信号自身がデアサートされる前にデアサートされる。
本発明に従って入力バッファ200を較正するために必要な頻度は、ノードVOSP及びVOSN(図2)からのリーケージ、並びにキャパシタ222及び224の関数である。実際に、入力バッファ200がキャリブレーションモードにないときに動作することができるのと同じ高さの頻度でのキャリブレーションを試みることは困難である。したがって、キャリブレーションサイクルの始動のために、低い周波数が一般に望まれる。ダイナミック・ランダム・アクセス・メモリ(DRAM)装置と共に使用されたとき、例として、セルフリフレッシュモード信号が利用される場合がある。SDRAM(Synchronous RAM)又はSRAM(Synchronous Static Random Access Memory)のようなクロックが供給される装置について、クロックカウンタの出力は使用される場合がある。
なお、トランジスタ230及び232のキャリブレーションのオーダー(図2;前者がはじめに較正され、後者が続く)は、記載及び例示される入力バッファ200の実施の形態に必要とされる僅かな変更で逆にされる。さらに、ノードVOSN及びVOSPは、VSS以下で、又はVCCを超えて、それぞれ交互に結合される場合がある。トランジスタ226及び228のボディボルテージは、それらのソース/ドレイン接合へのボディの順方向バイアスを妨げるために選択されることが勧められる。
特定の回路及び装置のタイプと共に本発明の原理が先に説明されたが、上述された説明は、例示であって、本発明の範囲を制限するものではないことが明確に理解されるべきである。特に、上述された開示の教示は、関連する分野における当業者に対して他の変更を示唆することが認識される。かかる変更は、本質的に既に知られている他の機能であって、本実施の形態で既に記載された機能の代わりに使用されるか、本実施の形態で既に記載された機能に加えて使用される場合がある他の機能を含んでいる場合がある。特定の機能の組み合わせに対して、この出願において請求項が定型化されているが、請求項で現在特許請求されるものと同じ発明に関連するか否か、本発明により直面されるのと同じ技術的な問題の一部又は全部を緩和するか否かで、本実施の形態の開示の範囲は、関連する分野における当業者にとって明らかである、明示的又は暗黙的、若しくはその一般的な構成又は変更のいずれかで開示される新たな機能又は機能の組み合わせを含んでいる。
出願人は、本発明の係属の間、又は本発明から導出される更なる出願の係属の間に、かかる機能及び/又はかかる機能の組み合わせに対する新たな請求項を定型化するための権利を確保している。
本実施の形態で使用されるように、用語「備える“comprises”」、「備えている“comprising”」、又は「その他の変形例」は、所定のエレメントの説明を含むプロセス、方法、製品又は装置がそれらのエレメントのみを必ずしも含むわけではなく、明示的に説明されていないか若しくはかかるプロセス、方法、製品又は装置に固有な他のエレメントを含むように、排除するものではない包含をカバーすることが意図されている。本発明における記載のいずれも、特定のエレメント、ステップ、又は機能が、特許請求の範囲に含まれなければならない本質的なエレメントであることを含むとして読まれるべきではなく、特許性された内容の範囲は、許可された請求項によってのみ定義される。さらに、特許請求の範囲のいずれも、正確なフレーズ「〜のための手段“means for”」が利用され、分詞が続かない場合には、35 USC Sect. 112の第6パラグラフを援用することが意図されている。
100:入力バッファ
108,112:Pチャネルトランジスタ
110,114:Nチャネルトランジスタ
116:電流源
118:インバータ
200:入力バッファ
218,220,226,228,232,234,236:Nチャネルトランジスタ
238:インバータ
222,224:キャパシタ
240:抵抗
402INA,402INB,402OUTA,402OUTB:CMOS伝送ゲート
200A,200B:入力バッファ
108,112:Pチャネルトランジスタ
110,114:Nチャネルトランジスタ
116:電流源
118:インバータ
200:入力バッファ
218,220,226,228,232,234,236:Nチャネルトランジスタ
238:インバータ
222,224:キャパシタ
240:抵抗
402INA,402INB,402OUTA,402OUTB:CMOS伝送ゲート
200A,200B:入力バッファ
Claims (22)
- 少なくとも1つの入力バッファを含む集積回路装置であって、
第一の電圧ノードに作用的に結合されるプルアップ装置と、
該プルアップ装置と第二の電圧ノードとの間に作用的に結合され、該プルアップ装置と共に入力電圧信号に容量的に結合されるプルダウン装置と、
該入力電圧信号と該プルアップ装置との間に電圧オフセットを生じさせるための手段と、
該入力電圧信号と該プルダウン装置との間に電圧オフセットを生じさせるための手段と、
該プルアップ装置と該プルダウン装置との中間にある出力ノードと、
を備える集積回路装置。 - 該プルアップ装置と該プルダウン装置は、MOSトランジスタを備える、
請求項1記載の集積回路装置。 - 該プルアップ装置はPチャネルトランジスタを備え、該プルダウン装置はNチャネルトランジスタを備える、
請求項2記載の集積回路装置。 - 該第一の電圧ノードは供給電圧源を備え、該第二の電圧ノードは回路グランドを備える、
請求項1記載の集積回路装置。 - 該プルダウン装置は、第一のキャリブレーション信号に応答して、第一のスイッチング装置を通して該第二の電圧ノードに作用的に結合される、
請求項1記載の集積回路装置。 - 第二のキャリブレーション信号に応答して、該入力電圧信号を該プルアップ装置及び該プルダウン装置に選択的に印加するための第二のスイッチング装置を更に備える、
請求項5記載の集積回路装置。 - 第三のキャリブレーション信号に応答して、該プルアップ装置及び該プルダウン装置に基準電圧信号を選択的に印加するために第三のスイッチング装置を更に備える、
請求項6記載の集積回路装置。 - 第四のキャリブレーション信号に応答して、該第二の電圧ノードに該出力ノードを選択的に結合するための第四のスイッチング装置を更に備える、
請求項7記載の集積回路装置。 - 該第四のスイッチング装置を該第二の電圧ノードに結合するための抵抗素子を更に備える、
請求項8記載の集積回路装置。 - 第五のキャリブレーション信号及び第六のキャリブレーション信号のそれぞれに応答して、該基準電圧信号を該出力ノードに選択的に結合するための第五のスイッチング装置及び第六のスイッチング装置を更に備える、
請求項8記載の集積回路装置。 - 該第二及び第三のキャリブレーション信号は相補的である、
請求項7記載の集積回路装置。 - 該第一及び第四のキャリブレーション信号は相補的である、
請求項8記載の集積回路装置。 - 該第五及び第六のキャリブレーション信号は相補的である、
請求項10記載の集積回路装置。 - 該入力バッファの出力端子に該出力ノードを結合するためのインバータを更に備える、
請求項1記載の集積回路装置。 - 該集積回路装置の少なくとも1つのピンに関連される少なくとも2つの入力バッファを備える、
請求項1記載の集積回路装置。 - 該少なくとも2つの入力バッファは、該入力電圧信号を受信し、それぞれの動作フェーズの間に出力電圧信号を供給するために交互に結合される、
請求項15記載の集積回路装置。 - 集積回路の入力バッファであって、
入力電圧信号を受信するための入力端子と、
該入力バッファが動作フェーズにあるときに該入力電圧信号に応答して出力電圧信号を供給するための出力端子と、
該入力バッファが代替である動作のキャリブレーションフェーズにある間、該入力バッファに基準電圧信号を供給するための基準電圧端子と、
を備える集積回路の入力バッファ。 - 該基準電圧端子は、第一のキャリブレーション信号に応答して、該入力バッファに結合される、
請求項17記載の集積回路の入力バッファ。 - 該入力端子は、第二の相補的なキャリブレーション信号に応答して、該入力バッファに結合される、
請求項17記載の集積回路の入力バッファ。 - 入力及び基準電圧入力を有する集積回路装置の入力バッファを動作するための方法であって、
該入力電圧入力の第一の電圧が該基準電圧入力の第二の電圧に実質的に等しいとき、該入力バッファの出力ノードに第一のレベルのスルー電流を供給するステップと、
該第一の電圧が該第二の電圧に実質的に等しくないとき、該出力ノードに第二の低いレベルのスルー電流を供給するステップと、
を備える方法。 - 該集積回路装置の少なくとも1つの入力ピンに結合される少なくとも2つの入力バッファを備える集積回路装置。
- 該少なくとも2つの入力バッファは、交互に動作フェーズと動作のキャリブレーションフェーズにある、
請求項21記載の集積回路装置。
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Publication number | Priority date | Publication date | Assignee | Title |
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US7250795B2 (en) * | 2005-03-29 | 2007-07-31 | Promos Technologies Pte. Ltd. | High-speed, low-power input buffer for integrated circuit devices |
TWI362647B (en) * | 2007-11-13 | 2012-04-21 | Novatek Microelectronics Corp | Source follower |
RU2454791C1 (ru) * | 2008-08-11 | 2012-06-27 | Шарп Кабусики Кайся | Схема возбуждения емкостной нагрузки и устройство отображения, включающее в себя ее |
US7816951B1 (en) * | 2008-10-10 | 2010-10-19 | National Semiconductor Corporation | Locally boosted top plate sampling for a sampling capacitor |
US8427204B2 (en) * | 2010-07-02 | 2013-04-23 | Nanya Technology Corp. | Mixed-mode input buffer |
KR20130003250A (ko) * | 2011-06-30 | 2013-01-09 | 삼성디스플레이 주식회사 | 스테이지 회로 및 이를 이용한 주사 구동부 |
US8872578B1 (en) | 2013-05-30 | 2014-10-28 | Freescale Semiconductor, Inc. | Self adjusting reference for input buffer |
US9374093B2 (en) | 2014-01-10 | 2016-06-21 | Freescale Semiconductor, Inc. | Capacitively coupled input buffer |
CN105306043B (zh) * | 2014-06-04 | 2018-11-06 | 晶豪科技股份有限公司 | 输入缓冲器 |
CN117748955B (zh) * | 2024-02-20 | 2024-05-14 | 上海昇贻半导体科技有限公司 | 一种高速低功耗cmos电压转换电路 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4585956A (en) | 1982-09-29 | 1986-04-29 | At&T Bell Laboratories | Switched capacitor feedback sample-and-hold circuit |
US4748418A (en) * | 1986-11-12 | 1988-05-31 | Crystal Semiconductor Corporation | Quasi auto-zero circuit for sampling amplifiers |
US4814647A (en) * | 1987-04-06 | 1989-03-21 | Texas Instruments Incorporated | Fast rise time booting circuit |
US4954983A (en) * | 1987-10-13 | 1990-09-04 | Tektronix, Inc. | Data driver for multiple mode buffered processor-peripheral data transfer with selective return of data to processor |
JPH0535668A (ja) * | 1991-07-30 | 1993-02-12 | Toshiba Corp | 信号処理装置 |
JP2727921B2 (ja) * | 1993-08-13 | 1998-03-18 | 日本電気株式会社 | 半導体集積回路装置 |
US5428307A (en) * | 1993-10-20 | 1995-06-27 | Silicon Systems, Inc. | Closed-loop peak detector topology |
US5831459A (en) * | 1995-11-13 | 1998-11-03 | International Business Machines Corporation | Method and system for adjusting a clock signal within electronic circuitry |
JP4264607B2 (ja) * | 1999-05-19 | 2009-05-20 | ソニー株式会社 | コンパレータおよびこれを駆動系に用いた表示装置、並びにコンパレータの駆動方法 |
KR100307637B1 (ko) | 1999-10-30 | 2001-11-02 | 윤종용 | 부스팅 커패시터를 구비하는 입력버퍼 회로 |
US6559690B2 (en) * | 2001-03-15 | 2003-05-06 | Micron Technology, Inc. | Programmable dual drive strength output buffer with a shared boot circuit |
GB2378066B (en) * | 2001-07-23 | 2005-10-26 | Seiko Epson Corp | Comparator circuit and method |
US6756815B2 (en) * | 2002-08-29 | 2004-06-29 | Micron Technologies, Inc. | Input buffer with selectable operational characteristics |
US6900688B2 (en) * | 2002-09-27 | 2005-05-31 | Oki Electric Industry Co., Ltd. | Switch circuit |
JP2004343277A (ja) * | 2003-05-14 | 2004-12-02 | Mitsubishi Electric Corp | 入力バッファ回路 |
US6906563B2 (en) * | 2003-09-04 | 2005-06-14 | Texas Instruments Incorporated | Generating a waveform having one signal level periodically and different signal levels in other durations |
US7061274B2 (en) * | 2003-09-24 | 2006-06-13 | Stmicroelectronics, Inc. | Self-programmable bidirectional buffer circuit and method |
US7250795B2 (en) * | 2005-03-29 | 2007-07-31 | Promos Technologies Pte. Ltd. | High-speed, low-power input buffer for integrated circuit devices |
-
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