JP2003198359A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＣノイズの少ない信号を出力する。 【解決手段】 半導体集積回路として、クロック信号に
応じて第１のノードを第１の論理レベルにする第１のト
ランジスタと、入力信号に応じて前記第１のノードを第
１の論理レベルとは異なる第２の論理レベルにする入力
回路と、前記第１のノードが第１の論理レベルとなると
きに第２のノードを第１の論理レベルになるようにする
第２のトランジスタと、前記第１のノードと前記第２の
ノードとの間に接続され、前記第１のノードが第１の論
理レベルであるときに抵抗値が大きくなり、第２の論理
レベルであるときに抵抗値が小さくなる抵抗素子と、前
記第２のノードを入力とし、出力ノードを第１の論理レ
ベルにするか否かを制御する第１の駆動トランジスタ
と、前記第１のノードと同一の論理レベルの信号を入力
とし、前記出力ノードを第２の論理レベルにするか否か
を制御する第２の駆動トランジスタとを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、論理回路に関する。

【０００２】

【従来の技術】近年の半導体集積回路においては、プロ
セスを微細化して、動作の高速化、省面積化、低消費電
力化等が実現されてきている。プロセスを微細化し、ト
ランジスタのゲート長が短くなると、トランジスタがオ
ンの状態のときに流れるトランジスタの単位ゲート幅当
たりのドレイン電流量が増加するというメリットがあ
る。一方、トランジスタがオフの状態のときに流れるド
レイン−ソース間のリーク電流（以下では、サブスレッ
ショルド電流と称する）が増加してしまうという問題が
ある。微細化に伴うこのサブスレッショルド電流の増加
率は、トランジスタがオンの状態のときに流れるドレイ
ン電流量の増加率よりも大きい。

【０００３】図１１は、従来のダイナミック型の半導体
集積回路の例を示す回路図である。図１１の回路は、Ｐ
ＭＯＳトランジスタ２１０１，２１０２と、入力回路２
１２０と、出力回路２１３０とを備えている。入力回路
２１２０は、ＮＭＯＳトランジスタ２１２１，２１２２
を備え、出力回路２１３０は、ＰＭＯＳトランジスタ２
１３１と、ＮＭＯＳトランジスタ２１３２とを備えてい
る。図１１の回路は、入力信号ＶＩ１及びＶＩ２の論理
和を求めて出力する回路である。

【０００４】クロック信号ＣＬＫが“Ｌ”（低論理レベ
ル）の期間はプリチャージ期間である。この期間におい
て、ＰＭＯＳトランジスタ２１０１がオンになって、ノ
ードＮ２１１をプリチャージする。入力信号ＶＩ１，Ｖ
Ｉ２は、“Ｌ”の状態を続ける。

【０００５】クロック信号ＣＬＫが“Ｈ”（高論理レベ
ル）の期間は評価期間である。この期間において、入力
信号ＶＩ１及びＶＩ２はアクティブになる。入力信号Ｖ
Ｉ１及びＶＩ２のうちのいずれかが“Ｈ”になると、ノ
ードＮ２１１はディスチャージされ、出力信号Ｖ２１は
“Ｈ”になる。入力信号ＶＩ１及びＶＩ２がともに
“Ｌ”であれば、ノードＮ２１１はディスチャージされ
ず、出力信号Ｖ２１は“Ｌ”である。このとき、ＰＭＯ
Ｓトランジスタ２１０１がオンであって、ノードＮ２１
１の電位を“Ｈ”に保持する。

【０００６】図１２は、従来のスタティック型の半導体
集積回路の例を示す回路図である。図１２の回路は、イ
ンバータが２段直列に接続されたバッファ回路として動
作する。図１２の回路は、ＰＭＯＳトランジスタ２２３
１と、ＮＭＯＳトランジスタ２２３２とを有するインバ
ータと、ＰＭＯＳトランジスタ２２８１と、ＮＭＯＳト
ランジスタ２２８２とを有するインバータとを備えてい
る。

【０００７】

【発明が解決しようとする課題】図１４のような構成の
ダイナミック回路において、トランジスタがオフのとき
に流れるサブスレッショルド電流が、トランジスタがオ
ンのときに流れるドレイン電流に比べて無視できないよ
うになった場合について説明する。

【０００８】評価期間において、入力信号ＶＩ１，ＶＩ
２がともに“Ｌ”であるとしても、ＮＭＯＳトランジス
タ２１２１，２１２２にはサブスレッショルド電流が流
れる。このとき、電源からＰＭＯＳトランジスタ２１０
２と、ＮＭＯＳトランジスタ２１２１又は２１２２とを
通って、接地線に電流が流れる。このとき、ノードＮ２
１１の電位は、電源電位ＶＤＤよりも電圧Ｖｄだけ低い
値となる。

【０００９】ここで、電圧ＶｄがＰＭＯＳトランジスタ
２１３１のスレッショルド電圧Ｖｔ（トランジスタがオ
フの状態からオンの状態に切り替わる時の、そのゲート
−ソース間の電圧）よりも小さければ、ＰＭＯＳトラン
ジスタ２１３１はオフ、ＮＭＯＳトランジスタ２１３２
がオンとなり、出力信号Ｖ２１は“Ｌ”になる。このと
きの出力信号Ｖ２１の電位は、接地電位ＶＳＳよりも高
い値となる。ＰＭＯＳトランジスタ２１３１の抵抗値を
Ｒ２１３１、ＮＭＯＳトランジスタ２１３２の抵抗値を
ｒ２１３２すると、出力信号Ｖ２１の電位の接地電位Ｖ
ＳＳからのシフトＶｄｏは、ＶＤＤ＊ｒ２１３２／（Ｒ
２１３１＋ｒ２１３２）となる。

【００１０】また、電圧ＶｄがＰＭＯＳトランジスタ２
１３１のスレッショルド電圧Ｖｔよりも大きければ、こ
のトランジスタがオンになってしまう。ＰＭＯＳトラン
ジスタ２１３１と、ＮＭＯＳトランジスタ２１３２とが
ともにオンになるので、出力が不定になる他、これらの
トランジスタに大きな貫通電流が流れてしまう。

【００１１】プリチャージ期間においても、ＮＭＯＳト
ランジスタ２１２１，２１２２にサブスレッショルド電
流が流れると、ノードＮ２１１の電位は電源電位ＶＤＤ
よりも小さくなるので、同様のことが生じ得る。

【００１２】サブスレッショルド電流は、トランジスタ
のゲート−ソース間の電圧Ｖｇｓに対して指数関数的に
増加するという性質があるので、ＰＭＯＳトランジスタ
２１３１のゲート−ソース間電圧Ｖｇｓが電圧Ｖｄであ
る場合には、このトランジスタにはＶｇｓ＝０のときに
比べて大きな電流が流れることになり、出力信号Ｖ２１
の電位のシフトＶｄｏが大きな値となってしまう。

【００１３】このように、サブスレッショルド電流を無
視できない場合には、出力信号Ｖ２１の電位のシフト、
すなわち、出力されるＤＣノイズが無視できない程大き
なものとなる。特に、入力信号に含まれていたＤＣノイ
ズよりも出力信号に含まれるＤＣノイズの方が大きい場
合には、ＤＣノイズが増幅されたことになる。

【００１４】このような現象については、文献Atila Al
vandpour et. al. 2001 Symposiumon VLSI Circuits Di
gest of Technical Papers 3-4, "A conditional Keepe
r Technique for Sub-0.13μ Wide Dynamic Gates"に記
述されている。

【００１５】入力信号に含まれるＤＣノイズを増幅して
出力してしまうような回路を複数直列に接続すると、Ｄ
Ｃノイズがだんだん大きくなって、ついには回路が誤動
作してしまう。また、回路がＤＣノイズを増幅しないよ
うな場合であっても、電圧Ｖｄや出力信号Ｖ２１の電位
のシフトＶｄｏが大きな値となると、電源と接地線との
間に流れるリーク電流が指数関数的に大きくなるので、
トランジスタがオフであるときの消費電力が大きくなっ
てしまうという問題点があった。

【００１６】図１５のような構成のスタティック回路に
おいても、トランジスタがオフのときに流れるサブスレ
ッショルド電流が、トランジスタがオンのときに流れる
ドレイン電流に比べて無視できないようになった場合に
は、同様の問題がある。

【００１７】すなわち、ＰＭＯＳトランジスタ２２３１
にサブスレッショルド電流が流れるので、入力信号ＶＩ
が“Ｈ”であっても、ノードＮ２２１の電位は接地電位
ＶＳＳよりも高くなる。このため、出力信号Ｖ２２の電
位は電源電位ＶＤＤよりも低い値となる。すなわち、出
力信号Ｖ２２にはＤＣノイズが含まれる。入力信号に含
まれていたＤＣノイズよりも出力信号に含まれるＤＣノ
イズの方が大きい場合には、ＤＣノイズが増幅されたこ
とになる。やはり、入力信号に含まれるＤＣノイズを増
幅して出力してしまうような回路を複数直列に接続する
と、回路が誤動作してしまう。

【００１８】本発明は、ＤＣノイズの少ない信号を出力
する半導体集積回路を提供することを課題とする。

【００１９】

【課題を解決するための手段】前記課題を解決するた
め、請求項１の発明が講じた手段は、半導体集積回路と
して、クロック信号に応じて第１のノードを第１の論理
レベルにする第１のトランジスタと、入力信号に応じて
前記第１のノードを前記第１の論理レベルとは異なる第
２の論理レベルにする入力回路と、前記第１のノードが
前記第１の論理レベルとなるときに第２のノードを前記
第１の論理レベルになるようにする第２のトランジスタ
と、前記第１のノードと前記第２のノードとの間に接続
され、前記第１のノードが前記第１の論理レベルである
ときに抵抗値が大きくなり、前記第２の論理レベルであ
るときに抵抗値が小さくなる第１の抵抗素子と、前記第
２のノードを入力とし、出力ノードを前記第１の論理レ
ベルにするか否かを制御する第１の駆動トランジスタ
と、前記第１のノードと同一の論理レベルの信号を入力
とし、前記出力ノードを前記第２の論理レベルにするか
否かを制御する第２の駆動トランジスタとを備えるもの
である。

【００２０】請求項１の発明によると、第１の抵抗素子
を備えているので、第１の駆動トランジスタがオフとな
るときに、このトランジスタのゲート−ソース間電圧の
絶対値を小さくすることができる。このため、クロック
に同期して動作するダイナミック回路において、第１の
駆動トランジスタのサブスレッショルド電流を削減する
ことができるので、出力信号に含まれるＤＣノイズを小
さくすることができる。

【００２１】また、請求項２の発明では、請求項１に記
載の半導体集積回路において、前記第２のトランジスタ
は、前記クロック信号に応じて前記第２のノードを前記
第１の論理レベルにするものである。

【００２２】また、請求項３の発明は、請求項１に記載
の半導体集積回路において、前記第１のノードの論理レ
ベルを反転して出力するインバータを更に備え、前記第
２のトランジスタは、前記インバータの出力信号を入力
とし、前記第１のノードが前記第１の論理レベルである
ときに前記第２のノードを前記第１の論理レベルにする
ものである。

【００２３】また、請求項４の発明は、請求項１に記載
の半導体集積回路において、前記出力ノードを入力と
し、前記出力ノードが前記第２の論理レベルであるとき
に前記第２のノードを前記第１の論理レベルにする第３
のトランジスタを更に備えたものである。

【００２４】また、請求項５の発明は、請求項１に記載
の半導体集積回路において、前記出力ノードを入力と
し、前記出力ノードが前記第２の論理レベルであるとき
に前記第１のノードを前記第１の論理レベルにする第３
のトランジスタを更に備えたものである。

【００２５】また、請求項６の発明は、請求項１に記載
の半導体集積回路において、前記第１のノードの論理レ
ベルを反転して出力するインバータと、前記インバータ
の出力信号を入力とし、前記第１のノードが前記第１の
論理レベルであるときにその論理レベルを維持するよう
に動作する第３のトランジスタとを更に備えたものであ
る。

【００２６】また、請求項７の発明は、請求項１に記載
の半導体集積回路において、前記第１のノードを入力と
し、出力ノードを前記第１の論理レベルにするか否かを
制御する第３の駆動トランジスタを更に備えるものであ
る。

【００２７】また、請求項８の発明では、請求項１に記
載の半導体集積回路において、前記第１の抵抗素子は、
ゲートとドレインとの間が接続されたトランジスタであ
る。

【００２８】また、請求項９の発明は、請求項１に記載
の半導体集積回路において、前記第１のノードの論理レ
ベルを反転して出力するインバータと、前記インバータ
の出力信号を入力とし、前記第１のノードが前記第２の
論理レベルであるときに第３のノードを前記第２の論理
レベルになるようにする第３のトランジスタと、前記第
１のノードと前記第３のノードとの間に接続され、前記
第１のノードが前記第１の論理レベルであるときに抵抗
値が小さくなり、前記第２の論理レベルであるときに抵
抗値が大きくなる第２の抵抗素子とを更に備え、前記第
２の駆動トランジスタは、前記第３のノードを入力とす
るものである。

【００２９】請求項９の発明によると、第２の抵抗素子
を備えているので、第２の駆動トランジスタがオフとな
るときに、このトランジスタのゲート−ソース間電圧の
絶対値を小さくすることができる。このため、第２の駆
動トランジスタのサブスレッショルド電流を削減するこ
とができるので、出力信号に含まれるＤＣノイズを小さ
くすることができる。

【００３０】また、請求項１０の発明は、請求項９に記
載の半導体集積回路において、前記第１のノードを入力
とし、出力ノードを前記第２の論理レベルにするか否か
を制御する第３の駆動トランジスタを更に備えるもので
ある。

【００３１】また、請求項１１の発明では、請求項９に
記載の半導体集積回路において、前記第２の抵抗素子
は、ゲートとドレインとの間が接続されたトランジスタ
である。

【００３２】また、請求項１２の発明は、請求項１に記
載の半導体集積回路において、前記クロック信号を入力
とし、前記入力回路と直列に接続され、前記クロック信
号が前記第１の論理レベルであるときに導通する第３の
トランジスタを更に備えるものである。

【００３３】また、請求項１３の発明は、請求項１に記
載の半導体集積回路を複数備え、前記複数の半導体集積
回路の前記第１及び第２の駆動トランジスタは、１つの
論理回路を構成しているものである。

【００３４】また、請求項１４の発明は、半導体集積回
路として、入力ノードが第１の論理レベルであるときに
第１のノードを前記第１の論理レベルになるようにする
第１のトランジスタと、前記入力ノードと前記第１のノ
ードとの間に接続され、前記入力ノードが前記第１の論
理レベルであるときに抵抗値が大きくなり、前記第１の
論理レベルとは異なる第２の論理レベルであるときに抵
抗値が小さくなる第１の抵抗素子と、前記第１のノード
を入力とし、出力ノードを前記第１の論理レベルにする
か否かを制御する第１の駆動トランジスタと、前記入力
ノードと同一の論理レベルの信号を入力とし、前記出力
ノードを前記第２の論理レベルにするか否かを制御する
第２の駆動トランジスタとを備えるものである。

【００３５】請求項１４の発明によると、第１の抵抗素
子を備えているので、第１の駆動トランジスタがオフと
なるときに、このトランジスタのゲート−ソース間電圧
の絶対値を小さくすることができる。このため、第１の
駆動トランジスタのサブスレッショルド電流を削減する
ことができるので、出力信号に含まれるＤＣノイズを小
さくすることができる。

【００３６】また、請求項１５の発明は、請求項１４に
記載の半導体集積回路において、前記入力ノードの論理
レベルを反転して出力するインバータを更に備え、前記
第１のトランジスタは、前記インバータの出力信号を入
力とし、前記入力ノードが前記第１の論理レベルである
ときに前記第１のノードを前記第１の論理レベルにする
ものである。

【００３７】また、請求項１６の発明は、請求項１４に
記載の半導体集積回路において、前記入力ノードを入力
とし、前記出力ノードを前記第１の論理レベルにするか
否かを制御する第３の駆動トランジスタを更に備えるも
のである。

【００３８】また、請求項１７の発明では、請求項１４
に記載の半導体集積回路において、前記第１の抵抗素子
は、ゲートとドレインとの間が接続されたトランジスタ
である。

【００３９】また、請求項１８の発明は、請求項１４に
記載の半導体集積回路において、前記入力ノードの論理
レベルを反転して出力するインバータと、前記インバー
タの出力信号を入力とし、前記入力ノードが前記第２の
論理レベルであるときに第２のノードを前記第２の論理
レベルになるようにする第２のトランジスタと、前記入
力ノードと前記第２のノードとの間に接続され、前記入
力ノードが前記第１の論理レベルであるときに抵抗値が
小さくなり、前記第２の論理レベルであるときに抵抗値
が大きくなる第２の抵抗素子とを更に備え、前記第２の
駆動トランジスタは、前記第２のノードを入力とするも
のである。

【００４０】また、請求項１９の発明は、請求項１８に
記載の半導体集積回路において、前記入力ノードを入力
とし、前記出力ノードを前記第２の論理レベルにするか
否かを制御する第３の駆動トランジスタを更に備えるも
のである。

【００４１】また、請求項２０の発明では、請求項１８
に記載の半導体集積回路において、前記第２の抵抗素子
は、ゲートとドレインとの間が接続されたトランジスタ
である。

【００４２】また、請求項２１の発明では、請求項１４
に記載の半導体集積回路を複数備え、前記複数の半導体
集積回路の前記第１及び第２の駆動トランジスタは、１
つの論理回路を構成しているものである。

【００４３】また、請求項２２の発明は、請求項１〜２
１のいずれかに記載の半導体集積回路において、前記第
１の電位は高論理レベルであり、前記第２の電位は低論
理レベルであることを特徴とする。

【００４４】また、請求項２３の発明は、請求項１〜２
１のいずれかに記載の半導体集積回路において、前記第
１の電位は低論理レベルであり、前記第２の電位は高論
理レベルであることを特徴とする。

【００４５】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。

【００４６】（第１の実施形態）図１は、本発明の第１
の実施形態に係る半導体集積回路の回路図である。図１
の半導体集積回路は、ＰＭＯＳトランジスタ（ｐ形ＭＯ
ＳＦＥＴ（metal oxidesemiconductor field-effect tr
ansistor））１０１，１０２，１０５，１０７，１１５
と、入力回路１２０と、出力回路１３０とを備えてい
る。入力回路１２０は、ＮＭＯＳトランジスタ（ｎ形Ｍ
ＯＳＦＥＴ）１２１，１２２を備えている。出力回路１
３０は、ＰＭＯＳトランジスタ１３１と、ＮＭＯＳトラ
ンジスタ１３２とを備えている。ＰＭＯＳトランジスタ
１０１，１０７は、それぞれ第１及び第２のトランジス
タとして動作する。ＰＭＯＳトランジスタ１３１、及び
ＮＭＯＳトランジスタ１３２は、それぞれ第１及び第２
の駆動トランジスタとして動作する。

【００４７】ＰＭＯＳトランジスタ１０１のソースには
電源電位ＶＤＤが与えられ、ゲートにはクロック信号Ｃ
ＬＫが与えられている。ＰＭＯＳトランジスタ１０１の
ドレインは、第１のノードＮ１１である。ＰＭＯＳトラ
ンジスタ１０１は、クロック信号ＣＬＫが低論理レベル
（以下では、“Ｌ”と表記する）のときにオンになり、
第１のノードＮ１１を電源電位ＶＤＤ近傍の電位にプリ
チャージする。プリチャージされると、ノードＮ１１の
電位は高論理レベル（以下では、“Ｈ”と表記する）に
なる。ここでは、高論理レベルが第１の論理レベル、低
論理レベルが第２の論理レベルであるとしている。

【００４８】ＮＭＯＳトランジスタ１２１のソースには
接地電位ＶＳＳが与えられ、ゲートには入力信号ＶＩ１
が与えられている。ＮＭＯＳトランジスタ１２２のソー
スには接地電位ＶＳＳが与えられ、ゲートには入力信号
ＶＩ２が与えられている。ＮＭＯＳトランジスタ１２
１，１２２のドレインは、第１のノードＮ１１に接続さ
れている。入力信号ＶＩ１，ＶＩ２は、クロック信号Ｃ
ＬＫが“Ｈ”のときにのみアクティブ状態になり、クロ
ック信号ＣＬＫが“Ｌ”のときは“Ｌ”に固定される信
号である。ＮＭＯＳトランジスタ１２１，１２２は、そ
れぞれ、入力信号ＶＩ１，ＶＩ２が“Ｈ”の時に、第１
のノードＮ１１を接地電位ＶＳＳ近傍の電位（すなわ
ち、“Ｌ”）にディスチャージする。すなわち、入力回
路１２０は、ＯＲ回路として動作する。

【００４９】ＰＭＯＳトランジスタ１０２は、駆動能力
(飽和電流量)が小さいＰＭＯＳトランジスタであって、
そのゲートには図１の回路の出力信号Ｖ１、ソースには
電源電位ＶＤＤが与えられている。ＰＭＯＳトランジス
タ１０２のドレインは、ノードＮ１１に接続されてい
る。ＰＭＯＳトランジスタ１０２は、出力信号Ｖ１が
“Ｌ”の時に、ノードＮ１１を電源電位ＶＤＤ近傍の電
位（すなわち、“Ｈ”）にプリチャージする。

【００５０】ＰＭＯＳトランジスタ１０２は、ＮＭＯＳ
トランジスタ１２１，１２２がともにオフであるとき
に、ノードＮ１１を電源電位ＶＤＤの近傍の電位に維持
する。一方、ＮＭＯＳトランジスタ１２１，１２２のう
ちの少なくとも一つがオンになった時に、ノードＮ１１
を接地電位ＶＳＳ近傍の電位に所望の時間内にディスチ
ャージできるようにするため、ＰＭＯＳトランジスタ１
０２の駆動能力は、ＮＭＯＳトランジスタ１２１，１２
２の駆動能力の１／１０程度以下に調整してある。

【００５１】ＰＭＯＳトランジスタ１０７のソースには
電源電位ＶＤＤが与えられ、ゲートにはクロック信号Ｃ
ＬＫが与えられている。ＰＭＯＳトランジスタ１０７の
ドレインは、第２のノードＮ１２となっている。ＰＭＯ
Ｓトランジスタ１０７は、クロック信号ＣＬＫが“Ｌ”
の時に、ノードＮ１２を電源電位ＶＤＤ近傍の電位にプ
リチャージする。第１及び第２のノードＮ１１，Ｎ１２
は、プリチャージラインとも呼ばれる。

【００５２】ＰＭＯＳトランジスタ１０５のゲートとド
レインとは、ノードＮ１１に接続され、ソースは、ＰＭ
ＯＳトランジスタ１０７のドレイン、すなわち、ノード
Ｎ１２に接続されている。ノードＮ１１が接地電位ＶＳ
Ｓ近傍の電位のときは、ＰＭＯＳトランジスタ１０５
は、オンとなり、ソースとドレインとの間が導通する。
ソースとドレインとの間の抵抗が小さくなるので、ノー
ドＮ１２へノードＮ１１の電位が伝えられる。このと
き、ノードＮ１２の電位は、ノードＮ１１の電位よりも
電圧Ｖｔｐ１程度高くなる。ここで、電圧Ｖｔｐ１は、
ＰＭＯＳトランジスタ１０５のスレッショルド電圧であ
る。ノードＮ１１が電源電位ＶＤＤ近傍の電位のとき
は、ＰＭＯＳトランジスタ１０５は、オフとなり、ソー
スとドレインとの間が非導通となる。つまり、ソースと
ドレインとの間の抵抗が大きくなる。このように、ＰＭ
ＯＳトランジスタ１０５は、第１のノードＮ１１と第２
のノードＮ１２との間に接続された抵抗素子として動作
する。

【００５３】ＰＭＯＳトランジスタ１１５は、駆動能力
(飽和電流量)が小さいＰＭＯＳトランジスタであって、
そのゲートには出力信号Ｖ１、ソースには電源電位ＶＤ
Ｄが与えられている。ＰＭＯＳトランジスタ１１５のド
レインは、ノードＮ１２に接続されている。ＰＭＯＳト
ランジスタ１１５は、出力信号Ｖ１が“Ｌ”の時に、ノ
ードＮ１２を電源電位ＶＤＤ近傍の電位にプリチャージ
する。

【００５４】ＰＭＯＳトランジスタ１１５は、ＰＭＯＳ
トランジスタ１０５が非導通であるときに、第２のノー
ドＮ１２を電源電位ＶＤＤの近傍の電位に維持する。一
方、ＮＭＯＳトランジスタ１２１，１２２のうちの少な
くとも一方と、ＰＭＯＳトランジスタ１０５とが同時に
オンになった時に、ノードＮ１２を接地電位ＶＳＳ近傍
の電位に、所望の時間内にディスチャージできるように
するため、ＰＭＯＳトランジスタ１１５の駆動能力は、
ＮＭＯＳトランジスタ１２１，１２２及びＰＭＯＳトラ
ンジスタ１０５の駆動能力の１／１０程度以下に調整し
てある。

【００５５】ＰＭＯＳトランジスタ１３１のソースには
電源電位ＶＤＤが与えられ、ゲートにはノードが接続さ
れている。ＰＭＯＳトランジスタ１３１のドレインには
ＮＭＯＳトランジスタ１３２のドレインが接続されてい
る。ＰＭＯＳトランジスタ１３１のドレインは、出力ノ
ードとなっていて、出力信号Ｖ１を出力している。ノー
ドＮ１２が接地電位ＶＳＳ近傍の電位の時に、ＰＭＯＳ
トランジスタ１３１は、ソースとドレインとの間が導通
し、出力信号Ｖ１を“Ｈ”にする。

【００５６】ＮＭＯＳトランジスタ１３２のソースには
接地電位ＶＳＳが与えられ、ゲートにはＰＭＯＳトラン
ジスタ１０１のドレイン、すなわち、ノードＮ１１が接
続されている。ノードＮ１１が電源電位ＶＤＤ近傍の電
位の時に、ＮＭＯＳトランジスタ１３２は、ソースとド
レインとの間が導通し、出力信号Ｖ１を“Ｌ”にする。

【００５７】以下、図１の半導体集積回路の動作につい
て説明する。図１の半導体集積回路は、ダイナミック回
路の一種であって、クロック信号ＣＬＫが“Ｌ”である
期間はプリチャージ期間、“Ｈ”である期間は評価期間
と呼ばれる。図１の半導体集積回路は、評価期間におい
てアクティブになる入力信号ＶＩ１，ＶＩ２の論理和
を、出力信号Ｖ１として出力する。

【００５８】まず、プリチャージ期間における図１の半
導体集積回路の動作を詳細に説明する。プリチャージ期
間においては、クロック信号ＣＬＫが“Ｌ”であるの
で、ＰＭＯＳトランジスタ１０１がオンになる。この期
間において、入力信号ＶＩ１，ＶＩ２は、“Ｌ”に固定
されるので、ＮＭＯＳトランジスタ１２１，１２２はオ
フになる。すると、ノードＮ１１は電源電位ＶＤＤ近傍
の電位にプリチャージされるので、ＰＭＯＳトランジス
タ１０５はオフになる。プリチャージ期間においては、
ＰＭＯＳトランジスタ１０７もオンになるので、ノード
Ｎ１２は電源電位ＶＤＤ近傍の電位にプリチャージされ
る。

【００５９】ノードＮ１１とノードＮ１２とが共に電源
電位ＶＤＤ近傍の電位となるので、ＰＭＯＳトランジス
タ１３１はオフ、ＮＭＯＳトランジスタ１３２はオンと
なる。したがって、出力信号Ｖ１は“Ｌ”となる。この
とき、ＰＭＯＳトランジスタ１０２，１１５もオンとな
る。

【００６０】しかしながら、ＮＭＯＳトランジスタ１２
１，１２２及びＰＭＯＳトランジスタ１０５がオフとな
っているにもかかわらず、これらのトランジスタのソー
ス−ドレイン間にはサブスレッショルド電流が流れる。
このとき流れる電流には、ＰＭＯＳトランジスタ１０
１，１０２からＮＭＯＳトランジスタ１２１，１２２へ
流れる電流と、ＰＭＯＳトランジスタ１０７，１１５か
らＰＭＯＳトランジスタ１０５を経由してＮＭＯＳトラ
ンジスタ１２１，１２２へ流れる電流とがある。このた
め、プリチャージ期間におけるノードＮ１１，Ｎ１２の
それぞれの電位ＶＰ１１，ＶＰ１２は、いずれも電源電
位ＶＤＤよりも小さい値となる。

【００６１】このとき、ノードＮ１２の電位ＶＰ１２
は、ノードＮ１１の電位ＶＰ１１よりも、（ＶＤＤ−Ｖ
Ｐ１１）＊Ｒ１０５／（ＲＰ＋Ｒ１０５）だけ高くな
る。ＰＭＯＳトランジスタ１０７及び１１５は、図１の
ようにソース同士、及びドレイン同士が接続されてい
る。抵抗値ＲＰは、このようにＰＭＯＳトランジスタ１
０７及び１１５が並列に接続された回路の抵抗値であっ
て、これらのトランジスタがともにオンとなっている時
の値である。すなわち、ＰＭＯＳトランジスタ１０７，
１１５のそれぞれのオン時のソース−ドレイン間抵抗値
をｒ１０７，ｒ１１５とすると、ＲＰ＝ｒ１０７＊ｒ１
１５／（ｒ１０７＋ｒ１１５）である。抵抗値Ｒ１０５
は、ＮＭＯＳトランジスタ１０５がオフである時におけ
る、そのソース−ドレイン間の抵抗値である。

【００６２】抵抗値Ｒ１０５を、抵抗値ＲＰよりも大き
な抵抗値になるようにすることは容易にできるので、Ｐ
ＭＯＳトランジスタ１３１のゲートの電位を、このゲー
トを直接ノードＮ１１に接続する場合よりも、電源電位
ＶＤＤに近い電位にすることができる。したがって、Ｐ
ＭＯＳトランジスタ１３１のサブスレッショルド電流を
削減することができる。

【００６３】一般に、ＰＭＯＳトランジスタのオフ時の
サブスレッショルド電流は、ソース−ゲート間電圧Ｖｇ
ｓに対して指数関数的に変化する。すなわち、ドレイン
−ソース間電流Ｉｄｓ＝Ｉｓａ＊ＥＸＰ（Ｖｇｓ／ｎ＊
Ｕｒ）＊（１−ＥＸＰ（−Ｖｇｓ／Ｕｒ））であるの
で、ゲート電位を電源電位ＶＤＤにわずかでも近づけれ
ば、効果的にサブスレッショルド電流を削減できる（Ｕ
ｒ＝ｋＴ／ｑ，ｎ＝（１＋Ｃｄ／Ｃｏｘ），ｋ：ボルツ
マン定数，Ｔ：絶対温度，ｑ：電子の電荷，Ｃｄ：空乏
層容量，Ｃｏｘ：ゲート容量）。

【００６４】言い換えると、ＰＭＯＳトランジスタ１３
１のゲートを直接ノードＮ１１に接続する場合に比べ
て、ＰＭＯＳトランジスタ１３１のオフ時のソース−ド
レイン間の抵抗値Ｒ１３１を高くすることができる。Ｎ
ＭＯＳトランジスタ１３２のオン時のソース−ドレイン
間の抵抗値をｒ１３２とすると、出力信号Ｖ１の電位は
ＶＤＤ＊ｒ１３２／（Ｒ１３１＋ｒ１３２）であるの
で、図１の回路によると、出力信号Ｖ１の電位をより接
地電位ＶＳＳに近づけることができる。すなわち、出力
信号Ｖ１におけるＤＣノイズを少なくすることができ
る。

【００６５】次に、評価期間における図１の半導体集積
回路の動作を詳細に説明する。評価期間においては、ク
ロック信号ＣＬＫが“Ｈ”であるので、ＰＭＯＳトラン
ジスタ１０１，１０７がオフになる。プリチャージ期間
において出力信号Ｖ１は“Ｌ”であったので、ＰＭＯＳ
トランジスタ１０２，１１５はオンであり、ノードＮ１
１はＰＭＯＳトランジスタ１０２によって弱くプリチャ
ージされ、ノードＮ１２はＰＭＯＳトランジスタ１１５
によって弱くプリチャージされている。

【００６６】評価期間においては、入力信号ＶＩ１，Ｖ
Ｉ２がアクティブ状態になる。入力信号ＶＩ１，ＶＩ２
がともに“Ｌ”である場合には、ＮＭＯＳトランジスタ
１２１，１２２はいずれもオフである。ノードＮ１１
は、ＰＭＯＳトランジスタ１０２によって弱くプリチャ
ージされているので、電源電位ＶＤＤ近傍の電位を保
つ。ノードＮ１１の電位が高いので、ＰＭＯＳトランジ
スタ１０５はオフとなる。ノードＮ１２は、ＰＭＯＳト
ランジスタ１１５によって弱くプリチャージされている
ので、電源電位ＶＤＤ近傍の電位を保つ。

【００６７】ノードＮ１１，Ｎ１２がいずれも電源電位
ＶＤＤ近傍の電位であるので、ＰＭＯＳトランジスタ１
３１はオフ、ＮＭＯＳトランジスタ１３２はオンとな
り、出力信号Ｖ１は“Ｌ”となる。したがって、ＰＭＯ
Ｓ１０２，１１５はいずれもオンのままである。

【００６８】しかし、ＮＭＯＳトランジスタ１２１，１
２２がオフであるにもかかわらず、これらのトランジス
タのドレイン−ソース間にはサブスレッショルド電流が
流れる。また、ＰＭＯＳトランジスタ１０１，１０７，
１０５がオフであるにもかかわらず、これらのトランジ
スタのソース−ドレイン間にはサブスレッショルド電流
が流れる。

【００６９】このとき流れる電流には、ＰＭＯＳトラン
ジスタ１０１，１０２からＮＭＯＳトランジスタ１２
１，１２２へ流れる電流と、ＰＭＯＳトランジスタ１０
７，１１５からＮＭＯＳトランジスタ１０５を経由して
ＮＭＯＳトランジスタ１２１，１２２へ流れる電流とが
ある。このため、ノードＮ１１，Ｎ１２のそれぞれの電
位ＶＥ１１，ＶＥ１２は、いずれも電源電位ＶＤＤより
も小さい値となる。

【００７０】このとき、ノードＮ１２の電位ＶＥ１２
は、ノードＮ１１の電位ＶＥ１１よりも、（ＶＤＤ−Ｖ
Ｅ１１）＊Ｒ１０５／（ＲＥ１＋Ｒ１０５）だけ高くな
る。ここで、抵抗値ＲＥ１は、図１のようにＰＭＯＳト
ランジスタ１０７及び１１５が並列に接続された回路の
抵抗値であって、ＰＭＯＳトランジスタ１１５のみがオ
ンになっている時の値である。すなわち、ＰＭＯＳトラ
ンジスタ１０７のオフ時の抵抗値をＲ１０７とすると、
ＲＥ１＝Ｒ１０７＊ｒ１１５／（Ｒ１０７＋ｒ１１５）
である。

【００７１】抵抗値Ｒ１０５を、抵抗値ＲＥ１よりも大
きな抵抗値にすることは容易にできるので、ＰＭＯＳト
ランジスタ１３１のゲートの電位を、このゲートを直接
ノードＮ１１に接続する場合よりも、電源電位ＶＤＤに
近い電位にすることができる。したがって、ＰＭＯＳト
ランジスタ１３１のサブスレッショルド電流を削減する
ことができる。

【００７２】言い換えると、ＰＭＯＳトランジスタ１３
１のゲートを直接ノードＮ１１に接続する場合に比べ
て、ＰＭＯＳトランジスタ１３１のオフ時のソース−ド
レイン間の抵抗値Ｒ１３１を高くすることができる。し
たがって、図１の回路によると、出力信号Ｖ１の電位を
より接地電位ＶＳＳに近づけることができる。すなわ
ち、出力信号Ｖ１におけるＤＣノイズを少なくすること
ができる。

【００７３】評価期間において入力信号ＶＩ１，ＶＩ２
がともに“Ｈ”になった場合には、ＮＭＯＳトランジス
タ１２１，１２２はいずれもオンとなる。ＰＭＯＳトラ
ンジスタ１０２はオンであるが、電流を流す能力が小さ
いので、ノードＮ１１は、ＮＭＯＳトランジスタ１２
１，１２２によって接地電位ＶＳＳ近傍の電位にディス
チャージされる。ノードＮ１１の電位が接地電位ＶＳＳ
近傍の低い電位になるので、ＰＭＯＳトランジスタ１０
５はオンとなる。ＰＭＯＳトランジスタ１１５はオンで
あるが、電流を流す能力が小さいので、ノードＮ１２は
ディスチャージされる。ノードＮ１２の電位は、ノード
Ｎ１１の電位よりもＰＭＯＳトランジスタ１０５のスレ
ッショルド電圧Ｖｔｐ１程度高い電位になる。

【００７４】ノードＮ１１，Ｎ１２の電位はいずれも
“Ｌ”であるので、ＰＭＯＳトランジスタ１３１がオ
ン、ＮＭＯＳトランジスタ１３２がオフとなり、出力信
号Ｖ１は“Ｈ”になる。このため、ＰＭＯＳトランジス
タ１０２，１１５がオフになり、ノードＮ１１，Ｎ１２
の電位が更に下がって定常状態になる。ＰＭＯＳトラン
ジスタ１３１のゲートの電位がやや高いので、このトラ
ンジスタの駆動能力は小さくなるが、特に大きな問題で
はない。

【００７５】入力信号ＶＩ１，ＶＩ２がともに“Ｈ”に
なった場合について説明したが、入力信号ＶＩ１，ＶＩ
２のうちのいずれか一方のみが“Ｈ”になった場合につ
いてもほぼ同様であるので、その場合の説明は省略す
る。

【００７６】以上のように、図１の半導体集積回路は、
クロック信号ＣＬＫが“Ｌ”である期間がプリチャージ
期間であり、“Ｈ”である期間が評価期間であるダイナ
ミック回路の一種であって、評価期間においてアクティ
ブになる入力信号ＶＩ１，ＶＩ２の論理和を出力信号Ｖ
１として出力する。

【００７７】出力ノードを“Ｈ”に駆動するＰＭＯＳト
ランジスタ１３１のゲートは、ノードＮ１１ではなく、
ノードＮ１２に接続されている。ノードＮ１１とノード
Ｎ１２との間にはＰＭＯＳトランジスタ１０５が接続さ
れ、ＰＭＯＳトランジスタ１０５は、ノードＮ１１が電
源電位ＶＤＤ近傍の電位、すなわち、高論理レベル
“Ｈ”であるときにオフになる（ソース−ドレイン間が
高抵抗になる）。入力信号ＶＩ１及びＶＩ２が“Ｌ”で
あるときにこれらの信号にＤＣノイズが重畳すると、Ｎ
ＭＯＳトランジスタ１２１又は１２２がオンになって、
ノードＮ１１の電位が下がる。このような場合であって
も、ノードＮ１２の電位をノードＮ１１の電位よりも高
くすることができるので、ＰＭＯＳトランジスタ１３１
はオフの状態を保つことができる。

【００７８】このように、図１の回路によると、出力信
号Ｖ１が“Ｌ”となる場合に、オフになるＰＭＯＳトラ
ンジスタ１３１のサブスレッショルド電流を削減するこ
とができるので、出力信号に重畳するＤＣノイズ、すな
わち、所定の論理レベルに対する出力信号のシフトを小
さくすることができる。また、入力される信号にＤＣノ
イズが含まれている場合においても、ＤＣノイズの少な
い信号を出力することができる。したがって、従来のダ
イナミック回路よりも出力回路におけるリーク電流が少
なく、ＤＣノイズに強い半導体集積回路を提供すること
ができる。特に、論理回路を複数段直列に接続するよう
な場合に、図１の半導体集積回路によると、ＤＣノイズ
の影響を受けて誤動作することが起こりにくくなる。

【００７９】また、図１の回路によると、クロック信号
が停止しているときであっても、出力回路のリーク電流
を減らすことができるので、待機時における消費電力を
抑えることもできる。

【００８０】なお、抵抗素子として、ゲート及びドレイ
ンをノードＮ１１に接続し、ソースをノードＮ１２に接
続したＰＭＯＳトランジスタ１０５を用いた場合につい
て説明した。同様に、ノードＮ１１の電位が電源電位Ｖ
ＤＤ近傍の電位、すなわち、“Ｈ”である時に高抵抗状
態となり、このノードの電位が接地電位ＶＳＳ近傍の電
位、すなわち、“Ｌ”である時に低抵抗状態になるよう
な素子であれば、ＰＭＯＳトランジスタ１０５に代えて
他の素子を用いてもよい。

【００８１】また、ノードＮ１１，Ｎ１２をそれぞれプ
リチャージするＰＭＯＳトランジスタ１０２及び１１５
のうちのいずれか一方、又は両方を備えないようにして
もよい。

【００８２】（第２の実施形態）図２は、本発明の第２
の実施形態に係る半導体集積回路の回路図である。図２
の半導体集積回路は、図１の半導体集積回路において、
インバータ２４０を更に備え、ＰＭＯＳトランジスタ１
１５を備えないようにしたものである。図２において、
ＰＭＯＳトランジスタ２０１，２０２，２０５，２０
７，２３１は、それぞれ図１のＰＭＯＳトランジスタ１
０１，１０２，１０５，１０７，１３１と同様のもので
ある。入力回路２２０及びＮＭＯＳトランジスタ２３２
は、それぞれ図１の入力回路１２０及びＮＭＯＳトラン
ジスタ１３２と同様のものである。また、第１及び第２
のノードＮ２１，Ｎ２２は、それぞれ図１のノードＮ１
１，Ｎ１２に対応している。ＰＭＯＳトランジスタ２０
５は、抵抗素子として動作する。

【００８３】インバータ２４０は、ＰＭＯＳトランジス
タ２４１と、ＮＭＯＳトランジスタ２４２とを備えてい
る。ＰＭＯＳトランジスタ２４１のソースは電源電位Ｖ
ＤＤに、ドレインはＮＭＯＳトランジスタ２４２のドレ
インに、ゲートはノードＮ２１に接続されている。ＮＭ
ＯＳトランジスタ２４２のソースは接地電位ＶＳＳに、
ゲートはノードＮ２１に接続されている。ＰＭＯＳトラ
ンジスタ２４１のドレインは、インバータ２４０の出力
ノードとなっている。ＰＭＯＳトランジスタ２０７のゲ
ートには、クロック信号ＣＬＫは入力されず、インバー
タ２４０の出力信号が入力されている。

【００８４】次に、プリチャージ期間における図２の半
導体集積回路の動作を説明する。プリチャージ期間にお
いては、クロック信号ＣＬＫが“Ｌ”であるので、ＰＭ
ＯＳトランジスタ２０１がオンになる。この期間におい
て、入力信号ＶＩ１，ＶＩ２は、“Ｌ”に固定されるの
で、ＮＭＯＳトランジスタ２２１，２２２はオフにな
る。すると、ノードＮ２１は電源電位ＶＤＤ近傍の電位
（すなわち、“Ｈ”）にプリチャージされるので、ＰＭ
ＯＳトランジスタ２０５はオフになる。

【００８５】ノードＮ２１が“Ｈ”のとき、インバータ
２４０の出力信号は“Ｌ”であるので、ＰＭＯＳトラン
ジスタ２０７はオンになり、ノードＮ２２を電源電位Ｖ
ＤＤ近傍の電位にプリチャージする。

【００８６】ノードＮ２１とノードＮ２２とが共に電源
電位ＶＤＤ近傍の電位となるので、出力信号Ｖ２は
“Ｌ”となる。このとき、ＰＭＯＳトランジスタ２０２
もオンとなる。このとき流れるサブスレッショルド電流
には、ＰＭＯＳトランジスタ２０１，２０２からＮＭＯ
Ｓトランジスタ２２１，２２２へ流れる電流と、ＰＭＯ
Ｓトランジスタ２０７からＰＭＯＳトランジスタ２０５
を経由してＮＭＯＳトランジスタ２２１，２２２へ流れ
る電流とがある。このため、プリチャージ期間における
ノードＮ２１，Ｎ２２のそれぞれの電位ＶＰ２１，ＶＰ
２２は、いずれも電源電位ＶＤＤよりも小さい値とな
る。

【００８７】このとき、ノードＮ２２の電位ＶＰ２２
は、ノードＮ２１の電位ＶＰ２１よりも、（ＶＤＤ−Ｖ
Ｐ２１）＊Ｒ２０５／（ｒ２０７＋Ｒ２０５）だけ高く
なる。ここで、抵抗値ｒ２０７は、ＰＭＯＳトランジス
タ２０７がオンであるときのそのソース−ドレイン間の
抵抗値であり、抵抗値Ｒ２０５は、ＮＭＯＳトランジス
タ２０５がオフであるときのそのソース−ドレイン間の
抵抗値である。

【００８８】抵抗値Ｒ２０５を、抵抗値ｒ２０７よりも
大きな抵抗値になるようにすることは容易にできるの
で、ＰＭＯＳトランジスタ２３１のゲートの電位を、こ
のゲートを直接ノードＮ２１に接続する場合よりも、電
源電位ＶＤＤに近い電位にすることができる。したがっ
て、ＰＭＯＳトランジスタ２３１のサブスレッショルド
電流を削減することができ、このトランジスタのソース
−ドレイン間の抵抗値を大きくすることができるので、
出力信号Ｖ２の電位をより接地電位ＶＳＳに近づけるこ
とができる。すなわち、図２の回路によると、出力信号
Ｖ２におけるＤＣノイズを少なくすることができる。

【００８９】次に、評価期間における図２の半導体集積
回路の動作を説明する。評価期間においては、クロック
信号ＣＬＫが“Ｈ”であるので、ＰＭＯＳトランジスタ
２０１がオフになる。プリチャージ期間において出力信
号Ｖ２は“Ｌ”であったので、ＰＭＯＳトランジスタ１
０２はオンであり、ノードＮ１１はＰＭＯＳトランジス
タ１０２によって弱くプリチャージされている。

【００９０】評価期間においては、入力信号ＶＩ１，Ｖ
Ｉ２がアクティブ状態になる。入力信号ＶＩ１，ＶＩ２
がともに“Ｌ”である場合には、ＮＭＯＳトランジスタ
２２１，２２２はいずれもオフである。ノードＮ２１
は、ＰＭＯＳトランジスタ２０２によって弱くプリチャ
ージされているので、電源電位ＶＤＤ近傍の電位を保
つ。ノードＮ２１の電位が高いので、ＰＭＯＳトランジ
スタ２０５はオフとなる。ノードＮ２２は、ＰＭＯＳト
ランジスタ２０７によってプリチャージされているの
で、電源電位ＶＤＤ近傍の電位を保つ。

【００９１】ノード２１，Ｎ２２がいずれも電源電位Ｖ
ＤＤ近傍の電位であるので、ＰＭＯＳトランジスタ２３
１はオフ、ＮＭＯＳトランジスタ２３２はオンとなり、
出力信号Ｖ２は“Ｌ”となる。したがって、ＰＭＯＳ２
０２はオンのままである。このとき流れるサブスレッシ
ョルド電流には、ＰＭＯＳトランジスタ２０１，２０２
からＮＭＯＳトランジスタ２２１，２２２へ流れる電流
と、ＰＭＯＳトランジスタ２０７からＮＭＯＳトランジ
スタ２０５を経由してＮＭＯＳトランジスタ２２１，２
２２へ流れる電流とがある。このため、ノードＮ２１，
Ｎ２２のそれぞれの電位ＶＰ１１，ＶＰ１２は、いずれ
も電源電位ＶＤＤよりも小さい値となる。

【００９２】このとき、ノードＮ２１，Ｎ２２の電位
は、プリチャージ期間におけるそれぞれの電位ＶＰ２
１，ＶＰ２２と同様である。したがって、図２の回路に
よると、出力信号Ｖ２におけるＤＣノイズを少なくする
ことができる。

【００９３】評価期間において入力信号ＶＩ１，ＶＩ２
がともに“Ｈ”になった場合には、ＮＭＯＳトランジス
タ２２１，２２２はいずれもオンとなる。ＰＭＯＳトラ
ンジスタ２０２はオンであるが、電流を流す能力が小さ
いので、ノードＮ２１は、ＮＭＯＳトランジスタ２２
１，２２２によって接地電位ＶＳＳ近傍の電位（すなわ
ち、“Ｌ”）にディスチャージされる。ノードＮ２１の
電位が接地電位ＶＳＳ近傍の低い電位になるので、ＰＭ
ＯＳトランジスタ２０５はオンとなる。ノードＮ２１が
“Ｌ”のとき、ＰＭＯＳトランジスタ２０７はオフにな
るので、、ノードＮ２２はディスチャージされる。そし
て、ノードＮ２２の電位は、ノードＮ２１の電位よりも
ＰＭＯＳトランジスタ２０５のスレッショルド電圧Ｖｔ
ｐ２程度高い電位になる。

【００９４】ノードＮ２１，Ｎ２２の電位はいずれも
“Ｌ”であるので、ＰＭＯＳトランジスタ２３１がオ
ン、ＮＭＯＳトランジスタ２３２がオフとなり、出力信
号Ｖ２は“Ｈ”になる。このため、ＰＭＯＳトランジス
タ２０２がオフになり、ノードＮ１１の電位が更に下が
って定常状態になる。ＰＭＯＳトランジスタ２３１のゲ
ートの電位がやや高いので、このトランジスタの駆動能
力は小さくなるが、特に大きな問題ではない。

【００９５】入力信号ＶＩ１，ＶＩ２がともに“Ｈ”に
なった場合について説明したが、入力信号ＶＩ１，ＶＩ
２のうちのいずれか一方のみが“Ｈ”になった場合につ
いてもほぼ同様であるので、その場合の説明は省略す
る。

【００９６】このように、図２の回路によると、出力信
号Ｖ２を“Ｌ”とする場合に、オフになるＰＭＯＳトラ
ンジスタ２３１のサブスレッショルド電流を削減するこ
とができるので、出力信号に重畳するＤＣノイズを削減
することができる。したがって、従来のダイナミック回
路よりも出力回路におけるリーク電流が少なく、ＤＣノ
イズに強い半導体集積回路を提供することができる。

【００９７】なお、ノードＮ２１をプリチャージするＰ
ＭＯＳトランジスタ２０２を備えないようにしてもよ
い。

【００９８】（第３の実施形態）図３は、本発明の第３
の実施形態に係る半導体集積回路の回路図である。図３
の半導体集積回路は、図１の半導体集積回路において、
ＮＭＯＳトランジスタ３０６，３０８と、インバータ３
４０とを更に備えたものである。図３において、ＰＭＯ
Ｓトランジスタ３０１，３０２，３０５，３０７，３３
１は、それぞれ図１のＰＭＯＳトランジスタ１０１，１
０２，１０５，１０７，１３１と同様のものである。入
力回路３２０及びＮＭＯＳトランジスタ３３２は、それ
ぞれ図１の入力回路１２０及びＮＭＯＳトランジスタ１
３２と同様のものである。また、第１及び第２のノード
Ｎ３１，Ｎ３２は、それぞれ図１のノードＮ１１，Ｎ１
２に対応している。ＰＭＯＳトランジスタ３０５及びＮ
ＭＯＳトランジスタ３０６は、抵抗素子として動作す
る。

【００９９】インバータ３４０は、ＰＭＯＳトランジス
タ３４１と、ＮＭＯＳトランジスタ３４２とを備えてお
り、図２のインバータ２４０と同様のものである。ＰＭ
ＯＳトランジスタ３４１のゲートはノードＮ３１に接続
され、ドレインはインバータ３４０の出力ノードとなっ
ている。

【０１００】ＮＭＯＳトランジスタ３０８のソースには
接地電位ＶＳＳが与えられ、ゲートにはインバータ３４
０の出力信号が入力されている。ＮＭＯＳトランジスタ
３０８のドレインは、第３のノードＮ３３となってい
る。ＮＭＯＳトランジスタ３０８は、ノードＮ３１が
“Ｌ”の時に、ノードＮ３３を接地電位ＶＳＳ近傍の電
位にディスチャージする。

【０１０１】ＮＭＯＳトランジスタ３０６のゲートとド
レインとは、ノードＮ３１に接続され、ソースは、ＮＭ
ＯＳトランジスタ３０８のドレイン、すなわち、ノード
Ｎ３３に接続されている。ノードＮ３１が電源電位ＶＤ
Ｄ近傍の電位のときは、ＮＭＯＳトランジスタ３０６
は、オンとなり、ソースとドレインとの間が導通する。
ソースとドレインとの間の抵抗が小さくなるので、ノー
ドＮ３３へノードＮ３１の電位が伝えられる。このと
き、ノードＮ３３の電位は、ノードＮ３１の電位よりも
電圧Ｖｔｎ３程度低くなる。ここで、電圧Ｖｔｎ３は、
ＮＭＯＳトランジスタ３０６のスレッショルド電圧であ
る。ノードＮ３１が接地電位ＶＳＳ近傍の電位のとき
は、ＮＭＯＳトランジスタ３０６は、オフとなり、ソー
スとドレインとの間が非導通となる。つまり、ソースと
ドレインとの間の抵抗が大きくなる。このように、ＮＭ
ＯＳトランジスタ３０６は、第１のノードＮ３１と第３
のノードＮ３３との間に接続された抵抗素子として動作
する。

【０１０２】次に、図３の半導体集積回路の動作を、図
１の半導体集積回路と異なる点を中心に説明する。プリ
チャージ期間においては、ノードＮ３１，Ｎ３２は、図
１のノードＮ１１，Ｎ１２と同様に、いずれも電源電位
ＶＤＤ近傍の電位にプリチャージされる。すると、イン
バータ３４０の出力信号は“Ｌ”になるので、ＮＭＯＳ
トランジスタ３０８はオフになる。ノードＮ３３の電位
が低いとすると、ＮＭＯＳトランジスタ３０６はオンに
なり、ノードＮ３３はノードＮ３１よりも電圧Ｖｔｎ３
程度低い電位にプリチャージされる。

【０１０３】評価期間において、入力信号ＶＩ１，ＶＩ
２がともに“Ｌ”である場合には、ＮＭＯＳトランジス
タ３０８，３２１，３２２、ＰＭＯＳトランジスタ３０
１，３０５，３０７はオフとなる。これらのトランジス
タのソース−ドレイン間にはサブスレッショルド電流が
流れるが、図１の場合とほぼ同様に、ノードＮ３１，Ｎ
３２は、プリチャージされた状態を維持する。ノードＮ
３３も、ノードＮ３１よりも電圧Ｖｔｎ３程度低い電位
を維持する。

【０１０４】評価期間において、入力信号ＶＩ１，ＶＩ
２がともに“Ｈ”になった場合には、図１の場合と同様
に、ノードＮ３１は、接地電位ＶＳＳ近傍の電位に、ノ
ードＮ３２は、ノードＮ３１よりもＰＭＯＳトランジス
タ３０５のスレッショルド電圧Ｖｔｐ３程度高い電位に
ディスチャージされる。ノードＮ３１が“Ｌ”になるの
で、ＮＭＯＳトランジスタ３０６がオフになる。また、
インバータ３４０の出力信号は“Ｈ”になり、ＮＭＯＳ
トランジスタ３０８がオンになるので、ノードＮ３３は
ディスチャージされて接地電位ＶＳＳ程度の電位にな
る。

【０１０５】このとき、ＰＭＯＳトランジスタ３０１，
３０２，３０７，３１５、ＮＭＯＳトランジスタ３０６
はオフとなるが、これらのトランジスタのソース−ドレ
イン間にはサブスレッショルド電流が流れる。このた
め、ノードＮ３１は接地電位ＶＳＳよりも高い電位にな
る。電流がＮＭＯＳトランジスタ３０６，３０８を流れ
るので、ノードＮ３３の電位は、ノードＮ３１の電位Ｖ
Ｎ３１よりも、ＶＮ３１＊ｒ３０８／（ｒ３０８＋Ｒ３
０６）だけ低くなる。ここで、Ｒ３０６は、ＮＭＯＳト
ランジスタ３０６がオフであるときのソース−ドレイン
間の抵抗値、ｒ３０８は、ＮＭＯＳトランジスタ３０８
であるときのソース−ドレイン間の抵抗値である。

【０１０６】ＮＭＯＳトランジスタ３０６がオフである
ときの抵抗値Ｒ３０６を、抵抗値ｒ３０８よりも大きな
抵抗値になるようにすることは容易にできるので、ＮＭ
ＯＳトランジスタ３３２のゲートの電位を、このゲート
を直接ノードＮ３１に接続する場合よりも、接地電位Ｖ
ＳＳに近い電位にすることができる。したがって、ＮＭ
ＯＳトランジスタ３３２のサブスレッショルド電流を削
減することができ、このトランジスタのソース−ドレイ
ン間の抵抗値を大きくすることができるので、出力信号
Ｖ３の電位をより電源電位ＶＤＤに近づけることができ
る。すなわち、図３の回路によると、出力信号Ｖ３にお
けるＤＣノイズを少なくすることができる。

【０１０７】また、入力信号ＶＩ１，ＶＩ２のうちの少
なくとも一方が“Ｈ”であるときに、ＤＣノイズが重畳
してその入力信号の電位が下がり、ノードＮ３１の電位
が上がっても、ノードＮ３３の電位をノードＮ３１の電
位よりも低くすることができるので、ＮＭＯＳトランジ
スタ３３２はオフの状態を保つことができる。

【０１０８】このように、図３の回路によると、出力信
号Ｖ３が“Ｈ”となる場合に、オフになるＮＭＯＳトラ
ンジスタ３３２のサブスレッショルド電流を削減するこ
とができるので、出力信号に重畳するＤＣノイズ、すな
わち、所定の論理レベルに対する出力信号のシフトを小
さくすることができる。また、入力される信号にＤＣノ
イズが含まれている場合においても、ＤＣノイズの少な
い信号を出力することができる。したがって、従来のダ
イナミック回路よりも出力回路におけるリーク電流が少
なく、ＤＣノイズに強い半導体集積回路を提供すること
ができる。

【０１０９】なお、抵抗素子として、ゲート及びドレイ
ンをノードＮ３１に接続し、ソースをノードＮ３３に接
続したＮＭＯＳトランジスタ３０６を用いた場合につい
て説明した。同様に、ノードＮ３１の電位が電源電位Ｖ
ＤＤ近傍の電位、すなわち、“Ｈ”である時に低抵抗状
態となり、このノードの電位が接地電位ＶＳＳ近傍の電
位、すなわち、“Ｌ”である時に高抵抗状態になるよう
な素子を、ＮＭＯＳトランジスタ３０６に代えて用いて
もよい。

【０１１０】また、ノードＮ３２に接続されたトランジ
スタを図２の回路と同様のものにしてもよい。すなわ
ち、図３において、ＰＭＯＳトランジスタ３０７のゲー
トに、クロック信号ＣＬＫに代えてインバータ３４０の
出力信号を与え、ＰＭＯＳトランジスタ３１５を備えな
いようにしてもよい。

【０１１１】（第４の実施形態）図４は、本発明の第４
の実施形態に係る半導体集積回路の回路図である。図４
の半導体集積回路は、図１の半導体集積回路において、
ＰＭＯＳトランジスタ４１３を更に備えたものである。
図４において、ＰＭＯＳトランジスタ４０１，４０２，
４０５，４０７，４１５，４３１は、それぞれ図１のＰ
ＭＯＳトランジスタ１０１，１０２，１０５，１０７，
１１５，１３１と同様のものである。入力回路４２０及
びＮＭＯＳトランジスタ４３２は、それぞれ図１の入力
回路１２０及びＮＭＯＳトランジスタ１３２と同様のも
のである。また、第１及び第２のノードＮ４１，Ｎ４２
は、それぞれ図１のノードＮ１１，Ｎ１２に対応してい
る。ＰＭＯＳトランジスタ４０５は、抵抗素子として動
作する。ＰＭＯＳトランジスタ４１３は、第３の駆動ト
ランジスタとして動作する。

【０１１２】ＰＭＯＳトランジスタ４１３のソースには
電源電位ＶＤＤが与えられ、ドレインは図４の回路の出
力ノードであるＰＭＯＳトランジスタ４３１のドレイン
に接続され、ゲートはノードＮ４１に接続されている。
ＰＭＯＳトランジスタ４１３は、ノードＮ４１が接地電
位ＶＳＳ近傍の電位（すなわち、“Ｌ”）であるとき
に、図４の回路の出力信号Ｖ４を“Ｈ”に駆動する。

【０１１３】次に、評価期間において、入力信号ＶＩ１
及びＶＩ２のうちの少なくとも一方が“Ｈ”になった場
合における図４の半導体集積回路の動作を説明する。こ
の場合には、図１の場合と同様に、ノードＮ４１は接地
電位ＶＳＳ近傍の電位に、ノードＮ４２は、ノードＮ４
１よりもＰＭＯＳトランジスタ４０５のスレッショルド
電圧Ｖｔｐ４程度高い電位にディスチャージされる。

【０１１４】ノードＮ４２がＰＭＯＳトランジスタ４０
５によってディスチャージされるのには時間を要する。
また、ＰＭＯＳトランジスタ４１３のゲート電位は接地
電位ＶＳＳ近傍の電位まで下がるが、ＰＭＯＳトランジ
スタ４３１のゲート電位は、それよりもＰＭＯＳトラン
ジスタ４０５のスレッショルド電圧Ｖｔｐ４程度高い電
位までしか下がらない。このため、ノードＮ４１が接地
電位ＶＳＳ近傍の電位にディスチャージされると、まず
最初にＰＭＯＳトランジスタ４１３がオンになって図４
の回路の出力ノードを“Ｈ”に駆動し、その後、ＰＭＯ
Ｓトランジスタ４３１がオンになり、出力ノードを
“Ｈ”に駆動する。つまり、図４の回路のようにＰＭＯ
Ｓトランジスタ４１３を備えることにより、出力信号Ｖ
４が“Ｈ”に変化する際の動作が速くなり、評価期間が
開始されてから出力信号が変化するまでの遅延時間を削
減することができる。

【０１１５】また、図４の回路によると、図１の回路と
同様に、ＰＭＯＳトランジスタ４３１のサブスレッショ
ルド電流を小さくすることができる。更に、ＰＭＯＳト
ランジスタ４１３，４３１が並列に接続されているの
で、これらのトランジスタの駆動能力の和を、ＰＭＯＳ
トランジスタ４１３を備えない場合の駆動トランジスタ
（図１のＰＭＯＳトランジスタ１３１等）と同程度にす
ることができる。例えば、ＰＭＯＳトランジスタ４１
３，４３１の大きさを、いずれも図１のＰＭＯＳトラン
ジスタ１３１の１／２にすることができる。したがっ
て、出力ノードを“Ｈ”に駆動する駆動トランジスタで
あるＰＭＯＳトランジスタ４１３，４３１に流れるリー
ク電流の和を、従来よりも少なくすることができる。

【０１１６】（第５の実施形態）図５は、本発明の第５
の実施形態に係る半導体集積回路の回路図である。図５
の半導体集積回路は、図３の半導体集積回路において、
ＰＭＯＳトランジスタ５１３と、ＮＭＯＳトランジスタ
５１４とを更に備え、ＰＭＯＳトランジスタ３１５を備
えないようにしたものである。図５において、ＰＭＯＳ
トランジスタ５０１，５０２，５０５，５０７，５３１
は、それぞれ図３のＰＭＯＳトランジスタ３０１，３０
２，３０５，３０７，３３１と同様のものである。入力
回路５２０、インバータ５４０、及びＮＭＯＳトランジ
スタ５０６，５０８，５３２は、それぞれ図３の入力回
路３２０、インバータ３４０、及びＮＭＯＳトランジス
タ３０６，３０８，３３２と同様のものである。また、
第１、第２及び第３のノードＮ５１，Ｎ５２，及びＮ５
３は、それぞれ図３のノードＮ３１，Ｎ３２，及びＮ３
３に対応している。ＰＭＯＳトランジスタ５０５及びＮ
ＭＯＳトランジスタ５０６は、抵抗素子として動作す
る。

【０１１７】また、ＰＭＯＳトランジスタ５０７のゲー
トには、クロック信号ＣＬＫではなく、インバータ５４
０の出力信号が与えられている。ＰＭＯＳトランジスタ
５１３の動作等は、図４のＰＭＯＳトランジスタ４１３
と同様であるので、その説明を省略する。

【０１１８】ＮＭＯＳトランジスタ５１４のソースには
接地電位ＶＳＳが与えられ、ドレインは図５の回路の出
力ノードであるＰＭＯＳトランジスタ５３１のドレイン
に接続され、ゲートはノードＮ５１に接続されている。
ＮＭＯＳトランジスタ５１４は、ノードＮ５１が電源電
位ＶＤＤ近傍の電位（すなわち、“Ｈ”）であるとき
に、図５の回路の出力信号Ｖ５を“Ｌ”に駆動する。

【０１１９】次に、プリチャージ期間における図５の半
導体集積回路の動作を説明する。この場合には、図３の
場合と同様に、ノードＮ５１は、電源電位ＶＤＤ近傍の
電位に、ノードＮ５３は、ノードＮ５１よりもＮＭＯＳ
トランジスタ５０６のスレッショルド電圧Ｖｔｎ５程度
低い電位にプリチャージされる。

【０１２０】ノードＮ５３がＮＭＯＳトランジスタ５０
６によってプリチャージされるのには時間を要する。ま
た、ＮＭＯＳトランジスタ５１４のゲート電位は電源電
位ＶＤＤ近傍の電位まで上がるが、ＮＭＯＳトランジス
タ５３２のゲート電位は、それよりもＮＭＯＳトランジ
スタ５０６のスレッショルド電圧Ｖｔｎ５程度低い電位
までしか上がらない。このため、ノードＮ５１が電源電
位ＶＤＤ近傍の電位にプリチャージされると、まず最初
にＮＭＯＳトランジスタ５１４がオンになって図５の回
路の出力ノードを“Ｌ”に駆動し、その後、ＮＭＯＳト
ランジスタ５３２がオンになり、出力ノードを“Ｌ”に
駆動する。つまり、図５の回路のようにＮＭＯＳトラン
ジスタ５１４を備えることにより、出力信号Ｖ５が
“Ｌ”に変化する際の動作が速くなる。

【０１２１】（第６の実施形態）図６は、本発明の第６
の実施形態に係る半導体集積回路の回路図である。図６
の半導体集積回路は、図１の半導体集積回路において、
入力回路と直列に接続されたＮＭＯＳトランジスタ６１
７を更に備えたものである。図６において、ＰＭＯＳト
ランジスタ６０１，６０２，６０５，６０７，６１５，
６３１は、それぞれ図１のＰＭＯＳトランジスタ１０
１，１０２，１０５，１０７，１１５，１３１と同様の
ものである。入力回路６２０及びＮＭＯＳトランジスタ
６３２は、それぞれ図１の入力回路１２０及びＮＭＯＳ
トランジスタ１３２と同様のものである。また、第１及
び第２のノードＮ６１，Ｎ６２は、それぞれ図１のノー
ドＮ１１，Ｎ１２に対応している。ＰＭＯＳトランジス
タ６０５は、抵抗素子として動作する。

【０１２２】ＮＭＯＳトランジスタ６１７のドレインに
は、ＮＭＯＳトランジスタ６２１，６２２のソースが接
続されている。ＮＭＯＳトランジスタ６１７のソースに
は接地電位ＶＳＳが与えられ、ゲートにはクロック信号
ＣＬＫが入力されている。ＮＭＯＳトランジスタ６１７
は、クロック信号ＣＬＫが“Ｈ”である期間、すなわ
ち、評価期間においてのみ、ソース−ドレイン間が導通
する。

【０１２３】図１〜図５の半導体集積回路においては、
入力信号ＶＩ１，ＶＩ２は、クロック信号ＣＬＫが
“Ｈ”のときにのみアクティブになり、クロック信号Ｃ
ＬＫが“Ｌ”のときは“Ｌ”に固定されるという条件を
満たす信号である必要があった。ところが、図６の半導
体集積回路によると、ＮＭＯＳトランジスタ６１７を備
えているので、ノードＮ６１は、クロック信号ＣＬＫが
“Ｈ”である期間においてのみ、ディスチャージされ得
る。したがって、入力信号ＶＩ１，ＶＩ２は、クロック
信号ＣＬＫが“Ｌ”のときは“Ｌ”に固定されるという
条件を満たす信号である必要がなくなり、入力信号ＶＩ
１，ＶＩ２に対する条件を減らすことができる。

【０１２４】（第７の実施形態）図７は、本発明の第７
の実施形態に係る半導体集積回路の回路図である。図７
の半導体集積回路は、図１の半導体集積回路において、
インバータ７４０を更に備え、出力回路１３０を備えな
いようにした回路を２つ（これらの回路をそれぞれ第１
及び第２のダイナミック回路と称する）と、出力回路７
３０とを備えたものである。

【０１２５】図７において、ＰＭＯＳトランジスタ７０
１，７０２，７０５，７０７，７１５は、それぞれ図１
のＰＭＯＳトランジスタ１０１，１０２，１０５，１０
７，１１５と同様のものである。入力回路７２０は、図
１の入力回路１２０と同様のものである。第１及び第２
のノードＮ７１，Ｎ７２は、それぞれ図１のノードＮ１
１，Ｎ１２に対応している。

【０１２６】また、ＰＭＯＳトランジスタ７５１，７５
２，７５５，７５７，７６５、入力回路７７０、及びイ
ンバータ７９０は、それぞれＰＭＯＳトランジスタ７０
１，７０２，７０５，７０７，７１５、入力回路７２
０、及びインバータ７４０と同様のものである。第３及
び第４のノードＮ７６，Ｎ７７は、それぞれ図１のノー
ドＮ１１，Ｎ１２に対応している。ＰＭＯＳトランジス
タ７０５，７５５は、抵抗素子として動作する。

【０１２７】インバータ７４０，７９０の入力には、そ
れぞれノードＮ７１，Ｎ７６が接続されている。図１の
回路とは異なり、ＰＭＯＳトランジスタ７０２，７１５
のゲートには、インバータ７４０の出力信号が入力され
ている。ＰＭＯＳトランジスタ７５２，７６５のゲート
には、インバータ７９０の出力信号が入力されている。

【０１２８】ノードＮ７１が“Ｈ”であるときに、イン
バータ７４０の出力信号は“Ｌ”になるので、ＰＭＯＳ
トランジスタ７０２はオンになる。つまりこのとき、Ｐ
ＭＯＳトランジスタ７０２は、ノードＮ７１の論理レベ
ル“Ｈ”を維持するように動作する。同様に、ノードＮ
７６が“Ｈ”であるときに、ＰＭＯＳトランジスタ７５
２は、ノードＮ７６の論理レベルを維持するように動作
する。

【０１２９】入力回路７２０は、ＮＭＯＳトランジスタ
７２１，７２２を備え、入力回路７７０は、ＮＭＯＳト
ランジスタ７７１，７７２を備えている。ＮＭＯＳトラ
ンジスタ７２１，７２２のゲートには、それぞれ入力信
号ＶＩ１，ＶＩ２が入力されている。ＮＭＯＳトランジ
スタ７７１，７７２のゲートには、それぞれ入力信号Ｖ
Ｉ３，ＶＩ４が入力されている。

【０１３０】出力回路７３０は、ＰＭＯＳトランジスタ
７３１，７８１と、ＮＭＯＳトランジスタ７３２，７８
２とを備えている。第１のダイナミック回路の出力であ
るノードＮ７１，Ｎ７２は、それぞれＮＭＯＳトランジ
スタ７３２、ＰＭＯＳトランジスタ７３１のゲートに接
続されている。第２のダイナミック回路の出力であるノ
ードＮ７６，Ｎ７７は、それぞれＮＭＯＳトランジスタ
７８２、ＰＭＯＳトランジスタ７８１のゲートに接続さ
れている。ＰＭＯＳトランジスタ７８１のソースは電源
に、ドレインはＰＭＯＳトランジスタ７３１のソースに
接続されている。ＰＭＯＳトランジスタ７３１のドレイ
ンは、ＮＭＯＳトランジスタ７３２，７８２のドレイン
に接続されている。ＮＭＯＳトランジスタ７３２，７８
２のソースは接地されている。ＰＭＯＳトランジスタ７
３１のドレインは、図７の半導体集積回路の出力ノード
となっている。このように、ＰＭＯＳトランジスタ７３
１，７８１と、ＮＭＯＳトランジスタ７３２，７８２と
は、１つの論理回路を構成している。

【０１３１】ノードＮ７１とＮ７２との論理レベルは等
しく、ノードＮ７６とＮ７７との論理レベルは等しいの
で、出力回路７３０は、第１のダイナミック回路の出力
と第２のダイナミック回路の出力との間のＮＯＲ演算の
結果を求めて出力していると言える。第１のダイナミッ
ク回路は、入力信号ＶＩ１とＶＩ２との間のＮＯＲ演算
の結果を出力し、第２のダイナミック回路は、入力信号
ＶＩ３とＶＩ４との間のＮＯＲ演算の結果を出力する。
すなわち、入力信号ＶＩ１，ＶＩ２，ＶＩ３，ＶＩ４の
論理値をそれぞれＡ，Ｂ，Ｃ，Ｄで表すと、図７の半導
体集積回路は、（Ａ ＮＯＲ Ｂ）ＮＯＲ（Ｃ ＮＯＲ
Ｄ）＝（Ａ ＯＲ Ｂ）ＡＮＤ（ＣＯＲ Ｄ）を求め
て出力する。

【０１３２】第１及び第２のダイナミック回路の動作
は、図１の半導体集積回路の場合と同様である。すなわ
ち、ノードＮ７１が“Ｈ”であるときに、ＰＭＯＳトラ
ンジスタ７３１のゲートの電位をノードＮ７１よりも高
くすることができる。また、ノードＮ７６が“Ｈ”であ
るときに、ＰＭＯＳトランジスタ７８１のゲートの電位
をノードＮ７６よりも高くすることができる。このた
め、出力信号Ｖ７を“Ｌ”とするべきときに、出力信号
Ｖ７を、ＰＭＯＳトランジスタ７０５又は７５５を備え
ない場合よりも接地電位ＶＳＳに近づけることができ
る。

【０１３３】このように、図７の回路によると、出力信
号Ｖ７が“Ｌ”となる場合に、オフになるＰＭＯＳトラ
ンジスタ７３１，７８１のサブスレッショルド電流を削
減することができるので、出力信号に重畳するＤＣノイ
ズ、すなわち、所定の論理レベルに対する出力信号のシ
フトを小さくすることができる。したがって、図７のよ
うに複雑な出力回路を有する半導体集積回路において
も、出力回路におけるリーク電流が少なく、ＤＣノイズ
に強い半導体集積回路を提供することができる。

【０１３４】なお、出力回路７３０がＮＯＲ回路である
場合について説明したが、出力回路は、ＮＡＮＤ回路等
の他の論理回路や、複数の論理回路を組み合わせた回路
であってもよい。

【０１３５】（第８の実施形態）図８は、本発明の第８
の実施形態に係る半導体集積回路の回路図である。図８
の半導体集積回路は、図３の半導体集積回路において、
ＰＭＯＳトランジスタ３０１，３０２，３１５と、入力
回路３２０とを備えないようにした回路に相当する。こ
の回路は、クロック信号を用いないスタティック回路で
あって、入力信号ＶＩの論理レベルを反転して出力する
インバータとして動作する。

【０１３６】より具体的には、図８の半導体集積回路
は、ＰＭＯＳトランジスタ８０５，８０７と、ＮＭＯＳ
トランジスタ８０６，８０８と、出力回路８３０と、イ
ンバータ８４０とを備えている。出力回路８３０は、Ｐ
ＭＯＳトランジスタ８３１と、ＮＭＯＳトランジスタ８
３２とを備え、インバータ８４０は、ＰＭＯＳトランジ
スタ８４１と、ＮＭＯＳトランジスタ８４２とを備えて
いる。

【０１３７】図８におけるＰＭＯＳトランジスタ８０
５，８０７，８３１，８４１は、それぞれ図３における
ＰＭＯＳトランジスタ３０５，３０７，３３１，３４１
と同様のものである。ＮＭＯＳトランジスタ８０６，８
０８，８３２，８４２は、それぞれＮＭＯＳトランジス
タ３０６，３０８，３３２，３４２と同様のものであ
る。図８においては、ＰＭＯＳトランジスタ８０５のゲ
ート及びドレイン等は、入力信号ＶＩが直接入力される
入力ノードとなっている。第１及び第２のノードＮ８
２，Ｎ８３は、それぞれ図３におけるノードＮ３２，Ｎ
３３に対応している。ＰＭＯＳトランジスタ８０５及び
ＮＭＯＳトランジスタ８０６は、抵抗素子として動作す
る。ＰＭＯＳトランジスタ８０７及びＮＭＯＳトランジ
スタ８０８は、それぞれ第１及び第２のトランジスタと
して動作する。ＰＭＯＳトランジスタ８３１及びＮＭＯ
Ｓトランジスタ８３２は、それぞれ第１及び第２の駆動
トランジスタとして動作する。

【０１３８】次に、図８の半導体集積回路の動作につい
て説明する。入力信号ＶＩが“Ｌ”である場合には、入
力ノードの電位は接地電位ＶＳＳの近傍の電位になって
いる。ＰＭＯＳトランジスタ８０５がオンになり、ノー
ドＮ８２の電荷が入力ノードに流れ出すので、ノードＮ
８２の電位は、入力ノードの電位よりもＰＭＯＳトラン
ジスタ８０５のスレッショルド電圧Ｖｔｐ８程度高い電
位となる。一方、ＮＭＯＳトランジスタ８０６はオフと
なる。また、インバータ８４０の出力ノードは“Ｈ”と
なるので、ＰＭＯＳトランジスタ８０７はオフ、ＮＭＯ
Ｓトランジスタ８０８はオンとなる。このため、ノード
Ｎ８３はＮＭＯＳトランジスタ８０８によってディスチ
ャージされて、接地電位ＶＳＳ近傍の電位となる。

【０１３９】ノードＮ８２，Ｎ８３の論理レベルはいず
れも“Ｌ”であるので、ＰＭＯＳトランジスタ８３１は
オン、ＮＭＯＳトランジスタ８３２はオフとなり、出力
信号Ｖ８は“Ｈ”となる。ＰＭＯＳトランジスタ８３１
のゲートの電位は、入力ノードの電位よりもＰＭＯＳト
ランジスタ８０５のスレッショルド電圧Ｖｔｐ８程度高
いので、ゲート電位が接地電位ＶＳＳ近傍の電位のとき
よりも、ＰＭＯＳトランジスタ８３１の駆動能力は小さ
くなる。

【０１４０】ここで、入力ノードが、ＮＭＯＳトランジ
スタ回路（図示せず）を介して接地され、ＰＭＯＳトラ
ンジスタ回路（図示せず）を介して電源に接続されてい
るとする。入力信号ＶＩが“Ｌ”であるときには、この
ＮＭＯＳトランジスタ回路はオンとなっており、このＰ
ＭＯＳトランジスタ回路はオフとなっている。図８の回
路の入力ノードと接地線との間におけるこのＮＭＯＳト
ランジスタ回路の抵抗値をｒｎ８、入力ノードと電源と
の間におけるこのＰＭＯＳトランジスタ回路の抵抗値を
Ｒｐ８とし、接地電位ＶＳＳ＝０とすると、入力ノード
の電位ＶＩＮＬ＝ＶＤＤ＊ｒｎ８／（Ｒｐ８＋ｒｎ８）
となる。

【０１４１】このとき、入力ノードからＮＭＯＳトラン
ジスタ８０６，８０８を経由して接地線に電流が流れ
る。ＮＭＯＳトランジスタ８０６のオフ時のソース−ド
レイン間の抵抗値Ｒ８０６、ＮＭＯＳトランジスタ８０
８のオン時のソース−ドレイン間の抵抗値ｒ８０８を用
いて、ノードＮ８３の電位は、ＶＩＮＬ＊（ｒ８０８／
（Ｒ８０６＋ｒ８０８））と表される。この電位は、入
力ノードの電位ＶＩＮＬよりも、ＶＩＮＬ＊（Ｒ８０６
／（Ｒ８０６＋ｒ８０８））だけ低い。

【０１４２】抵抗値Ｒ８０６は、抵抗値ｒ８０８よりも
大きな抵抗値にすることができるので、ＮＭＯＳトラン
ジスタ８３２のゲートを直接入力ノードに接続する場合
よりも、このトランジスタのゲートの電位を接地電位Ｖ
ＳＳに近い電位にすることができる。このため、ＮＭＯ
Ｓトランジスタ８３２のサブスレッショルド電流を削減
することができる。すると、ＮＭＯＳトランジスタ８３
２のソース−ドレイン間の抵抗が大きくなるので、出力
信号Ｖ８の電位をより電源電位ＶＤＤに近い電位にする
ことができる。すなわち、ＤＣノイズの少ない出力を実
現することができる。

【０１４３】次に、入力信号ＶＩが“Ｈ”である場合の
動作について説明する。入力ノードの電位は電源電位Ｖ
ＤＤの近傍の電位になっている。ＮＭＯＳトランジスタ
８０６がオンになり、入力ノードからノードＮ８３に電
荷が流入するので、ノードＮ８３の電位は、入力ノード
の電位よりもＮＭＯＳトランジスタ８０６のスレッショ
ルド電圧Ｖｔｎ８程度低い電位となる。一方、ＰＭＯＳ
トランジスタ８０５はオフとなる。また、インバータ８
４０の出力ノードは“Ｌ”となるので、ＰＭＯＳトラン
ジスタ８０７はオン、ＮＭＯＳトランジスタ８０８はオ
フとなる。このため、ノードＮ８２はＰＭＯＳトランジ
スタ８０７によってチャージされて、電源電位ＶＤＤ近
傍の電位となる。

【０１４４】ノードＮ８２，Ｎ８３の論理レベルはいず
れも“Ｈ”であるので、ＰＭＯＳトランジスタ８３１は
オフ、ＮＭＯＳトランジスタ８３２はオンとなり、出力
信号Ｖ８は“Ｌ”となる。ＮＭＯＳトランジスタ８３２
のゲートの電位は、入力ノードの電位よりもＮＭＯＳト
ランジスタ８０６のスレッショルド電圧Ｖｔｎ８程度低
いので、ゲート電位が電源電位ＶＤＤ近傍の電位のとき
よりも、駆動能力が小さくなる。

【０１４５】入力信号ＶＩが“Ｌ”である場合と同様
に、入力ノードが、ＮＭＯＳトランジスタ回路を介して
接地され、ＰＭＯＳトランジスタ回路を介して電源に接
続されているとする。入力信号ＶＩが“Ｈ”であるとき
には、このＮＭＯＳトランジスタ回路はオフとなってお
り、このＰＭＯＳトランジスタ回路はオンとなってい
る。図８の回路の入力ノードと接地線との間におけるこ
のＮＭＯＳトランジスタ回路の抵抗値をＲｎ８、入力ノ
ードと電源との間におけるこのＰＭＯＳトランジスタ回
路の抵抗値をｒｐ８とし、接地電位ＶＳＳ＝０とする
と、入力ノードの電位ＶＩＮＨ＝ＶＤＤ＊Ｒｎ８／（ｒ
ｐ８＋Ｒｎ８）となる。

【０１４６】このとき、電源からＰＭＯＳトランジスタ
８０７，８０５を経由して入力ノードに電流が流れる。
ＰＭＯＳトランジスタ８０５のオフ時のソース−ドレイ
ン間の抵抗値Ｒ８０５、ＰＭＯＳトランジスタ８０７の
オン時のソース−ドレイン間の抵抗値ｒ８０７を用いる
と、ノードＮ８２の電位は、入力ノードの電位ＶＩＮＨ
よりも、（ＶＤＤ−ＶＩＮＨ）＊（Ｒ８０５／（Ｒ８０
５＋ｒ８０７））だけ高い。

【０１４７】抵抗値Ｒ８０５は、抵抗値ｒ８０７よりも
大きな抵抗値にすることができるので、ＰＭＯＳトラン
ジスタ８３１のゲートを直接入力ノードに接続する場合
よりも、このトランジスタのゲートの電位を電源電位Ｖ
ＤＤに近い電位にすることができる。このため、ＰＭＯ
Ｓトランジスタ８３１のサブスレッショルド電流を削減
することができる。すると、ＰＭＯＳトランジスタ８３
１のソース−ドレイン間の抵抗が大きくなるので、出力
信号Ｖ８の電位をより接地電位ＶＳＳに近い電位にする
ことができる。すなわち、ＤＣノイズの少ない出力を実
現することができる。

【０１４８】また、入力信号ＶＩが“Ｈ”であるとき
に、ＤＣノイズが重畳して入力信号ＶＩの電位が下がっ
ても、ノードＮ８２の電位を入力ノードの電位よりも高
くすることができるので、ＰＭＯＳトランジスタ８３１
はオフの状態を保つことができる。また、入力信号ＶＩ
が“Ｌ”であるときに、ＤＣノイズが重畳して入力信号
ＶＩの電位が上がっても、ノードＮ８３の電位を入力ノ
ードの電位よりも低くすることができるので、ＮＭＯＳ
トランジスタ８３２はオフの状態を保つことができる。

【０１４９】このように、図８の回路によると、出力信
号Ｖ８が“Ｌ”となる場合にオフになるＰＭＯＳトラン
ジスタ８３１、及び出力信号Ｖ８が“Ｈ”となる場合に
オフになるＮＭＯＳトランジスタ８３２のサブスレッシ
ョルド電流を削減することができるので、出力信号に重
畳するＤＣノイズ、すなわち、所定の論理レベルに対す
る出力信号のシフトを小さくすることができる。また、
入力される信号にＤＣノイズが含まれている場合におい
ても、ＤＣノイズの少ない信号を出力することができ
る。したがって、従来のダイナミック回路よりも出力回
路におけるリーク電流が少なく、ＤＣノイズに強い半導
体集積回路を提供することができる。

【０１５０】なお、図８において、ＮＭＯＳトランジス
タ８０６及び８０８を備えず、ＮＭＯＳトランジスタ８
３２のゲートが入力ノードに接続されるようにしてもよ
い。この場合は、ＰＭＯＳ８３１のサブスレッショルド
電流を削減することができる。

【０１５１】また、図８において、ＰＭＯＳトランジス
タ８０５及び８０７を備えず、ＰＭＯＳトランジスタ８
３１のゲートが入力ノードに接続されるようにしてもよ
い。この場合は、ＮＭＯＳ８３２のサブスレッショルド
電流を削減することができる。

【０１５２】また、抵抗素子として、ゲート及びドレイ
ンを入力ノードに接続し、ソースをノードＮ８２に接続
したＰＭＯＳトランジスタ８０５を用いた場合について
説明した。同様に、入力ノードの電位が電源電位ＶＤＤ
近傍の電位、すなわち、“Ｈ”である時に高抵抗状態と
なり、このノードの電位が接地電位ＶＳＳ近傍の電位、
すなわち、“Ｌ”である時に低抵抗状態になるような素
子を、ＰＭＯＳトランジスタ８０５に代えて用いてもよ
い。

【０１５３】また、抵抗素子として、ゲート及びドレイ
ンを入力ノードに接続し、ソースをノードＮ８３に接続
したＮＭＯＳトランジスタ８０６を用いた場合について
説明した。同様に、入力ノードの電位が電源電位ＶＤＤ
近傍の電位、すなわち、“Ｈ”である時に低抵抗状態と
なり、このノードの電位が接地電位ＶＳＳ近傍の電位、
すなわち、“Ｌ”である時に高抵抗状態になるような素
子を、ＮＭＯＳトランジスタ８０６に代えて用いてもよ
い。

【０１５４】（第９の実施形態）図８の半導体集積回路
は、出力を“Ｈ”にする際には、ノードＮ８２をディス
チャージするが、ＰＭＯＳ８０５を経由してディスチャ
ージするので、従来の回路に比べて遅延時間が大きくな
ってしまう。また、ＰＭＯＳトランジスタ８３１のゲー
トの電位が接地電位ＶＳＳよりもＰＭＯＳトランジスタ
８０５のスレッショルド電圧Ｖｔｐ８程度高い電位まで
しか下がらないので、ゲートの電位が接地電位ＶＳＳ近
傍の電位まで下がる場合に比べて、ＰＭＯＳトランジス
タ８３１の駆動能力が小さくなってしまう。

【０１５５】同様に、図８の半導体集積回路は、出力を
“Ｌ”にする際には、ノードＮ８３をチャージするが、
ＮＭＯＳ８０６を経由してチャージするので、従来の回
路に比べて遅延時間が大きくなってしまう。また、ＮＭ
ＯＳトランジスタ８３２のゲートの電位が接地電位ＶＳ
ＳよりもＮＭＯＳトランジスタ８０６のスレッショルド
電圧Ｖｔｎ８程度低い電位までしか上がらないので、ゲ
ートの電位が電源電位ＶＤＤ近傍の電位まで上がる場合
に比べて、ＮＭＯＳトランジスタ８３２の駆動能力が小
さくなってしまう。

【０１５６】本実施形態では、このような点を改善した
半導体集積回路について説明する。図９は、本発明の第
９の実施形態に係る半導体集積回路の回路図である。図
９の半導体集積回路は、図８の半導体集積回路におい
て、ＰＭＯＳトランジスタ９１３と、ＮＭＯＳトランジ
スタ９１４とを更に備えたものである。

【０１５７】図９において、ＰＭＯＳトランジスタ９０
５，９０７，９３１は、それぞれ図８のＰＭＯＳトラン
ジスタ８０５，８０７，８３１と同様のものである。Ｎ
ＭＯＳトランジスタ９０６，９０８，９３２及びインバ
ータ９４０は、それぞれ図８のＮＭＯＳトランジスタ８
０６，８０８，８３２及びインバータ８４０と同様のも
のである。また、第１及び第２のノードＮ９２，Ｎ９３
は、それぞれ図８のノードＮ８２，Ｎ８３に対応してい
る。ＰＭＯＳトランジスタ９０５及びＮＭＯＳトランジ
スタ９０６は、抵抗素子として動作する。

【０１５８】ＰＭＯＳトランジスタ９１３のソースには
電源電位ＶＤＤが与えられ、ドレインは図９の回路の出
力ノードであるＰＭＯＳトランジスタ９３１のドレイン
に接続され、ゲートは入力ノードに接続されている。Ｐ
ＭＯＳトランジスタ９１３は、入力ノードが接地電位Ｖ
ＳＳ近傍の電位（すなわち、“Ｌ”）であるときに、図
９の回路の出力信号Ｖ９を“Ｈ”に駆動する。

【０１５９】ＮＭＯＳトランジスタ９１４のソースには
接地電位ＶＳＳが与えられ、ドレインは図９の回路の出
力ノードであるＰＭＯＳトランジスタ９３１のドレイン
に接続され、ゲートは入力ノードに接続されている。Ｎ
ＭＯＳトランジスタ９１４は、入力ノードが電源電位Ｖ
ＤＤ近傍の電位（すなわち、“Ｈ”）であるときに、図
９の回路の出力信号Ｖ９を“Ｌ”に駆動する。

【０１６０】次に、図９の半導体集積回路の動作を説明
する。入力信号ＶＩが“Ｌ”である場合には、入力ノー
ドの電位は接地電位ＶＳＳの近傍の電位になっている。
図８の場合と同様に、ノードＮ９２は、入力ノードより
もＰＭＯＳトランジスタ９０５のスレッショルド電圧Ｖ
ｔｐ９程度高い電位にディスチャージされる。

【０１６１】ノードＮ９２がＰＭＯＳトランジスタ９０
５によってディスチャージされるのには時間を要する。
また、ＰＭＯＳトランジスタ９１３のゲート電位は接地
電位ＶＳＳ近傍の電位まで下がるが、ＰＭＯＳトランジ
スタ９３１のゲート電位は、それよりもＰＭＯＳトラン
ジスタ９０５のスレッショルド電圧Ｖｔｐ９程度高い電
位までしか下がらない。このため、入力ノードが接地電
位ＶＳＳ近傍の電位にディスチャージされると、まず最
初にＰＭＯＳトランジスタ９１３がオンになって図９の
回路の出力ノードを“Ｈ”に駆動し、その後、ＰＭＯＳ
トランジスタ９３１がオンになり、出力ノードを“Ｈ”
に駆動する。つまり、図９の回路のようにＰＭＯＳトラ
ンジスタ９１３を備えることにより、出力信号Ｖ９が
“Ｈ”に変化する際の動作が速くなり、評価期間が開始
されてから出力信号が変化するまでの遅延時間を削減す
ることができる。

【０１６２】入力信号ＶＩが“Ｈ”である場合には、入
力ノードの電位は電源電位ＶＤＤの近傍の電位になって
いる。ノードＮ９３は、入力ノードよりもＮＭＯＳトラ
ンジスタ９０６のスレッショルド電圧Ｖｔｎ９程度低い
電位にチャージされる。

【０１６３】ノードＮ９３がＮＭＯＳトランジスタ９０
６によってチャージされるのには時間を要する。また、
ＮＭＯＳトランジスタ９１４のゲート電位は電源電位Ｖ
ＤＤ近傍の電位まで上がるが、ＮＭＯＳトランジスタ９
３２のゲート電位は、それよりもＮＭＯＳトランジスタ
９０６のスレッショルド電圧Ｖｔｎ９程度低い電位まで
しか上がらない。このため、入力ノードが電源電位ＶＤ
Ｄ近傍の電位にチャージされると、まず最初にＮＭＯＳ
トランジスタ９１４がオンになって図９の回路の出力ノ
ードを“Ｌ”に駆動し、その後、ＮＭＯＳトランジスタ
９３２がオンになり、出力ノードを“Ｌ”に駆動する。
つまり、図９の回路のようにＮＭＯＳトランジスタ９１
４を備えることにより、出力信号Ｖ９が“Ｌ”に変化す
る際の動作が速くなり、評価期間が開始されてから出力
信号が変化するまでの遅延時間を削減することができ
る。

【０１６４】なお、インバータ９４０を備えず、ＰＭＯ
Ｓトランジスタ９０７及びＮＭＯＳトランジスタ９０８
のゲートに出力信号Ｖ９を与えるようにしてもよい。

【０１６５】（第１０の実施形態）図１０は、本発明の
第１０の実施形態に係る半導体集積回路の回路図であ
る。図１０の半導体集積回路は、図８の半導体集積回路
において、出力回路８３０を備えないようにした回路を
２つ（これらの回路をそれぞれ第１及び第２のスタティ
ック回路と称する）と、出力回路１０３０とを備えたも
のである。

【０１６６】図１０において、ＰＭＯＳトランジスタ１
００５，１００７，１０３１は、それぞれ図８のＰＭＯ
Ｓトランジスタ８０５，８０７，８３１と同様のもので
ある。ＮＭＯＳトランジスタ１００６，１００８，１０
３２は、それぞれ図８のＮＭＯＳトランジスタ８０６，
８０８，８３２と同様のものである。また、第１及び第
２のノードＮ１０２，Ｎ１０３は、それぞれ図８のノー
ドＮ８２，Ｎ８３に対応している。第３及び第４のノー
ドＮ１０７，Ｎ１０８は、それぞれ図８のノードＮ８
２，Ｎ８３に対応している。

【０１６７】ＰＭＯＳトランジスタ１０５５，１０５
７，１０８１、及びインバータ７９０は、それぞれＰＭ
ＯＳトランジスタ８０５，８０７，８３１、及びインバ
ータ８４０と同様のものである。ＮＭＯＳトランジスタ
１０５６，１０５８，１０８２は、それぞれ図８のＮＭ
ＯＳトランジスタ８０６，８０８，８３２と同様のもの
である。ＰＭＯＳトランジスタ１００５，１００６，１
０５５，１０５６は、抵抗素子として動作する。

【０１６８】出力回路１０３０は、ＰＭＯＳトランジス
タ１０３１，１０８１と、ＮＭＯＳトランジスタ１０３
２，１０８２とを備えている。第１のスタティック回路
の出力であるノードＮ１０２，Ｎ１０３は、それぞれＰ
ＭＯＳトランジスタ１０３１、ＮＭＯＳトランジスタ１
０３２のゲートに接続されている。第２のスタティック
回路の出力であるノードＮ１０７，Ｎ１０８は、それぞ
れＰＭＯＳトランジスタ１０８１、ＮＭＯＳトランジス
タ１０８２のゲートに接続されている。ＰＭＯＳトラン
ジスタ１０３１，１０８１のソースは電源に、ドレイン
はＮＭＯＳトランジスタ１０３２のドレインに接続され
ている。ＮＭＯＳトランジスタ１０３２のソースは、Ｎ
ＭＯＳトランジスタ１０８２のドレインに接続されてい
る。ＮＭＯＳトランジスタ１０８２のソースは接地され
ている。ＰＭＯＳトランジスタ１０３１，１０８１のド
レインは、図１０の半導体集積回路の出力ノードとなっ
ている。このように、ＰＭＯＳトランジスタ１０３１，
１０８１と、ＮＭＯＳトランジスタ１０３２，１０８２
とは、１つの論理回路を構成している。

【０１６９】第１及び第２のスタティック回路には、そ
れぞれ入力信号ＶＩ１，ＶＩ２が入力されている。ノー
ドＮ１０２とＮ１０３との論理レベルは等しく、ノード
Ｎ１０７とＮ１０８との論理レベルは等しいので、出力
回路１０３０は、第１のスタティック回路の出力と第２
のスタティック回路の出力との間のＮＡＮＤ演算の結果
を求めて出力していると言える。第１及び第２のスタテ
ィック回路は、いずれも入力された信号と同じ論理レベ
ルの信号を出力するので、図１０の半導体集積回路は、
入力信号ＶＩ１，ＶＩ２間のＮＡＮＤ演算の結果を出力
する。

【０１７０】第１及び第２のスタティック回路の動作
は、図８の半導体集積回路の場合と同様である。すなわ
ち、入力信号ＶＩ１が“Ｈ”であるときに、ＰＭＯＳト
ランジスタ１０３１のゲートの電位を、入力信号ＶＩ１
の電位よりも高く、電源電位ＶＤＤに近い電位にするこ
とができる。また、入力信号ＶＩ２が“Ｈ”であるとき
に、ＰＭＯＳトランジスタ１０８１のゲートの電位を入
力信号ＶＩ２の電位よりも高くすることができる。この
ため、出力信号Ｖ１０を“Ｌ”とするべきときに、出力
信号Ｖ１０を、ＰＭＯＳトランジスタ１００５又は１０
５５を備えない場合よりも接地電位ＶＳＳに近づけるこ
とができる。

【０１７１】同様に、入力信号ＶＩ１が“Ｌ”であると
きに、ＮＭＯＳトランジスタ１０３２のゲートの電位
を、入力信号ＶＩ１の電位よりも低く、接地電位ＶＤＤ
に近い電位にすることができる。また、入力信号ＶＩ２
が“Ｌ”であるときに、ＮＭＯＳトランジスタ１０８２
のゲートの電位を入力信号ＶＩ２の電位よりも低くする
ことができる。このため、出力信号Ｖ１０を“Ｈ”とす
るべきときに、出力信号Ｖ１０を、ＰＭＯＳトランジス
タ１００５又は１０５５を備えない場合よりも電源電位
ＶＤＤに近づけることができる。

【０１７２】このように、図１０の回路によると、出力
信号Ｖ１０が“Ｌ”となる場合に、オフになるＰＭＯＳ
トランジスタ１０３１，１０８１のサブスレッショルド
電流を削減することができるので、出力信号に重畳する
ＤＣノイズ、すなわち、所定の論理レベルに対する出力
信号のシフトを小さくすることができる。したがって、
図１０のように複雑な出力回路を有する半導体集積回路
においても、出力回路におけるリーク電流が少なく、Ｄ
Ｃノイズに強い半導体集積回路を提供することができ
る。

【０１７３】なお、出力回路１０３０がＮＡＮＤ回路で
ある場合について説明したが、出力回路は、ＮＯＲ回路
等の他の論理回路や、複数の論理回路を組み合わせた回
路であってもよい。

【０１７４】また、以上の実施形態において、全てのト
ランジスタの導電型及び信号の論理を逆にしてもよい。
すなわち、図１〜図１０において、全てのＰＭＯＳトラ
ンジスタをＮＭＯＳトランジスタに、全てのＮＭＯＳト
ランジスタをＰＭＯＳトランジスタに変更し、電源電位
ＶＤＤと接地電位ＶＳＳとを入れ換え、全ての信号の論
理を逆転した構成にしてもよい。このときには、低論理
レベルが第１の論理レベル、高論理レベルが第２の論理
レベルであるとする。

【０１７５】また、ＭＯＳトランジスタに代えて、これ
以外のトランジスタ等のデバイスを用いてもよい。

【０１７６】また、第１の抵抗素子としてＰＭＯＳトラ
ンジスタ、第２の抵抗素子としてＮＭＯＳトランジスタ
を用いる場合について説明したが、これには限らない。
すなわち、２つの端子間の電位差が大きいときには端子
間が低抵抗になり、小さいときには端子間が高抵抗にな
るような素子であれば、これらの抵抗素子として用いて
もよい。

【０１７７】また、第１〜第７の実施形態において、入
力回路が並列に接続された２つのＮＭＯＳトランジスタ
を備え、２つの入力信号ＶＩ１，ＶＩ２の論理和に従っ
て第１のノードの電位が変化する場合について説明した
が、入力回路の構成はこれ以外の論理演算を実現するも
のであってもよい。すなわち、入力信号の数が２より多
くてもよいし、複数の入力信号の論理積や、異なる論理
積の間の論理和等に従って第１のノードの電位が変化す
るようにしてもよい。

【０１７８】

【発明の効果】以上のように、本発明によると、入力さ
れる信号にＤＣノイズが含まれている場合においても、
ＤＣノイズの少ない信号を出力する半導体集積回路を得
ることができる。したがって、回路を複数直列に接続し
ても、ＤＣノイズが増幅されて大きくなることがなく、
回路が誤動作しないようにすることができる。

【０１７９】また、ダイナミック回路において、入力さ
れるクロック信号が停止しているときにも出力回路のリ
ーク電流を減らすことができるので、待機時における回
路全体の消費電力を抑えることもできる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体集積回路
の回路図である。

【図２】本発明の第２の実施形態に係る半導体集積回路
の回路図である。

【図３】本発明の第３の実施形態に係る半導体集積回路
の回路図である。

【図４】本発明の第４の実施形態に係る半導体集積回路
の回路図である。

【図５】本発明の第５の実施形態に係る半導体集積回路
の回路図である。

【図６】本発明の第６の実施形態に係る半導体集積回路
の回路図である。

【図７】本発明の第７の実施形態に係る半導体集積回路
の回路図である。

【図８】本発明の第８の実施形態に係る半導体集積回路
の回路図である。

【図９】本発明の第９の実施形態に係る半導体集積回路
の回路図である。

【図１０】本発明の第１０の実施形態に係る半導体集積
回路の回路図である。

【図１１】従来のダイナミック型の半導体集積回路の例
を示す回路図である。

【図１２】従来のスタティック型の半導体集積回路の例
を示す回路図である。

【符号の説明】

１０１，２０１，３０１，４０１，５０１，６０１，７
０１，７５１ ＰＭＯＳトランジスタ（第１のトランジ
スタ） １０２，２０２，３０２，４０２，５０２，６０２，７
０２，７５２ ＰＭＯＳトランジスタ（第３のトランジ
スタ） １０５，２０５，３０５，４０５，５０５，６０５，７
０５，７５５，８０５，９０５，１００５，１０５５
ＰＭＯＳトランジスタ（第１の抵抗素子） ３０６，５０６，８０６，９０６，１００６，１０５６
ＮＭＯＳトランジスタ（第２の抵抗素子） １０７，２０７，３０７，４０７，５０７，６０７，７
０７，７５７ ＰＭＯＳトランジスタ（第２のトランジ
スタ） １１５，３１５，４１５，６１５，７１５，７６５ Ｐ
ＭＯＳトランジスタ（第３のトランジスタ） １２０，２２０，３２０，４２０，５２０，６２０，７
２０，７７０ 入力回路１３１，２３１，３３１，４３
１，５３１，６３１，７３１，７８１，８３１，９３
１，１０３１，１０８１ ＰＭＯＳトランジスタ（第１
の駆動トランジスタ） １３２，２３２，３３２，４３２，５３２，６３２，７
３２，７８２，８３２，９３２，１０３２，１０８２
ＮＭＯＳトランジスタ（第２の駆動トランジスタ） ２４０，３４０，５４０，７４０，７９０，８４０，９
４０，１０４０，１０９０ インバータ ３０８，５０８ ＮＭＯＳトランジスタ（第３のトラン
ジスタ） ４１３，５１３，９１３ ＰＭＯＳトランジスタ（第３
の駆動トランジスタ） ５１４，９１４ ＮＭＯＳトランジスタ（第３の駆動ト
ランジスタ） ６１７ ＮＭＯＳトランジスタ（第３のトランジスタ） ８０７，９０７，１００７，１０５７ ＰＭＯＳトラン
ジスタ（第１のトランジスタ） ８０８，９０８，１００８，１０５８ ＮＭＯＳトラン
ジスタ（第２のトランジスタ）

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J056 AA03 BB17 BB24 BB33 BB49 CC00 CC19 DD13 DD28 EE07 EE11 FF01 FF09 GG14

Claims (23)

【特許請求の範囲】
1. 【請求項１】 クロック信号に応じて第１のノードを第
   １の論理レベルにする第１のトランジスタと、 入力信号に応じて前記第１のノードを前記第１の論理レ
   ベルとは異なる第２の論理レベルにする入力回路と、 前記第１のノードが前記第１の論理レベルとなるときに
   第２のノードを前記第１の論理レベルになるようにする
   第２のトランジスタと、 前記第１のノードと前記第２のノードとの間に接続さ
   れ、前記第１のノードが前記第１の論理レベルであると
   きに抵抗値が大きくなり、前記第２の論理レベルである
   ときに抵抗値が小さくなる第１の抵抗素子と、 前記第２のノードを入力とし、出力ノードを前記第１の
   論理レベルにするか否かを制御する第１の駆動トランジ
   スタと、 前記第１のノードと同一の論理レベルの信号を入力と
   し、前記出力ノードを前記第２の論理レベルにするか否
   かを制御する第２の駆動トランジスタとを備えた半導体
   集積回路。
2. 【請求項２】 請求項１に記載の半導体集積回路におい
   て、 前記第２のトランジスタは、 前記クロック信号に応じて前記第２のノードを前記第１
   の論理レベルにすることを特徴とする半導体集積回路。
3. 【請求項３】 請求項１に記載の半導体集積回路におい
   て、 前記第１のノードの論理レベルを反転して出力するイン
   バータを更に備え、 前記第２のトランジスタは、 前記インバータの出力信号を入力とし、前記第１のノー
   ドが前記第１の論理レベルであるときに前記第２のノー
   ドを前記第１の論理レベルにすることを特徴とする半導
   体集積回路。
4. 【請求項４】 請求項１に記載の半導体集積回路におい
   て、 前記出力ノードを入力とし、前記出力ノードが前記第２
   の論理レベルであるときに前記第２のノードを前記第１
   の論理レベルにする第３のトランジスタを更に備えたこ
   とを特徴とする半導体集積回路。
5. 【請求項５】 請求項１に記載の半導体集積回路におい
   て、 前記出力ノードを入力とし、前記出力ノードが前記第２
   の論理レベルであるときに前記第１のノードを前記第１
   の論理レベルにする第３のトランジスタを更に備えたこ
   とを特徴とする半導体集積回路。
6. 【請求項６】 請求項１に記載の半導体集積回路におい
   て、 前記第１のノードの論理レベルを反転して出力するイン
   バータと、 前記インバータの出力信号を入力とし、前記第１のノー
   ドが前記第１の論理レベルであるときにその論理レベル
   を維持するように動作する第３のトランジスタとを更に
   備えたことを特徴とする半導体集積回路。
7. 【請求項７】 請求項１に記載の半導体集積回路におい
   て、 前記第１のノードを入力とし、出力ノードを前記第１の
   論理レベルにするか否かを制御する第３の駆動トランジ
   スタを更に備えることを特徴とする半導体集積回路。
8. 【請求項８】 請求項１に記載の半導体集積回路におい
   て、 前記第１の抵抗素子は、ゲートとドレインとの間が接続
   されたトランジスタであることを特徴とする半導体集積
   回路。
9. 【請求項９】 請求項１に記載の半導体集積回路におい
   て、 前記第１のノードの論理レベルを反転して出力するイン
   バータと、 前記インバータの出力信号を入力とし、前記第１のノー
   ドが前記第２の論理レベルであるときに第３のノードを
   前記第２の論理レベルになるようにする第３のトランジ
   スタと、 前記第１のノードと前記第３のノードとの間に接続さ
   れ、前記第１のノードが前記第１の論理レベルであると
   きに抵抗値が小さくなり、前記第２の論理レベルである
   ときに抵抗値が大きくなる第２の抵抗素子とを更に備
   え、 前記第２の駆動トランジスタは、前記第３のノードを入
   力とすることを特徴とする半導体集積回路。
10. 【請求項１０】 請求項９に記載の半導体集積回路にお
    いて、 前記第１のノードを入力とし、出力ノードを前記第２の
    論理レベルにするか否かを制御する第３の駆動トランジ
    スタを更に備えることを特徴とする半導体集積回路。
11. 【請求項１１】 請求項９に記載の半導体集積回路にお
    いて、前記第２の抵抗素子は、ゲートとドレインとの間
    が接続されたトランジスタであることを特徴とする半導
    体集積回路。
12. 【請求項１２】 請求項１に記載の半導体集積回路にお
    いて、 前記クロック信号を入力とし、前記入力回路と直列に接
    続され、前記クロック信号が前記第１の論理レベルであ
    るときに導通する第３のトランジスタを更に備えること
    を特徴とする半導体集積回路。
13. 【請求項１３】 請求項１に記載の半導体集積回路を複
    数備え、 前記複数の半導体集積回路の前記第１及び第２の駆動ト
    ランジスタは、１つの論理回路を構成していることを特
    徴とする半導体集積回路。
14. 【請求項１４】 入力ノードが第１の論理レベルである
    ときに第１のノードを前記第１の論理レベルになるよう
    にする第１のトランジスタと、 前記入力ノードと前記第１のノードとの間に接続され、
    前記入力ノードが前記第１の論理レベルであるときに抵
    抗値が大きくなり、前記第１の論理レベルとは異なる第
    ２の論理レベルであるときに抵抗値が小さくなる第１の
    抵抗素子と、 前記第１のノードを入力とし、出力ノードを前記第１の
    論理レベルにするか否かを制御する第１の駆動トランジ
    スタと、 前記入力ノードと同一の論理レベルの信号を入力とし、
    前記出力ノードを前記第２の論理レベルにするか否かを
    制御する第２の駆動トランジスタとを備えた半導体集積
    回路。
15. 【請求項１５】 請求項１４に記載の半導体集積回路に
    おいて、 前記入力ノードの論理レベルを反転して出力するインバ
    ータを更に備え、 前記第１のトランジスタは、 前記インバータの出力信号を入力とし、前記入力ノード
    が前記第１の論理レベルであるときに前記第１のノード
    を前記第１の論理レベルにすることを特徴とする半導体
    集積回路。
16. 【請求項１６】 請求項１４に記載の半導体集積回路に
    おいて、 前記入力ノードを入力とし、前記出力ノードを前記第１
    の論理レベルにするか否かを制御する第３の駆動トラン
    ジスタを更に備えることを特徴とする半導体集積回路。
17. 【請求項１７】 請求項１４に記載の半導体集積回路に
    おいて、 前記第１の抵抗素子は、ゲートとドレインとの間が接続
    されたトランジスタであることを特徴とする半導体集積
    回路。
18. 【請求項１８】 請求項１４に記載の半導体集積回路に
    おいて、 前記入力ノードの論理レベルを反転して出力するインバ
    ータと、 前記インバータの出力信号を入力とし、前記入力ノード
    が前記第２の論理レベルであるときに第２のノードを前
    記第２の論理レベルになるようにする第２のトランジス
    タと、 前記入力ノードと前記第２のノードとの間に接続され、
    前記入力ノードが前記第１の論理レベルであるときに抵
    抗値が小さくなり、前記第２の論理レベルであるときに
    抵抗値が大きくなる第２の抵抗素子とを更に備え、 前記第２の駆動トランジスタは、前記第２のノードを入
    力とすることを特徴とする半導体集積回路。
19. 【請求項１９】 請求項１８に記載の半導体集積回路に
    おいて、 前記入力ノードを入力とし、前記出力ノードを前記第２
    の論理レベルにするか否かを制御する第３の駆動トラン
    ジスタを更に備えることを特徴とする半導体集積回路。
20. 【請求項２０】 請求項１８に記載の半導体集積回路に
    おいて、 前記第２の抵抗素子は、ゲートとドレインとの間が接続
    されたトランジスタであることを特徴とする半導体集積
    回路。
21. 【請求項２１】 請求項１４に記載の半導体集積回路を
    複数備え、 前記複数の半導体集積回路の前記第１及び第２の駆動ト
    ランジスタは、１つの論理回路を構成していることを特
    徴とする半導体集積回路。
22. 【請求項２２】 請求項１〜２１のいずれかに記載の半
    導体集積回路において、 前記第１の電位は高論理レベルであり、前記第２の電位
    は低論理レベルであることを特徴とする半導体集積回
    路。
23. 【請求項２３】 請求項１〜２１のいずれかに記載の半
    導体集積回路において、 前記第１の電位は低論理レベルであり、前記第２の電位
    は高論理レベルであることを特徴とする半導体集積回
    路。