JP2000207887A - ラッチ型センス増幅器 - Google Patents

ラッチ型センス増幅器

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JP2000207887A
JP2000207887A JP11249244A JP24924499A JP2000207887A JP 2000207887 A JP2000207887 A JP 2000207887A JP 11249244 A JP11249244 A JP 11249244A JP 24924499 A JP24924499 A JP 24924499A JP 2000207887 A JP2000207887 A JP 2000207887A
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transistor
terminals
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input
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Seiko Hayakawa
川 誠 幸 早
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    • H03K3/356104—Bistable circuits using complementary field-effect transistors
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    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors

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Abstract

(57)【要約】 （修正有） 【課題】低レベルの差動入力信号を増幅するラッチ型セ
ンス増幅器。 【解決手段】増幅器は第１導電型の対のMOSFETスイッチ
を含み、第１のソース／ドレイン端子は入力信号ライン
の一つに接続され、ラッチ（増幅器）は第１導電型の第
２の対のMOSFETを含み、第１のソース／ドレイン端子
は、第１の対の各MOSFETの第２のソース／ドレインに接
続される。第２の対の各MOSFETの第２のソース／ドレイ
ン端子は第２導電型の第３の対のMOSFETの第１のソース
／ドレイン端子に接続され、第２導電型の第３の対の各
MOSFETの第２のソース／ドレイン端子は第１の電源に接
続される。第１の対のMOSFETのゲート端子は互いに接続
され制御信号を受信する。第３の対の各MOSFETのゲート
端子は交差結合され第２の対のMOSFETの第２のソース／
ドレイン端子に接続される。２つの出力のおのおのが第
３の対の各MOSFETの第２のソース／ドレイン端子の所に
定義される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はラッチ型センス増幅
器、より詳細には、低レベルの差動小振幅入力信号を検
出できるラッチ型高速センス増幅器に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】図１
に示す従来の技術による第１のセンス増幅器は、高レベ
ル、つまり、電源電圧近傍の入力対信号を受信する。こ
の増幅器の出力信号は、高入力信号レベルにまでプリチ
ャージされる。各入力信号ラインは、p-チャネルMOSFET
（PMOS）のソース／ドレインに接続される。重大な制約
は、この増幅器は、低レベルの微小な差動信号を増幅す
ることができず、従って、低レベルの微小な差動増幅を
必要とする用途には用いることができないことである。
さらに、この従来の技術によるセンス増幅器は同一のラ
ッチへの複数の入力を共有することはできない。
【０００３】図２に示す従来の技術による第２のセンス
増幅器は、低レベル、つまり、接地レベル近傍の入力対
信号を受信し、出力信号は入力信号レベルまでプリチャ
ージされる。この増幅器の一つの問題は、この増幅器が
低速であり、図１のセンス増幅器と比べても遅いことで
ある。この従来の技術による第２のセンス増幅器が低速
である理由は、この増幅器の出力対の各出力が、PMOSト
ランジスタのソース／ドレイン端子に接続されるためで
ある。PMOSトランジスタはn-チャネルMOSFET（NMOS）よ
りも小さな駆動能力を持つためにこのような大きな速度
の差が生じる。この従来の技術による第２のセンス増幅
器は、さらに、第１のセンス増幅器と、上述のPMOSトラ
ンジスタの一方のソース／ドレイン端子がNMOSトランジ
スタのソース／ドレイン端子に接続され、他方のソース
／ドレイン端子がこの増幅器の入力対の一つの入力に接
続される点が異なる。
【０００４】この従来の技術による第２のセンス増幅器
が低速であるもう一つの理由は、増幅器の検出遅延が２
つのインバータのために増加することである。これら２
つのインバータは高いプリチャージされた出力信号を得
るために追加され、おのおのが出力と２つのNMOSトラン
ジスタの一方との間に接続される。そして、これらトラ
ンジスタのソース／ドレインは入力に接続される。この
従来の技術による第２の増幅器のさらにもう一つの問題
はこれが同一のラッチへの複数の共有の入力を受信でき
ないことである。
【０００５】図３は、Hirakiらに付与された合衆国特許
第5,534,800号に開示される従来の技術による第３のセ
ンス増幅器を示す。Hirakiの増幅器は、図１に示す従来
の技術による第１の増幅器と類似する機能を持ち、この
増幅器は、低レベルの信号ではなく、高レベルの微小な
差動入力信号を検出および増幅する機能を持つ。Hiraki
のセンス増幅器は、第１の対のPMOSトランジスタを持つ
が、これらの第１のソース端子は入力に接続される。こ
れら対のPMOSトランジスタは、プリチャージの際はター
ンオフされ、このため、プリチャージの際はセンス増幅
器のラッチ内にデータは流れこまない。このセンス増幅
器はさらに第２の対のPMOSトランジスタを持つが、これ
らはセンス増幅器がイネーブル（活性化）されたとき、
ターンオフする。この増幅器は、さらに、２つのNMOSト
ランジスタを持つが、おのおの前記第１の対のPMOSの片
方のドレイン端子に接続される。これらの端子は、セン
ス増幅器がイネーブル（活性化）され、前記第２の対の
PMOSがターンオフした後に、プルダウンされ、ある遅延
時間の後に電源電圧からPMOSの閾値電圧を引いた電圧に
低下する。この後に、このラッチの前記第１の対の各PM
OSトランジスタがオンすることによってデータが初めて
受信される。このために、Hirakiのセンス増幅器の動作
の際には、望ましくない時間遅延が発生する。
【０００６】図４は、従来の技術による第４のセンス増
幅器を示す。このセンス増幅器は、上述の他の従来の技
術によるセンス増幅器とは、各入力がNMOSトランジスタ
のソース／ドレイン端子ではなく、ゲート端子に接続さ
れる点が異なる。この従来の技術による第４のセンス増
幅器は、高レベルの差動小振幅入力対を増幅するために
用いることはできるが、ただし、この増幅器は、低レベ
ルの入力対に対しては使用できない。これは、各NMOSの
ゲートに低レベルの入力が加えられた場合、NMOSは高レ
ベルの入力がこれに加えられた場合のようにオンとはな
らずオフ状態にとどまるためである。
【０００７】そこで、本発明は、従来実現されていなか
った、低レベルの差動小振幅入力信号を高速で増幅する
ことができるセンス増幅器を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明にかかるセンス増
幅器は、第１の態様では、差動入力信号対を形成する第
１および第２の入力信号をそれぞれ受信する第１の入力
信号ラインおよび第２の入力ラインと、第１と第３の隔
置された端子およびこれら第１と第３の端子間の電流の
流れを制御する第２の端子を含む第１導電型の第１のト
ランジスタであって、その第１の端子が前記第１の入力
信号を受信するために前記第１の入力信号ラインに電気
的に接続された第１のトランジスタと、第１と第３の隔
置された端子およびこれら第１と第３の端子間の電流の
流れを制御する第２の端子を含む第１導電型の第１のト
ランジスタであって、その第１の端子が前記第２の入力
信号を受信するために電気的に前記第２の入力信号ライ
ンに接続された第２のトランジスタと、前記第１と第２
のトランジスタの各第３の端子を選択的に第１の電圧源
に接続するための第１のスイッチング回路と、前記第１
と第２のトランジスタの各第３の端子を選択的に前記第
１の電圧源に接続するための第２のスイッチング回路と
を備え、前記第２のトランジスタの第３の端子を前記第
１のトランジスタの第２の端子に接続することにより第
１の出力が形成され、前記第１のトランジスタの第３の
端子を前記第２のトランジスタの第２の端子に接続する
ことにより第２の出力が形成され、前記第１と第２の出
力が出力信号とその反転信号を供給し、前記入力信号対
が差動閾値に達したとき、前記第１の出力が高レベルか
ら低レベルにスイッチし、前記第２の出力は前記高レベ
ルにとどまることを特徴とする。
【０００９】第２の態様では、前記第１のスイッチング
回路は、第１と第３の隔置された端子およびこれら第１
と第３の端子間の電流の流れを制御する第２の端子を含
む第２導電型の第３のトランジスタであって、その第１
の端子が前記第１のトランジスタの第３の端子に接続さ
れ、その第３の端子が前記第１の電圧源に接続され、そ
の第２の端子が制御信号を受信する第３のトランジスタ
と、第１と第３の隔置された端子およびこれら第１と第
３の端子間の電流の流れを制御する第２の端子を含む第
２導電型の第４のトランジスタであって、その第１の端
子が前記第２のトランジスタの第３の端子に接続され、
その第３の端子が前記第１の電圧源に接続され、その第
２の端子が前記制御信号を受信する第４のトランジスタ
とを備え、前記第２のスイッチング回路は、第１と第３
の隔置された端子およびこれら第１と第３の端子間の電
流の流れを制御する第２の端子を含む第２導電型の第５
のトランジスタであって、その第１の端子が前記第１の
トランジスタの第３の端子に接続され、その第３の端子
が前記第１の電圧源に接続され、その第２の端子が前記
第２のトランジスタの第３の端子に接続された第５のト
ランジスタと、第１と第３の隔置された端子およびこれ
ら第１と第３の端子間の電流の流れを制御する第２の端
子を含む第２導電型の第６のトランジスタであって、そ
の第１の端子が前記第２のトランジスタの第３の端子に
接続され、その第３の端子が前記第１の電圧源に接続さ
れ、その第２の端子が前記第１のトランジスタの前記第
３の端子に接続された第６のトランジスタとを備えたこ
とを特徴とする。
【００１０】第３の態様では、第１の態様において、前
記第１のトランジスタの第１の端子を前記第１の入力信
号ラインに接続し、前記第２のトランジスタの第１の端
子を前記第２の入力ラインに接続する第３のスイッチン
グ回路をさらに備えたことを特徴とする。
【００１１】第４の態様では、第３の態様において、前
記第３のスイッチング回路は、第１と第３の隔置された
端子およびこれら第１と第３の端子間の電流の流れを制
御する第２の端子を含む第１導電型の第３のトランジス
タであって、その第１の端子が前記第１の入力信号ライ
ンに接続され、その第３の端子が前記第１のトランジス
タの第１の端子に接続され、その第２の端子が制御信号
を受信する第３のトランジスタと、第１と第３の隔置さ
れた端子およびこれら第１と第３の端子間の電流の流れ
を制御する第２の端子を含む第１導電型の第４のトラン
ジスタであって、その第１の端子が前記第２の入力信号
ラインに接続され、その第３の端子が前記第２のトラン
ジスタの第１の端子に接続され、その第２の端子に接続
された第４のトランジスタと、を備えたことを特徴とす
る。
【００１２】第５の態様では、第４の態様において、前
記増幅器は、第１と第３の隔置された端子およびこれら
第１と第３の端子間の電流の流れを制御する第２の端子
を含む第１導電型の第５のトランジスタであって、その
第１の端子が第２の電圧源に接続され、その第３の端子
が前記第１のトランジスタの第３の端子に接続され、そ
の第２の端子が前記第３と第４のトランジスタの第２の
端子に接続された第５のトランジスタと、第１と第３の
隔置された端子およびこれら第１と第３の端子間の電流
の流れを制御する第２の端子を含む第１導電型の第６の
トランジスタであって、その第１の端子が前記第２の電
圧源に接続され、その第３の端子が前記第２のトランジ
スタの第１の端子に接続され、その第２の端子が前記第
５のトランジスタの第２の端子に接続された第６のトラ
ンジスタとをさらに備えたことを特徴とする。
【００１３】第６の態様では、第４の態様において、前
記増幅器は、第１と第３の隔置された端子およびこれら
第１と第３の端子間の電流の流れを制御する第２の端子
を含む第１導電型の第５のトランジスタであって、その
第３の端子が前記第１のトランジスタの前記第１の端子
に接続され、その第２の端子が前記第２のトランジスタ
の前記第１の端子に接続された第５のトランジスタと、
第１と第３の隔置された端子およびこれら第１と第３の
端子間の電流の流れを制御する第２の端子を含む第１導
電型の第６のトランジスタであって、その第３の端子が
前記第２のトランジスタの第１の端子に接続され、その
第２の端子が前記第１のトランジスタの第１の端子に接
続された第６のトランジスタと、第１と第３の隔置され
た端子およびこれら第１と第３の端子間の電流の流れを
制御する第２の端子を含む第１導電型の第７のトランジ
スタであって、その第１の端子が第２の電圧源に接続さ
れ、その第３の端子が前記第５のトランジスタの第１の
端子と前記第６のトランジスタの第１の端子の両方に接
続され、その第２の端子が前記第３と第４のトランジス
タの第２の端子に接続された第７のトランジスタとをさ
らに備えたことを特徴とする。
【００１４】第７の態様では、第４の態様において、前
記増幅器は、第１と第３の隔置された端子、および前記
第１と第３の端子間の電流の流れを制御する第２の端子
を含む第１導電型の第５のトランジスタであって、この
第５のトランジスタの前記第３の端子が前記第３のトラ
ンジスタの前記第１の端子に接続され、この第５のトラ
ンジスタの前記第２の端子が前記第４のトランジスタの
前記第１の端子に接続された第５のトランジスタと、第
１と第３の隔置された端子およびこれら第１と第３の端
子間の電流の流れを制御する第２の端子を含む第１導電
型の第６のトランジスタであって、その第３の端子が前
記第４のトランジスタの第１の端子に接続され、その第
２の端子が前記第３のトランジスタの第１の端子に接続
された第６のトランジスタと、第１と第３の隔置された
端子およびこれら第１と第３の端子間の電流の流れを制
御する第２の端子を含む第１導電型の第７のトランジス
タであって、その第１の端子が第２の電圧源に接続さ
れ、その第３の端子が前記第５のトランジスタの第１の
端子と前記第６のトランジスタの第１の端子の両方に接
続され、その第２の端子が前記第３と第４のトランジス
タの第２の端子に接続された第７のトランジスタとをさ
らに備えたことを特徴とする。
【００１５】第８の態様では、第１の態様において、前
記増幅器は、第３の入力信号ラインおよび第４の入力信
号ラインをさらに備え、これらがそれぞれ第３および第
４の入力信号を受信し、これら第３と第４の入力信号が
もう一つの差動入力対を形成し、前記第１のトランジス
タの第１の端子が前記第３の入力信号を受信するように
前記第３の入力信号ラインに電気的に結合され、前記第
２のトランジスタの第１の端子が前記第４の入力信号を
受信するように前記第４の入力信号ラインに電気的に結
合されたことを特徴とする。
【００１６】第９の態様では、第８の態様において、第
１と第３の隔置された端子およびこれら第１と第３の端
子間の電流の流れを制御する第２の端子を含む第１導電
型の第３のトランジスタであって、その第１の端子が前
記第３の入力信号ラインに接続され、その第３の端子が
前記第１のトランジスタの第１の端子に接続され、その
第２の端子が第１の制御信号を受信する第３のトランジ
スタと、第１と第３の隔置された端子およびこれら第１
と第３の端子間の電流の流れを制御する第２の端子を含
む第１導電型の第４のトランジスタであって、その第１
の端子が記第４の入力信号ラインに接続され、その第３
の端子が前記第２のトランジスタの第１の端子に接続さ
れ、その第２の端子が前記第３のトランジスタの第２の
端子に接続された第４のトランジスタとをさらに備えた
ことを特徴とする。
【００１７】第１０の態様では、第９の態様において、
前記増幅器は、第１と第３の隔置された端子およびこれ
ら第１と第３の端子間の電流の流れを制御する第２の端
子を含む第１導電型の第５のトランジスタであって、そ
の第１の端子が前記第１の入力信号ラインに接続され、
その第３の端子が前記第１のトランジスタの第１の端子
に接続され、その第２の端子が第２の制御信号を受信す
る第５のトランジスタと、第１と第３の隔置された端子
およびこれら第１と第３の端子間の電流の流れを制御す
る第２の端子を含む第１導電型の第６のトランジスタで
あって、その第１の端子が前記第２の入力信号ラインに
接続され、その第３の端子が前記第２のトランジスタの
第１の端子に接続され、その第２の端子が前記第５のト
ランジスタの第２の端子に接続された第６のトランジス
タとをさらに備えたことを特徴とする。
【００１８】第１１の態様では、第１０の態様におい
て、第１と第３の隔置された端子およびこれら第１と第
３の端子間の電流の流れを制御する第２の端子を含む第
１導電型の第７のトランジスタであって、その第１の端
子が第２の電圧源に接続され、その第３の端子が前記第
１のトランジスタの第１の端子に接続され、その第２の
端子が前記第３と第４のトランジスタの第２の端子に接
続された第７のトランジスタと、第１と第３の隔置され
た端子およびこれら第１と第３の端子間の電流の流れを
制御する第２の端子を含む第１導電型の第８のトランジ
スタであって、その第１の端子が前記第２の電圧に接続
され、その第３の端子が前記第２のトランジスタの第１
の端子に接続され、その第２の端子が前記第７のトラン
ジスタの第２の端子に接続された第８のトランジスタと
をさらに備えたことを特徴とする。
【００１９】第１２の態様では、第１０の態様におい
て、前記増幅器は、第１と第３の隔置された端子および
これら第１と第３の端子間の電流の流れを制御する第２
の端子を含む第１導電型の第７のトランジスタであっ
て、その第３の端子が前記第１のトランジスタの第１の
端子に接続され、その第２の端子が前記第２のトランジ
スタの第１の端に接続された第７のトランジスタと、第
１と第３の隔置された端子およびこれら第１と第３の端
子間の電流の流れを制御する第２の端子を含む第１導電
型の第８のトランジスタであって、その第３の端子が前
記第２のトランジスタの第１の端子に接続され、その第
２の端子が前記第１のトランジスタの第１の端に接続さ
れた第８のトランジスタと、第１と第３の隔置された端
子およびこれら第１と第３の端子間の電流の流れを制御
する第２の端子を含む第１導電型の第９のトランジスタ
であって、その第１の端子が第２の電圧源に接続され、
その第３の端子が前記第７と第８のトランジスタの第１
の端子に接続され、その第２の端子が前記第３と第４の
トランジスタの第２の端子に接続された第９のトランジ
スタとをさらに備えたことを特徴とする。
【００２０】第１３の態様では、第１０の態様におい
て、前記増幅器は、第１と第３の隔置された端子および
これら第１と第３の端子間の電流の流れを制御する第２
の端子を含む第１導電型の第７のトランジスタであっ
て、その第３の端子が前記第３のトランジスタの第１の
端子に接続され、その第２の端子が前記第４のトランジ
スタの前記第１の端に接続された第７のトランジスタ
と、第１と第３の隔置された端子およびこれら第１と第
３の端子間の電流の流れを制御する第２の端子を含む第
１導電型の第８のトランジスタであって、その第３の端
子が前記第４のトランジスタの第１の端子に接続され、
その第２の端子が前記第３のトランジスタの第１の端に
接続された第８のトランジスタと、第１と第３の隔置さ
れた端子およびこれら第１と第３の端子間の電流の流れ
を制御する第２の端子を含む第１導電型の第９のトラン
ジスタであって、その第１の端子が第２の電圧源に接続
され、その第３の端子が前記第７と第８のトランジスタ
の第１の端子に接続され、その第２の端子が前記第３と
第４のトランジスタの第２の端子に接続された第９のト
ランジスタとをさらに備えたことを特徴とする。
【００２１】第１４の態様にかかるセンス増幅器では、
差動入力信号対を形成する第１と第２の入力信号をそれ
ぞれ受信する第１の入力信号ラインと第２の入力ライン
と、第１と第３の隔置された端子およびこれら第１と第
３の端子間の電流の流れを制御する第２の端子を含む第
１導電型の第１のトランジスタであって、その第１の端
子が前記第１の入力信号を受信するために電気的に前記
第１の入力信号ラインに接続された第１のトランジスタ
と、第１と第３の隔置された端子およびこれら第１と第
３の端子間の電流の流れを制御する第２の端子を含む第
１導電型の第２のトランジスタであって、その第１の端
子が前記第２の入力信号を受信するために電気的に前記
第２の入力信号ラインに接続された第２のトランジスタ
と、第１と第３の隔置された端子およびこれら第１と第
３の端子間の電流の流れを制御する第２の端子を含む第
１導電型の第３のトランジスタであって、その第１の端
子が前記第１のトランジスタの第３の端子に接続され、
その第２の端子が第１の制御信号に接続された第３のト
ランジスタと、第１と第３の隔置された端子およびこれ
ら第１と第３の端子間の電流の流れを制御する第２の端
子を含み第１導電型の第４のトランジスタであって、そ
の第１の端子が前記第２のトランジスタの第３の端子に
接続され、その第２の端子が第２の制御信号に接続され
た第４のトランジスタと、前記第３と第４のトランジス
タの第３の端子を第１の電圧源に接続するための第１の
スイッチング回路と、前記第３と第４のトランジスタの
第３の端子を前記第１の電圧源に接続するための第２の
スイッチング回路とを備え、前記第４のトランジスタの
第３の端子が前記第１のトランジスタの第２の端子に電
気的に接続されて第１の出力を形成し、前記第３のトラ
ンジスタの第３の端子が前記第２のトランジスタの第２
の端子に電気的に接続されて第２の出力を形成し、前記
第１と第２の出力が出力信号とその反転信号を供給し、
前記入力信号対が差動閾値に達したとき、前記第１の出
力が高レベルから低レベルにスイッチし、前記第２の出
力は前記高レベルにとどまることを特徴。
【００２２】第１５の態様では、第１４の態様におい
て、前記第１のスイッチング回路は、第１と第３の隔置
された端子およびこれら第１と第３の端子間の電流の流
れを制御する第２の端子を含む第２導電型の第５のトラ
ンジスタであって、その第１の端子が前記第３のトラン
ジスタの第３の端子に接続され、その第３の端子が前記
第１の電圧源に接続され、その第２の端子が第２の制御
信号に接続された第５のトランジスタと、第１と第３の
隔置された端子およびこれら第１と第３の端子間の電流
の流れを制御する第２の端子を含む第２導電型の第６の
トランジスタであって、その第１の端子が前記第４のト
ランジスタの第３の端子に接続され、その第３の端子が
前記第１の電圧源に接続され、その第２の端子が前記第
２の制御信号に接続された第６のトランジスタとを備
え、前記第２のスイッチング回路は、第１と第３の隔置
された端子およびこれら第１と第３の端子間の電流の流
れを制御する第２の端子を含む第２導電型の第７のトラ
ンジスタであって、その第１の端子が前記第３のトラン
ジスタの第３の端子に接続され、その第３の端子が前記
第１の電圧源に接続され、その第２の端子が前記第４の
トランジスタの前記第３の端子に接続された第７のトラ
ンジスタと、第１と第３の隔置された端子およびこれら
第１と第３の端子間の電流の流れを制御する第２の端子
を含む第２導電型の第８のトランジスタであって、その
第１の端子が前記第４のトランジスタの前記第３の端子
に接続され、その第３の端子が前記第１の電圧源に接続
され、その第２の端子が前記第３のトランジスタの第３
の端子に接続された第８のトランジスタとを備えたこと
を特徴とする。
【００２３】第１６の態様では、第１４の態様におい
て、前記増幅器は、第１と第３の隔置された端子および
これら第１と第３の端子間の電流の流れを制御する第２
の端子を含む第１導電型の第５のトランジスタであっ
て、その第１の端子が第２の電圧源に接続され、その第
３の端子が前記第３のトランジスタの第１の端子に接続
され、その第２の端子が前記第４のトランジスタの第１
の端子に接続された第５のトランジスタと、第１と第３
の隔置された端子およびこれら第１と第３の端子間の電
流の流れを制御する第２の端子を含む第１導電型の第６
のトランジスタであって、その第１の端子が前記第２の
電圧源に接続され、その第３の端子が前記第４のトラン
ジスタの第１の端子に接続され、その第２の端子が前記
第３のトランジスタの第１の端子に接続された第６のト
ランジスタとをさらに備えたことを特徴とする。
【００２４】第１７の態様では、第１４の態様におい
て、前記増幅器は、第１と第３の隔置された端子および
これら第１と第３の端子間の電流の流れを制御する第２
の端子を含む第１導電型の第５のトランジスタであっ
て、その第３の端子が前記第３のトランジスタの前記第
１の端子に接続され、その第２の端子が前記第４のトラ
ンジスタの第１の端子に接続された第５のトランジスタ
と、第１と第３の隔置された端子およびこれら第１と第
３の端子間の電流の流れを制御する第２の端子を含む第
１導電型の第６のトランジスタであって、その第３の端
子が前記第４のトランジスタの第１の端子に接続され、
その第２の端子が前記第３のトランジスタの第１の端子
に接続された第６のトランジスタと、第１と第３の隔置
された端子およびこれら第１と第３の端子間の電流の流
れを制御する第２の端子を含む第１導電型の第７のトラ
ンジスタであって、その第３の端子が前記第５と第６の
トランジスタの第１の端子に接続され、その第１の端子
が第２の電圧源に接続され、その第２の端子が前記第３
と第４のトランジスタの第２の端子に接続された第７の
トランジスタとをさらに備えたことを特徴とする。
【００２５】
【発明の実施の形態】図５に示すように、本発明の第１
の実施の形態によるラッチ型センス増幅器２は、第１の
入力信号ライン４と第２の入力信号ライン６を含む。第
１の入力信号ライン４と第２の入力信号ライン６は、低
レベルの差動小振幅入力信号対を受信する。入力信号ラ
イン４、６のおのおのに異なる入力電位が加えられる。
図６から分かるように、この２つの異なる入力電位はお
のおの全時間を通じて電源電圧より低い。この２つの入
力電位の間の差も全時間を通じて電源電圧よりも低い。
この２つの入力電位およびこれらの間の電位差は、両方
とも、時間０の後、０から次第に増加する。
【００２６】再び図５に戻り、複数のMOSFETがこの好ま
しい実施の形態の回路に接続される。ただし、これらMO
SFETの少なくとも幾つかは、本発明の精神から逸脱する
ことなく、バイポーラ接合トランジスタ等の他のデバイ
スと置換することもできる。例えば、この回路のトラン
ジスタの機能がオン・オフにスイッチすることにある場
合は、これらの代わりに複数の従来のスイッチングデバ
イスを用いることもできる。
【００２７】この好ましい実施の形態の各MOSFETのチャ
ネルは、ｎ型かｐ型のいずれかから成る。この第１の好
ましい実施の形態の各MOSFETの導電型の属性を逆転した
場合、あるいはイネーブル信号の電圧の時間依存がこれ
とは異なる場合でも、この第１の実施の形態と同一では
ないが、類似する回路を実現することができ、これら幾
分異なる回路も本発明の範囲に入るものである。
【００２８】この好ましい実施の形態の各MOSFETの各チ
ャネルは、MOSFETの第１のソース／ドレイン端子を第２
のソース／ドレイン端子から分離する。各MOSFETのゲー
ト端子は、自身のソース／ドレイン端子間の電流の流れ
を制御する。
【００２９】増幅器２はさらに第１のｎ−チャネルMOSF
ET(NMOS)トランジスタＱ１と第２のNMOSトランジスタＱ
２を含む。第１のNMOSＱ１の第１のソース／ドレイン端
子は第１の入力４に接続され、第２のNMOSＱ２の第１の
ソース／ドレイン端子は第２の入力６に接続される。第
１のNMOSＱ１と第２のNMOSＱ２のゲート端子は、それぞ
れ、第１のイネーブル信号ライン８に接続され、制御信
号を受信する。図６に示すように、このイネーブル信号
は、時間０においては、接地電位にある。従って、時間
０においては、第１のNMOSＱ１と第２のNMOSＱ２はスイ
ッチオフされ、これらの端子間には対応する電位の電流
は流れない。
【００３０】再び５Ａに戻り、増幅器２はさらに第３の
NMOSトランジスタＱ３と第４のNMOSトランジスタＱ４を
含む。第３のNMOSＱ３の第１のソース／ドレイン端子は
第１のNMOSＱ１の第２のソース／ドレイン端子に接続さ
れ、第４のNMOSＱ４の第１のソース／ドレイン端子は第
２のNMOSＱ２の第２のソース／ドレイン端子に接続され
る。第１の出力１０が第３のNMOSＱ３の第２のソース／
ドレイン端子と第４のNMOSＱ４のゲート端子の両方に接
続され、第２の出力１２が第４のNMOSＱ４の第２のソー
ス／ドレイン端子と第３のNMOSＱ３のゲート端子の両方
に接続される。
【００３１】第１のPMOSトランジスタＱ５の第１のソー
ス／ドレイン端子は第１の出力１０に接続され、ゲート
端子は第２の出力１２に接続され、第２のソース／ドレ
イン端子は第１の電源１４に接続される。第２のPMOSト
ランジスタＱ６の第１のソース／ドレイン端子は第２の
出力１２に接続され、ゲート端子は第１の出力１０に接
続され、第２のソース／ドレイン端子は第２の電源１６
に接続される。一つの好ましい実施の形態においては、
これら第１の電源１４と第２の電源１６は同一とされ
る。第２のイネーブル信号ライン２２は、第１のイネー
ブル信号ライン８に供給されるのと同一の制御信号を受
信する。
【００３２】第３のPMOSトランジスタＱ７の第１のソー
ス／ドレイン端子は、第１のPMOSＱ５と同様に、第１の
出力１０に接続される。ただし、第３のPMOSＱ７のゲー
ト端子は第２のイネーブル信号ライン２２に接続され、
第２のソース／ドレイン端子は第３の電源１８に接続さ
れる。第４のPMOSトランジスタＱ８の第１のソース／ド
レイン端子は、第２のPMOSＱ６と同様に、第２の出力１
２に接続される。ただし、第４のPMOSＱ８のゲート端子
は第２のイネーブル信号ライン２２に接続され、第２の
ソース／ドレイン端子は第４の電源２０に接続される。
この好ましい実施の形態においては、第３の電源１８と
第４の電源２０は、第１の電源１４あるいは第２の電源
１６と同一とされる。
【００３３】制御信号は、時間０においては低値である
ために、第３のPMOSＱ７と第４のPMOSＱ８は、この時点
においてはオン状態にある。従って、第１の出力１０と
第２の出力１２は、両方とも、図６に示すように、電源
電圧にプリチャージされる。出力１０と出力１２が高値
となるために、第３のNMOSＱ３と第４のNMOSＱ４は、両
方とも、時間０において、オンとなる。従って、第１の
NMOSＱ１の第２のソース／ドレイン端子と第３のNMOSＱ
３の第１のソース／ドレイン端子の間に位置する第１の
ノードＮ１の所の電位は、電源電圧からNMOSの閾値電圧
VTHnを差し引いた値となる。同様に、第２のNMOSＱ２の
第２のソース／ドレイン端子と第４のNMOSＱ４の第１の
ソース／ドレイン端子の間に位置する第２のノードＮ２
の所の電位は、電源電圧から閾値電圧VTHnを差し引いた
値となる。第１のPMOSＱ５と第２のPMOSＱ６のゲート端
子は、両方とも、時間０においては、高値の出力電圧に
接続されるため、これらトランジスタは、この時点にお
いては、両方ともオフ状態にある。
【００３４】時間０の後に、第１の入力４と第２の入力
６の所の電位は、両方とも、次第に接地レベルから増加
するが、これら２つの入力の一方は、時間０後の全ての
時間において、他方よりも少し高い電位を持ち、第２の
入力６の電位と第１の入力４の電位の間の差は、時間０
の後に、次第に増加する。
【００３５】第１の入力４と第２の入力６の間の電圧の
差が十分に生じた後に、第１のイネーブル信号ライン８
と第２のイネーブル信号ライン２２の所の電位は、両方
とも、接地電位から電源電位にスイッチする。すると、
第３のPMOSＱ７と第４のPMOSＱ８は、両方とも、スイッ
チングオフされる。同時に、第１のNMOSＱ１と第２のNM
OSＱ２は、両方とも、スイッチオンされる。こうして、
第１の出力１０が第３の電源１８から切断され、第２の
出力１２が第４の電源２０から切断される。PMOSＱ７と
Ｑ８は、両方ともターンオフされ、出力１０と出力１２
は高値にとどまる。このために、NMOSＱ３とＱ４は、タ
ーンオンされた状態に保たれる。こうして、第１の出力
１０が第１の入力４に接続され、第２の出力１２が第２
の入力６に接続される。
【００３６】イネーブル信号ライン８、２２を低レベル
から高値にスイッチすると、第１のNMOSＱ１、第２のNM
OSＱ２、第３のPMOSＱ７および第４のPMOSＱ８のスイッ
チング動作により、第１の出力１０と第２の出力１２が
放電される。このため、第１のノードＮ１と第２のノー
ドＮ２の近傍に蓄電された電荷も、両方とも、放電され
る。ただし、入力ライン４の所の入力信号の電位の方が
入力ライン６の所の入力信号の電位より低いと想定した
場合、第１の出力１０は第２の出力１２より速く放電す
る。
【００３７】第１の出力１０の電位が一部はVTHpに基づ
いて決定される所定の電位以下に立ち下がると、第２の
PMOSＱ６がスイッチオンする。第２のPMOSＱ６がスイッ
チオンすると、第２の出力１２が第２の電源１６に接続
され、第２の出力１２は電源電位に戻る。
【００３８】第１の出力１０の電位は、下降を続け、概
ねこれが接続される第１の入力４の電位に達するまで立
ち下がる。この時点で、第１の出力１０と第２の出力１
２は、定常状態に達するが、この定常状態においては、
第１の出力１０と第２の出力１２の間の電位差は、第１
の入力４と第２の入力６の間の電位差より大きくなる。
さらに、第２の出力１２の電位は、第１の入力４、第２
の入力６、あるいは第１の出力１０のいずれよりも大き
くなる。
【００３９】図６に示す本発明の第２の実施の形態によ
るラッチ型センス増幅器２４は、第１の実施の形態の増
幅器２の全ての要素に加えて、第１のプルダウンNMOSト
ランジスタＱ９と第２のプルダウンNMOSトランジスタＱ
１０を含む。第１のプルダウンNMOSトランジスタＱ９の
第２のソース／ドレイン端子は第３のNMOSＱ３の第１の
ソース／ドレイン端子に接続され、第２のプルダウンNM
OSトランジスタＱ１０の第２のソース／ドレイン端子は
第４のNMOSＱ４の第１のソース／ドレイン端子に接続さ
れる。第１のプルダウンNMOSトランジスタＱ９と第２の
プルダウンNMOSトランジスタＱ１０のゲート端子は、お
のおの、第１のイネーブル信号ライン８に接続され、第
１のソース／ドレイン端子は、おのおの、接地される。
時間０においては、これら２つのプルダウンNMOSＱ９、
Ｑ１０は、イネーブルライン８に供給される制御信号が
低レベルであるためにオフ状態にある。制御信号が高値
の電位になると、これら２つのプルダウンNMOSＱ９、Ｑ
１０は、スイッチオンされ、おのおののサイド（側）を
プルダウンする（低電位に落とす）。こうして第１のプ
ルダウンNMOSＱ９と第２のNMOSトランジスタＱ１０がタ
ーンオンすると、より低い入力信号４が供給されるサイ
ド（側）がより速くプルダウンされ、入力信号対間の差
動を検出する速度が増加する。
【００４０】図７に示す本発明の第３の実施の形態によ
るラッチ型センス増幅器２６は、第２の実施の形態２４
の全ての要素に加えて、カップリングNMOSトランジスタ
Ｑ１１を含む。さらに、図６に示す第２の実施の形態２
４とは対照的に、第１のプルダウンNMOSトランジスタＱ
９の第１のソース／ドレイン端子も、第２のプルダウン
NMOSトランジスタＱ１０の第１のソース／ドレイン端子
も、第２の実施の形態の場合のようにアースには接続さ
れず、この第３の実施の形態では、これら第１のソース
／ドレイン端子は、カップリングNMOSＱ１１の第１のソ
ース／ドレイン端子に接続される。カップリングNMOSＱ
１１のゲート端子は第１のイネーブル信号ライン８に接
続され、第２のソース／ドレイン端子は接地される。加
えて、NMOSＱ９のゲートは、NMOSＱ１０の第２のソース
／ドレイン端子に接続され、NMOSＱ１０のゲートは、NM
OSＱ９の第２のソース／ドレイン端子に接続される。こ
うして、第１のプルダウンNMOSトランジスタＱ９、第２
のプルダウンNMOSトランジスタＱ１０およびカップリン
グNMOSトランジスタＱ１１を含むこのシステム（系）
は、ラッチに対するトランジスタ結合タプルダウン機構
を構成する。動作においては、制御信号が高値になると
カップリングトランジスタＱ１１がターンオンし、Ｑ９
とＱ１０の第１のソース／ドレイン端子を接地する。た
だし、トランジスタNMOSＱ９とNMOSＱ１０は交差結合さ
れているために、片方のサイドが他方のサイドより強く
ターンオンされ、このため一定の電位がＱ９とＱ１０の
ゲートに供給される第２の実施の形態２４の場合より速
く差動が生成される。
【００４１】図８に示す本発明の第４の実施の形態によ
るラッチ型センス増幅器２８は、第３の実施の形態２６
の全ての要素を含む。ただし、これら要素の接続が幾分
異なる。つまり、異なる点として、第１のプルダウンNM
OSトランジスタＱ９の第２のソース／ドレイン端子は、
第３のNMOSＱ３のそれではなく、第１のNMOSＱ１の第１
のソース／ドレイン端子に接続され、第２のプルダウン
NMOSトランジスタＱ１０の第２のソース／ドレイン端子
は、第４のNMOSＱ４のそれではなく、第２のNMOSＱ２の
第１のソース／ドレイン端子に接続される。動作におい
ては、この第４の実施の形態２８は第３の実施の形態２
６と類似する。
【００４２】図１０、１１、１２、１３に示す４つの実
施の形態は、それぞれ、図５、７、８、９に示す最初の
４つの実施の形態の一つと概ね類似するが、さらに、並
列に接続された複数の入力ライン対を含む点が異なる。
より詳細には、図１０に示す本発明の第５の実施の形態
１０２は、第１の実施の形態の全ての要素に加えて、さ
らにＮ個の入力ライン対を含む。入力ライン対（例え
ば、４、６と３０、３２）のおのおのは、入力信号対を
受信し、これら入力信号対は、対のNMOSトランジスタ
（例えば、Ｑ１、Ｑ２とＱ１’、Ｑ２’）に流れるが、
これらトランジスタ対は、イネーブルライン（例えば、
８と３４）上に供給される制御信号によって制御され
る。これら入力ライン対は、Ｑ３とＱ４の第１のソース
／ドレイン端子に接続される。
【００４３】一例として一つの入力ライン対が追加され
る場合は、第５のNMOSトランジスタＱ１’と第６のNMOS
トランジスタＱ２’も追加される。第５のNMOSＱ１’の
第１のソース／ドレイン端子は、第３の入力信号ライン
３０に接続され、ゲート端子は、第３のイネーブル信号
ライン３４に接続され、第２のソース／ドレイン端子
は、第３のNMOSＱ３の第１のソース／ドレイン端子に接
続される。第６のNMOSＱ２’の第１のソース／ドレイン
端子は、第４の入力信号ライン３２に接続され、ゲート
端子は、第３のイネーブル信号ライン３４に接続され、
第２のソース／ドレイン端子は、第４のNMOSＱ４の第１
のソース／ドレイン端子に接続される。こうして、本発
明の第５の実施の形態は、一つの共有のラッチへの複数
の入力を持つラッチ型センス増幅器を構成する。動作に
おいては、このセンス増幅器１０２は、入力ライン４と
６に供給される第１の対の低レベルの差動入力信号をイ
ネーブルライン８上に供給される第１の制御信号の制御
下で検出およびラッチし、あるいは入力ライン３０と３
２上に供給される第２の対の低レベルの差動入力信号を
イネーブルライン３４上に供給される第２の制御信号の
制御下で検出およびラッチする。
【００４４】図１１に示す第６の実施の形態１２４は、
第２の実施の形態の全ての要素に加えて、さらに並列に
接続された一つあるいは複数の追加の入力ライン対を含
む。一例として一つの入力ライン対が追加される場合
は、第３のプルダウンNMOSトランジスタＱ９’と第４の
プルダウンNMOSトランジスタＱ１０’も追加される。第
３のプルダウンNMOSトランジスタＱ９’の第２のソース
／ドレイン端子は、第３のNMOSＱ３の第１のソース／ド
レイン端子に接続され、ゲート端子は、第３のイネーブ
ル信号ライン３４に接続され、第１のソース／ドレイン
端子は、接地される。第４のプルダウンNMOSトランジス
タＱ１０’の第２のソース／ドレイン端子は、第４のNM
OSＱ４の第１のソース／ドレイン端子に接続され、ゲー
ト端子は、第３のイネーブル信号ライン３４に接続さ
れ、第１のソース／ドレイン端子は、接地される。こう
して、本発明の第６の実施の形態は、一つの共有のラッ
チへの複数の入力を持ち、かつ、プルダウン機構を備え
るラッチ型のセンス増幅器を構成する。
【００４５】図１２に示す第７の実施の形態１２６は、
第３の実施の形態２６の全ての要素に加えて、さらに並
列に接続された一つあるいは複数の追加の入力ライン対
を含む。一例として一つの入力ライン対が追加される場
合は、第６の実施の形態１２４の要素と、第２のカップ
リングNMOSＱ１１’が追加される。さらに、図１１に示
す第６の実施の形態１２４とは対照的に、第３のプルダ
ウンNMOSＱ９’の第１のソース／ドレイン端子と、第４
のプルダウンNMOS１０’の第１のソース／ドレイン端子
のいずれも、アースには接続されず、この第７の実施の
形態１２６においては、第３のプルダウンNMOSＱ９’の
第１のソース／ドレイン端子と、第４のプルダウンNMOS
１０’の第１のソース／ドレイン端子は、両方とも、第
２のカップリングNMOSＱ１１’の第２のソース／ドレイ
ン端子に接続される。第２のカップリングNMOSＱ１１’
のゲート端子は、第３のイネーブル信号ライン３４に接
続され、第２のカップリングNMOSＱ１１’の第１のソー
ス／ドレイン端子は、接地される。こうして、本発明の
第７の実施の形態１２６は、一つの共有のラッチへの複
数の入力を持ち、かつ、トランジスタ結合プルダウン機
構を備えるラッチ型のセンス増幅器を構成する。
【００４６】図１３に示す第８の実施の形態１２８は、
第４の実施の形態２８の全ての要素に加えて、さらに並
列に接続された一つあるいは複数の追加の入力ライン対
を含む。一つの入力ライン対が追加された一例としての
システムは、第７の実施の形態１２６の要素を含む。第
８の実施の形態１２８は、第７の実施の形態１２６と
は、第１と第３のプルダウンNMOSＱ９、Ｑ９’のおのお
のの第２のソース／ドレイン端子が、第３のNMOSＱ３の
それではなく、それぞれ、第１と第５のNMOSＱ１、Ｑ
１’の第１のソース／ドレイン端子に接続され、第２と
第４のプルダウンNMOSＱ１０、Ｑ１０’のおのおの第２
のソース／ドレイン端子が、第４のNMOSＱ４のそれでは
なく、それぞれ、第２と第６のNMOSＱ２、Ｑ２’の第１
のソース／ドレイン端子に接続される点が異なる。
【００４７】図１４に示す本発明の第９の実施の形態３
６は第１の実施の形態２の全ての要素を含む。ただし、
異なる点として、第１のNMOSＱ１と第２のNMOSＱ２の第
２のソース／ドレイン端子が、それぞれ、第３のNMOSＱ
３と第４のNMOSＱ４の第１のソース／ドレイン端子に接
続される代わりに、第１のNMOSＱ１と第２のNMOSＱ２の
第１のソース／ドレイン端子は、それぞれ、第３のNMOS
Ｑ３と第４のNMOSＱ４の第２のソース／ドレイン端子に
接続される。こうして、第３のNMOSＱ３の第１のソース
／ドレイン端子は第１の入力４に接続され、第４のNMOS
Ｑ４の第１のソース／ドレイン端子は第２の入力６に接
続される。さらに、第３と第４のNMOSＱ３、Ｑ４の第２
のソース／ドレイン端子が、それぞれ、出力１０、１２
と接続される代わりに、第１のNMOSＱ１の第２のソース
／ドレイン端子は第１の出力１０に接続され、第２のNM
OSＱ２の第２のソース／ドレイン端子は第２の出力１２
に接続される。第１のNMOSＱ１と第２のNMOSＱ２のゲー
ト端子は、図５の第１の実施の形態と同様に、第１のイ
ネーブル信号８に接続され、第３のNMOSＱ３と第４のNM
OSＱ４のゲート端子は、これも第１の実施の形態と同様
に、それぞれ、第２の出力１２と第１の出力１０に接続
される。さらに、４つのPMOSＱ５、Ｑ６、Ｑ７、Ｑ８
も、図５の第１の実施の形態と同様に接続される。動作
においては、イネーブルライン８上に供給される制御信
号が高値の電位に達する前は、入力ライン４、６上の入
力信号は、NMOSＱ３、Ｑ４（これらはオン状態にある）
を通過し、ノードＮ１、Ｎ２の所に出現する。Ｑ１とＱ
２が制御信号によってスイッチオンされると、より低い
電位を持つサイド（側）が出力１０あるいは１２をプル
ダウンする。
【００４８】図１５に示す本発明の第１０の実施の形態
３８は第２の実施の形態の全ての要素を含む。第９の実
施の形態と同様に、異なる点として、第１のNMOSＱ１と
第２のNMOSＱ２の第２のソース／ドレイン端子が、それ
ぞれ、第３のNMOSＱ３と第４のNMOSＱ４の第１のソース
／ドレイン端子に接続される代わりに、第３のNMOSＱ３
と第４のNMOSＱ４の第２のソース／ドレイン端子は、そ
れぞれ、第１のNMOSＱ１と第２のNMOSＱ２の第１のソー
ス／ドレイン端子に接続される。こうして、第３のNMOS
Ｑ３の第１のソース／ドレイン端子は第１の入力４に接
続され、第４のNMOSＱ４の第１のソース／ドレイン端子
は第２の入力６に接続される。さらに、第１のNMOSＱ１
の第２のソース／ドレイン端子は第１の出力１０に接続
され、第２のNMOSＱ２の第２のソース／ドレイン端子
は、第２の出力１２に接続される。第１のNMOSＱ１と第
２のNMOSＱ２のゲート端子は、図７の第２の実施の形態
と同様に、第１のイネーブル信号８に接続され、第３の
NMOSＱ３と第４のNMOSＱ４のゲート端子も、第６の実施
の形態と同様に、それぞれ、第２の出力１２と第１の出
力１０に接続される。さらに、４つのPMOSＱ５、Ｑ６、
Ｑ７、Ｑ８は、図７の第２の実施の形態と同様に接続さ
れる。動作においては、図１４の実施の形態と同様に、
入力ライン４と６上の入力信号は、イネーブルライン８
上の制御信号が高値に到達するまでは、NMOSＱ３とＱ４
を通過する。さらに、トランジスタＱ９、Ｑ１０がＱ３
とＱ４の第２のソース／ドレイン端子に結合されている
ために、入力信号の電圧がＱ９とＱ１０の閾値電圧VTHN
を超えると、トランジスタＱ９とＱ１０の交差結合プル
ダウン効果が制御信号が高値に達する前であっても開始
される。
【００４９】図１６に示す本発明の第１１の実施の形態
４０は第３の実施の形態２６の全ての要素を含む。第１
１の実施の形態４０は、第３の実施の形態２６と、第１
のNMOSＱ１と第２のNMOSＱ２の第２のソース／ドレイン
端子が、それぞれ、第３のNMOSＱ３と第４のNMOSＱ４の
第１のソース／ドレイン端子に接続される代わりに、第
３のNMOSＱ３と第４のNMOSＱ４の第２のソース／ドレイ
ン端子は、それぞれ、第１のNMOSＱ１と第２のNMOSＱ２
の第１のソース／ドレイン端子に接続される点が異な
る。こうして、第３のNMOSＱ３の第１のソース／ドレイ
ン端子は第１の入力４に接続され、第４のNMOSＱ４の第
１のソース／ドレイン端子は、第２の入力６に接続され
る。さらに、第１のNMOSＱ１の第２のソース／ドレイン
端子は第１の出力１０に接続され、第２のNMOSＱ２の第
２のソース／ドレイン端子は第２の出力１２に接続され
る。第１のNMOSＱ１と第２のNMOSＱ２のゲート端子は、
図８の第３の実施の形態と同様に、第１のイネーブル信
号８に接続され、第３のNMOSＱ３と第４のNMOSＱ４も、
同様に、それぞれ、第２の出力１２と第１の出力１０に
接続される。さらに、４つのPMOSＱ５、Ｑ６、Ｑ７、Ｑ
８トランジスタも、図８の第３の実施の形態と同様に接
続される。
【００５０】上述の本発明のラッチ型センス増幅器の１
１個の実施の形態のおのおのは、低レベルの差動小振幅
入力信号を検出および増幅する機能を持つ。各実施の形
態において、第１の入力４と第２の入力６との間に電位
差が出現すると、イネーブル信号が低レベルから高レベ
ルにスイッチする。イネーブル信号が低レベルの間は、
第１のNMOSＱ１と第２のNMOSＱ２はオフ状態にあり、こ
れら２つのソース／ドレイン端子間のこれらチャネルに
電流は殆ど流れない。他方、第３のPMOSＱ７と第４のPM
OSＱ８はオン状態にあり、第１の出力と第２出力１０、
１２が、それぞれ、電源１８、２０に接続される。第１
の入力４と第２の入力６の間の電位差が閾値に達し、イ
ネーブル信号が高レベルになると、第１のNMOSＱ１と第
２のNMOSＱ２がターンオンし、第１の入力４と第２の入
力６が、このラッチ回路に、より詳細には、それぞれ、
第３のNMOSＱ３と第４のNMOSＱ４に、接続される。同時
に、第３のPMOSＱ７と第４のPMOSＱ８がターンオフし、
第１の出力と第２の出力１０、１２が、それぞれ、電源
１８、２０から切断される。
【００５１】すると、第１の出力１０と第２の出力１２
は、放電を開始する。ただし、ここで、第１の出力１０
の方が第２の出力１２より、第１の出力４の電位の方が
第２の入力６の電位より低いために速く放電する。この
ため、第１の出力が、第４のNMOSＱ４はターンオフする
が、第２のPMOS１６はオン状態にとどまるのに十分に短
期間低レベルになり、結果として、第２の出力１２が第
２の入力６から切断され、第２の入力１２が第２の電源
１６に接続される。このため、第１の出力１０は、低レ
ベルに放電するが、第２の出力は高レベルにとどまる。
結果として、低レベルの差動小振幅入力信号が増幅さ
れ、ほぼ電源と接地電位との間の電位差に相当する差動
出力が得られる。
【００５２】
【発明の効果】以上のように、本発明によれば、差動入
力信号対を形成する入力信号対を受信する入力信号対ラ
イン、この入力信号対の一つに接続された第１およびこ
れと隔置された第３の端子とこれら第１の第２の端子間
の電流の流れを制御するとともに出力対を構成する第２
の端子を持つ第１導電型のトランジスタ対、各トランジ
スタ対の第３の端子と電圧源との間の接続／切断を制御
するスイッチング回路を有しており、低レベルの微小な
差動入力信号対の電位差に応じて、第１の出力は高レベ
ルから低レベルにスイッチするが、第２の出力は高レベ
ルにとどまるため、低レベルの微小なスイング入力信号
を高速に検出および増幅する事が可能となる。
【００５３】また、センス増幅器が複数の入力を持つこ
とができる。
【図面の簡単な説明】
【図１】従来の技術による第１のセンス増幅器の回路図
である。
【図２】従来の技術による第２のセンス増幅器の回路図
である。
【図３】従来の技術による第３のセンス増幅器の回路図
である。
【図４】従来の技術による第４のセンス増幅器の回路図
である。
【図５】本発明の第１の実施の形態によるセンス増幅器
の回路図である。
【図６】図５の回路の様々なポイントにおける様々な信
号の電位を示すグラフである。
【図７】本発明の第２の実施の形態によるラッチ型セン
ス増幅器の回路図である。
【図８】本発明の第３の実施の形態によるラッチ型セン
ス増幅器の回路図である。
【図９】本発明の第４の実施の形態によるラッチ型セン
ス増幅器の回路図である。
【図１０】本発明の第５の実施の形態によるラッチ型セ
ンス増幅器の回路図である。
【図１１】本発明の第６の実施の形態によるラッチ型セ
ンス増幅器の回路図である。
【図１２】本発明の第７の実施の形態によるラッチ型セ
ンス増幅器の回路図である。
【図１３】本発明の第８の実施の形態によるラッチ型セ
ンス増幅器の回路図である。
【図１４】本発明の第９の実施の形態によるラッチ型セ
ンス増幅器の回路図である。
【図１５】本発明の第１０の実施の形態によるラッチ型
センス増幅器の回路図である。
【図１６】本発明の第１１の実施の形態によるラッチ型
センス増幅器の回路図である。
【符号の説明】
Ｑ１ 第１のNMOSトランジスタ Ｑ２ 第２のNMOSトランジスタ Ｑ３ 第３のNMOSトランジスタ Ｑ４ 第４のNMOSトランジスタ Ｑ５ 第１のPMOSトランジスタ Ｑ６ 第２のPMOSトランジスタ Ｑ７ 第３のPMOSトランジスタ Ｑ８ 第４のPMOSトランジスタ ４ 第１の入力信号ライン ６ 第２の入力信号ライン ８ 第１のイネーブル信号ライン １０ 第１の出力 １２ 第２の出力 Ｎ１ 第１のノード Ｎ２ 第２のノード １４ 第１の電源 １６ 第２の電源 １８ 第３の電源 ２０ 第４の電源 ２２ 第２のイネーブル信号ライン

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】差動入力信号対を形成する第１および第２
    の入力信号をそれぞれ受信する第１の入力信号ラインお
    よび第２の入力ラインと、 第１と第３の隔置された端子およびこれら第１と第３の
    端子間の電流の流れを制御する第２の端子を含む第１導
    電型の第１のトランジスタであって、その第１の端子が
    前記第１の入力信号を受信するために前記第１の入力信
    号ラインに電気的に接続された第１のトランジスタと、 第１と第３の隔置された端子およびこれら第１と第３の
    端子間の電流の流れを制御する第２の端子を含む第１導
    電型の第２のトランジスタであって、その第１の端子が
    前記第２の入力信号を受信するために電気的に前記第２
    の入力信号ラインに接続された第２のトランジスタと、 前記第１と第２のトランジスタの各第３の端子を選択的
    に第１の電圧源に接続するための第１のスイッチング回
    路と、 前記第１と第２のトランジスタの各第３の端子を選択的
    に前記第１の電圧源に接続するための第２のスイッチン
    グ回路とを備え、 前記第２のトランジスタの第３の端子を前記第１のトラ
    ンジスタの第２の端子に接続することにより第１の出力
    が形成され、 前記第１のトランジスタの第３の端子を前記第２のトラ
    ンジスタの第２の端子に接続することにより第２の出力
    が形成され、 前記第１と第２の出力が出力信号とその反転信号を供給
    し、 前記入力信号対が差動閾値に達したとき、前記第１の出
    力が高レベルから低レベルにスイッチし、前記第２の出
    力は前記高レベルにとどまることを特徴とするセンス増
    幅器。
  2. 【請求項２】前記第１のスイッチング回路は、 第１と第３の隔置された端子およびこれら第１と第３の
    端子間の電流の流れを制御する第２の端子を含む第２導
    電型の第３のトランジスタであって、その第１の端子が
    前記第１のトランジスタの第３の端子に接続され、その
    第３の端子が前記第１の電圧源に接続され、その第２の
    端子が制御信号を受信する第３のトランジスタと、 第１と第３の隔置された端子およびこれら第１と第３の
    端子間の電流の流れを制御する第２の端子を含む第２導
    電型の第４のトランジスタであって、その第１の端子が
    前記第２のトランジスタの第３の端子に接続され、その
    第３の端子が前記第１の電圧源に接続され、その第２の
    端子が前記制御信号を受信する第４のトランジスタとを
    備え、 前記第２のスイッチング回路は、 第１と第３の隔置された端子およびこれら第１と第３の
    端子間の電流の流れを制御する第２の端子を含む第２導
    電型の第５のトランジスタであって、その第１の端子が
    前記第１のトランジスタの第３の端子に接続され、その
    第３の端子が前記第１の電圧源に接続され、その第２の
    端子が前記第２のトランジスタの第３の端子に接続され
    た第５のトランジスタと、 第１と第３の隔置された端子およびこれら第１と第３の
    端子間の電流の流れを制御する第２の端子を含む第２導
    電型の第６のトランジスタであって、その第１の端子が
    前記第２のトランジスタの第３の端子に接続され、その
    第３の端子が前記第１の電圧源に接続され、その第２の
    端子が前記第１のトランジスタの前記第３の端子に接続
    された第６のトランジスタと、 を備えたことを特徴とする請求項１に記載のセンス増幅
    器。
  3. 【請求項３】前記第１のトランジスタの第１の端子を前
    記第１の入力信号ラインに接続し、前記第２のトランジ
    スタの第１の端子を前記第２の入力ラインに接続する第
    ３のスイッチング回路をさらに備えたことを特徴とする
    請求項１に記載のセンス増幅器。
  4. 【請求項４】前記増幅器は、第３の入力信号ラインおよ
    び第４の入力信号ラインをさらに備え、これらがそれぞ
    れ第３および第４の入力信号を受信し、これら第３と第
    ４の入力信号がもう一つの差動入力対を形成し、前記第
    １のトランジスタの第１の端子が前記第３の入力信号を
    受信するように前記第３の入力信号ラインに電気的に結
    合され、前記第２のトランジスタの第１の端子が前記第
    ４の入力信号を受信するように前記第４の入力信号ライ
    ンに電気的に結合されたことを特徴とする請求項１に記
    載のセンス増幅器。
  5. 【請求項５】差動入力信号対を形成する第１と第２の入
    力信号をそれぞれ受信する第１の入力信号ラインと第２
    の入力ラインと、 第１と第３の隔置された端子およびこれら第１と第３の
    端子間の電流の流れを制御する第２の端子を含む第１導
    電型の第１のトランジスタであって、その第１の端子が
    前記第１の入力信号を受信するために電気的に前記第１
    の入力信号ラインに接続された第１のトランジスタと、 第１と第３の隔置された端子およびこれら第１と第３の
    端子間の電流の流れを制御する第２の端子を含む第１導
    電型の第２のトランジスタであって、その第１の端子が
    前記第２の入力信号を受信するために電気的に前記第２
    の入力信号ラインに接続された第２のトランジスタと、 第１と第３の隔置された端子およびこれら第１と第３の
    端子間の電流の流れを制御する第２の端子を含む第１導
    電型の第３のトランジスタであって、その第１の端子が
    前記第１のトランジスタの第３の端子に接続され、その
    第２の端子が第１の制御信号に接続された第３のトラン
    ジスタと、 第１と第３の隔置された端子およびこれら第１と第３の
    端子間の電流の流れを制御する第２の端子を含み第１導
    電型の第４のトランジスタであって、その第１の端子が
    前記第２のトランジスタの第３の端子に接続され、その
    第２の端子が第２の制御信号に接続された第４のトラン
    ジスタと 前記第３と第４のトランジスタの第３の端子を第１の電
    圧源に接続するための第１のスイッチング回路と、 前記第３と第４のトランジスタの第３の端子を前記第１
    の電圧源に接続するための第２のスイッチング回路とを
    備え、 前記第４のトランジスタの第３の端子が前記第１のトラ
    ンジスタの第２の端子に電気的に接続されて第１の出力
    を形成し、 前記第３のトランジスタの第３の端子が前記第２のトラ
    ンジスタの第２の端子に電気的に接続されて第２の出力
    を形成し、 前記第１と第２の出力が出力信号とその反転信号を供給
    し、 前記入力信号対が差動閾値に達したとき、前記第１の出
    力が高レベルから低レベルにスイッチし、前記第２の出
    力は前記高レベルにとどまることを特徴とするセンス増
    幅器。
  6. 【請求項６】前記第１のスイッチング回路は、 第１と第３の隔置された端子およびこれら第１と第３の
    端子間の電流の流れを制御する第２の端子を含む第２導
    電型の第５のトランジスタであって、その第１の端子が
    前記第３のトランジスタの第３の端子に接続され、その
    第３の端子が前記第１の電圧源に接続され、その第２の
    端子が第２の制御信号に接続された第５のトランジスタ
    と、 第１と第３の隔置された端子およびこれら第１と第３の
    端子間の電流の流れを制御する第２の端子を含む第２導
    電型の第６のトランジスタであって、その第１の端子が
    前記第４のトランジスタの第３の端子に接続され、その
    第３の端子が前記第１の電圧源に接続され、その第２の
    端子が前記第２の制御信号に接続された第６のトランジ
    スタとを備え、 前記第２のスイッチング回路は、 第１と第３の隔置された端子およびこれら第１と第３の
    端子間の電流の流れを制御する第２の端子を含む第２導
    電型の第７のトランジスタであって、その第１の端子が
    前記第３のトランジスタの第３の端子に接続され、その
    第３の端子が前記第１の電圧源に接続され、その第２の
    端子が前記第４のトランジスタの前記第３の端子に接続
    された第７のトランジスタと、 第１と第３の隔置された端子およびこれら第１と第３の
    端子間の電流の流れを制御する第２の端子を含む第２導
    電型の第８のトランジスタであって、その第１の端子が
    前記第４のトランジスタの前記第３の端子に接続され、
    その第３の端子が前記第１の電圧源に接続され、その第
    ２の端子が前記第３のトランジスタの第３の端子に接続
    された第８のトランジスタとを備えたことを特徴とする
    請求項５に記載のセンス増幅器。
  7. 【請求項７】前記増幅器は、 第１と第３の隔置された端子およびこれら第１と第３の
    端子間の電流の流れを制御する第２の端子を含む第１導
    電型の第５のトランジスタであって、その第１の端子が
    第２の電圧源に接続され、その第３の端子が前記第３の
    トランジスタの第１の端子に接続され、その第２の端子
    が前記第４のトランジスタの第１の端子に接続された第
    ５のトランジスタと、 第１と第３の隔置された端子およびこれら第１と第３の
    端子間の電流の流れを制御する第２の端子を含む第１導
    電型の第６のトランジスタであって、その第１の端子が
    前記第２の電圧源に接続され、その第３の端子が前記第
    ４のトランジスタの第１の端子に接続され、その第２の
    端子が前記第３のトランジスタの第１の端子に接続され
    た第６のトランジスタとをさらに備えたことを特徴とす
    る請求項５に記載のセンス増幅器。
  8. 【請求項８】前記増幅器は、 第１と第３の隔置された端子およびこれら第１と第３の
    端子間の電流の流れを制御する第２の端子を含む第１導
    電型の第５のトランジスタであって、その第３の端子が
    前記第３のトランジスタの前記第１の端子に接続され、
    その第２の端子が前記第４のトランジスタの第１の端子
    に接続された第５のトランジスタと、 第１と第３の隔置された端子およびこれら第１と第３の
    端子間の電流の流れを制御する第２の端子を含む第１導
    電型の第６のトランジスタであって、その第３の端子が
    前記第４のトランジスタの第１の端子に接続され、その
    第２の端子が前記第３のトランジスタの第１の端子に接
    続された第６のトランジスタと、 第１と第３の隔置された端子およびこれら第１と第３の
    端子間の電流の流れを制御する第２の端子を含む第１導
    電型の第７のトランジスタであって、その第３の端子が
    前記第５と第６のトランジスタの第１の端子に接続さ
    れ、その第１の端子が第２の電圧源に接続され、その第
    ２の端子が前記第３と第４のトランジスタの第２の端子
    に接続された第７のトランジスタとをさらに備えたこと
    を特徴とする請求項５に記載のセンス増幅器。
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