JP3506665B2 - レシーバ回路 - Google Patents
レシーバ回路Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0292—Arrangements specific to the receiver end
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
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Description
【０００１】
【発明の属する技術分野】本発明は、レシーバ回路に関
し、より詳細には、電流を信号伝送手段として用いたイ
ンターフェイス部を有する通信システムで使用されるレ
シーバ回路に関するものである。
し、より詳細には、電流を信号伝送手段として用いたイ
ンターフェイス部を有する通信システムで使用されるレ
シーバ回路に関するものである。
【０００２】
【従来の技術】コンピュータシステムでは、トランシー
バ回路及びレシーバ回路を含む通信システムを利用して
データの伝送を処理している。この信号伝送では、電流
を信号伝送手段として用いるＬＶＤＳ（Low Voltage Di
fferential Signaling）技術を採用し、伝送路を経由し
て高速の信号伝送を可能としている。
バ回路及びレシーバ回路を含む通信システムを利用して
データの伝送を処理している。この信号伝送では、電流
を信号伝送手段として用いるＬＶＤＳ（Low Voltage Di
fferential Signaling）技術を採用し、伝送路を経由し
て高速の信号伝送を可能としている。
【０００３】図４は、特願平１１−２２９６６０号公報
に記載のレシーバ回路の回路図である。第１入力端子３
及び第２入力端子４は、２本の伝送路を介して図示され
ないトランシーバ回路と接続され、バイアス端子５に
は、所定の電圧が印加される。トランシーバ回路は、第
１入力端子３及び第２入力端子４を、送信データの信号
レベルに基づいてグランド電位又は高インピーダンス状
態（以下、フローティング電位と呼ぶ）の何れかに設定
する。第１入力端子３及び第２入力端子４は、一方の端
子がグランド電位になると、他方の端子がフローティン
グ電位になる。
に記載のレシーバ回路の回路図である。第１入力端子３
及び第２入力端子４は、２本の伝送路を介して図示され
ないトランシーバ回路と接続され、バイアス端子５に
は、所定の電圧が印加される。トランシーバ回路は、第
１入力端子３及び第２入力端子４を、送信データの信号
レベルに基づいてグランド電位又は高インピーダンス状
態（以下、フローティング電位と呼ぶ）の何れかに設定
する。第１入力端子３及び第２入力端子４は、一方の端
子がグランド電位になると、他方の端子がフローティン
グ電位になる。
【０００４】第１入力端子３がグランド電位で、第２入
力端子４がフローティング電位の場合には、トランジス
タＱn1及びＱn3がオンするので、ノードＮbがＬレベル
になり、トランジスタＱn2及びＱn4がオフするので、ノ
ードＮaがＨレベルになる。
力端子４がフローティング電位の場合には、トランジス
タＱn1及びＱn3がオンするので、ノードＮbがＬレベル
になり、トランジスタＱn2及びＱn4がオフするので、ノ
ードＮaがＨレベルになる。
【０００５】第１入力端子３がフローティング電位で、
第２入力端子４がグランド電位の場合には、トランジス
タＱn1及びＱn3がオフするので、ノードＮbがＨレベル
になり、トランジスタＱn2及びＱn4がオンするので、ノ
ードＮaがＬレベルになる。
第２入力端子４がグランド電位の場合には、トランジス
タＱn1及びＱn3がオフするので、ノードＮbがＨレベル
になり、トランジスタＱn2及びＱn4がオンするので、ノ
ードＮaがＬレベルになる。
【０００６】ＮＡＮＤゲート２１及び２２は、ノードＮ
a及びＮbのレベルに基づいて、ＲＳラッチ回路として動
作し、インバータ２３を経由して、その保持する値を出
力端子６から出力する。
a及びＮbのレベルに基づいて、ＲＳラッチ回路として動
作し、インバータ２３を経由して、その保持する値を出
力端子６から出力する。
【０００７】
【発明が解決しようとする課題】上記従来のレシーバ回
路では、トランジスタＱp1〜Ｑp4が定電流を流すことに
より、送信データに対応する電流をレシーバ側から供給
することにより、送信データに対応する信号が伝送され
る。
路では、トランジスタＱp1〜Ｑp4が定電流を流すことに
より、送信データに対応する電流をレシーバ側から供給
することにより、送信データに対応する信号が伝送され
る。
【０００８】トランジスタＱn5及びＱn6は、トランジス
タＱn1又はＱn2がオフ状態になると、オン状態で伝送路
に流れる電流に比して、値が約１０〜２５％の電流をグ
ランドに流し、第１入力端子３から見た回路構成と、第
２入力端子４から見た回路構成とは対称である。このこ
とにより、高速な伝送動作が安定する。
タＱn1又はＱn2がオフ状態になると、オン状態で伝送路
に流れる電流に比して、値が約１０〜２５％の電流をグ
ランドに流し、第１入力端子３から見た回路構成と、第
２入力端子４から見た回路構成とは対称である。このこ
とにより、高速な伝送動作が安定する。
【０００９】しかし、上記公報に記載の技術は、何らか
の理由により、レシーバ回路のグランド電位に比して、
トランシーバ回路のグランド電位が上昇すると、伝送さ
れる電圧信号の振幅が小さくなり、動作マージンが低下
するので、高速の伝送動作が不安定になる。
の理由により、レシーバ回路のグランド電位に比して、
トランシーバ回路のグランド電位が上昇すると、伝送さ
れる電圧信号の振幅が小さくなり、動作マージンが低下
するので、高速の伝送動作が不安定になる。
【００１０】本発明は、上記したような従来の技術が有
する問題点を解決するためになされたものであり、トラ
ンシーバ回路との間でグランド電位に差が生じても、高
速伝送が安定し信頼性の高いレシーバ回路を提供するこ
とを目的とする。
する問題点を解決するためになされたものであり、トラ
ンシーバ回路との間でグランド電位に差が生じても、高
速伝送が安定し信頼性の高いレシーバ回路を提供するこ
とを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明のレシーバ回路は、２値の送信データに対応
してグランド電位又はフローティング電位に設定され、
互いに相補の信号を入力する第１及び第２の入力端子
と、前記第１の入力端子にソースが接続され、第１の定
電流源の一端にドレインが接続される第１のスイッチン
グトランジスタと、前記第２の入力端子にソースが接続
され、第２の定電流源の一端にドレインが接続される第
２のスイッチングトランジスタと、前記第１及び第２の
定電流源の共通に接続された他端と電源との間に接続さ
れる電流検出用トランジスタと、前記電流検出用トラン
ジスタの検出電流に応じて前記第１及び第２のスイッチ
ングトランジスタのゲート電圧を制御することにより、
該第１及び第２のスイッチングトランジスタを流れる電
流をフィードバック制御する制御手段と、前記第１及び
第２のスイッチングトランジスタのドレイン電位を入力
とするＲＳラッチ回路とを有することを特徴とする。
め、本発明のレシーバ回路は、２値の送信データに対応
してグランド電位又はフローティング電位に設定され、
互いに相補の信号を入力する第１及び第２の入力端子
と、前記第１の入力端子にソースが接続され、第１の定
電流源の一端にドレインが接続される第１のスイッチン
グトランジスタと、前記第２の入力端子にソースが接続
され、第２の定電流源の一端にドレインが接続される第
２のスイッチングトランジスタと、前記第１及び第２の
定電流源の共通に接続された他端と電源との間に接続さ
れる電流検出用トランジスタと、前記電流検出用トラン
ジスタの検出電流に応じて前記第１及び第２のスイッチ
ングトランジスタのゲート電圧を制御することにより、
該第１及び第２のスイッチングトランジスタを流れる電
流をフィードバック制御する制御手段と、前記第１及び
第２のスイッチングトランジスタのドレイン電位を入力
とするＲＳラッチ回路とを有することを特徴とする。
【００１２】また、本発明のレシーバ回路は、２値の送
信データに対応してグランド電位又はフローティング電
位に設定され、互いに相補の信号を入力する第１及び第
２の入力端子と、前記第１の入力端子にソースが接続さ
れ、第１及び第２の定電流源の一端に夫々ドレインが接
続される第１及び第２のスイッチングトランジスタと、
前記第２の入力端子にソースが接続され、第３及び第４
の定電流源の一端にドレインが夫々接続される第３及び
第４のスイッチングトランジスタと、前記第１〜第４の
定電流源の共通に接続された他端と電源との間に接続さ
れる電流検出用トランジスタと、前記電流検出用トラン
ジスタの検出電流に応じて前記第１及び第２のスイッチ
ングトランジスタのゲート電圧を制御することにより、
該第１及び第２のスイッチングトランジスタを流れる電
流をフィードバック制御する制御手段と、前記第１又は
第２のスイッチングトランジスタのドレイン電位と、前
記第３又は第４のスイッチングトランジスタのドレイン
電位とを入力するＲＳラッチ回路とを有することを特徴
とする。
信データに対応してグランド電位又はフローティング電
位に設定され、互いに相補の信号を入力する第１及び第
２の入力端子と、前記第１の入力端子にソースが接続さ
れ、第１及び第２の定電流源の一端に夫々ドレインが接
続される第１及び第２のスイッチングトランジスタと、
前記第２の入力端子にソースが接続され、第３及び第４
の定電流源の一端にドレインが夫々接続される第３及び
第４のスイッチングトランジスタと、前記第１〜第４の
定電流源の共通に接続された他端と電源との間に接続さ
れる電流検出用トランジスタと、前記電流検出用トラン
ジスタの検出電流に応じて前記第１及び第２のスイッチ
ングトランジスタのゲート電圧を制御することにより、
該第１及び第２のスイッチングトランジスタを流れる電
流をフィードバック制御する制御手段と、前記第１又は
第２のスイッチングトランジスタのドレイン電位と、前
記第３又は第４のスイッチングトランジスタのドレイン
電位とを入力するＲＳラッチ回路とを有することを特徴
とする。
【００１３】更に、本発明のレシーバ回路は、２値の送
信データに対応してグランド電位又はフローティング電
位に設定される伝送路から互いに相補の信号を入力し、
前記グランド電位又はフローティング電位に対応する２
値の電流信号を伝送路に供給する第１及び第２のスイッ
チングトランジスタを有する電流供給回路と、前記第１
及び第２のスイッチングトランジスタから供給する各電
流信号に対応する互いに相補の２値信号をラッチするＲ
Ｓラッチ回路とを備えるレシーバ回路において、前記第
１及び第２のスイッチングトランジスタに流れる電流の
和を検出する電流検出手段を有し、前記電流検出手段の
出力信号に対応して前記第１及び第２のスイッチングト
ランジスタのゲート電位を制御することを特徴とする。
信データに対応してグランド電位又はフローティング電
位に設定される伝送路から互いに相補の信号を入力し、
前記グランド電位又はフローティング電位に対応する２
値の電流信号を伝送路に供給する第１及び第２のスイッ
チングトランジスタを有する電流供給回路と、前記第１
及び第２のスイッチングトランジスタから供給する各電
流信号に対応する互いに相補の２値信号をラッチするＲ
Ｓラッチ回路とを備えるレシーバ回路において、前記第
１及び第２のスイッチングトランジスタに流れる電流の
和を検出する電流検出手段を有し、前記電流検出手段の
出力信号に対応して前記第１及び第２のスイッチングト
ランジスタのゲート電位を制御することを特徴とする。
【００１４】本発明のレシーバ回路は、電流検出用トラ
ンジスタがスイッチングトランジスタに流れる電流を検
出し、スイッチングトランジスタのゲート電位をフィー
ドバック制御することにより、電流信号に基づいて発生
する電圧信号の振幅を一定にするので、トランシーバ回
路との間でグランド電位に差が生じても、動作マージン
が確保され、高速伝送が安定し信頼性が高い。
ンジスタがスイッチングトランジスタに流れる電流を検
出し、スイッチングトランジスタのゲート電位をフィー
ドバック制御することにより、電流信号に基づいて発生
する電圧信号の振幅を一定にするので、トランシーバ回
路との間でグランド電位に差が生じても、動作マージン
が確保され、高速伝送が安定し信頼性が高い。
【００１５】本発明のレシーバ回路では、前記ＲＳラッ
チ回路をＮＡＮＤゲート又はＮＯＲゲートから構成され
ることが好ましい。ＮＯＲゲートで構成されると、ＲＳ
ラッチ回路は信号の波形が改善されたＬレベルからＨレ
ベルへの変化に基づいて保持する値を決定することによ
り、ラッチ動作が安定するので、より信頼性が高くな
る。
チ回路をＮＡＮＤゲート又はＮＯＲゲートから構成され
ることが好ましい。ＮＯＲゲートで構成されると、ＲＳ
ラッチ回路は信号の波形が改善されたＬレベルからＨレ
ベルへの変化に基づいて保持する値を決定することによ
り、ラッチ動作が安定するので、より信頼性が高くな
る。
【００１６】
【発明の実施の形態】以下、本発明の実施形態例に基づ
いて、本発明のレシーバ回路について図面を参照して説
明する。図１は、本発明の第１実施形態例のレシーバ回
路が使用される通信システムを示す。通信システムは、
レシーバ回路１、トランシーバ回路２、第１伝送路７、
及び、第２伝送路８で構成される。通信システムの両端
には、図示されないコンピュータシステムが接続され
る。
いて、本発明のレシーバ回路について図面を参照して説
明する。図１は、本発明の第１実施形態例のレシーバ回
路が使用される通信システムを示す。通信システムは、
レシーバ回路１、トランシーバ回路２、第１伝送路７、
及び、第２伝送路８で構成される。通信システムの両端
には、図示されないコンピュータシステムが接続され
る。
【００１７】レシーバ回路１は、第１入力端子３、第２
入力端子４、バイアス端子５、及び、出力端子６を有す
る。トランシーバ回路２は、送信データに基づいてオン
オフするＮチャネルＭＯＳトランジスタＱn12、及び、
送信データの反転信号に基づいてオンオフするＮチャネ
ルＭＯＳトランジスタＱn11を有する。トランジスタＱn
11及びＱn12のソースは、グランドに接続される。トラ
ンジスタＱn11のドレインは、第１伝送路７を介して第
１入力端子３に接続される。トランジスタＱn12のドレ
インは、第２伝送路８を介して第２入力端子４に接続さ
れる。
入力端子４、バイアス端子５、及び、出力端子６を有す
る。トランシーバ回路２は、送信データに基づいてオン
オフするＮチャネルＭＯＳトランジスタＱn12、及び、
送信データの反転信号に基づいてオンオフするＮチャネ
ルＭＯＳトランジスタＱn11を有する。トランジスタＱn
11及びＱn12のソースは、グランドに接続される。トラ
ンジスタＱn11のドレインは、第１伝送路７を介して第
１入力端子３に接続される。トランジスタＱn12のドレ
インは、第２伝送路８を介して第２入力端子４に接続さ
れる。
【００１８】図２は、図１のレシーバ回路１の回路図で
ある。レシーバ回路１は、ＰチャネルＭＯＳトランジス
タＱp1〜Ｑp6と、ＮチャネルＭＯＳトランジスタＱn1〜
Ｑn8と、２入力のＮＡＮＤゲート２１、２２、及び、イ
ンバータ２３から成るＲＳラッチ回路１３とで構成され
る。トランジスタＱp5は、電流検出部１１（電流検出用
トランジスタ）を構成し、トランジスタＱp6とＱn7とＱ
n8は、電位制御部１２を構成し、トランジスタＱp1とＱ
n1とＱp3とＱn3は、第１電流供給部を構成し、トランジ
スタＱp2とＱn2とＱp4とＱn4は、第２電流供給部を構成
する。トランジスタＱp1〜Ｑp4は、夫々が定電流源を構
成し、トランジスタＱn1〜Ｑn4は、夫々がスイッチング
トランジスタを構成する。各電流供給部は、一対の定電
流源及びスイッチングトランジスタを有する。
ある。レシーバ回路１は、ＰチャネルＭＯＳトランジス
タＱp1〜Ｑp6と、ＮチャネルＭＯＳトランジスタＱn1〜
Ｑn8と、２入力のＮＡＮＤゲート２１、２２、及び、イ
ンバータ２３から成るＲＳラッチ回路１３とで構成され
る。トランジスタＱp5は、電流検出部１１（電流検出用
トランジスタ）を構成し、トランジスタＱp6とＱn7とＱ
n8は、電位制御部１２を構成し、トランジスタＱp1とＱ
n1とＱp3とＱn3は、第１電流供給部を構成し、トランジ
スタＱp2とＱn2とＱp4とＱn4は、第２電流供給部を構成
する。トランジスタＱp1〜Ｑp4は、夫々が定電流源を構
成し、トランジスタＱn1〜Ｑn4は、夫々がスイッチング
トランジスタを構成する。各電流供給部は、一対の定電
流源及びスイッチングトランジスタを有する。
【００１９】トランジスタＱp5のソース、及び、トラン
ジスタＱn7とＱn8のゲートは、電源電圧ＶDDに接続され
る。トランジスタＱn5とＱn6とＱn8のソース、及び、ト
ランジスタＱp6のゲートは、グランドに接続される。ト
ランジスタＱp5とＱn5とＱn6のゲートは、バイアス端子
５に接続される。トランジスタＱp5のドレイン、及び、
トランジスタＱp1〜Ｑp4とＱp6のソースは、ノードＮc
に接続される。
ジスタＱn7とＱn8のゲートは、電源電圧ＶDDに接続され
る。トランジスタＱn5とＱn6とＱn8のソース、及び、ト
ランジスタＱp6のゲートは、グランドに接続される。ト
ランジスタＱp5とＱn5とＱn6のゲートは、バイアス端子
５に接続される。トランジスタＱp5のドレイン、及び、
トランジスタＱp1〜Ｑp4とＱp6のソースは、ノードＮc
に接続される。
【００２０】トランジスタＱp1とＱn1のドレインは、ト
ランジスタＱp1とＱp2のゲートに接続する。トランジス
タＱn1〜Ｑn4のゲート、及び、トランジスタＱp6とＱn7
のドレインは、ノードＮdに接続される。トランジスタ
Ｑn1とＱn3のソース、及び、トランジスタＱn5のドレイ
ンは、第１入力端子３に接続される。トランジスタＱn2
とＱn4のソース、及び、トランジスタＱn6のドレイン
は、第２入力端子４に接続される。トランジスタＱp2と
Ｑn2のドレイン、及び、ＲＳラッチ回路１３のリセット
入力であるＮＡＮＤゲート２１の一方の入力端子は、ノ
ードＮaに接続される。
ランジスタＱp1とＱp2のゲートに接続する。トランジス
タＱn1〜Ｑn4のゲート、及び、トランジスタＱp6とＱn7
のドレインは、ノードＮdに接続される。トランジスタ
Ｑn1とＱn3のソース、及び、トランジスタＱn5のドレイ
ンは、第１入力端子３に接続される。トランジスタＱn2
とＱn4のソース、及び、トランジスタＱn6のドレイン
は、第２入力端子４に接続される。トランジスタＱp2と
Ｑn2のドレイン、及び、ＲＳラッチ回路１３のリセット
入力であるＮＡＮＤゲート２１の一方の入力端子は、ノ
ードＮaに接続される。
【００２１】トランジスタＱp3とＱn3のドレイン、及
び、ＲＳラッチ回路１３のセット入力であるＮＡＮＤゲ
ート２２の一方の入力端子は、ノードＮbに接続され
る。トランジスタＱp4とＱn4のドレインは、トランジス
タＱp3とＱp4のゲートに接続される。トランジスタＱn7
のソースは、トランジスタＱn8のドレインに接続され
る。ＮＡＮＤゲート２２の出力端子は、ＮＡＮＤゲート
２１の他方の入力端子に接続される。ＮＡＮＤゲート２
１の出力端子は、ＮＡＮＤゲート２２の他方の入力端
子、及び、インバータ２３の入力端子に接続される。Ｒ
Ｓラッチ回路１３の出力であるインバータ２３の出力
は、レシーバ回路１の出力端子６を構成する。
び、ＲＳラッチ回路１３のセット入力であるＮＡＮＤゲ
ート２２の一方の入力端子は、ノードＮbに接続され
る。トランジスタＱp4とＱn4のドレインは、トランジス
タＱp3とＱp4のゲートに接続される。トランジスタＱn7
のソースは、トランジスタＱn8のドレインに接続され
る。ＮＡＮＤゲート２２の出力端子は、ＮＡＮＤゲート
２１の他方の入力端子に接続される。ＮＡＮＤゲート２
１の出力端子は、ＮＡＮＤゲート２２の他方の入力端
子、及び、インバータ２３の入力端子に接続される。Ｒ
Ｓラッチ回路１３の出力であるインバータ２３の出力
は、レシーバ回路１の出力端子６を構成する。
【００２２】トランシーバ回路２は、第１入力端子３及
び第２入力端子４を送信データの信号レベルに基づい
て、グランド電位又はフローティング電位の何れかにす
る。第１入力端子３及び第２入力端子４は、一方の端子
がグランド電位になり、他方の端子がフローティング電
位になる。ここで、ノードＮa、Ｎb、Ｎc、及び、Ｎdの
電位は夫々、Ｖa、Ｖb、Ｖc、Ｖdである。
び第２入力端子４を送信データの信号レベルに基づい
て、グランド電位又はフローティング電位の何れかにす
る。第１入力端子３及び第２入力端子４は、一方の端子
がグランド電位になり、他方の端子がフローティング電
位になる。ここで、ノードＮa、Ｎb、Ｎc、及び、Ｎdの
電位は夫々、Ｖa、Ｖb、Ｖc、Ｖdである。
【００２３】第１入力端子３がグランド電位で、第２入
力端子４がフローティング電位の場合、トランジスタＱ
n1及びＱn3は、ゲート・ソース間電圧がＶdになりオン
し、電圧Ｖdに基づく電流駆動能力を有する。トランジ
スタＱp1及びＱp3は、第１入力端子３を経由して、電圧
Ｖcに基づいた定電流動作により、所定の値の定電流を
トランシーバ回路２のグランドに流し、電位ＶbをＬレ
ベルにする。
力端子４がフローティング電位の場合、トランジスタＱ
n1及びＱn3は、ゲート・ソース間電圧がＶdになりオン
し、電圧Ｖdに基づく電流駆動能力を有する。トランジ
スタＱp1及びＱp3は、第１入力端子３を経由して、電圧
Ｖcに基づいた定電流動作により、所定の値の定電流を
トランシーバ回路２のグランドに流し、電位ＶbをＬレ
ベルにする。
【００２４】トランジスタＱn2及びＱn4は、ゲート・ソ
ース間電圧がゼロになりオフする。トランジスタＱp2及
びＱp4は、定電流動作により、電位ＶaをＨレベルにす
る。ＲＳラッチ回路１３は、セット入力がＨレベルで、
リセット入力がＬレベルになる。
ース間電圧がゼロになりオフする。トランジスタＱp2及
びＱp4は、定電流動作により、電位ＶaをＨレベルにす
る。ＲＳラッチ回路１３は、セット入力がＨレベルで、
リセット入力がＬレベルになる。
【００２５】第１電流供給部は、電流を第１伝送路７に
供給し、第２電流供給部は、電流の供給を停止する。
供給し、第２電流供給部は、電流の供給を停止する。
【００２６】第１入力端子３がフローティング電位で、
第２入力端子４がグランド電位の場合、トランジスタＱ
n1及びＱn3は、ゲート・ソース間電圧がゼロになりオフ
する。トランジスタＱp1及びＱp3は、定電流動作によ
り、電位ＶbをＨレベルにする。
第２入力端子４がグランド電位の場合、トランジスタＱ
n1及びＱn3は、ゲート・ソース間電圧がゼロになりオフ
する。トランジスタＱp1及びＱp3は、定電流動作によ
り、電位ＶbをＨレベルにする。
【００２７】トランジスタＱn2及びＱn4は、ゲート・ソ
ース間電圧がＶdになりオンし、電圧Ｖdに基づく電流駆
動能力を有する。第２入力端子４を経由して、電圧Ｖc
に基づいた定電流動作により、所定の値の定電流をトラ
ンシーバ回路２のグランドに流し、電位ＶaをＬレベル
にする。ＲＳラッチ回路１３は、セット入力がＬレベル
で、リセット入力がＨレベルになる。
ース間電圧がＶdになりオンし、電圧Ｖdに基づく電流駆
動能力を有する。第２入力端子４を経由して、電圧Ｖc
に基づいた定電流動作により、所定の値の定電流をトラ
ンシーバ回路２のグランドに流し、電位ＶaをＬレベル
にする。ＲＳラッチ回路１３は、セット入力がＬレベル
で、リセット入力がＨレベルになる。
【００２８】第１電流供給部は、電流の供給を停止し、
第２電流供給部は、第２伝送路８に電流を供給する。
第２電流供給部は、第２伝送路８に電流を供給する。
【００２９】ＲＳラッチ回路１３は、セット入力又はリ
セット入力が、ＨレベルからＬレベルへの変化に基づい
て、保持する値を決定する。セット入力の場合、出力端
子６はＨレベルになり、リセット入力の場合、出力端子
６はＬレベルになる。
セット入力が、ＨレベルからＬレベルへの変化に基づい
て、保持する値を決定する。セット入力の場合、出力端
子６はＨレベルになり、リセット入力の場合、出力端子
６はＬレベルになる。
【００３０】バイアス端子５は、所定の値のバイアス電
圧Ｖsが印加される。トランジスタＱp5、Ｑn5、及び、
Ｑn6は、ゲート・ソース間電圧がＶsになりオンし、電
圧Ｖsに基づく電流駆動能力を有する。
圧Ｖsが印加される。トランジスタＱp5、Ｑn5、及び、
Ｑn6は、ゲート・ソース間電圧がＶsになりオンし、電
圧Ｖsに基づく電流駆動能力を有する。
【００３１】トランジスタＱn5及びＱn6は、第１入力端
子３又は第２入力端子４がフローティング電位になる
と、グランド電位にある第１伝送路７又は第２伝送路８
に流れる電流に比して、値が約１０〜２５％の電流を、
電圧Ｖsの電流駆動能力に基づいて、レシーバ回路１の
グランドに流す。フローティング電位にある第１入力端
子３又は第２入力端子４は、電流をグランドに流すこと
により、所定の電位に固定される。電流の供給を停止し
た第１電流供給部又は第２電流供給部は、回路動作が安
定する。
子３又は第２入力端子４がフローティング電位になる
と、グランド電位にある第１伝送路７又は第２伝送路８
に流れる電流に比して、値が約１０〜２５％の電流を、
電圧Ｖsの電流駆動能力に基づいて、レシーバ回路１の
グランドに流す。フローティング電位にある第１入力端
子３又は第２入力端子４は、電流をグランドに流すこと
により、所定の電位に固定される。電流の供給を停止し
た第１電流供給部又は第２電流供給部は、回路動作が安
定する。
【００３２】伝送路は、信号を高速に伝送しようとする
と、容量性及び誘導性の分布定数素子による影響が現
れ、グランド電位又はフローティング電位の一方から他
方に移行する際、第１入力端子３又は第２入力端子４の
電位変化が遅延し、伝送される信号の波形が劣化する。
グランド電位からフローティング電位に変化する場合、
フローティング電位にある端子から電流をグランドに流
すことにより、分布定数素子による影響を抑える。第１
入力端子３又は第２入力端子４がＨレベルからＬレベル
の移行時間が速くなることにより、電位Ｖa又は電位Ｖb
の立上りが速くなり、信号の波形の劣化が抑えられる。
と、容量性及び誘導性の分布定数素子による影響が現
れ、グランド電位又はフローティング電位の一方から他
方に移行する際、第１入力端子３又は第２入力端子４の
電位変化が遅延し、伝送される信号の波形が劣化する。
グランド電位からフローティング電位に変化する場合、
フローティング電位にある端子から電流をグランドに流
すことにより、分布定数素子による影響を抑える。第１
入力端子３又は第２入力端子４がＨレベルからＬレベル
の移行時間が速くなることにより、電位Ｖa又は電位Ｖb
の立上りが速くなり、信号の波形の劣化が抑えられる。
【００３３】また、第１入力端子３から見た第１電流供
給部の回路構成と、第２入力端子４から見た第２電流供
給部の回路構成とは対称である。レシーバ回路１は、グ
ランド電位又はフローティング電位にある動作電流が双
方で等しいので、更に回路動作が安定化する。
給部の回路構成と、第２入力端子４から見た第２電流供
給部の回路構成とは対称である。レシーバ回路１は、グ
ランド電位又はフローティング電位にある動作電流が双
方で等しいので、更に回路動作が安定化する。
【００３４】ここで、レシーバ回路１が行うグランド電
位の変動に対する抑制動作について説明する。長距離伝
送を行う際やノイズ混入があると、レシーバ回路１のグ
ランド電位とトランシーバ回路２のグランド電位とに電
位差が生じることがある。
位の変動に対する抑制動作について説明する。長距離伝
送を行う際やノイズ混入があると、レシーバ回路１のグ
ランド電位とトランシーバ回路２のグランド電位とに電
位差が生じることがある。
【００３５】電流検出部１１は、トランジスタＱp5のソ
ース・ドレイン間を経由して、第１入力端子３又は第２
入力端子４に信号伝送用電流を供給する。電流検出部１
１は、電圧Ｖsに基づく電流駆動能力を有するトランジ
スタＱp5が、ソース・ドレイン間電流に応じて発生する
電圧降下分だけ、電源電圧ＶDDを低くし、電圧Ｖcを発
生する。トランジスタＱp6、Ｑn7、及び、Ｑn8は、オン
するので、所定のチャネル抵抗を有する。電位制御部１
２は、トランジスタＱp6、Ｑn7、及び、Ｑn8のチャネル
抵抗に基づいて、電圧Ｖcを電圧Ｖdに分圧する。
ース・ドレイン間を経由して、第１入力端子３又は第２
入力端子４に信号伝送用電流を供給する。電流検出部１
１は、電圧Ｖsに基づく電流駆動能力を有するトランジ
スタＱp5が、ソース・ドレイン間電流に応じて発生する
電圧降下分だけ、電源電圧ＶDDを低くし、電圧Ｖcを発
生する。トランジスタＱp6、Ｑn7、及び、Ｑn8は、オン
するので、所定のチャネル抵抗を有する。電位制御部１
２は、トランジスタＱp6、Ｑn7、及び、Ｑn8のチャネル
抵抗に基づいて、電圧Ｖcを電圧Ｖdに分圧する。
【００３６】電流検出用トランジスタＱp5が電圧Ｖcを
発生すること、電位制御部１２が電圧Ｖdに分圧するこ
と、及び、スイッチングトランジスタＱn1〜Ｑn4が電圧
Ｖdに基づいて電流駆動能力を決定することは、関連し
て動作するので、伝送される電流信号に基づいて発生す
る電圧信号の振幅を一定にするフィードバック制御の機
能を有する。
発生すること、電位制御部１２が電圧Ｖdに分圧するこ
と、及び、スイッチングトランジスタＱn1〜Ｑn4が電圧
Ｖdに基づいて電流駆動能力を決定することは、関連し
て動作するので、伝送される電流信号に基づいて発生す
る電圧信号の振幅を一定にするフィードバック制御の機
能を有する。
【００３７】上記実施形態例によれば、電流検出用トラ
ンジスタがスイッチングトランジスタに流れる電流を検
出し、スイッチングトランジスタのゲート電位をフィー
ドバック制御することにより、電流信号に基づいて発生
する電圧信号の振幅を一定にするので、トランシーバ回
路との間でグランド電位に差が生じても、動作マージン
が確保され、高速伝送が安定し信頼性が高い。
ンジスタがスイッチングトランジスタに流れる電流を検
出し、スイッチングトランジスタのゲート電位をフィー
ドバック制御することにより、電流信号に基づいて発生
する電圧信号の振幅を一定にするので、トランシーバ回
路との間でグランド電位に差が生じても、動作マージン
が確保され、高速伝送が安定し信頼性が高い。
【００３８】図３は、本発明の第２実施形態例のレシー
バ回路の回路図である。本実施形態例は、ＮＡＮＤで構
成されるＲＳラッチ回路に代えて、ＮＯＲで構成される
ＲＳラッチ回路を有する点が、先の実施形態例と異な
る。本実施形態例のレシーバ回路１Ａは、ＲＳラッチ回
路１４を有する。ＲＳラッチ回路１４は、２入力のＮＯ
Ｒゲート２４、２５、及び、インバータ２３で構成され
る。
バ回路の回路図である。本実施形態例は、ＮＡＮＤで構
成されるＲＳラッチ回路に代えて、ＮＯＲで構成される
ＲＳラッチ回路を有する点が、先の実施形態例と異な
る。本実施形態例のレシーバ回路１Ａは、ＲＳラッチ回
路１４を有する。ＲＳラッチ回路１４は、２入力のＮＯ
Ｒゲート２４、２５、及び、インバータ２３で構成され
る。
【００３９】ＮＯＲゲート２４の一方の入力端子は、ノ
ードＮaに接続し、ＲＳラッチ回路１４のセット入力に
なる。ＮＯＲゲート２４の出力端子は、ＮＯＲゲート２
５の一方の入力端子、及び、インバータ２３の入力端子
に接続される。ＮＯＲゲート２５の出力端子は、ＮＯＲ
ゲート２４の他方の入力端子に接続される。ＮＯＲゲー
ト２５の他方の入力端子は、ノードＮbに接続され、Ｒ
Ｓラッチ回路１４のリセット入力になる。インバータ２
３の出力端子は、出力端子６に接続され、ＲＳラッチ回
路１４の出力になる。
ードＮaに接続し、ＲＳラッチ回路１４のセット入力に
なる。ＮＯＲゲート２４の出力端子は、ＮＯＲゲート２
５の一方の入力端子、及び、インバータ２３の入力端子
に接続される。ＮＯＲゲート２５の出力端子は、ＮＯＲ
ゲート２４の他方の入力端子に接続される。ＮＯＲゲー
ト２５の他方の入力端子は、ノードＮbに接続され、Ｒ
Ｓラッチ回路１４のリセット入力になる。インバータ２
３の出力端子は、出力端子６に接続され、ＲＳラッチ回
路１４の出力になる。
【００４０】電位ＶaがＨレベルで、電位ＶbがＬレベル
の場合、ＲＳラッチ回路１４は、セット入力がＨレベル
で、リセット入力がＬレベルになるので、出力端子６を
Ｈレベルにする。
の場合、ＲＳラッチ回路１４は、セット入力がＨレベル
で、リセット入力がＬレベルになるので、出力端子６を
Ｈレベルにする。
【００４１】電位ＶaがＬレベルで、電位ＶbがＨレベル
の場合、ＲＳラッチ回路１４は、セット入力がＬレベル
で、リセット入力がＨレベルになるので、出力端子６を
Ｌレベルにする。
の場合、ＲＳラッチ回路１４は、セット入力がＬレベル
で、リセット入力がＨレベルになるので、出力端子６を
Ｌレベルにする。
【００４２】ＲＳラッチ回路１４は、セット入力又はリ
セット入力が、ＬレベルからＨレベルへの変化に基づい
て、保持する値を決定する。セット入力の場合、出力端
子６はＨレベルになり、リセット入力の場合、出力端子
６はＬレベルになる。
セット入力が、ＬレベルからＨレベルへの変化に基づい
て、保持する値を決定する。セット入力の場合、出力端
子６はＨレベルになり、リセット入力の場合、出力端子
６はＬレベルになる。
【００４３】ＲＳラッチ回路１４は、ＮＯＲゲートによ
り構成されることにより、ＬレベルからＨレベルに変化
するセット入力又はリセット入力の何れか一方に基づい
て、保持する値が決定するので、信号の波形が改善され
たＬレベルからＨレベルへの変化に対応する。
り構成されることにより、ＬレベルからＨレベルに変化
するセット入力又はリセット入力の何れか一方に基づい
て、保持する値が決定するので、信号の波形が改善され
たＬレベルからＨレベルへの変化に対応する。
【００４４】上記実施形態例によれば、ＮＯＲゲートで
構成されると、ＲＳラッチ回路は信号の波形が改善され
たＬレベルからＨレベルへの変化に基づいて保持する値
を決定することにより、ラッチ動作が安定するので、よ
り信頼性が高くなる。
構成されると、ＲＳラッチ回路は信号の波形が改善され
たＬレベルからＨレベルへの変化に基づいて保持する値
を決定することにより、ラッチ動作が安定するので、よ
り信頼性が高くなる。
【００４５】なお、上記実施形態例では各電流供給部が
一対の定電流源及びスイッチングトランジスタから構成
されるレシーバ回路について説明したが、各電流供給部
が１つの定電流源及びスイッチングトランジスタから構
成されるレシーバ回路についても同様な効果が得られ
る。
一対の定電流源及びスイッチングトランジスタから構成
されるレシーバ回路について説明したが、各電流供給部
が１つの定電流源及びスイッチングトランジスタから構
成されるレシーバ回路についても同様な効果が得られ
る。
【００４６】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明のレシーバ回路は、上記実施
形態例の構成にのみ限定されるものでなく、上記実施形
態例の構成から種々の修正及び変更を施したレシーバ回
路も、本発明の範囲に含まれる。
づいて説明したが、本発明のレシーバ回路は、上記実施
形態例の構成にのみ限定されるものでなく、上記実施形
態例の構成から種々の修正及び変更を施したレシーバ回
路も、本発明の範囲に含まれる。
【００４７】
【発明の効果】以上説明したように、本発明のレシーバ
回路では、電流検出用トランジスタがスイッチングトラ
ンジスタに流れる電流を検出し、スイッチングトランジ
スタのゲート電位をフィードバック制御することによ
り、電流信号に基づいて発生する電圧信号の振幅を一定
にするので、トランシーバ回路との間でグランド電位に
差が生じても、動作マージンが確保され、高速伝送が安
定し信頼性が高い。
回路では、電流検出用トランジスタがスイッチングトラ
ンジスタに流れる電流を検出し、スイッチングトランジ
スタのゲート電位をフィードバック制御することによ
り、電流信号に基づいて発生する電圧信号の振幅を一定
にするので、トランシーバ回路との間でグランド電位に
差が生じても、動作マージンが確保され、高速伝送が安
定し信頼性が高い。
【００４８】また、ＮＯＲゲートで構成されると、ＲＳ
ラッチ回路は信号の波形が改善されたＬレベルからＨレ
ベルへの変化に基づいて保持する値を決定することによ
り、ラッチ動作が安定するので、より信頼性が高くな
る。
ラッチ回路は信号の波形が改善されたＬレベルからＨレ
ベルへの変化に基づいて保持する値を決定することによ
り、ラッチ動作が安定するので、より信頼性が高くな
る。
【図１】本発明の第１実施形態例のレシーバ回路が使用
される通信システムを示す。
される通信システムを示す。
【図２】図１のレシーバ回路１の回路図である。
【図３】本発明の第２実施形態例のレシーバ回路の回路
図である。
図である。
【図４】特願平１１−２２９６６０号公報に記載のレシ
ーバ回路の回路図である。
ーバ回路の回路図である。
１ レシーバ回路
２ トランシーバ回路
３ 第１入力端子
４ 第２入力端子
５ バイアス端子
６ 出力端子
７ 第１伝送路
８ 第２伝送路
１１ 電流検出部（電流検出用トランジスタ）
１２ 電位制御部
１３、１４ ＲＳラッチ回路
２１、２２ ２入力ＮＡＮＤゲート
２３ インバータ
２４、２５ ＮＯＲゲート
ＶDD 電源電圧
Ｑp1〜Ｑp6 ＰチャネルＭＯＳトランジスタ
Ｑn1〜Ｑn8、Ｑn11、Ｑn12 ＮチャネルＭＯＳトランジ
スタ Ｎa〜Ｎd ノード
スタ Ｎa〜Ｎd ノード
Claims (5)
- 【請求項１】 ２値の送信データに対応してグランド電
位又はフローティング電位に設定され、互いに相補の信
号を入力する第１及び第２の入力端子と、 前記第１の入力端子にソースが接続され、第１の定電流
源の一端にドレインが接続される第１のスイッチングト
ランジスタと、 前記第２の入力端子にソースが接続され、第２の定電流
源の一端にドレインが接続される第２のスイッチングト
ランジスタと、 前記第１及び第２の定電流源の共通に接続された他端と
電源との間に接続される電流検出用トランジスタと、 前記電流検出用トランジスタの検出電流に応じて前記第
１及び第２のスイッチングトランジスタのゲート電圧を
制御することにより、該第１及び第２のスイッチングト
ランジスタを流れる電流をフィードバック制御する制御
手段と、 前記第１及び第２のスイッチングトランジスタのドレイ
ン電位を入力とするＲＳラッチ回路とを有することを特
徴とするレシーバ回路。 - 【請求項２】 ２値の送信データに対応してグランド電
位又はフローティング電位に設定され、互いに相補の信
号を入力する第１及び第２の入力端子と、 前記第１の入力端子にソースが接続され、第１及び第２
の定電流源の一端に夫々ドレインが接続される第１及び
第２のスイッチングトランジスタと、 前記第２の入力端子にソースが接続され、第３及び第４
の定電流源の一端にドレインが夫々接続される第３及び
第４のスイッチングトランジスタと、 前記第１〜第４の定電流源の共通に接続された他端と電
源との間に接続される電流検出用トランジスタと、 前記電流検出用トランジスタの検出電流に応じて前記第
１及び第２のスイッチングトランジスタのゲート電圧を
制御することにより、該第１及び第２のスイッチングト
ランジスタを流れる電流をフィードバック制御する制御
手段と、 前記第１又は第２のスイッチングトランジスタのドレイ
ン電位と、前記第３又は第４のスイッチングトランジス
タのドレイン電位とを入力するＲＳラッチ回路とを有す
ることを特徴とするレシーバ回路。 - 【請求項３】 ２値の送信データに対応してグランド電
位又はフローティング電位に設定される伝送路から互い
に相補の信号を入力し、前記グランド電位又はフローテ
ィング電位に対応する２値の電流信号を伝送路に供給す
る第１及び第２のスイッチングトランジスタを有する電
流供給回路と、前記第１及び第２のスイッチングトラン
ジスタから供給する各電流信号に対応する互いに相補の
２値信号をラッチするＲＳラッチ回路とを備えるレシー
バ回路において、 前記第１及び第２のスイッチングトランジスタに流れる
電流の和を検出する電流検出手段を有し、 前記電流検出手段の出力信号に対応して前記第１及び第
２のスイッチングトランジスタのゲート電位を制御する
ことを特徴とするレシーバ回路。 - 【請求項４】 前記ＲＳラッチ回路がＮＡＮＤゲートか
ら構成される、請求項１〜３の何れかに記載のレシーバ
回路。 - 【請求項５】 前記ＲＳラッチ回路がＮＯＲゲートから
構成される、請求項１〜３の何れかに記載のレシーバ回
路。
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|---|---|---|---|
| JP2000321274A JP3506665B2 (ja) | 2000-10-20 | 2000-10-20 | レシーバ回路 |
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| DE10151403A DE10151403B4 (de) | 2000-10-20 | 2001-10-18 | Empfängerschaltkreis für ein komplementäres Signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000321274A JP3506665B2 (ja) | 2000-10-20 | 2000-10-20 | レシーバ回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2002135339A JP2002135339A (ja) | 2002-05-10 |
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Family
ID=18799428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000321274A Expired - Fee Related JP3506665B2 (ja) | 2000-10-20 | 2000-10-20 | レシーバ回路 |
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| JP (1) | JP3506665B2 (ja) |
| DE (1) | DE10151403B4 (ja) |
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| JP3833634B2 (ja) * | 2003-08-13 | 2006-10-18 | ローム株式会社 | 伝送装置 |
| JP4518321B2 (ja) * | 2004-05-28 | 2010-08-04 | ルネサスエレクトロニクス株式会社 | データ伝送装置、及び受信装置 |
| JP2007053436A (ja) * | 2005-08-15 | 2007-03-01 | Nec Electronics Corp | レシーバ回路およびレシーバ回路の動作方法 |
| JP2008182570A (ja) * | 2007-01-25 | 2008-08-07 | Nec Electronics Corp | 送信装置、受信装置および送受信システム |
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- 2000-10-20 JP JP2000321274A patent/JP3506665B2/ja not_active Expired - Fee Related
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2001
- 2001-10-11 US US09/975,440 patent/US6456111B1/en not_active Expired - Lifetime
- 2001-10-18 DE DE10151403A patent/DE10151403B4/de not_active Expired - Fee Related
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| DE10151403A1 (de) | 2002-05-08 |
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