KR100522284B1 - 듀얼 게이트 트랜지스터 소자를 구비한 정전류 cmos 출력 구동 회로 - Google Patents

듀얼 게이트 트랜지스터 소자를 구비한 정전류 cmos 출력 구동 회로 Download PDF

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Abstract

본 발명의 일 특징에 있어서, 저항성 단자 부하에 동작적으로 결합된 출력 단자를 구비한 출력 구동 회로는; 소오스 트랜지스터 및 드레인 트랜지스터를 구비한 듀얼 게이트 pFET 소자를 포함하는데, 각각의 트랜지스터는 각기 게이트 단자, 소오스 단자 및 드레인 단자를 가지며, 상기 소오스 트랜지스터의 소오스 단자는 전압 소오스(V)에 동작적으로 결합되며, 상기 소오스 트랜지스터의 드레인 단자는 드레인 트랜지스터의 소오스 단자에 동작적으로 결합되고, 상기 드레인 트랜지스터의 드레인 단자는 상기 출력 구동 회로의 출력 단자에 동작적으로 결합되며; 소오스 트랜지스터 및 드레인 트랜지스터를 구비한 듀얼 게이트 nFET 소자를 포함하는데, 상기 각각의 트랜지스터는 각기 게이트 단자, 소오스 단자 및 드레인 단자를 가지며, 상기 소오스 트랜지스터의 소오스 단자는 접지 전위에 동작적으로 결합되고, 소오스 트랜지스터의 드레인 단자는 상기 드레인 트랜지스터의 소오스 단자에 동작적으로 결합되고, 상기 드레인 트랜지스터의 드레인 단자는 상기 출력 구동 회로의 출력 단자에 동작적으로 결합되며; 상기 듀얼 게이트 pFET 소자의 소오스 트랜지스터의 게이트 단자에 동작적으로 결합되어 전압 소오스(V)로부터 상기 듀얼 게이트 pFET 소자의 소오스 트랜지스터를 통해 전류 흐름을 턴 온 및 턴 오프시키는 제 1 스위칭 수단; 상기 듀얼 게이트 nFET 소자의 소오스 트랜지스터의 게이트 단자에 동작적으로 결합되어 상기 듀얼 게이트 nFET 소자의 소오스 트랜지스터를 통해 접지 전위로의 전류 흐름을 턴 온 및 턴 오프시키는 제 2 스위칭 수단; 및 상기 듀얼 게이트 pFET 소자의 드레인 트랜지스터의 게이트 단자에 동작적으로 결합된 제 1 출력 단자를 구비하며 저항성 단자 부하와 관련한 기준 전압의 기능을 하고 상기 듀얼 게이트 pFET 소자의 드레인 트랜지스터에 의해 저항성 단자 부하에 제공되는 전류의 양을 실질적으로 제어하는 제 1 바이어스 전압을 상기 드레인 트랜지스터의 게이트 단자에 제공하며, 상기 바이어스 발생 수단은 또한 듀얼 게이트 nFET 소자의 드레인 트랜지스터의 게이트 단자에 동작적으로 결합된 제 2 출력 단자를 구비하며 저항성 단자 부하에 관련된 기준 전압의 기능을 하고 저항성 단자 부하에 의해 상기 듀얼 게이트 nFET소자의 드레인 트랜지스터에 제공되는 전류의 양을 실질적으로 제어하는 제 2 바이어스 전압을 상기 드레인 트랜지스터에 제공한다.

Description

듀얼 게이트 트랜지스터 소자를 구비한 정전류 ＣＭＯＳ 출력 구동 회로{CONSTANT CURRENT CMOS OUTPUT DRIVER CIRCUIT WITH DUAL GATE TRANSISTOR DEVICES}
본 발명은 반도체 장치들 사이에서의 데이터 전송에 관한 것이며, 보다 구체적으로, 일정한 전류 인가를 위해 드레인 전류 제어된 CMOS 출력 구동 회로에 관한 것이다.
고주파 데이터 전송 어플리케이션에서 이같은 데이터 전송이 통상 입출력 신호에서 왜곡 및/또는 공명을 유발할 수 있는 신호 반사를 방지하기 위해 전송 라인 및 단자 저항(terminal resistor)을 사용하여 달성되는 것은 공지되었다. 특히, 단자 저항은 전송 라인의 단부 또는 단부 및 시작단 모두에 위치될 수 있다. 이같은 단자 저항은 고정되지 않으나; 일반적인 값은 50, 75, 100 오옴이다. 이같은 단자 저항이 SSTL(Stub Series Terminated Logic) EIA/JEDEC 표준에서 개시된 바와 같이, 접지, 장치 전원 공급 장치 또는 외부적으로 제공되는 기준 전압에 접속될 수 있다는 것을 이해할 수 있다.
예로서, 도 1은 칩 A에 위치되면서 출력 버퍼로 언급되는 오프 칩 구동기(OCD)를 도시한다. OCD의 일반적인 응용은 DRAM 소자와 같은 반도체 메모리 장치로부터의 출력 데이터 비트를 다른 장치(리시버)로 유도하기 위한 것이다. 이같은 OCD는 데이터 전송 시스템의 적합한 동작을 보장하기 위해 일반적으로 데이터 비트를 수신하는 장치의 입력 단에 특정한 전압 스윙을 전달하여야 한다. 이같은 특정한 전압 스윙을 보장하기 위해, OCD가 제어 가능한 전류 소오스(p-채널 트랜지스터) 및 전류 싱크(n-채널 트랜지스터)를 제공하는 것이 바람직하다. 이와 같은 경우, 제어된 전류는 입력 회로(리시버/CHIP B)의 입력 전압(VIN)으로 사용되는 단자 저항(RT) 양단에서의 전압 강하를 야기한다.
출력 전류 제어된 구동기 회로를 개발하기 위한 시도가 이어졌다. 고속 저전력 CMOS 양-천이된 ECL I/O전송기가 예를 들어, (Des Rosiers 등에 의한) 1996년 2월 27일 출원된 U.S. 특허 출원 번호 제 5,495,184호에 개시되었다. 상기 전송기는 4개의 CMOS트랜지스터로 이루어진 토템-폴 구조를 갖는다. 상부 두개의 CMOS 트랜지스터는 PMOS 소자이고, 하부의 두개의 트랜지스터는 NMOS 소자이다. 상부 및 하부 트랜지스터는, 소오스 전압 공급 장치(VSS) 또는 드레인 전압 전원 공급 장치(VDD)로부터 저항성 단자 부하(Rt)로의 전류 흐름을 교호적으로 턴온 및 턴 오프시키는 출력 전류 스위치로서 역할을 한다. 중앙의 두개의 소자는 정확한 전류 소오스를 사용하여 부하로 소오스되고 정확한 전류 싱크를 사용하여 부하로부터의 싱크되는 전류의 정확한 양을 제어하는 DC 전압 기준에 접속된다. 정확한 전류 소오스 및 전류 싱크를 위한 기준 전압은 저항 사다리로 언급되는 부 궤환 회로 및 밴드 갭 기준 소오스에 의해 제어되는 전류 소오스를 사용한다. Des Rosier 등의 전송기는 프로세스, 전압 및 온도의 변화에도 불구하고, ECL레벨의 온칩 기준화 및 기준 전압 및 전류의 제어를 허용한다. 내부 ECL 기준 전압 신호(VOL, VOH)는 출력 레벨을 제어하기 위해 사용된다. 연산 증폭기는 전류 소오스 및 싱크 트랜지스터의 드레인 전압이 ECL기준 입력(VOH, VOL)과 동일하게 되도록, 각각의 트랜지스터를 구동시킨다. 이러한 제어 전압은 복제(replica) 단을 통해 정확한 전류를 생성하고, 또한 출력단으로 인가한다. 기준 제어 회로의 모든 장치는 DC 전력 소모를 감소시키기 위해 크기 설정(scaling)된다. 그러나, 부하에 소오스되고 부하로부터 바람직하지 않게 싱크되는 전류를 제어하는, Des Rosers 등의 전송기에 의해 발생된 DC 전압 기준은 저항성 단자 부하(Rt)에 결합된 외부 기준 전압을 고려하지 않는다. 결과적으로, 다양한 데이터 이송 표준에 대한 Des Roiser 등의 출력 구동기의 적용력은 매우 제한된다.
본 발명의 일 특징에 있어서, 저항성 단자 부하에 동작적으로 결합된 출력 단자를 구비한 출력 구동 회로는; 소오스 트랜지스터 및 드레인 트랜지스터를 구비한 듀얼 게이트 pFET 소자를 포함하는데, 각각의 트랜지스터는 각기 게이트 단자, 소오스 단자 및 드레인 단자를 가지며, 상기 소오스 트랜지스터의 소오스 단자는 전압원(V)에 동작적으로 결합되며, 상기 소오스 트랜지스터의 드레인 단자는 드레인 트랜지스터의 소오스 단자에 동작적으로 결합되고, 상기 드레인 트랜지스터의 드레인 단자는 상기 출력 구동 회로의 출력 단자에 동작적으로 결합되며; 소오스 트랜지스터 및 드레인 트랜지스터를 구비한 듀얼 게이트 nFET 소자를 포함하는데, 상기 각각의 트랜지스터는 각기 게이트 단자, 소오스 단자 및 드레인 단자를 가지며, 상기 소오스 트랜지스터의 소오스 단자는 접지 전위에 동작적으로 결합되고, 소오스 트랜지스터의 드레인 단자는 상기 드레인 트랜지스터의 소오스 단자에 동작적으로 결합되고, 상기 드레인 트랜지스터의 드레인 단자는 상기 출력 구동 회로의 출력 단자에 동작적으로 결합되며; 상기 듀얼 게이트 pFET 소자의 소오스 트랜지스터의 게이트 단자에 결합되어 전압원(V)으로부터 상기 듀얼 게이트 pFET 소자의 소오스 트랜지스터를 통해 전류 흐름을 턴 온 및 턴 오프시키는 제 1 스위칭 수단; 상기 듀얼 게이트 nFET 소자의 소오스 트랜지스터의 게이트 단자에 동작적으로 결합되어 상기 듀얼 게이트 nFET 소자의 소오스 트랜지스터를 통해 접지 전위로의 전류 흐름을 턴 온 및 턴 오프시키는 제 2 스위칭 수단; 및 상기 듀얼 게이트 pFET 소자의 드레인 트랜지스터의 게이트 단자에 동작적으로 결합된 제 1 출력 단자를 구비하며 저항성 단자 부하와 관련한 기준 전압의 기능을 하며 상기 듀얼 게이트 pFET 소자의 드레인 트랜지스터에 의해 저항성 단자 부하에 제공되는 전류의 양을 실질적으로 제어하는 제 1 바이어스 전압을 상기 드레인 트랜지스터에 제공하는 바이어스 발생 수단을 포함하는데, 상기 바이어스 발생 수단은 또한 듀얼 게이트 nFET 소자의 드레인 트랜지스터의 게이트 단자에 동작적으로 결합된 제 2 출력 단자를 구비하며 저항성 단자 부하에 관련된 기준 전압의 기능을 하고 저항성 단자 부하에 의해 상기 듀얼 게이트 nFET소자의 드레인 트랜지스터에 제공되는 전류의 양을 실질적으로 제어하는 제 1 바이어스 전압을 상기 드레인 트랜지스터에 제공한다.
본 발명의 다른 특징에 있어서, 저항성 단자 부하에 동작적으로 결합된 출력 단자를 구비한 출력 구동 회로는; 소오스 트랜지스터 및 드레인 트랜지스터를 구비한 듀얼 게이트 pFET 소자를 포함하는데, 각각의 트랜지스터는 각기 게이트 단자, 소오스 단자 및 드레인 단자를 가지며, 상기 소오스 트랜지스터의 소오스 단자는 전압원(V)에 동작적으로 결합되며, 상기 소오스 트랜지스터의 드레인 단자는 드레인 트랜지스터의 소오스 단자에 동작적으로 결합되고, 상기 드레인 트랜지스터의 드레인 단자는 상기 출력 구동 회로의 출력 단자에 동작적으로 결합되며; 소오스 트랜지스터 및 드레인 트랜지스터를 구비한 듀얼 게이트 nFET 소자를 포함하는데, 상기 각각의 트랜지스터는 각기 게이트 단자, 소오스 단자 및 드레인 단자를 가지며, 상기 소오스 트랜지스터의 소오스 단자는 접지 전위에 동작적으로 결합되고, 소오스 트랜지스터의 드레인 단자는 상기 드레인 트랜지스터의 소오스 단자에 동작적으로 결합되고, 상기 드레인 트랜지스터의 드레인 단자는 상기 출력 구동 회로의 출력 단자에 동작적으로 결합되며; 상기 듀얼 게이트 pFET 소자의 드레인 트랜지스터의 게이트 단자에 결합되어 상기 듀얼 게이트 pFET 소자의 소오스 트랜지스터로부터의 전류 흐름을 턴 온 및 턴 오프시키는 제 1 스위칭 수단; 상기 듀얼 게이트 nFET 소자의 드레인 트랜지스터의 게이트 단자에 결합되어 상기 듀얼 게이트 nFET 소자의 소오스 트랜지스터를 통해 전류 흐름을 턴 온 및 턴 오프시키는 제 2 스위칭 수단; 및 상기 듀얼 게이트 pFET 소자의 소오스 트랜지스터의 게이트 단자에 동작적으로 결합된 제 1 출력 단자를 구비하며 저항성 단자 부하와 관련한 기준 전압의 기능을 하며 상기 듀얼 게이트 pFET 소자의 드레인 트랜지스터로 그리고 상기 트랜지스터를 통해 저항성 단자 부하에 제공되는 전류의 양을 실질적으로 제어하는 제 1 바이어스 전압을 상기 소오스 트랜지스터에 제공하는 바이어스 발생 수단을 포함하는데, 상기 바이어스 발생 수단은 또한 듀얼 게이트 nFET 소자의 소오스 트랜지스터의 게이트 단자에 동작적으로 결합된 제 2 출력 단자를 구비하며 저항성 단자 부하에 관련된 기준 전압의 기능을 하며 저항성 단자 부하에 의해 상기 듀얼 게이트 nFET소자의 드레인 트랜지스터로 그리고 상기 트랜지스터를 통해 제공되는 전류의 양을 실질적으로 제어하는 제 2 바이어스 전압을 상기 소오스 트랜지스터에 제공한다.
상기 바이어스 전압 발생기는 바람직하게, 본 발명의 출력 구동 회로에 의해 소오스되고 싱크되는 전류의 양을 실질적으로 제어하는 데에 사용되는 바이어스 전압을 발생시키기 위한, 전류 미러형 회로 장치 및 멀티-스테이지 회로 장치를 포함한다는 것을 이해할 것이다. 이같은 바이어스 발생 수단의 바람직한 실시예 뿐만 아니라, 출력 구동 회로의 바람직한 실시예가 본 명세서에서 상세히 설명된다.
바람직하게, 본 발명은 외부 저항성 단자 부하, 예를 들어, SSTL_2, SSTL_3, HSTL, ECL가 사용되는 (반도체 메모리 장치에서 바람직하게 오프 칩 구동기(OCD)로서 사용되는) 일정한 전류 오플리케이션을 위해 드레인 전류 제어 CMOS 출력 구동 회로를 제공한다. (듀얼 게이트 pFET 소자에 의해 소오스되는) 풀-업 경로와 (듀얼 게이트 nFET 소자에 의해 싱크되는) 풀 다운 경로의 드레인 전류는 각각, 외부 단자 기준 전압으로 유용하게 고려되는 본 발명의 회로에 의해 발생된 게이트 바이어스 전압에 의해 제어된다.
본 발명의 이러한 목적 및 다른 목적, 특징과 장점은 첨부된 도면과 관련하여 실시예에 대한 상세한 설명으로부터 명백해진다.
도 2를 참조하여, 본 발명에 따라 일정한 드레인 전류 제어를 저항성 단자 부하에 제공하기 위한 출력 구동 회로의 제 1 실시예가 설명된다. 본 발명의 출력 구동 회로는 반도체 메모리 소자, 예를 들어 DRAM에서 바람직하게 오프 칩 구동기(OCD)로서 사용되지만; 본 발명은 이에 한정되지 않으며, 이같은 단일 출력 구동 회로는 기술 분야의 당업자에 의해 고려되는 다양한 다른 데이터 전송 오플리케이션에도 사용될 수 있다. "칩"과 "칩의 외부"의 윤곽을 나타내는 도 2의 점선은 출력 구동 회로가 데이터가 구동될 칩의 일부 또는 반도체 장치의 일부로서 형성된다는 것을 나타낸다. 그러므로, 점선의 다른 측의 컴포넌트는 칩 및 본 발명의 출력 구동 회로 외부에 존재한다.
특히, 출력 구동 회로(10)는 출력 구동 회로의 풀업 경로를 형성하는 듀얼 게이트 p-채널 전계 효과 트랜지스터(pFET) 소자(12)를 포함한다. 상기 듀얼 게이트 pFET 소자(12) 자신은 각기 소오스 단자(S), 게이트 단자(G) 및 드레인 단자(D)를 구비한 소오스 트랜지스터(12A)와 드레인 트랜지스터(12B)를 포함한다. 상기 소오스 트랜지스터(12A)의 소오스 단자는 외부에서 칩에 제공된 전압원(V)(예를 들어 칩 전원 공급장치)에 접속된다. 상기 드레인 트랜지스터(12B)의 드레인 단자는 상기 출력 구동 회로(10)의 출력 단자에 접속된다.
상기 출력 구동 회로(10)는 또한 출력 구동 회로의 풀-다운 경로를 형성하는 듀얼 게이트 n-채널 전계 효과 트랜지스터(nFET) 소자(14)를 포함한다. 상기 듀얼 게이트 nFET 소자(14) 자신은 각각 소오스 단자(S), 게이트 단자(G) 및 드레인 단자(D)를 구비한 드레인 트랜지스터(14A)와 소오스 트랜지스터(14B)를 포함한다. 소오스 트랜지스터(14B)의 소오스 단자는 접지 전위에 접속된다. 더욱이, 소오스 트랜지스터(14B)의 드레인 단자는 드레인 트랜지스터(14A)의 소오스 단자에 접속된다. 드레인 트랜지스터(14A)의 드레인 단자는 출력 구동 회로(10)의 출력 단자에 접속된다.
pFET 소자의 소오스 트랜지스터(12A)의 게이트 단자는 스위칭 인버터(16)의 출력 단자에 접속되는 반면에, nFET 소자의 소오스 트랜지스터(14B)의 게이트 단자는 스위칭 인버터(18)의 출력 단자에 접속된다. p-채널 입력 신호(IN_P)에 응답하여, 스위칭 소자(16)는 소오스 트랜지스터(12A)를 턴온 및 턴 오프시키는데 사용되며, 이에 따라 전압원(V)으로부터 상기 듀얼 게이트 pFET 소자의 소오스 트랜지스터(12A)를 통한 전류 흐름을 턴 온 및 턴 오프시킨다. 유사하게, n-채널 입력 신호(IN_N)에 응답하여, 스위칭 소자(18)는 소오스 트랜지스터(14B)를 턴 온 및 턴 오프시키는 데에 사용되며, 이에 따라 듀얼 게이트 nFET 소자의 소오스 트랜지스터(14B)를 통해 접지 전위로의 전류 흐름을 턴 온 및 턴 오프시킨다.
pFET 소자의 드레인 트랜지스터(12B)의 게이트 단자는 바이어스 발생기(20)의 제 1 출력 단자에 접속된다. 바이어스 발생기(20)는 아래에서 설명된 바와 같이, 바이어스 전압(vBIASP)을 발생시켜, pFET 소자의 드레인 트랜지스터(12B)에 의해 제공되는 전류의 양을 실질적으로 제어하기 위해 드레인 트랜지스터(12B)의 게이트 단자에 상기 전압(vBIASP)을 인가한다. 유사하게, nFET 소자의 드레인 트랜지스터(14A)의 게이트 단자는 바이어스 발생기(20)의 제 2 출력 단자에 접속된다. 바이어스 발생기(20)는 아래에서 설명된 바와 같이 바이어스 전압(vBIASN)을 생성하여, nFET 소자의 드레인 트랜지스터(14A)에 제공되는 전류의 양을 실질적으로 제어하기 위해 드레인 트랜지스터(14A)의 게이트 단자에 상기 전압(vBIASN)을 인가한다.
드레인 트랜지스터(12B, 14A)의 드레인 단자의 접합부에 형성된 출력 구동 회로(10)의 출력 단자는 단자 저항(22)의 제 1 단자에 접속되는 반면에, 상기 단자 저항(22)의 제 2 단자는 외부 기준 전압원(VTT)에 접속된다. 상기 출력 구동 회로(10)의 출력 단자는 또한 상기 회로(10)로부터의 데이터를 수신하는 장치(도시되지 않음)의 입력단에 접속된다. 컴포넌트들 사이에 이같은 바람직한 전도성이 제공될 때, 출력 구동 회로(10)의 동작은 아래에서 설명된다.
본 발명의 출력 구동 회로는 pFET 풀업 경로 및 nFET 풀 다운 경로 모두에 일정한 전류를 전달하면서, 내부(칩) 전원 공급 장치 전압 및 외부 기준 전압이 소정의 허용 범위내에서 변화하는 것을 허용한다. 트랜지스터(12A, 12B, 14A, 14B 및 여기에 도시된 다른 모든 트랜지스터)와 같은 CMOS 트랜지스터의 드레인 전류는 실질적으로 소오스 전압으로의 게이트에 의해 제어된다는 것이 이해될 것이다. 따라서, 본 발명에 따른 게이트 전압(예를 들어, vBIASP 및 vBIASN)을 발생시키고 이같은 전압을 각각 드레인 트랜지스터(또는 다른 실시예에서 설명된 바와 같이, 소오스 트랜지스터)의 게이트 단자에 인가함으로써, 각각의 경로(풀 업 및 풀 다운)의 드레인 전류는 일정한 전류가 그것을 통하여 제공되도록 유용하게 제어될 수 있다. 특정 실시예에 있어서, 소오스 트랜지스터는 풀업 및 풀 다운 경로를 효과적으로 인에이블 및 디스에이블 시키는 데에 사용된다.(반면에 대안적인 실시예에서는 아래에서 설명된 바와 같이, 드레인 트랜지스터가 이러한 기능을 제공한다)
예로서, 단자 저항(22)은 50오음의 값을 가지는 것으로 도시되었다. 단자 저항의 값은 출력 구동 회로에 의해 소오스/싱크되는 전류 및 리시버의 입력 전압에 상응하도록 선택된다. 따라서, 도 2에 도시된 예에 따라, 50오옴의 단자 저항은 출력 구동 회로의 출력 단자에 약 8밀리암페어의 일정한 전류를 야기하고 이에 따라 리시버의 입력에서 약 +/-400밀리볼트(mV)의 전압 강하를 야기한다. 이러한 예에 있어서, +/-400밀리볼트(mV)는 리시버가 요구하는 입력 전압이다.
따라서, 신호(IN_P)가 논리 하이 상태(대략 5 볼트)이고 신호(IN_N)도 역시 논리 하이 상태 일 때, 스위칭 인버터(16)는 소오스 트랜지스터(12A)를 턴온 시키는 논리 로우(대략 0 볼트)를 출력하여, pFET 풀업 경로를 인에이블시키는 반면에, 스위칭 인버터(18)는 소오스 트랜지스터(14B)를 턴오프시키는 논리 로우를 출력하여 nFET 풀 다운 경로를 디스에이블시킨다. 풀 업 경로가 인에이블되고 풀 다운 경로가 디스에이블되면, 트랜지스터(12B)의 게이트 단자에 vBIASP를 인가하는 것은 원하는 드레인 전류(예를 들어 약 8mA)가 풀업 경로에 의해 소오스되도록 한다.
역으로, 신호(IN-N)가 논리 로우이고 신호(IN_P)도 역시 논리 로우일 때, 스위칭 인버터(18)는 소오스 트랜지스터(14B)를 턴온시키는 논리 하이를 출력하여 nFET 풀 다운 경로를 인에이블시키는 반면에, 스위칭 인버터(16)는 소오스 트랜지스터(12A)를 턴오프시키는 논리 하이를 출력하여 pFET 풀업 경로를 디스에이블시킨다. 풀다운 경로가 인에이블되고 풀 업 경로가 디스에이블되면, 트랜지스터(14A)의 게이트 단자에 vBIASN를 인가하는 것은 원하는 드레인 전류(예를 들어 약 8mA)가 풀 다운 경로에 의해 싱크되도록 한다.
도 3a를 참조하여, 바이어스 전압(vBIASN 및 vBIASP)을 발생시키기 위한 바이어스 발생기의 제 1 실시예가 도시된다. 상기 바이어스 발생기(20)가 아래에서 설명된 바와 같이 바람직하게 3개의 상호 접속된 스테이지로 형성된다는 것을 이해할 수 있을 것이다. vBIASP 및 vBIASN을 생성하기 위해 상기 바이어스 발생기 회로에 인가된 전압은 VINT로 표시되는 내부 전력 공급 전압과; CMN으로 표시되는 밴드 갭 기준 전압; 및 외부 단자 저항(22)의 기준 전압(VTT)을 포함한다. CMN(밴드 갭 기준 전압)은, 아래에서 설명되는 외부 기준 전압(VTT)의 기능처럼 바이어스 발생기 회로의 제 1 스테이지를 통한 전류 흐름을 보장하는 상당히 정확한 일정한 기준 전압이다.
따라서, 제 1 스테이지는 드레인 트랜지스터(P1B)에 직렬로 접속된 소오스 트랜지스터(P1A)로 구성된 듀얼 게이트 pFET 트랜지스터 소자를 포함한다. 상기 듀얼 게이트 pFET 소자(P1A/P1B)는 전압원(V)(즉, (도 2의) 트랜지스터(12A)에 접속된 전압원와 동일한)과 저항(R1)사이에 직렬로 접속된다. 저항(R1)은 저항(R2)에 직렬로 접속된다. 제 1 스테이지는 또한 드레인 트랜지스터(N1A)에 직렬로 접속된 소오스 트랜지스터(N1B)로 이루어진 듀얼 게이트 nFET 트랜지스터 소자를 포함한다. 상기 듀얼 게이트 nFET 소자(N1A/N1B)는 접지와 저항(R2)사이에 직렬로 접속된다. 제 1 스테이지는 또한 저항(R1,R2) 사이의 접합부에 접속된 반전 단자와 VTT에 접속된 비반전 단자를 가지는 제 1 연산 증폭기(IVTT)를 포함한다. 제 1 연산 증폭기(IVTT)의 출력 단자는 드레인 트랜지스터(P1B)의 게이트 단자에 접속된다. 소오스 트랜지스터(P1A)의 게이트 단자는 접지에 접속된다. 소오스 트랜지스터(N1B) 및 드레인 트랜지스터(N1A)의 게이트 단자는 CMN에 접속된다.
제 2 스테이지는 제 1 스테이지의 pFET 소자(P1A/P1B)와 유사하게, 드레인 트랜지스터(P2B)에 직렬로 접속된 소오스 트랜지스터(P2A)로 이루어진 듀얼 게이트 pFET 트랜지스터 소자를 포함한다. 듀얼 게이트 pFET 소자(P2A/P2B)는 전압원(V)과 저항(R3) 사이에 직렬로 접속된다. 제 2 스테이지도 역시 드레인 트랜지스터(N2A)에 직렬로 접속된 소오스 트랜지스터(N2B)로 이루어진 듀얼 게이트 nFET 트랜지스터 소자를 포함한다. 상기 듀얼 게이트 nFET 소자(N2A/N2B)는 접지와 저항(R3) 사이에 직렬로 접속된다. 상기 제 2 스테이지는 또한 저항(R3)과 nFET 소자(N2A/N2B) 사이의 접합부에 접속된 반전 단자와 저항(R2)과 nFET 소자(N1A/N1B)(제 1 스테이지) 사이의 접합부에 접속된 비반전 단자를 구비한 제 2 연산 증폭기(IN)를 포함한다. 제 2 연산 증폭기(IN)의 출력 단자는 드레인 트랜지스터(NA2)의 게이트 단자에 접속된다. 소오스 트랜지스터(N2B)의 게이트 단자는 내부 전압 공급 장치(VINT)에 접속된다. 전압(VINT)은 바람직하게 전압(V)과 동일하거나 이보다 작다는 것이 이해될 것이다. pFET 소오스 트랜지스터(P2A)의 게이트 단자는 접지에 접속되는 반면에, P2B의 게이트 단자는 제 1 연산 증폭기(IVTT)의 출력 단자에 접속된다. 설명된 바와 같이, 제 2 연산 증폭기(IN)의 출력 단자도 역시 바이어스 전압(vBIASN)을 출력 구동 회로의 풀 다운 경로에 제공한다.
제 3 스테이지는 드레인 트랜지스터(P3B)에 직렬로 접속된 소오스 트랜지스터(P3A)로 이루어진 듀얼 게이트 pFET 트랜지스터 소자를 포함한다. 상기 듀얼 게이트 pFET 소자(P3A/P3B)는 전압원(V)과 저항(R4) 사이에 직렬로 접속된다. 제 3 스테이지도 역시 (제 2 스테이지의) nFET 소자(N2A/N2B)와 유사하게, 드레인 트랜지스터(N3A)에 직렬로 접속된 소오스 트랜지스터(N3B)로 이루어진 듀얼 게이트 nFET 소자를 포함한다. 상기 듀얼 게이트 nFET 소자(N3A/N3B)는 접지와 저항(R4) 사이에 직렬로 접속된다. 제 3 스테이지도 역시 저항(R4)과 pFET 소자(P3A/P3B) 사이의 접합부에 접속된 반전 단자와 저항(R1)과 pFET 소자(P1A/P1B) 사이의 접합부에 접속된 비반전 단자를 구비한 제 3 연산 증폭기(IP)를 포함한다. 상기 제 3 연산 증폭기(IP)의 출력 단자는 드레인 트랜지스터(P3B)의 게이트 단자에 접속된다. 소오스 트랜지스터(P3A)의 게이트 단자는 접지에 접속된다. nFET 소오스 트랜지스터(N3B)의 게이트 단자는 VINT에 접속되는 반면에, N3A의 게이트 단자는 제 2 연산 증폭기(IN)의 출력 단자에 접속된다. 설명된 바와 같이, 제 3 연산 증폭기(IP)의 출력 단자도 역시 바이어스 전압(vBIASP)을 출력 구동 회로의 풀 업 경로에 인가한다. 3개의 스테이지 내의 컴포넌트들 사이에 이같이 바람직한 전도성이 제공될때, 바이어스 발생기(20)의 동작이 이하에 설명된다.
nFET 소자(N1A/N1B)로의 전압(CMN)을 제공하는 것은 전류, 예를 들어 100마이크로암페어(㎂)의 전류가 제 1 스테이지를 통하여 흐르도록 한다. 제 1 스테이지를 통한 전류는 저항(R1,R2) 양단에 전압 강하를 야기한다. 상기 저항(R1,R2)의 저항 값은 (도 2의) 외부 단자 저항(22)과 상응하도록 선택된다는 것을 이해할 것이다. 즉, 단자 저항(22)이 바람직하게 50오옴이고 출력 구동 회로에 의해 소오스되거나 싱크되는 전류는 약 8mA인 상기 예를 참조하고, 제 1 스테이지를 통한 전류가 100㎂라고 가정하면 저항(R1,R2)의 저항 값은 바람직하게 4k오옴으로 선택된다. 따라서, (리시버의 입력 전압 요건을 충족시키기 위해) 약 400mV의 전압 강하가 50오옴의 단자 저항 양단에서 요구된다는 것을 가정하면, 약 400mV의 상응하는 전압 강하가 각각의 저항(R1), 저항(R2) 양단에서 각기 발생한다. 저항(R1) 양단에서의 전압 강하는 PREE로 나타내어진 반면에, 저항(R2) 양단에서의 전압 강하는 NREF로 나타내어진다.
단자 저항(22)의 외부 기준 전압인, 전압(VTT)은 드레인 트랜지스터(P1A, P2B)의 게이트 단자에 제공되기 전에 VTT를 조절하기 위해, 저항(R1)과 저항(R2) 사이의 전압, 즉 CVTT에 따라 연산증폭기(IVTT)에 제공된다. 즉, 외부 기준 전압(VTT)에 있어서의 소정의 변화는 IVTT가 조절된 VTT 전압, 즉 VTTReg를 출력하도록 방식으로 연산 증폭기(IVTT)에 의해 보상된다. 바이어스 발생 회로의 각각의 스테이지를 통하여 전류가 흐르도록 하기 위해, 전압(VTTReg)은 (제 1 스테이지의) 드레인 트랜지스터(P1B)와 (제 2 스테이지의) 드레인 트랜지스터(P2B) 모두에 제공된다. P1A/P1B 소자를 통하여 흐르는 것과 동일한 전류, 예를 들어 100㎂가 P2A/P2B 소자를 통하여 흐르도록, 듀얼 게이트 pFET 소자(P1A/P1B) 및 듀얼 게이트 pFET 소자(P2A/P2B)가 전류 미러형 회로를 형성한다는 것을 이해할 수 있을 것이다.
각각의 트랜지스터는 (폭/길이 비로소 나타내어지는) 자신과 관련된 채널 폭과 채널 길이를 갖는다는 것도 이해될 것이다. 측정 단위는 도시되지는 않았으나, 바람직하게 마이크로미터(㎛)내에 존재한다. 이같은 트랜지스터의 특성은 실질적으로 트랜지스터의 용량을 결정한다. 따라서, P2A/P2B 소자가 P1A/P1B 소자와 미러형이 되도록 하기 위해, 그들의 폭/길이 비는 실질적으로 동일하게, 예를 들어 40/1로 선택된다.
추가로, 저항(R3)과 듀얼 게이트 nFET 소자(N2A/N2B)와 사이의 접합부에서의 전압(TN)에 따라, 전압(NRef(예를 들어 VTT-400mV))이 연산 증폭기(IN)에 제공된다. 이같은 입력에 응답하여 연산 증폭기(IN)는 출력 구동 회로의 (도 2) 드레인 트랜지스터(14A)에 제공되는 n-채널 바이어스 전압(vBIASN)을 생성한다. 추가로, 연산 증폭기(IN)의 출력은 드레인 트랜지스터(N2A, N3A)의 게이트 단자에 인가된다. 듀얼 게이트 nFET 소자(N2A/N2B) 및 듀얼 게이트 nFET 소자(N2A/N3B)는, N2A/N2B 소자를 통하여 흐르는 전류와 동일한 전류, 예를 들어 100㎂가 N3A/N3B를 통해 흐르도록, 전류 미러형 회로를 형성한다. 따라서, N3A/N3B 소자가 N2A/N2B 소자와 미러형이 되기 위해, 그들의 폭/길이 비는 실질적으로 동일하게, 예를 들어 2/0.4가 되도록 선택된다.
그러나, N2A/N2B 소자(따라서 N3A/N3B 소자)의 채널 폭/길이 비는 출력 구동 회로의 듀얼 게이트 nFET 소자(14)의 채널 폭/길이 비와 상응하도록 선택된다는 것을 주의하라. 즉, 각각의 트랜지스터(소오스 트랜지스터와 드레인 트랜지스터 모두)의 채널 길이는 트랜지스터 사이에서 실질적으로 동일하게, 예를 들어 0.4로 선택된다. 그러나, 트랜지스터(N2A,N3A,N2B,N3B)의 채널 폭은 트랜지스터(14A,14B)의 채널 폭에 비례하여 선택되며, 그 비율은 소자를 통해 흐르는 개별적인 전류 사이에서 요구된 비율과 동일하다. 이에 따라, nFET 소자(14)에 의해 싱크되는 전류가 약 8mA이고, 각각의 트랜지스터(14A, 14B)에 대한 채널 폭이 160이 되도록 선택되었다고 가정하고, N2A/N2B 소자(및 N3A/N3B소자)를 통해 흐르는 전류가 약 100㎂라고 가정하면, 트랜지스터(N2A/N2B, N3A/N3B)의 채널 폭은 2(즉, 160/2 =80이고 80 x 100㎂ =8mA)가 되도록 선택된다.
더욱이, 전압(Pref(예를 들어 VTT+400mV)이 R4와 듀얼 게이트 pFET 소자(P3A/P3B) 사이의 접합부에서의 전압, 즉 TP에 따라 연산 엠프(IP)에 인가된다. 이같은 입력에 응답하여, 연산 증폭기(IP)는 출력 구동 회로의 (도 2) 드레인 트랜지스터(12B)에 제공되는 p-채널 바이어스 전압(vBISP)을 생성한다. 또한 연산 증폭기(IP)의 출력은 드레인 트랜지스터(P3B)의 게이트 단자에 제공된다.
듀얼 게이트 nFET 소자(14)와 N2A/N2B 및 N3A/N3B 소자의 채널 폭/길이의 비의 대응과 마찬가지로, P3A/P3B 소자의 채널 폭/길이 비는 출력 구동 회로의 듀얼 게이트pFET 소자(12)의 채널 폭/길이 비와 대응한다. 따라서, 각각의 트랜지스터(소오스 트랜지스터 및 드레인 트랜지스터 모두)의 채널 길이는 트랜지스터들 사이에서 실질적으로 동일하게, 예를 들어 0.5가 되도록 선택되는 반면에, 트랜지스터(P3A, P3B)의 채널 폭은 트랜지스터(12A,12B)의 채널 폭에 비례하게 되도록 선택되며, 이 비율은 소자를 통한 각각의 전류 흐름 사이에서 요구되는 비율과 동일하다. 이에 따라, pFET 소자(12)에 의해 소오스되는 전류가 약 8mA이고 각각의 트랜지스터(12A,12B)에 대한 채널 폭이 400이 되도록 선택된다고 가정하고, P3A/P3B를 통한 전류 흐름이 약 100μ이라고 가정하면, P3A/P3B 트랜지스터의 채널 폭은 5(즉, 400/5는 80이고 80 x 100㎂=80mA 와 같다)가 되도록 선택된다.
저항(R3,R4)이 바이어스 발생 회로의 제 2 및 제 3 스테이지에 각각 제공되어 각 스테이지의 n-채널 트랜지스터와 p-채널 트랜지스터의 소오스와 드레인에서 전압 강하를 제공하며, 이 전압 강하는 제 1 스테이지의 저항(R1,R2)의 직렬 조합에 의해 제공된 전압 강하와 동일하다. 따라서, 저항(R1,R2)이 각각 4킬로오옴(이에 따라 8킬로오옴의 직렬 조합)이라고 가정하면, 저항(R3,R4)은 각각 바람직하게 8킬로 오옴이 되도록 선택된다. 또한 도 2에서 기술된 신호(IN_P, IN_N)는 VINT에 의해 제공된다는 것이 주지하여야 한다. VINT가 V보다 작다면, 레벨 시프터가 트랜지스터(12A)의 게이트에서의 하이(V)를 보장하기 위해 인버터(16) 대신에 트랜지스터(12A)의 입력을 게이팅하도록 요구된다는 것이 이해된다. V가 VINT와 동일하다면, 인버터(16)의 전원 공급 장치는 V 또는 VINT에 접속될 수 있다. 그러나, 상술한 바와 같이, V가 VINT보다 크다면, 인버터(16)는 V(또는 사용된 레벨 시프트)에 접속되어야 하며, 그렇지 않으면 트랜지스터(12A)는 적절하게 턴 오프된다. 인버터(18)는 V또는 VINT에 접속될 수 있다. 바이어스 전압(vBIASN)이 완전하게 일정한 전압이 아니라는 것도 역시 주지되어야 한다. 즉, vBIASN 은 외부 기준 전압(VTT)과 공정 오차 및 온도에 따라 변화한다. 바이어스 전압(vBIASP)은 또한 이러한 요소들에 대한 함수로서 변화하지만, 그외에도 출력 구동 회로가 형성되는 칩의 전원 공급 전압(V)에 따라서도 변화한다.
도 3b를 참조하면, 바이어스 발생기(20)의 대안적인 실시예가 도시된다. 바이어스 발생기(20')는 단지 듀얼 게이트 트랜지스터 소자(P1A/P1B, P2A/P2B, N1A/N1B)가 각각 단일 트랜지스터 소자(P1,P2,N1)로 대체되었다는 것을 제외하고 실질적으로 도 3a의 바이어스 발생기(20)와 유사하다는 것이 이해될 것이다. 듀얼 게이트 트랜지스터(P1A/P1B, P2A/P2B, N1A/N1B)의 사용은 특히 내부 회로가 이같은 트랜지스터 양단의 전압을 공유/분배하도록 내부 전압 공급(VINT)보다 전압 공급(V)이 높을 때 적합하다. 다른 상태로, 바이어스 발생기(20')는 도 3a에 대한 문맥에서 설명된 바이어스 발생기(20)와 정확하게 동일하게 동작한다.
상기 예는 약 8mA의 전류가 약 50오옴의 단자 저항(22)을 갖는 본 발명의 출력 구동 회로에 의해 소오스 및 싱크되는 동작을 설명한다는 것이 이해될 것이다. 그러나, 단자 저항은 약 25오옴이고, 출력 구동 회로는 약 16mA의 전류를 소오스 및 싱크하는 경우, 트랜지스터(12A,12B)와 트랜지스터(14A,14B)의 채널 폭은 상이하다. 따라서, 상술된 트랜지스터와의 비율을 유지하기 위해, 트랜지스터(12A,12B)의 채널 폭은 800이 되고, 트랜지스터(14A,14B)의 채널 폭은 320이 된다.
50(8mA)오옴의 단자에 대한 본 발명의 출력 구동 회로(10)의 풀업 경로(A로 도시된 곡선) 및 풀 다운 경로(B로 도시된 곡선) 모두에 대한 출력 전류의 예가 그래프로 도 4a에 도시었고, 25오옴(16mA)의 단자에 대해서는 도4b에 도시되었다. 도 4a의 전류 곡선은 본 발명의 출력 구동 회로에 의해 8mA의 전류가 교호적으로 소오스 및 싱크되도록 요구된 본 명세서에서 설명된 일례를 도시한다. 16mA의 유사한 실시예가 도 4b에 도시된다.
도 5를 참조하여, 본 발명에 따라, 저항성의 단자 부하에 일정한 드레인 전류 제어를 제공하기 위한 출력 구동 회로의 제 2 실시예가 설명된다. 다시, 본 발명의 이같은 출력 구동 회로는 반도체 메모리 소자, 예를 들어 DRAM 소자에서 오프 칩 구동기(OCD)로서 바람직하게 사용된다. 출력 구동 회로(110)는 실질적으로 (도 2의)출력 구동 회로(10)와 유사하고, 이와 같이, 도 5의 컴포넌트에 관련된 모든 부호는 단지 100만큼 증가된 점 이외에는 도 2의 컴포넌트와 관련된 부호와 동일하다.
출력 구동 회로(110)와 출력 구동 회로(10) 사이의 주요한 차이점은 듀얼 게이트 pFET 및 nFET소자의 각 드레인 및 소오스 트랜지스터에 의해 수행된 기능이 서로 바뀌었다는 것이다. 즉, (pFET 소자 112의) 소오스 트랜지스터(112A)와 (nFET소자114의) 소오스 트랜지스터(114A)가 풀 업 및 풀 다운 경로를 인에이블 및 디스에이블시키기 위해 스위칭 인버터에 각기 접속되는 대신에, 그리고 (pFET 소자 112의) 드레인 트랜지스터(112B)와 (nFET소자114의) 드레인 트랜지스터(114B)가 바이어스 발생기에 접속되는 대신에, 회로(110)의 소오스 트랜지스터(112A,114A)는 바이어스 발생기(120)에 접속되는 반면, 드레인 트랜지스터(112B,114B)는 각각 스위칭 인버터(116,118)에 접속된다. 이에 따라, 회로(110)의 드레인 트랜지스터는 경로 인에이블/디스에이블 기능을 수행하며, 소오스 트랜지스터는 일정한 전류 제어 기능을 수행한다. 이같은 대안적인 장치는 회로(10)와 유사한 기능적 결과를 제공하면서, 또한 출력 구동 회로의 하이 임피던스 상태에서 출력 구동 회로의 입력 캐패시턴스를 향상시키도록 동작한다. 다시 말하면, 하이 임피던스 상태(풀 업 및 풀 다운 출력 트랜지스터가 턴 오프 될 때)에 있어서, 출력 구동 회로는 출력 노드에서 일정한 캐패시턴스를 갖는다. 상기 캐패시턴스의 양은 (트랜지스터(12,14)의 접합부) 확산 영역과 출력 트랜지스터의 게이트를 향하는 영역에 의존한다. 도 2의 장치에 있어서, 스위칭 트랜지스터는 듀얼 게이트 트랜지스터의 소오스 측에 위치하고, (vBIASP 및 vBIASN에 접속된)드레인 트랜지스터는 턴 온된다. 접합부 및 ("리시버로"로서 표시된)출력 노드의 게이트 영역은 상대적으로 하이이고, 그에 관련된 캐패시턴스도 그러하다. 그러나, 도 5의 장치에 있어서, 듀얼 게이트 트랜지스터 소자의 양쪽 드레인 트랜지스터 모두 하이 임피던스 상태에서 턴 오프되고, 출력 노드에서의 접합부 영역은 양 트랜지스터의 드레인에 한정되기 때문에, 게이트 영역은 매우 작다. 결과적으로, 회로(110)의 출력 노드에서의 캐패시턴스는 회로(10)의 출력에서의 캐패시턴스보다 상대적으로 작다. 그럼에도 불구하고, 단자 저항(122)에 대해 50오옴의 동일한 단자 저항을 가정하고, 리시버(도시되지 않음)의 입력 전압이 약 +/-400mA라고 가정하면, (pFET 소자112의) 풀업 경로는 바람직하게 약 8mA를 소오스하고, (nFET 소자 114의) 풀 다운 경로는 바람직하게 약 8mA를 싱크한다.
도 6a는 바이어스 발생기(120)의 바람직한 형태를 상세히 도시한 것이다. 회로(10)의 소자(12,14)와 비교하여 소자(112,114)의 각 기능이 서로 바뀌었다는 것과 유사하게, 각각의 소오스 및 드레인 트랜지스터의 기능이 바이어스 발생기(120)의 pFET 및 nFET내에서 서로 바뀐다는 점을 제외하고는 바이어스 발생기(120)도 역시 (도 3a의) 바이어스 발생기(20)와 실질적으로 유사하다. 실제로, 바이어스 발생기(120)내에서 사용된 부호 및 전압 명칭은 바이어스 발생기(20)내에서 사용된 것과 동일하다. 따라서, 바이어스 발생기(120)에 있어서, 제 1 연산 증폭기(IVTT)의 출력 단자는 P1A 및 P2A의 각 게이트 단자에 접속되는 반면에, P2B 및 P1B의 각 게이트 단자는 접지된다. 더욱이, 바이어스 발생기(120)에서는, 제 2 연산증폭기(IN)의 출력 단자는 N2B 및 N3B의 각 게이트 단자에 접속되는 반면에, N2A 및 N3A의 각 게이트 단자는 VINT에 접속된다. 게다가, 제 3 연산 증폭기(IP)의 출력 단자는 P3A의 게이트 단자에 접속되는 반면에, P3B의 게이트 단자는 접지된다. 다른 점에서, vBISAP 및 vBIASN은 바이어스 발생기(20)에 관하여 상술한 것과 정확하게 동일한 방식으로 발생된다.
도 6b를 참조하면, (도 3a)의 바이어스 발생기와 (도 3b)의 바이어스 발생기 사이의 상호 관계와 유사하게, 회로(20 및 20')에 대하여 상술된 동일한 이유로, 단일 트랜지스터(P1,P2,N1)가 각각 듀얼 게이트 트랜지스터 소자(P1A/P1B, P2A/P2B, N1A/N1B)를 대체한다는 것을 제외하면, 대안적인 바이어스 발생 회로(120')는 실질적으로 바이어스 발생 회로(120)와 유사하다. 따라서, 회로(120')의 출력은 회로(120)의 출력과 정확하게 동일하다.
도 4a 및 도 4b와 유사하게, 본 발명의 출력 구동 회로(110)의 (A로 도시된) 풀업 경로 및 (B로 도시된)풀 다운 경로 모두에 대한 출력 전류의 예가 그래프로 도 7a 및 도 7b에 도시되었다. 도 7a의 전류 곡선은 약 8mA 전류(50오옴의 단자 저항)가 본 발명의 출력 구동 회로에 의해 교호적으로 소오스 및 싱크되도록 요구되는 본 명세서의 실시예를 도시하는 반면, 도 7b의 전류 곡선은 16mA(25오옴의 단자 저항의) 실시예를 도시한다.
본 발명의 설명된 실시예가 첨부 도면과 관련하여 서술되었을지라도, 본 발명은 이러한 정확한 실시예에 국한되는 것이 아니며, 당업자들에 의해 본 발명의 정신과 범위를 벗어나지 않고 다양하게 변경 및 수정될 수 있다는 것을 이해할 것이다.
본 발명에 따라 듀얼 게이트 트랜지스터 소자를 사용한 출력 구동 회로에 의해 저항성 단자 부하에 전류 흐름을 일정하게 제어할 수 있다.
도 1은 외부 단자 저항을 사용한 종래의 고주파 응용 데이터 전송 시스템을 도시한다.
도 2는 본 발명의 출력 구동 회로의 일실시예를 개략적으로 도시한다.
도 3a는 본 발명의 출력 구동 회로의 바이어스 발생기의 일실시예를 개략적으로 도시한다.
도 3b는 도 3a에 도시된 출력 구동 회로의 다른 실시예를 개략적으로.
도 4a 및 도 4b는 본 발명의 출력 구동 회로의 출력 전류를 그래프로 도시한다.
도 5는 본 발명의 출력 구동 회로의 다른 실시예를 개략적으로 도시한다.
도 6a는 본 발명의 출력 구동 회로의 바이어스 발생기의 다른 실시예를 개략적으로 도시한다.
도 6b는 도 6a에 도시된 출력 구동 회로의 다른 실시예를 개략적으로 도시한다.
도 7a 및 도 7b는 본 발명의 출력 구동 회로의 출력 전류를 그래프로 도시한다.
*도면의 주요부분에 대한 부호의 설명*
10, 110 : 출력 구동 회로 20, 120, 120' : 바이어스 발생기
vBIASN, pBIASP : 바이어스 전압 VTT : 외부 기준 전압원
CMN : 밴드 갭 기준 전압 VINT : 내부 전압 공급 장치

Claims (28)

  1. 저항성 단자 부하에 동작적으로 결합된 출력 단자를 가지는 출력 구동 회로로서,
    소오스 트랜지스터 및 드레인 트랜지스터를 구비하는 듀얼 게이트 pFET 소자 - 상기 각각의 트랜지스터는 각각 게이트 단자, 소오스 단자 및 드레인 단자를 가지며, 상기 소오스 트랜지스터의 소오스 단자는 전압원(V)에 동작적으로 결합되며, 상기 소오스 트랜지스터의 상기 드레인 단자는 드레인 트랜지스터의 소오스 단자에 동작적으로 결합되고, 상기 드레인 트랜지스터의 드레인 단자는 상기 출력 구동 회로의 출력 단자에 동작적으로 결합됨 -;
    소오스 트랜지스터 및 드레인 트랜지스터를 구비한 듀얼 게이트 nFET 소자 - 상기 각각의 트랜지스터는 각각 게이트 단자, 소오스 단자 및 드레인 단자를 가지며, 상기 소오스 트랜지스터의 소오스 단자는 접지 전위에 동작적으로 결합되고, 소오스 트랜지스터의 드레인 단자는 상기 드레인 트랜지스터의 소오스 단자에 동작적으로 결합되고, 상기 드레인 트랜지스터의 드레인 단자는 상기 출력 구동 회로의 출력 단자에 동작적으로 결합됨 -;
    상기 듀얼 게이트 pFET 소자의 소오스 트랜지스터의 게이트 단자에 동작적으로 결합되어, 전압원(V)으로부터 상기 듀얼 게이트 pFET 소자의 소오스 트랜지스터를 통해 전류 흐름을 턴 온 및 턴 오프시키는 제 1 스위치;
    상기 듀얼 게이트 nFET 소자의 소오스 트랜지스터의 게이트 단자에 동작적으로 결합되어, 상기 듀얼 게이트 nFET 소자의 소오스 트랜지스터를 통해 접지 전위로의 전류 흐름을 턴 온 및 턴 오프시키는 제 2 스위치; 및
    상기 듀얼 게이트 pFET 소자의 드레인 트랜지스터의 게이트 단자에 동작적으로 결합된 제 1 출력 단자를 구비하며 저항성 단자 부하와 관련한 기준 전압의 기능을 하며 상기 듀얼 게이트 pFET 소자의 드레인 트랜지스터에 의해 저항성 단자 부하에 제공되는 전류의 양을 실질적으로 제어하는 제 1 바이어스 전압을 상기 드레인 트랜지스터에 제공하는 바이어스 발생기 - 상기 바이어스 발생기는 또한 듀얼 게이트 nFET 소자의 드레인 트랜지스터의 게이트 단자에 동작적으로 결합된 제 2 출력 단자를 구비하며 저항성 단자 부하에 관련된 기준 전압의 기능을 하고 저항성 단자 부하에 의해 상기 듀얼 게이트 nFET 소자의 드레인 트랜지스터에 제공되는 전류의 양을 실질적으로 제어하는 제 2 바이어스 전압을 상기 드레인 트랜지스터에 제공함 - 을 포함하고,
    상기 바이어스 발생기는,
    제 1 전압원에 응답하여, 제 1 스테이지를 통한 전류 흐름을 허용하는 nFET 소자,
    상기 저항성 단자 부하에 관련된 기준 전압과 상기 제 1 스테이지를 통한 전류 흐름에 응답하여, 상기 기준 전압에 관련된 변화를 조절하는 연산 증폭기,
    상기 조절된 기준 전압에 응답하여, 상기 제 1 스테이지를 통한 전류 흐름을 허용하는 pFET 소자,
    상기 제 1 스테이지를 통한 전류 흐름에 응답하여, 양단에서 제 1 전압 강하를 제공하는 제 1 저항, 및
    상기 제 1 스테이지를 통한 전류 흐름에 응답하여, 양단에서 제 2 전압 강하를 제공하기 위한 제 2 저항을 구비하는 제 1 스테이지를 더 포함하는 것을 특징으로 하는 출력 구동 회로.
  2. 제 1 항에 있어서, 상기 제 1 스위치는 스위칭 인버터를 포함하는 것을 특징으로 하는 출력 구동 회로.
  3. 제 1 항에 있어서, 상기 제 2 스위치는 스위칭 인버터를 포함하는 것을 특징으로 하는 출력 구동 회로.
  4. 제 1 항에 있어서, 상기 소오스 트랜지스터 및 드레인 트랜지스터는 CMOS트랜지스터인 것을 특징으로 하는 출력 구동 회로.
  5. (삭제)
  6. 제 1 항에 있어서, 상기 pFET 소자는 드레인 트랜지스터에 직렬로 접속된 소오스 트랜지스터를 더 포함하며, 상기 각각의 트랜지스터는 게이트 단자를 구비하며, 상기 소오스 트랜지스터의 게이트 단자는 접지되며, 상기 드레인 트랜지스터의 게이트 단자는 상기 조절된 기준 전압에 접속되는 것을 특징으로 하는 출력 구동 회로.
  7. 제 1 항에 있어서, 상기 nFET소자는 드레인 트랜지스터에 직렬로 접속된 소오스 트랜지스터를 더 포함하며, 상기 각각의 트랜지스터는 게이트 단자를 구비하며, 상기 소오스 트랜지스터 및 상기 드레인 트랜지스터의 게이트 단자는 상기 제 1 전압원에 접속되는 것을 특징으로 하는 출력 구동 회로.
  8. 제 1 항에 있어서, 상기 제 1 전압원은 밴드 갭 기준 전압원인 것을 특징으로 하는 출력 구동 회로.
  9. 제 1 항에 있어서, 상기 바이어스 발생기는,
    상기 조절된 기준 전압에 응답하여 상기 제 1 스테이지를 통한 전류 흐름과 실질적으로 동일한 제 2 스테이지를 통한 전류 흐름을 허용하는 pFET 소자,
    상기 제 1 스테이지의 제 2 저항 양단에서의 전압 강하 및 상기 제 2 스테이지를 통한 전류 흐름에 응답하는 제 2 연산 증폭기,
    상기 제 2 연산 증폭기와 내부 전압원에 응답하여 상기 제 2 스테이지를 통한 전류 흐름을 허용하는 nFET 소자, 및
    상기 제 2 스테이지를 통한 전류 흐름에 응답하여 상기 제 1 스테이지의 제 1 및 제 2 저항 양단의 전압 강하의 합과 실질적으로 동일한 전압 강하를 제공하는 저항을 구비하는 제 2 스테이지를 더 포함하며,
    상기 제 2 연산 증폭기는 제 1 바이어스 전압을 발생시키는 것을 특징으로 하는 출력 구동 회로.
  10. 제 9 항에 있어서, 상기 pFET 소자는 드레인 트랜지스터에 직렬로 접속된 소오스 트랜지스터를 더 포함하고, 상기 각각의 트랜지스터는 게이트 단자를 구비하며, 상기 소오스 트랜지스터의 게이트 단자는 접지되고 상기 드레인 트랜지스터의 게이트 단자는 상기 조절된 기준 전압에 접속되는 것을 특징으로 하는 출력 구동 회로.
  11. 제 9 항에 있어서, 상기 nFET 소자는 드레인 트랜지스터에 직렬로 접속된 소오스 트랜지스터를 더 포함하며, 상기 각각의 트랜지스터는 게이트 단자를 구비하며, 상기 소오스 트랜지스터의 게이트 단자는 내부 전압원에 접속되고 상기 드레인 트랜지스터의 게이트 단자는 상기 제 2 바이어스 전압에 접속되는 것을 특징으로 하는 출력 구동 회로.
  12. 제 9 항에 있어서, 상기 바이어스 발생기는,
    상기 제 2 스테이지 연산 증폭기와 상기 내부 전압원에 응답하여 제 3 스테이지를 통한 전류 흐름을 허용하는 nFET 소자,
    상기 제 1 스테이지의 상기 제 1 저항 양단의 제 1 전압 강하 및 상기 제 3 스테이지를 통한 전류 흐름에 응답하는 제 3 연산 증폭기,
    상기 제 3 스테이지 연산 증폭기에 응답하여 상기 제 3 스테이지를 통한 전류 흐름을 허용하는 pFET 소자, 및
    상기 제 3 스테이지를 통한 전류 흐름에 응답하여 상기 제 1 스테이지의 제 1 및 제 2 저항의 양단에서의 전압 강하의 합과 실질적으로 동일한 전압 강하를 제공하는 저항을 구비하는 제 3 스테이지를 더 포함하며,
    상기 제 3 연산 증폭기는 상기 제 2 바이어스 전압을 발생시키는 것을 특징으로 하는 출력 구동 회로.
  13. 제 12 항에 있어서, 상기 pFET 소자는 드레인 트랜지스터에 직렬로 접속된 소오스 트랜지스터를 더 포함하며, 상기 각각의 트랜지스터는 게이트 단자를 구비하고 상기 소오스 트랜지스터의 게이트 단자는 접지되고 상기 드레인 트랜지스터의 게이트 단자는 상기 제 1 바이어스 전압에 접속되는 것을 특징으로 하는 출력 구동 회로.
  14. 제 12 항에 있어서, 상기 nFET 소자는 드레인 트랜지스터에 직렬로 접속된 소오스 트랜지스터를 더 포함하며, 상기 각각의 트랜지스터는 게이트 단자를 구비하고, 상기 소오스 트랜지스터의 게이트 단자는 상기 내부 전압원에 접속되고 상기 드레인 트랜지스터의 게이트 단자는 상기 제 2 바이어스 전압에 접속되는 것을 특징으로 하는 출력 구동 회로.
  15. 저항성 단자 부하에 동작적으로 결합된 출력 단자를 구비한 출력 구동 회로로서,
    소오스 트랜지스터 및 드레인 트랜지스터를 구비한 듀얼 게이트 pFET 소자 - 각각의 트랜지스터는 각각 게이트 단자, 소오스 단자 및 드레인 단자를 가지며, 상기 소오스 트랜지스터의 소오스 단자는 전압원(V)에 동작적으로 결합되며, 상기 소오스 트랜지스터의 드레인 단자는 상기 드레인 트랜지스터의 소오스 단자에 동작적으로 결합되고, 상기 드레인 트랜지스터의 드레인 단자는 상기 출력 구동 회로의 출력 단자에 동작적으로 결합됨 -;
    소오스 트랜지스터 및 드레인 트랜지스터를 구비한 듀얼 게이트 nFET 소자 - 상기 각각의 트랜지스터는 각각 게이트 단자, 소오스 단자 및 드레인 단자를 가지며, 상기 소오스 트랜지스터의 소오스 단자는 접지 전위에 동작적으로 결합되고, 상기 소오스 트랜지스터의 드레인 단자는 상기 드레인 트랜지스터의 소오스 단자에 동작적으로 결합되고, 상기 드레인 트랜지스터의 드레인 단자는 상기 출력 구동 회로의 출력 단자에 동작적으로 결합됨 -;
    상기 듀얼 게이트 pFET 소자의 드레인 트랜지스터의 게이트 단자에 동작적으로 결합되어, 상기 듀얼 게이트 pFET 소자의 소오스 트랜지스터로부터의 전류 흐름을 턴 온 및 턴 오프시키는 제 1 스위치;
    상기 듀얼 게이트 nFET 소자의 드레인 트랜지스터의 게이트 단자에 동작적으로 결합되어, 상기 듀얼 게이트 nFET 소자의 소오스 트랜지스터를 통한 전류 흐름을 턴 온 및 턴 오프시키는 제 2 스위치; 및
    상기 듀얼 게이트 pFET 소자의 소오스 트랜지스터의 게이트 단자에 동작적으로 결합된 제 1 출력 단자를 구비하며 저항성 단자 부하와 관련한 기준 전압의 기능을 하며 상기 듀얼 게이트 pFET 소자의 드레인 트랜지스터로 그리고 상기 트랜지스터를 통해 저항성 단자 부하에 제공되는 전류의 양을 실질적으로 제어하는 제 1 바이어스 전압을 상기 소오스 트랜지스터에 제공하는 바이어스 발생기 - 상기 바이어스 발생기는 또한 듀얼 게이트 nFET 소자의 소오스 트랜지스터의 게이트 단자에 동작적으로 결합된 제 2 출력 단자를 구비하며 저항성 단자 부하에 관련된 기준 전압의 기능을 하고 저항성 단자 부하에 의해 상기 듀얼 게이트 nFET소자의 드레인 트랜지스터에 그리고 상기 트랜지스터를 통해 제공되는 전류의 양을 실질적으로 제어하는 제 2 바이어스 전압을 상기 소오스 트랜지스터에 제공함 - 을 포함하고,
    상기 바이어스 발생기는,
    제 1 전압원에 응답하여 제 1 스테이지를 통한 전류 흐름을 허용하는 nFET 소자,
    상기 저항성 단자 부하에 관련된 기준 전압과 상기 제 1 스테이지를 통한 전류 흐름에 응답하여 상기 기준 전압에 관련된 전압 변화를 조절하는 연산 증폭기,
    상기 조절된 기준 전압에 응답하여 제 1 스테이지를 통한 전류 흐름을 허용하는 pFET 소자,
    상기 제 1 스테이지를 통한 전류 흐름에 응답하여 양단에서 제 1 전압 강하를 제공하는 제 1 저항, 및
    상기 제 1 스테이지를 통한 전류 흐름에 응답하여 양단에서 제 2 전압 강하를 제공하기 위한 제 2 저항을 구비하는 제 1 스테이지를 더 포함하는 것을 특징으로 하는 출력 구동 회로.
  16. 제 15 항에 있어서, 상기 제 1 스위치는 스위칭 인버터를 포함하는 것을 특징으로 하는 출력 구동 회로.
  17. 제 15 항에 있어서, 상기 제 2 스위치는 스위칭 인버터를 포함하는 것을 특징으로 하는 출력 구동 회로.
  18. 제 15 항에 있어서, 상기 소오스 트랜지스터 및 드레인 트랜지스터는 CMOS 트랜지스터인 것을 특징으로 하는 출력 구동 회로.
  19. (삭제)
  20. 제 15 항에 있어서, 상기 pFET 소자는 드레인 트랜지스터에 직렬로 접속된 소오스 트랜지스터를 더 포함하며, 상기 각각의 트랜지스터는 게이트 단자를 구비하며, 상기 드레인 트랜지스터의 게이트 단자는 접지가 되며, 상기 소오스 트랜지스터의 게이트 단자는 상기 조절된 기준 전압에 접속되는 것을 특징으로 하는 출력 구동 회로.
  21. 제 15 항에 있어서, 상기 nFET소자는 드레인 트랜지스터에 직렬로 접속된 소오스 트랜지스터를 더 포함하며, 상기 각각의 트랜지스터는 게이트 단자를 구비하며, 상기 소오스 트랜지스터 및 상기 드레인 트랜지스터의 게이트 단자는 상기 제 1 전압원에 접속되는 것을 특징으로 하는 출력 구동 회로.
  22. 제 15 항에 있어서, 상기 제 1 전압원은 밴드 갭 기준 전압원인 것을 특징으로 하는 출력 구동 회로.
  23. 제 15 항에 있어서, 상기 바이어스 발생기는,
    상기 조절된 기준 전압에 응답하여 상기 제 1 스테이지를 통한 전류 흐름과 실질적으로 동일한 제 2 스테이지를 통한 전류 흐름을 허용하는 pFET 소자,
    상기 제 1 스테이지의 제 2 저항 양단에서의 전압 강하 및 상기 제 2 스테이지를 통한 전류 흐름에 응답하는 제 2 연산 증폭기,
    상기 제 2 연산 증폭기와 내부 전압원에 응답하여 상기 제 2 스테이지를 통한 전류 흐름을 허용하는 nFET 소자, 및
    상기 제 2 스테이지를 통한 전류 흐름에 응답하여 상기 제 1 스테이지의 제 1 및 제 2 저항 양단의 전압 강하의 합과 실질적으로 동일한 전압 강하를 제공하는 저항을 구비하는 제 2 스테이지를 더 포함하며,
    상기 제 2 연산 증폭기는 제 1 바이어스 전압을 발생시키는 것을 특징으로 하는 출력 구동 회로.
  24. 제 23 항에 있어서, 상기 pFET 소자는 드레인 트랜지스터에 직렬로 접속된 소오스 트랜지스터를 더 포함하며, 상기 각각의 트랜지스터는 게이트 단자를 구비하며, 상기 드레인 트랜지스터의 게이트 단자는 접지되고 상기 소오스 트랜지스터의 게이트 단자는 상기 조절된 기준 전압에 접속되는 것을 특징으로 하는 출력 구동 회로.
  25. 제 23 항에 있어서, 상기 nFET 소자는 드레인 트랜지스터에 직렬로 접속된 소오스 트랜지스터를 더 포함하며, 상기 각각의 트랜지스터는 게이트 단자를 구비하며, 상기 드레인 트랜지스터의 게이트 단자는 내부 전압원에 접속되고 상기 소오스 트랜지스터의 게이트 단자는 상기 제 2 바이어스 전압에 접속되는 것을 특징으로 하는 출력 구동 회로.
  26. 제 23 항에 있어서, 상기 바이어스 발생기는,
    상기 제 2 스테이지 연산 증폭기와 상기 내부 전압원에 응답하여, 제 3 스테이지를 통한 전류 흐름을 허용하는 nFET 소자,
    상기 제 1 스테이지의 제 1 저항 양단의 제 1 전압 강하 및 상기 제 3 스테이지를 통한 전류 흐름에 응답하는 제 3 연산 증폭기,
    상기 제 3 스테이지 연산 증폭기에 응답하여 상기 제 3 스테이지를 통한 전류 흐름을 허용하는 pFET 소자, 및
    상기 제 3 스테이지를 통한 전류 흐름에 응답하여 상기 제 1 스테이지의 제 1 및 제 2 저항의 양단에서의 전압 강하의 합과 실질적으로 동일한 전압 강하를 제공하는 저항을 구비하는 제 3 스테이지를 더 포함하며,
    상기 제 3 연산 증폭기는 제 2 바이어스 전압을 발생시키는 것을 특징으로 하는 출력 구동 회로.
  27. 제 26 항에 있어서, 상기 pFET 소자는 드레인 트랜지스터에 직렬로 접속된 소오스 트랜지스터를 더 포함하며, 상기 각각의 트랜지스터는 게이트 단자를 구비하고, 상기 드레인 트랜지스터의 게이트 단자는 접지되고 상기 소오스 트랜지스터의 게이트 단자는 상기 제 1 바이어스 전압에 접속되는 것을 특징으로 하는 출력 구동 회로.
  28. 제 26 항에 있어서, 상기 nFET 소자는 드레인 트랜지스터에 직렬로 접속된 소오스 트랜지스터를 더 포함하며, 상기 각각의 트랜지스터는 게이트 단자를 구비하고 상기 드레인 트랜지스터의 게이트 단자는 상기 내부 전압원에 접속되고 상기 소오스 트랜지스터의 게이트 단자는 상기 제 2 바이어스 전압에 접속되는 것을 특징으로 하는 출력 구동 회로.
KR10-1998-0040460A 1997-09-29 1998-09-29 듀얼 게이트 트랜지스터 소자를 구비한 정전류 cmos 출력 구동 회로 KR100522284B1 (ko)

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