JP2000174605A - 差動トライステート発生方法及び差動トライステート回路 - Google Patents
差動トライステート発生方法及び差動トライステート回路Info
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- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Abstract
(57)【要約】
【課題】 出力電圧信号に乗るノイズの除去を図る。
【解決手段】 電流源２からＰチャンネルＭＯＳＦＥＴ
Ｐ３及びＮチャンネルＭＯＳＦＥＴ Ｎ３と、Ｐチャン
ネルＭＯＳＦＥＴ Ｐ４及びＮチャンネルＭＯＳＦＥＴ
Ｎ４とにそれぞれ同一の電流を通電して出力端ＯＵＴ
Ａ、ＯＵＴＢ間に高インピーダンスを発生する。また、
ＰチャンネルＭＯＳＦＥＴ Ｐ４とＮチャンネルＭＯＳ
ＦＥＴ Ｎ３とを導通させた状態を維持し、Ｐチャンネ
ルＭＯＳＦＥＴ Ｐ３とＮチャンネルＭＯＳＦＥＴ Ｎ４
とを非導通にして終端抵抗ＲＴ１、ＲＴ２に通電するこ
とにより、又はその逆を生じさせることにより、出力端
ＯＵＴＡ、ＯＵＴＢ間に０状態又は１状態を発生する。
Ｐ３及びＮチャンネルＭＯＳＦＥＴ Ｎ３と、Ｐチャン
ネルＭＯＳＦＥＴ Ｐ４及びＮチャンネルＭＯＳＦＥＴ
Ｎ４とにそれぞれ同一の電流を通電して出力端ＯＵＴ
Ａ、ＯＵＴＢ間に高インピーダンスを発生する。また、
ＰチャンネルＭＯＳＦＥＴ Ｐ４とＮチャンネルＭＯＳ
ＦＥＴ Ｎ３とを導通させた状態を維持し、Ｐチャンネ
ルＭＯＳＦＥＴ Ｐ３とＮチャンネルＭＯＳＦＥＴ Ｎ４
とを非導通にして終端抵抗ＲＴ１、ＲＴ２に通電するこ
とにより、又はその逆を生じさせることにより、出力端
ＯＵＴＡ、ＯＵＴＢ間に０状態又は１状態を発生する。
Description
【０００１】
【発明の属する技術分野】この発明は、第１の信号状
態、第２の信号状態、又は高インピーダンス状態の３つ
の状態を出力できるようにする差動トライステート発生
方法及び差動トライステート回路に関する。
態、第２の信号状態、又は高インピーダンス状態の３つ
の状態を出力できるようにする差動トライステート発生
方法及び差動トライステート回路に関する。
【０００２】
【従来の技術】通信伝送装置、コンピュータ等で論理信
号を複数の集積回路相互間で小振幅の伝送信号を２本の
バスラインなどの伝送路を経て伝送するのには、単相伝
送方式と、差動伝送方式とがある。その単相伝送方式
は、信号伝送に利用する１つの小振幅信号が、２本のバ
スラインを経て伝送される方式であるのに対して、差動
伝送方式は、単相伝送方式の転送信号と同等の小振幅信
号を２本のバスラインのうちの一方のラインを経て伝送
されると同時に、前記小振幅信号の位相のみが反転した
信号が２本のバスラインのうちの他方のラインを経て伝
送される方式である。以下の説明においては、差動伝送
方式について述べる。差動伝送方式により、複数の集積
回路相互間で２本のバスラインなどの伝送路を経て上記
２つの信号で論理信号を伝送する場合に、これらの伝送
路に論理信号を送出する出力回路を用いている。この出
力回路によって論理信号を伝送する場合、伝送される論
理信号（伝送信号ともいう。）は、２本の伝送路の一方
が高レベルの電圧で、他方が低レベルの電圧であると
き、論理値の１又は０を表し、２本の伝送路の一方が低
レベルの電圧で、他方が高レベルの電圧であるとき、論
理値の０又は１を表す。この論理値の１又は０を出力回
路が出力しているとき、出力回路は、１状態又は０状態
を出力していると呼ばれる。このような２つの出力状態
における高レベル及び低レベル間の電圧振幅は、従来、
集積回路に供給されている電源電圧に近い値の振幅を持
つものが殆どであった。しかし、近年においては、信号
振幅を極端に小振幅化して伝送する場合が多くなって来
ている。例えば、従来の伝送信号としてＣＭＯＳインタ
フェースを例に挙げると、その信号振幅は、供給電源電
圧にほぼ等しい、約５ボルトあるいは約３ボルトという
値が一般的であった。これに対し近年の小振幅による信
号の伝送の例として、ＬＶＤＳ（Ｌow Ｖoltage Ｄiffr
ential Ｓignaling ）インタフェース出力回路を挙げる
と、その信号振幅は、約０．３ボルトという極めて小さ
い値になっている。
号を複数の集積回路相互間で小振幅の伝送信号を２本の
バスラインなどの伝送路を経て伝送するのには、単相伝
送方式と、差動伝送方式とがある。その単相伝送方式
は、信号伝送に利用する１つの小振幅信号が、２本のバ
スラインを経て伝送される方式であるのに対して、差動
伝送方式は、単相伝送方式の転送信号と同等の小振幅信
号を２本のバスラインのうちの一方のラインを経て伝送
されると同時に、前記小振幅信号の位相のみが反転した
信号が２本のバスラインのうちの他方のラインを経て伝
送される方式である。以下の説明においては、差動伝送
方式について述べる。差動伝送方式により、複数の集積
回路相互間で２本のバスラインなどの伝送路を経て上記
２つの信号で論理信号を伝送する場合に、これらの伝送
路に論理信号を送出する出力回路を用いている。この出
力回路によって論理信号を伝送する場合、伝送される論
理信号（伝送信号ともいう。）は、２本の伝送路の一方
が高レベルの電圧で、他方が低レベルの電圧であると
き、論理値の１又は０を表し、２本の伝送路の一方が低
レベルの電圧で、他方が高レベルの電圧であるとき、論
理値の０又は１を表す。この論理値の１又は０を出力回
路が出力しているとき、出力回路は、１状態又は０状態
を出力していると呼ばれる。このような２つの出力状態
における高レベル及び低レベル間の電圧振幅は、従来、
集積回路に供給されている電源電圧に近い値の振幅を持
つものが殆どであった。しかし、近年においては、信号
振幅を極端に小振幅化して伝送する場合が多くなって来
ている。例えば、従来の伝送信号としてＣＭＯＳインタ
フェースを例に挙げると、その信号振幅は、供給電源電
圧にほぼ等しい、約５ボルトあるいは約３ボルトという
値が一般的であった。これに対し近年の小振幅による信
号の伝送の例として、ＬＶＤＳ（Ｌow Ｖoltage Ｄiffr
ential Ｓignaling ）インタフェース出力回路を挙げる
と、その信号振幅は、約０．３ボルトという極めて小さ
い値になっている。
【０００３】このように、信号振幅を小振幅化する理由
は、伝送速度の高速化、低消費電力化、信号伝送時に発
生するノイズの低下などに対し非常に大きな効果をもた
らすことが明らかになっているためである。したがっ
て、高速化或るいは低消費電力化を基本思想とする集積
回路には上記効果を得るために、低振幅信号の送出に低
振幅インタフェース出力回路を用いる要請が生じる。こ
のような要請に応え得る低振幅インタフェース出力回路
では、高速化、低電力化、及び低ノイズ化の達成ため
に、その出力振幅に、電源電圧以下の小さな信号振幅を
使用するのが一般的である。その低振幅インタフェース
出力回路としては、上述のＬＶＤＳのほか、ＧＴＬ（Ｇ
unning Ｔransceiver Ｌogic）、ＣＴＴ（Ｃenter Ｔap
ped Ｔermination）、ＰＥＣＬ（Ｐseudo Ｅmitter Ｃo
upled Ｌogic）が知られている。これらの低振幅インタ
フェースのうちのＰＥＣＬを例に挙げると、電源電圧は
約３ボルト又は約５ボルトを有するが、取り扱う信号の
振幅は、約０．６ボルトである。このような小振幅信号
を転送するための手段は、終端電圧源と終端抵抗を利用
している。
は、伝送速度の高速化、低消費電力化、信号伝送時に発
生するノイズの低下などに対し非常に大きな効果をもた
らすことが明らかになっているためである。したがっ
て、高速化或るいは低消費電力化を基本思想とする集積
回路には上記効果を得るために、低振幅信号の送出に低
振幅インタフェース出力回路を用いる要請が生じる。こ
のような要請に応え得る低振幅インタフェース出力回路
では、高速化、低電力化、及び低ノイズ化の達成ため
に、その出力振幅に、電源電圧以下の小さな信号振幅を
使用するのが一般的である。その低振幅インタフェース
出力回路としては、上述のＬＶＤＳのほか、ＧＴＬ（Ｇ
unning Ｔransceiver Ｌogic）、ＣＴＴ（Ｃenter Ｔap
ped Ｔermination）、ＰＥＣＬ（Ｐseudo Ｅmitter Ｃo
upled Ｌogic）が知られている。これらの低振幅インタ
フェースのうちのＰＥＣＬを例に挙げると、電源電圧は
約３ボルト又は約５ボルトを有するが、取り扱う信号の
振幅は、約０．６ボルトである。このような小振幅信号
を転送するための手段は、終端電圧源と終端抵抗を利用
している。
【０００４】この構成の低振幅インタフェース出力回路
の例を図１２に示す。この低振幅インタフェース出力回
路は、差動トライステート回路１Ｔで構成されている。
低振幅インタフェース出力回路で用いられる終端電圧源
ＶＳと終端抵抗ＲＴ１、ＲＴ２は、図１２では、転送ラ
インＬ１、Ｌ２に接続して構成されているが、図９のよ
うに差動トライステート回路の内部に設けられてもよ
い。但し、内部に設けられる場合であっても、終端電圧
は、転送ラインＬ１，Ｌ２を経て外部に供給される。差
動トライステート回路１Ｔは、例えば、第１の集積回路
５０のＣＭＯＳ構成の内部回路５２に接続される。ま
た、転送ラインＬ１、Ｌ２は、伝送信号を受信する第２
の集積回路５４の入力回路１Ｒへ接続されている。入力
回路１Ｒは、ＣＭＯＳ内部回路５６へ接続されている。
その差動トライステート回路１Ｔは、図９及び図１０に
示すように、電流源２と、電流源４と、ＰチャンネルＭ
ＯＳＦＥＴ Ｐ３ のドレインとＮチャンネルＭＯＳＦＥ
Ｔ Ｎ３のドレインとを接続し、ＰチャンネルＭＯＳＦ
ＥＴ Ｐ３のソースを電流源２の流出端ＮodeＰに接続
し、かつ、ＮチャンネルＭＯＳＦＥＴ Ｎ３のソースを
電流源４の流入端ＮodeＮに接続すると共に、Ｐチャン
ネルＭＯＳＦＥＴ Ｐ４のドレインとＮチャンネルＭＯ
ＳＦＥＴ Ｎ４のドレインとを接続し、ＰチャンネルＭ
ＯＳＦＥＴ Ｐ４のソースを電流源２の流出端ＮodeＰに
接続し、かつ、ＮチャンネルＭＯＳＦＥＴ Ｎ４のソー
スを電流源４の流入端ＮodeＮに接続したスイッチング
回路１Ｓと、スイッチング電圧信号ＡＰＡを出力する出
力端２１をＰチャンネルＭＯＳＦＥＴ Ｐ３のゲートに
接続し、スイッチング電圧信号ＡＰＢを出力する出力端
２９をＰチャンネルＭＯＳＦＥＴ Ｐ４のゲートに接続
し、スイッチング電圧信号ＡＮＡを出力する出力端２５
をＮチャンネルＭＯＳＦＥＴ Ｎ３のゲートに接続し、
スイッチング電圧信号ＡＮＢを出力する出力端３１をＮ
チャンネルＭＯＳＦＥＴ Ｎ４のゲートに接続するスイ
ッチング電圧発生回路１０とより構成されている。な
お、スイッチング回路１ＳのＰチャンネルＭＯＳＦＥＴ
Ｐ３とＰチャンネルＭＯＳＦＥＴ Ｐ４とは、それぞれ
製造条件を同一とする同一構成のＭＯＳＦＥＴであり、
ＮチャンネルＭＯＳＦＥＴ Ｎ３とＮチャンネルＭＯＳ
ＦＥＴ Ｎ４とは、それぞれ製造条件を同一とする同一
構成のＭＯＳＦＥＴである。
の例を図１２に示す。この低振幅インタフェース出力回
路は、差動トライステート回路１Ｔで構成されている。
低振幅インタフェース出力回路で用いられる終端電圧源
ＶＳと終端抵抗ＲＴ１、ＲＴ２は、図１２では、転送ラ
インＬ１、Ｌ２に接続して構成されているが、図９のよ
うに差動トライステート回路の内部に設けられてもよ
い。但し、内部に設けられる場合であっても、終端電圧
は、転送ラインＬ１，Ｌ２を経て外部に供給される。差
動トライステート回路１Ｔは、例えば、第１の集積回路
５０のＣＭＯＳ構成の内部回路５２に接続される。ま
た、転送ラインＬ１、Ｌ２は、伝送信号を受信する第２
の集積回路５４の入力回路１Ｒへ接続されている。入力
回路１Ｒは、ＣＭＯＳ内部回路５６へ接続されている。
その差動トライステート回路１Ｔは、図９及び図１０に
示すように、電流源２と、電流源４と、ＰチャンネルＭ
ＯＳＦＥＴ Ｐ３ のドレインとＮチャンネルＭＯＳＦＥ
Ｔ Ｎ３のドレインとを接続し、ＰチャンネルＭＯＳＦ
ＥＴ Ｐ３のソースを電流源２の流出端ＮodeＰに接続
し、かつ、ＮチャンネルＭＯＳＦＥＴ Ｎ３のソースを
電流源４の流入端ＮodeＮに接続すると共に、Ｐチャン
ネルＭＯＳＦＥＴ Ｐ４のドレインとＮチャンネルＭＯ
ＳＦＥＴ Ｎ４のドレインとを接続し、ＰチャンネルＭ
ＯＳＦＥＴ Ｐ４のソースを電流源２の流出端ＮodeＰに
接続し、かつ、ＮチャンネルＭＯＳＦＥＴ Ｎ４のソー
スを電流源４の流入端ＮodeＮに接続したスイッチング
回路１Ｓと、スイッチング電圧信号ＡＰＡを出力する出
力端２１をＰチャンネルＭＯＳＦＥＴ Ｐ３のゲートに
接続し、スイッチング電圧信号ＡＰＢを出力する出力端
２９をＰチャンネルＭＯＳＦＥＴ Ｐ４のゲートに接続
し、スイッチング電圧信号ＡＮＡを出力する出力端２５
をＮチャンネルＭＯＳＦＥＴ Ｎ３のゲートに接続し、
スイッチング電圧信号ＡＮＢを出力する出力端３１をＮ
チャンネルＭＯＳＦＥＴ Ｎ４のゲートに接続するスイ
ッチング電圧発生回路１０とより構成されている。な
お、スイッチング回路１ＳのＰチャンネルＭＯＳＦＥＴ
Ｐ３とＰチャンネルＭＯＳＦＥＴ Ｐ４とは、それぞれ
製造条件を同一とする同一構成のＭＯＳＦＥＴであり、
ＮチャンネルＭＯＳＦＥＴ Ｎ３とＮチャンネルＭＯＳ
ＦＥＴ Ｎ４とは、それぞれ製造条件を同一とする同一
構成のＭＯＳＦＥＴである。
【０００５】電流源２は、所定電圧値、例えば、３ボル
トの電圧源ＶＤＤにソースを接続しドレインを電流の流
出端ＮodeＰに接続したＰチャンネルＭＯＳＦＥＴ Ｐ１
と、電圧源ＶＤＤにソースを接続すると共に、ゲートを
ＰチャンネルＭＯＳＦＥＴＰ１のゲートに接続し、か
つ、ゲートとドレインとを接続したＰチャンネルＭＯＳ
ＦＥＴ Ｐ２と、ＰチャンネルＭＯＳＦＥＴ Ｐ２のドレ
インと大地電位との間に接続された電流源６とにより構
成されている。電流源４は、所定電圧値、例えば、大地
電位にソースを接続しドレインを電流の流出端ＮodeＮ
に接続したＮチャンネルＭＯＳＦＥＴ Ｎ１と、大地電
位にソースを接続すると共に、ゲートをＮチャンネルＭ
ＯＳＦＥＴ Ｎ１のゲートに接続し、かつ、ゲートとド
レインとを接続したＮチャンネルＭＯＳＦＥＴ Ｎ２
と、ＮチャンネルＭＯＳＦＥＴ Ｎ２のドレインと電圧
源ＶＤＤとの間に接続した電流源８とにより構成されて
いる。
トの電圧源ＶＤＤにソースを接続しドレインを電流の流
出端ＮodeＰに接続したＰチャンネルＭＯＳＦＥＴ Ｐ１
と、電圧源ＶＤＤにソースを接続すると共に、ゲートを
ＰチャンネルＭＯＳＦＥＴＰ１のゲートに接続し、か
つ、ゲートとドレインとを接続したＰチャンネルＭＯＳ
ＦＥＴ Ｐ２と、ＰチャンネルＭＯＳＦＥＴ Ｐ２のドレ
インと大地電位との間に接続された電流源６とにより構
成されている。電流源４は、所定電圧値、例えば、大地
電位にソースを接続しドレインを電流の流出端ＮodeＮ
に接続したＮチャンネルＭＯＳＦＥＴ Ｎ１と、大地電
位にソースを接続すると共に、ゲートをＮチャンネルＭ
ＯＳＦＥＴ Ｎ１のゲートに接続し、かつ、ゲートとド
レインとを接続したＮチャンネルＭＯＳＦＥＴ Ｎ２
と、ＮチャンネルＭＯＳＦＥＴ Ｎ２のドレインと電圧
源ＶＤＤとの間に接続した電流源８とにより構成されて
いる。
【０００６】スイッチング電圧供給回路１０は、入力端
子１２に直列に接続されたインバータ１６、１８と、イ
ンバータ１８の出力に一方の入力を接続し、イネーブル
端子１４に他方の入力を接続したナンド回路２０と、イ
ネーブル端子１４に入力を接続したインバータ２２と、
インバータ１８の出力に一方の入力に接続し、インバー
タ２２の出力に他方の入力に接続したノア回路２４と、
インバータ１６の出力に入力を接続したバッファ２６
と、バッファ２６の出力に一方の入力を接続し、イネー
ブル端子１４に他方の入力を接続したナンド回路２８
と、バッファ２６の出力に一方の入力を接続し、インバ
ータ２２の出力に他方の入力を接続したノア回路３０と
により、そのスイッチング電圧発生回路部分１０Ｓを構
成している。そして、ナンド回路２０の出力端２１から
スイッチング電圧信号ＡＰＡを出力し、ノア回路２４の
出力端２５からスイッチング電圧信号ＡＮＡを出力し、
ナンド回路２８の出力端２９からスイッチング電圧信号
ＡＰＢを出力し、ノア回路３０の出力端３１からスイッ
チング電圧信号ＡＮＢを出力するようにして、スイッチ
ング電圧発生回路１０の全体が構成されている。
子１２に直列に接続されたインバータ１６、１８と、イ
ンバータ１８の出力に一方の入力を接続し、イネーブル
端子１４に他方の入力を接続したナンド回路２０と、イ
ネーブル端子１４に入力を接続したインバータ２２と、
インバータ１８の出力に一方の入力に接続し、インバー
タ２２の出力に他方の入力に接続したノア回路２４と、
インバータ１６の出力に入力を接続したバッファ２６
と、バッファ２６の出力に一方の入力を接続し、イネー
ブル端子１４に他方の入力を接続したナンド回路２８
と、バッファ２６の出力に一方の入力を接続し、インバ
ータ２２の出力に他方の入力を接続したノア回路３０と
により、そのスイッチング電圧発生回路部分１０Ｓを構
成している。そして、ナンド回路２０の出力端２１から
スイッチング電圧信号ＡＰＡを出力し、ノア回路２４の
出力端２５からスイッチング電圧信号ＡＮＡを出力し、
ナンド回路２８の出力端２９からスイッチング電圧信号
ＡＰＢを出力し、ノア回路３０の出力端３１からスイッ
チング電圧信号ＡＮＢを出力するようにして、スイッチ
ング電圧発生回路１０の全体が構成されている。
【０００７】ＰチャンネルＭＯＳＦＥＴ Ｐ３のドレイ
ンとＮチャンネルＭＯＳＦＥＴ Ｎ３のドレインとの接
続点が、差動トライステート回路１Ｔの一方の出力端Ｏ
ＵＴＡであり、ＰチャンネルＭＯＳＦＥＴ Ｐ４のドレ
インとＮチャンネルＭＯＳＦＥＴ Ｎ４のドレインとの
接続点が、差動トライステート回路１Ｔの他方の出力端
ＯＵＴＢである。低振幅インタフェース出力回路１Ｔの
両出力端ＯＵＴＡ、ＯＵＴＢの間に、終端抵抗ＲＴ１、
ＲＴ２が直列に接続され、かつ終端抵抗ＲＴ１、ＲＴ２
の接続点に終端電源ＶＳが接続されて上述した、例えば
ＰＥＣＬの低振幅インタフェース出力回路が構成されて
いる。
ンとＮチャンネルＭＯＳＦＥＴ Ｎ３のドレインとの接
続点が、差動トライステート回路１Ｔの一方の出力端Ｏ
ＵＴＡであり、ＰチャンネルＭＯＳＦＥＴ Ｐ４のドレ
インとＮチャンネルＭＯＳＦＥＴ Ｎ４のドレインとの
接続点が、差動トライステート回路１Ｔの他方の出力端
ＯＵＴＢである。低振幅インタフェース出力回路１Ｔの
両出力端ＯＵＴＡ、ＯＵＴＢの間に、終端抵抗ＲＴ１、
ＲＴ２が直列に接続され、かつ終端抵抗ＲＴ１、ＲＴ２
の接続点に終端電源ＶＳが接続されて上述した、例えば
ＰＥＣＬの低振幅インタフェース出力回路が構成されて
いる。
【０００８】このように構成される従来の差動トライス
テート回路の動作を図９、図１０、及び図１１を参照し
て説明する。スイッチング電圧発生回路１０の入力端子
１２に低レベルの入力信号ＩＮが供給され、イネーブル
端子１４に低レベルのイネーブル信号ＥＮが供給された
（図１１のＥＮ）状態においては、スイッチング電圧信
号ＡＰＡ及びスイッチング電圧信号ＡＰＢは、差動トラ
イステート回路１Ｔをディスエイブル状態（高インピー
ダンス状態）にする電圧レベル、すなわち、高レベルに
あり、スイッチング電圧信号ＡＮＡ及びスイッチング電
圧信号ＡＮＢは、差動トライステート回路１Ｔをディス
エイブル状態にする電圧レベル、すなわち、低レベルに
ある。
テート回路の動作を図９、図１０、及び図１１を参照し
て説明する。スイッチング電圧発生回路１０の入力端子
１２に低レベルの入力信号ＩＮが供給され、イネーブル
端子１４に低レベルのイネーブル信号ＥＮが供給された
（図１１のＥＮ）状態においては、スイッチング電圧信
号ＡＰＡ及びスイッチング電圧信号ＡＰＢは、差動トラ
イステート回路１Ｔをディスエイブル状態（高インピー
ダンス状態）にする電圧レベル、すなわち、高レベルに
あり、スイッチング電圧信号ＡＮＡ及びスイッチング電
圧信号ＡＮＢは、差動トライステート回路１Ｔをディス
エイブル状態にする電圧レベル、すなわち、低レベルに
ある。
【０００９】その高レベルのスイッチング電圧信号ＡＰ
ＡがＰチャンネルＭＯＳＦＥＴ Ｐ３のゲートに供給さ
れ、高レベルのスイッチング電圧信号ＡＰＢがＰチャン
ネルＭＯＳＦＥＴ Ｐ４のゲートに供給され、そして低
レベルのスイッチング電圧信号ＡＮＡがＰチャンネルＭ
ＯＳＦＥＴ Ｎ３のゲートに供給され、低レベルのスイ
ッチング電圧信号ＡＮＢがＮチャンネルＭＯＳＦＥＴ
Ｎ４のゲートに供給されると、これらいずれのトランジ
スタも導通していない状態、すなわち、オフとなって電
流源２から電流源４へのいずれの通電路にも流れず、差
動トライステート回路の一方の出力端ＯＵＴＡも、他方
の出力端ＯＵＴＢも、終端電源ＶＳの電圧値ＶＴＴとな
って高インピーダンス状態を呈している（図１１のＯＵ
ＴＡ、ＯＵＴＢの期間）。そして、このときのＮode
Ｐの電圧はＶＤＤとなり、Ｎode Ｎの電圧は大地電位と
なる。
ＡがＰチャンネルＭＯＳＦＥＴ Ｐ３のゲートに供給さ
れ、高レベルのスイッチング電圧信号ＡＰＢがＰチャン
ネルＭＯＳＦＥＴ Ｐ４のゲートに供給され、そして低
レベルのスイッチング電圧信号ＡＮＡがＰチャンネルＭ
ＯＳＦＥＴ Ｎ３のゲートに供給され、低レベルのスイ
ッチング電圧信号ＡＮＢがＮチャンネルＭＯＳＦＥＴ
Ｎ４のゲートに供給されると、これらいずれのトランジ
スタも導通していない状態、すなわち、オフとなって電
流源２から電流源４へのいずれの通電路にも流れず、差
動トライステート回路の一方の出力端ＯＵＴＡも、他方
の出力端ＯＵＴＢも、終端電源ＶＳの電圧値ＶＴＴとな
って高インピーダンス状態を呈している（図１１のＯＵ
ＴＡ、ＯＵＴＢの期間）。そして、このときのＮode
Ｐの電圧はＶＤＤとなり、Ｎode Ｎの電圧は大地電位と
なる。
【００１０】入力信号ＩＮが低レベルの信号のままにあ
る状態で（図１１のＩＮの期間）、ディスエイブル状
態からイネーブル状態に切り換えられる、例えば、高レ
ベルのイネーブル信号ＥＮが入力されたとき（図１１の
ＥＮの期間）、スイッチング電圧発生回路１０から発
生されるスイッチング電圧信号ＡＰＢは低レベルとな
り、スイッチング電圧信号ＡＮＡは高レベルとなる。こ
のとき、スイッチング電圧信号ＡＰＡは高レベルのまま
にあり、スイッチング電圧信号ＡＮＢは低レベルのまま
にある。そうすると、ＰチャンネルＭＯＳＦＥＴ Ｐ３
及びＮチャンネルＭＯＳＦＥＴＮ４のゲートには、それ
ぞれディスエイブル状態の場合と同じ高レベルのスイッ
チング電圧信号ＡＰＡ、低レベルのスイッチング電圧信
号ＡＮＢが、印加されたままにあるので、これらのトラ
ンジスタをオフとなったままにあるが、低レベルとなっ
たスイッチング電圧信号ＡＰＢが、ＰチャンネルＭＯＳ
ＦＥＴ Ｐ４のゲートに供給され、高レベルとなったス
イッチング電圧信号ＡＮＡが、ＮチャンネルＭＯＳＦＥ
Ｔ Ｎ３のゲートに印加されるので、これらのトランジ
スタＰ４、Ｎ３は、オンに転じる。したがって、電流源
２からオンしたＰチャンネルＭＯＳＦＥＴ Ｐ４、終端
抵抗ＲＴ２、ＲＴ１、そしてＮチャンネルＭＯＳＦＥＴ
Ｎ３を経て電流源４に電流Ｉが流れる。つまり、出力
端ＯＵＴＢが高レベルで、出力端ＯＵＴＡが低レベルの
電圧信号が終端抵抗ＲＴ２、ＲＴ１間に発生する。これ
らの２つの電圧レベルの出力状態が、１状態又は０状態
を表す。また、スイッチング電圧発生回路１０から発生
されるスイッチング電圧信号ＡＰＡは低レベルにし、ス
イッチング電圧信号ＡＮＢは高レベルにすると共に、ス
イッチング電圧信号ＡＰＢは高レベルのままとし、スイ
ッチング電圧信号ＡＮＡは低レベルのままとすることに
より、電流源２からオンしたＰチャンネルＭＯＳＦＥＴ
Ｐ３、終端抵抗ＲＴ２、ＲＴ１、そしてＮチャンネル
ＭＯＳＦＥＴ Ｎ４を経て電流源４に電流Ｉが流れる。
つまり、出力端ＯＵＴＡが高レベルで、出力端ＯＵＴＢ
が低レベルの電圧信号が終端抵抗ＲＴ２、ＲＴ１間に発
生する。これらの２つの電圧レベルの出力状態が、０状
態又は１状態を表す。
る状態で（図１１のＩＮの期間）、ディスエイブル状
態からイネーブル状態に切り換えられる、例えば、高レ
ベルのイネーブル信号ＥＮが入力されたとき（図１１の
ＥＮの期間）、スイッチング電圧発生回路１０から発
生されるスイッチング電圧信号ＡＰＢは低レベルとな
り、スイッチング電圧信号ＡＮＡは高レベルとなる。こ
のとき、スイッチング電圧信号ＡＰＡは高レベルのまま
にあり、スイッチング電圧信号ＡＮＢは低レベルのまま
にある。そうすると、ＰチャンネルＭＯＳＦＥＴ Ｐ３
及びＮチャンネルＭＯＳＦＥＴＮ４のゲートには、それ
ぞれディスエイブル状態の場合と同じ高レベルのスイッ
チング電圧信号ＡＰＡ、低レベルのスイッチング電圧信
号ＡＮＢが、印加されたままにあるので、これらのトラ
ンジスタをオフとなったままにあるが、低レベルとなっ
たスイッチング電圧信号ＡＰＢが、ＰチャンネルＭＯＳ
ＦＥＴ Ｐ４のゲートに供給され、高レベルとなったス
イッチング電圧信号ＡＮＡが、ＮチャンネルＭＯＳＦＥ
Ｔ Ｎ３のゲートに印加されるので、これらのトランジ
スタＰ４、Ｎ３は、オンに転じる。したがって、電流源
２からオンしたＰチャンネルＭＯＳＦＥＴ Ｐ４、終端
抵抗ＲＴ２、ＲＴ１、そしてＮチャンネルＭＯＳＦＥＴ
Ｎ３を経て電流源４に電流Ｉが流れる。つまり、出力
端ＯＵＴＢが高レベルで、出力端ＯＵＴＡが低レベルの
電圧信号が終端抵抗ＲＴ２、ＲＴ１間に発生する。これ
らの２つの電圧レベルの出力状態が、１状態又は０状態
を表す。また、スイッチング電圧発生回路１０から発生
されるスイッチング電圧信号ＡＰＡは低レベルにし、ス
イッチング電圧信号ＡＮＢは高レベルにすると共に、ス
イッチング電圧信号ＡＰＢは高レベルのままとし、スイ
ッチング電圧信号ＡＮＡは低レベルのままとすることに
より、電流源２からオンしたＰチャンネルＭＯＳＦＥＴ
Ｐ３、終端抵抗ＲＴ２、ＲＴ１、そしてＮチャンネル
ＭＯＳＦＥＴ Ｎ４を経て電流源４に電流Ｉが流れる。
つまり、出力端ＯＵＴＡが高レベルで、出力端ＯＵＴＢ
が低レベルの電圧信号が終端抵抗ＲＴ２、ＲＴ１間に発
生する。これらの２つの電圧レベルの出力状態が、０状
態又は１状態を表す。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
た差動トライステート回路の動作、例えば、図１１の信
号出力期間において、イネーブル信号ＥＮの高レベル
への遷移後に電流Ｉが流れることにより、流出端Ｎode
Ｐの電圧は、図１１のＮode Ｐに示すように、ΔＶ、例
えば、１ボルトだけ低電圧へ遷移する。この電圧遷移
が、ＰチャンネルＭＯＳＦＥＴ Ｐ１のドレイン−ゲー
ト間寄生容量ＣＰ を介して該トランジスタＰ１のゲー
ト電圧ＶＧＰを過渡的に降下させる（図１１の
ＶＧＰ）。これと同時的に、流出端Ｎode Ｎの電圧は、
図１１のＮode Ｎに示すように、ΔＶ、例えば、１ボル
トだけ高電圧へ遷移する。この電圧遷移が、Ｎチャンネ
ルＭＯＳＦＥＴＮ１のドレイン−ゲート間寄生容量Ｃ
Ｎ を介して該トランジスタＮ１のゲート電圧ＶＧＮを
過渡的に上昇させる（図１１のＶＧＮ）。したがって、
電流Ｉは、過渡的に多く流れて出力端ＯＵＴＢに現れる
電圧は、正の方向に触れ（図１１のＯＵＴＢ）、同時的
に、出力端ＯＵＴＡに現れる電圧の振幅は、負の方向に
触れる（図１１のＯＵＴＡ）。結果として、出力端ＯＵ
ＴＡ、ＯＵＴＢ間に発生する出力信号に過渡的な振幅増
加の状態が生じ、そのため規定されている振幅規格を逸
脱してしまうばかりでなく、過渡的なノイズが出力信号
に乗ってしまい、誤動作の原因となるという不都合があ
る。
た差動トライステート回路の動作、例えば、図１１の信
号出力期間において、イネーブル信号ＥＮの高レベル
への遷移後に電流Ｉが流れることにより、流出端Ｎode
Ｐの電圧は、図１１のＮode Ｐに示すように、ΔＶ、例
えば、１ボルトだけ低電圧へ遷移する。この電圧遷移
が、ＰチャンネルＭＯＳＦＥＴ Ｐ１のドレイン−ゲー
ト間寄生容量ＣＰ を介して該トランジスタＰ１のゲー
ト電圧ＶＧＰを過渡的に降下させる（図１１の
ＶＧＰ）。これと同時的に、流出端Ｎode Ｎの電圧は、
図１１のＮode Ｎに示すように、ΔＶ、例えば、１ボル
トだけ高電圧へ遷移する。この電圧遷移が、Ｎチャンネ
ルＭＯＳＦＥＴＮ１のドレイン−ゲート間寄生容量Ｃ
Ｎ を介して該トランジスタＮ１のゲート電圧ＶＧＮを
過渡的に上昇させる（図１１のＶＧＮ）。したがって、
電流Ｉは、過渡的に多く流れて出力端ＯＵＴＢに現れる
電圧は、正の方向に触れ（図１１のＯＵＴＢ）、同時的
に、出力端ＯＵＴＡに現れる電圧の振幅は、負の方向に
触れる（図１１のＯＵＴＡ）。結果として、出力端ＯＵ
ＴＡ、ＯＵＴＢ間に発生する出力信号に過渡的な振幅増
加の状態が生じ、そのため規定されている振幅規格を逸
脱してしまうばかりでなく、過渡的なノイズが出力信号
に乗ってしまい、誤動作の原因となるという不都合があ
る。
【００１２】この発明は、上述したような事情に鑑みて
なされたもので、３つの出力状態を発生するスイッチン
グ回路に電流を通電した状態で該スイッチング回路の出
力端間に高インピーダンス状態を発生し、通電されてい
た電流を前記スイッチング回路内で切り替えて出力端間
に第１の信号状態又は第２の信号状態を発生する差動ト
ライステート発生方法及び差動トライステート回路を提
供することを第１の目的としている。この発明は、３つ
の出力状態を発生するスイッチング回路に通電しない状
態で該スイッチング回路に通電すべき電流を前記スイッ
チング回路をバイパスさせつつ前記スイッチング回路の
出力端間に高インピーダンス状態を発生し、この高イン
ピーダンス状態の発生中に前記スイッチング回路をバイ
パスさせていた電流を前記スイッチング回路に流入させ
てその出力端間に第１の信号状態又は第２の信号状態を
発生する差動トライステート発生方法及び差動トライス
テート回路を提供することを第２の目的としている。こ
の発明は、また、高インピーダンス状態から第１の信号
状態又は第２の信号状態への切り替え時にノイズのない
信号を出力し得る差動トライステート発生回路を提供す
ることを第３の目的としている。
なされたもので、３つの出力状態を発生するスイッチン
グ回路に電流を通電した状態で該スイッチング回路の出
力端間に高インピーダンス状態を発生し、通電されてい
た電流を前記スイッチング回路内で切り替えて出力端間
に第１の信号状態又は第２の信号状態を発生する差動ト
ライステート発生方法及び差動トライステート回路を提
供することを第１の目的としている。この発明は、３つ
の出力状態を発生するスイッチング回路に通電しない状
態で該スイッチング回路に通電すべき電流を前記スイッ
チング回路をバイパスさせつつ前記スイッチング回路の
出力端間に高インピーダンス状態を発生し、この高イン
ピーダンス状態の発生中に前記スイッチング回路をバイ
パスさせていた電流を前記スイッチング回路に流入させ
てその出力端間に第１の信号状態又は第２の信号状態を
発生する差動トライステート発生方法及び差動トライス
テート回路を提供することを第２の目的としている。こ
の発明は、また、高インピーダンス状態から第１の信号
状態又は第２の信号状態への切り替え時にノイズのない
信号を出力し得る差動トライステート発生回路を提供す
ることを第３の目的としている。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、差動トライステート発生方
法に係り、互いに直列に接続された第１及び第２のトラ
ンジスタと、互いに直列に接続された第３及び第４のト
ランジスタとが並列に接続され、前記第１のトランジス
タと前記第２のトランジスタとの第１の接続点と前記第
３のトランジスタと前記第４のトランジスタとの第２の
接続点との間に抵抗を介設して前記第１及び第２の接続
点をそれぞれ第１及び第２の出力端とし、前記第１及び
第４のトランジスタのオン、及び前記第２及び第３のト
ランジスタのオフを、入力される２値信号の一方の値を
示す信号レベル及びイネーブル信号に応答して生じさ
せ、前記第１及び第２の出力端から前記２値信号の一方
の値を示す信号レベルに対応した第１の信号状態を出力
させ、前記第２及び第３のトランジスタのオン、及び前
記第１及び第４のトランジスタのオフを、入力される２
値信号の他方の値を示す信号レベル及びイネーブル信号
に応答して生じさせ、前記第１及び第２の出力端から前
記２値信号の他方の値を示す信号レベルに対応した第２
の信号状態を出力させる差動トライステート発生方法に
おいて、前記第１乃至第４のトランジスタを同時にオン
させたときに前記第１乃至第４のトランジスタの各々が
呈する抵抗値と、前記第１及び第２のトランジスタに通
電される電流値と、前記第３及び第４のトランジスタに
通電される電流値とを、前記第１乃至第４のトランジス
タがすべて同時にオンされる時に前記第１及び第２の出
力点が同電位となるような値に設定され、ディスエイブ
ル信号に応答して前記第１乃至第４のトランジスタを同
時にオンさせて前記第１と第２の出力端間を高インピー
ダンス状態出力とすることを特徴としている。
に、請求項１記載の発明は、差動トライステート発生方
法に係り、互いに直列に接続された第１及び第２のトラ
ンジスタと、互いに直列に接続された第３及び第４のト
ランジスタとが並列に接続され、前記第１のトランジス
タと前記第２のトランジスタとの第１の接続点と前記第
３のトランジスタと前記第４のトランジスタとの第２の
接続点との間に抵抗を介設して前記第１及び第２の接続
点をそれぞれ第１及び第２の出力端とし、前記第１及び
第４のトランジスタのオン、及び前記第２及び第３のト
ランジスタのオフを、入力される２値信号の一方の値を
示す信号レベル及びイネーブル信号に応答して生じさ
せ、前記第１及び第２の出力端から前記２値信号の一方
の値を示す信号レベルに対応した第１の信号状態を出力
させ、前記第２及び第３のトランジスタのオン、及び前
記第１及び第４のトランジスタのオフを、入力される２
値信号の他方の値を示す信号レベル及びイネーブル信号
に応答して生じさせ、前記第１及び第２の出力端から前
記２値信号の他方の値を示す信号レベルに対応した第２
の信号状態を出力させる差動トライステート発生方法に
おいて、前記第１乃至第４のトランジスタを同時にオン
させたときに前記第１乃至第４のトランジスタの各々が
呈する抵抗値と、前記第１及び第２のトランジスタに通
電される電流値と、前記第３及び第４のトランジスタに
通電される電流値とを、前記第１乃至第４のトランジス
タがすべて同時にオンされる時に前記第１及び第２の出
力点が同電位となるような値に設定され、ディスエイブ
ル信号に応答して前記第１乃至第４のトランジスタを同
時にオンさせて前記第１と第２の出力端間を高インピー
ダンス状態出力とすることを特徴としている。
【００１４】また、請求項２記載の発明は、請求項１記
載の差動トライステート発生方法に係り、第１のトラン
ジスタと第２のトランジスタとのソース−ドレイン路を
互いに直列に接続し、かつ第３のトランジスタと第４の
トランジスタとのソース−ドレイン路を互いに直列に接
続し、前記第１乃至第４のトランジスタを同時にオンさ
せたときに前記第１乃至第４のトランジスタの各々が呈
する抵抗値と、前記第１及び第２のトランジスタに通電
される電流値と、前記第３及び第４のトランジスタに通
電される電流値とを、前記第１乃至第４のトランジスタ
がすべて同時にオンされる時に前記第１及び第２の出力
点が同電位となるような値に設定し、ディスエイブル信
号に応答して前記第１乃至第４のトランジスタを同時に
オンさせて前記第１と第２の出力端間を高インピーダン
ス状態出力とすることを特徴としている。
載の差動トライステート発生方法に係り、第１のトラン
ジスタと第２のトランジスタとのソース−ドレイン路を
互いに直列に接続し、かつ第３のトランジスタと第４の
トランジスタとのソース−ドレイン路を互いに直列に接
続し、前記第１乃至第４のトランジスタを同時にオンさ
せたときに前記第１乃至第４のトランジスタの各々が呈
する抵抗値と、前記第１及び第２のトランジスタに通電
される電流値と、前記第３及び第４のトランジスタに通
電される電流値とを、前記第１乃至第４のトランジスタ
がすべて同時にオンされる時に前記第１及び第２の出力
点が同電位となるような値に設定し、ディスエイブル信
号に応答して前記第１乃至第４のトランジスタを同時に
オンさせて前記第１と第２の出力端間を高インピーダン
ス状態出力とすることを特徴としている。
【００１５】請求項３記載の発明は、差動トライステー
ト発生方法に係り、互いに直列に接続された第１及び第
２のトランジスタと、互いに直列に接続された第３及び
第４のトランジスタとが互いに並列に接続され、前記第
１のトランジスタと前記第２のトランジスタとの第１の
接続点と前記第３のトランジスタと前記第４のトランジ
スタとの第２の接続点との間に抵抗を介設して前記第１
及び第２の接続点を出力端とし、前記第１及び第４のト
ランジスタのオン、及び前記第２及び第３のトランジス
タのオフを、入力される２値信号の一方の値を示す信号
レベル及びイネーブル信号に応答して生じさせ、前記第
２及び第３のトランジスタのオン、及び前記第１及び第
４のトランジスタのオフを、入力される２値信号の他方
の値を示す信号レベル及びイネーブル信号に応答して生
じさせる差動トライステート発生方法において、イネー
ブル信号に応答して直列に接続された前記第１のトラン
ジスタ及び前記第２のトランジスタと、直列に接続され
た前記第３のトランジスタ及び第４のトランジスタとが
並列に接続された一方の接続点と、他方の接続点との間
に接続されたトランジスタ回路のトランジスタをオフに
して前記第１及び第２の出力端から前記２値信号値を示
す信号レベルに対応した第１及び第２の信号状態を出力
させ、ディスエイブル信号に応答して前記第１乃至第４
のトランジスタをオフにすることで、前記第１及び第２
の出力端から高インピーダンス状態を出力させると同時
に、前記トランジスタ回路のトランジスタをオンして前
記接続点間に電流を流すことを特徴としている。
ト発生方法に係り、互いに直列に接続された第１及び第
２のトランジスタと、互いに直列に接続された第３及び
第４のトランジスタとが互いに並列に接続され、前記第
１のトランジスタと前記第２のトランジスタとの第１の
接続点と前記第３のトランジスタと前記第４のトランジ
スタとの第２の接続点との間に抵抗を介設して前記第１
及び第２の接続点を出力端とし、前記第１及び第４のト
ランジスタのオン、及び前記第２及び第３のトランジス
タのオフを、入力される２値信号の一方の値を示す信号
レベル及びイネーブル信号に応答して生じさせ、前記第
２及び第３のトランジスタのオン、及び前記第１及び第
４のトランジスタのオフを、入力される２値信号の他方
の値を示す信号レベル及びイネーブル信号に応答して生
じさせる差動トライステート発生方法において、イネー
ブル信号に応答して直列に接続された前記第１のトラン
ジスタ及び前記第２のトランジスタと、直列に接続され
た前記第３のトランジスタ及び第４のトランジスタとが
並列に接続された一方の接続点と、他方の接続点との間
に接続されたトランジスタ回路のトランジスタをオフに
して前記第１及び第２の出力端から前記２値信号値を示
す信号レベルに対応した第１及び第２の信号状態を出力
させ、ディスエイブル信号に応答して前記第１乃至第４
のトランジスタをオフにすることで、前記第１及び第２
の出力端から高インピーダンス状態を出力させると同時
に、前記トランジスタ回路のトランジスタをオンして前
記接続点間に電流を流すことを特徴としている。
【００１６】請求項４記載の発明は、請求項３記載の差
動トライステート発生方法に係り、前記第１のトランジ
スタと前記第２のトランジスタとのソース−ドレイン路
を互いに直列に接続し、かつ前記第３のトランジスタと
前記第４のトランジスタとのソース−ドレイン路を互い
に直列に接続し、ディスエイブル信号に応答して直列に
接続された前記第１のトランジスタ及び前記第２のトラ
ンジスタと、直列に接続された前記第３のトランジスタ
及び第４のトランジスタとが並列に接続された一方の接
続点と、他方の接続点との間に接続されたトランジスタ
回路のトランジスタをオンにして前記一方の接続点から
前記他方の接続点へ、前記第１のトランジスタ及び前記
第３のトランジスタのオン並びに前記第３のトランジス
タ及び第４のトランジスタのオフ、又は前記第１のトラ
ンジスタ及び前記第３のトランジスタのオフ並びに前記
第３のトランジスタ及び第４のトランジスタのオン時の
電流をバイパスすると共に、ディスエイブル信号に応答
して前記第１乃至第４のトランジスタを同時にオンさせ
て前記第１と第２の出力端間を高インピーダンス状態出
力とすることを特徴としている。
動トライステート発生方法に係り、前記第１のトランジ
スタと前記第２のトランジスタとのソース−ドレイン路
を互いに直列に接続し、かつ前記第３のトランジスタと
前記第４のトランジスタとのソース−ドレイン路を互い
に直列に接続し、ディスエイブル信号に応答して直列に
接続された前記第１のトランジスタ及び前記第２のトラ
ンジスタと、直列に接続された前記第３のトランジスタ
及び第４のトランジスタとが並列に接続された一方の接
続点と、他方の接続点との間に接続されたトランジスタ
回路のトランジスタをオンにして前記一方の接続点から
前記他方の接続点へ、前記第１のトランジスタ及び前記
第３のトランジスタのオン並びに前記第３のトランジス
タ及び第４のトランジスタのオフ、又は前記第１のトラ
ンジスタ及び前記第３のトランジスタのオフ並びに前記
第３のトランジスタ及び第４のトランジスタのオン時の
電流をバイパスすると共に、ディスエイブル信号に応答
して前記第１乃至第４のトランジスタを同時にオンさせ
て前記第１と第２の出力端間を高インピーダンス状態出
力とすることを特徴としている。
【００１７】請求項５記載の発明は、差動トライステー
ト回路に係り、互いに直列に接続された第１及び第２の
トランジスタと、互いに直列に接続された第３及び第４
のトランジスタとが互いに並列に接続され、前記第１の
トランジスタと前記第２のトランジスタとの第１の接続
点と前記第３のトランジスタと前記第４のトランジスタ
との第２の接続点との間に抵抗を介設して前記第１及び
第２の接続点を出力端とするスイッチング回路を有する
差動トライステート回路において、２値信号が入力され
る第１の入力端と、イネーブル／ディスエイブル信号が
入力される第２の入力端と、前記第１及び第２の入力端
に接続され、前記２値信号の一方の値を示す信号レベル
及びイネーブル信号に応答して前記第１及び第４のトラ
ンジスタをオンさせ、前記第２及び第３のトランジスタ
をオフさせる第１のスイッチング電圧信号群を、前記２
値信号の他方の値を示す信号レベル及びイネーブル信号
に応答して前記第２及び第３のトランジスタをオンさ
せ、かつ前記第１及び第４のトランジスタをオフさせる
第２のスイッチング電圧信号群を、ディスエイブル信号
に応答して前記第１乃至第４のトランジスタを同時にオ
ンさせる第３のスイッチング電圧信号群を発生させるス
イッチング電圧発生回路とを設け、かつ、前記第１乃至
第４のトランジスタを同時にオンさせたときに前記第１
乃至第４のトランジスタの各々が呈する抵抗値と、前記
第１及び第２のトランジスタに通電される電流値と、前
記第３及び第４のトランジスタに通電される電流値と
を、前記第１乃至第４のトランジスタがすべて同時にオ
ンされる時に前記第１及び第２の接続点が同電位となる
ような値に設定し、前記第１のスイッチング電圧信号群
が発生されるとき、前記２値信号の一方の値を示す信号
レベルに対応した第１の信号状態を前記出力端から出力
させ、前記第２のスイッチング電圧信号群が発生される
とき、前記２値信号の他方の値を示す信号レベルに対応
した第２の信号状態を前記出力端から出力させ、前記第
３のスイッチング電圧信号群が発生されるとき、高イン
ピーダンス状態を前記出力端から出力させることを特徴
としている。
ト回路に係り、互いに直列に接続された第１及び第２の
トランジスタと、互いに直列に接続された第３及び第４
のトランジスタとが互いに並列に接続され、前記第１の
トランジスタと前記第２のトランジスタとの第１の接続
点と前記第３のトランジスタと前記第４のトランジスタ
との第２の接続点との間に抵抗を介設して前記第１及び
第２の接続点を出力端とするスイッチング回路を有する
差動トライステート回路において、２値信号が入力され
る第１の入力端と、イネーブル／ディスエイブル信号が
入力される第２の入力端と、前記第１及び第２の入力端
に接続され、前記２値信号の一方の値を示す信号レベル
及びイネーブル信号に応答して前記第１及び第４のトラ
ンジスタをオンさせ、前記第２及び第３のトランジスタ
をオフさせる第１のスイッチング電圧信号群を、前記２
値信号の他方の値を示す信号レベル及びイネーブル信号
に応答して前記第２及び第３のトランジスタをオンさ
せ、かつ前記第１及び第４のトランジスタをオフさせる
第２のスイッチング電圧信号群を、ディスエイブル信号
に応答して前記第１乃至第４のトランジスタを同時にオ
ンさせる第３のスイッチング電圧信号群を発生させるス
イッチング電圧発生回路とを設け、かつ、前記第１乃至
第４のトランジスタを同時にオンさせたときに前記第１
乃至第４のトランジスタの各々が呈する抵抗値と、前記
第１及び第２のトランジスタに通電される電流値と、前
記第３及び第４のトランジスタに通電される電流値と
を、前記第１乃至第４のトランジスタがすべて同時にオ
ンされる時に前記第１及び第２の接続点が同電位となる
ような値に設定し、前記第１のスイッチング電圧信号群
が発生されるとき、前記２値信号の一方の値を示す信号
レベルに対応した第１の信号状態を前記出力端から出力
させ、前記第２のスイッチング電圧信号群が発生される
とき、前記２値信号の他方の値を示す信号レベルに対応
した第２の信号状態を前記出力端から出力させ、前記第
３のスイッチング電圧信号群が発生されるとき、高イン
ピーダンス状態を前記出力端から出力させることを特徴
としている。
【００１８】また、請求項６記載の発明は、請求項５記
載の差動トライステート回路に係り、前記４つのトラン
ジスタは、ユニポーラトランジスタであることを特徴と
している。
載の差動トライステート回路に係り、前記４つのトラン
ジスタは、ユニポーラトランジスタであることを特徴と
している。
【００１９】請求項７記載の発明は、請求項５又６記載
の差動トライステート回路に係り、前記第１のトランジ
スタと前記第２のトランジスタとのソース−ドレイン路
を互いに直列に接続し、かつ前記第３のトランジスタと
前記第４のトランジスタとのソース−ドレイン路を互い
に直列に接続したことを特徴としている。
の差動トライステート回路に係り、前記第１のトランジ
スタと前記第２のトランジスタとのソース−ドレイン路
を互いに直列に接続し、かつ前記第３のトランジスタと
前記第４のトランジスタとのソース−ドレイン路を互い
に直列に接続したことを特徴としている。
【００２０】請求項８記載の発明は、請求項５、６又は
７記載の差動トライステート回路に係り、前記第１及び
第３のトランジスタが同一構成のＰチャンネルトランジ
スタで形成され、第２及び第４のトランジスタが同一構
成のＮチャンネルトランジスタで形成されたことを特徴
としている。
７記載の差動トライステート回路に係り、前記第１及び
第３のトランジスタが同一構成のＰチャンネルトランジ
スタで形成され、第２及び第４のトランジスタが同一構
成のＮチャンネルトランジスタで形成されたことを特徴
としている。
【００２１】請求項９記載の発明は、請求項５、６、７
又は８記載の差動トライステート回路に係り、直列に接
続された前記第１のＰチャンネルトランジスタ及び前記
第２のＮチャンネルトランジスタと、直列に接続された
前記第３のＰチャンネルトランジスタ及び第４のＮチャ
ンネルトランジスタとの一方の接続点に第１の定電流源
を接続し、直列に接続された前記第１のＰチャンネルト
ランジスタ及び前記第２のＮチャンネルトランジスタ
と、直列に接続された前記第３のＰチャンネルトランジ
スタ及び第４のＮチャンネルトランジスタとの他方の接
続点に第２の定電流源を接続したことを特徴としてい
る。
又は８記載の差動トライステート回路に係り、直列に接
続された前記第１のＰチャンネルトランジスタ及び前記
第２のＮチャンネルトランジスタと、直列に接続された
前記第３のＰチャンネルトランジスタ及び第４のＮチャ
ンネルトランジスタとの一方の接続点に第１の定電流源
を接続し、直列に接続された前記第１のＰチャンネルト
ランジスタ及び前記第２のＮチャンネルトランジスタ
と、直列に接続された前記第３のＰチャンネルトランジ
スタ及び第４のＮチャンネルトランジスタとの他方の接
続点に第２の定電流源を接続したことを特徴としてい
る。
【００２２】また、請求項１０記載の発明は、請求項５
乃至９のいずれか１に記載の差動トライステート回路に
係り、前記抵抗は、第１の終端抵抗と第２の終端抵抗と
が直列に接続されて成り、該両終端抵抗の接続点に終端
電源を接続したことを特徴としている。
乃至９のいずれか１に記載の差動トライステート回路に
係り、前記抵抗は、第１の終端抵抗と第２の終端抵抗と
が直列に接続されて成り、該両終端抵抗の接続点に終端
電源を接続したことを特徴としている。
【００２３】請求項１１記載の発明は、請求項５乃至１
０のいずれか１に記載の差動トライステート回路に係
り、前記スイッチング電圧発生回路は、入力信号と反転
したイネーブル信号とが入力されて前記第１のユニポー
ラトランジスタのゲートに第１のスイッチング電圧信号
を出力するノア回路と、入力信号とイネーブル信号とが
入力されて前記第２のユニポーラトランジスタのゲート
に第２のスイッチング電圧信号を出力するナンド回路
と、反転した入力信号と反転したイネーブル信号とが入
力されて前記第３のユニポーラトランジスタのゲートに
第３のスイッチング電圧信号を発生するノア回路と、反
転した入力信号とイネーブル信号とが入力されて前記第
４のユニポーラトランジスタのゲートに第４のスイッチ
ング電圧信号を発生するナンド回路とから成ることを特
徴としている。
０のいずれか１に記載の差動トライステート回路に係
り、前記スイッチング電圧発生回路は、入力信号と反転
したイネーブル信号とが入力されて前記第１のユニポー
ラトランジスタのゲートに第１のスイッチング電圧信号
を出力するノア回路と、入力信号とイネーブル信号とが
入力されて前記第２のユニポーラトランジスタのゲート
に第２のスイッチング電圧信号を出力するナンド回路
と、反転した入力信号と反転したイネーブル信号とが入
力されて前記第３のユニポーラトランジスタのゲートに
第３のスイッチング電圧信号を発生するノア回路と、反
転した入力信号とイネーブル信号とが入力されて前記第
４のユニポーラトランジスタのゲートに第４のスイッチ
ング電圧信号を発生するナンド回路とから成ることを特
徴としている。
【００２４】請求項１２記載の発明は、差動トライステ
ート回路に係り、互いに直列に接続される第１のトラン
ジスタと第２のトランジスタとの接続点と、互いに直列
に接続される第３のトランジスタと第４のトランジスタ
との第２の接続点との間に抵抗を介挿して前記第１及び
第２の接続点を出力端とするスイッチング回路と、２値
信号が入力される第１の入力端と、２値形式のイネーブ
ル／ディスエイブル信号が入力される第２の入力端と、
前記第１及び第２の入力端に接続され、前記２値信号の
一方の値を示す信号レベル及びイネーブル信号に応答し
て前記第１及び第４のトランジスタをオンさせ、前記第
２及び第３のトランジスタをオフさせる第１のスイッチ
ング電圧信号群を、前記２値信号の他方の値を示す信号
レベル及びイネーブル信号に応答して前記第２及び第３
のトランジスタをオンさせ、かつ前記第１及び第４のト
ランジスタをオフさせる第２のスイッチング電圧信号群
を、ディスエイブル信号に応答して前記第１乃至第４の
トランジスタを同時にオンさせる第３のスイッチング電
圧信号群を発生させるスイッチング電圧発生回路とを設
け、かつ、前記４つのトランジスタを同時にオンさせた
ときに前記４つのトランジスタの各々が呈する抵抗値
と、前記第１及び第２のトランジスタに通電される電流
値と、前記第３及び第４のトランジスタに通電される電
流値とを、前記４つのトランジスタがすべて同時にオン
される時に前記第１及び第２の接続点が同電位となるよ
うな値に設定し、前記第１のスイッチング電圧信号群が
発生されるとき、前記２値信号の一方の値を示す信号レ
ベルに対応した第１の信号状態を前記出力端から出力さ
せ、前記第２のスイッチング電圧信号群が発生されると
き、前記２値信号の他方の値を示す信号レベルに対応し
た第２の信号状態を前記出力端から出力させ、前記第３
のスイッチング電圧信号群が発生されるとき、高インピ
ーダンス状態を前記出力端から出力させることを特徴と
している。
ート回路に係り、互いに直列に接続される第１のトラン
ジスタと第２のトランジスタとの接続点と、互いに直列
に接続される第３のトランジスタと第４のトランジスタ
との第２の接続点との間に抵抗を介挿して前記第１及び
第２の接続点を出力端とするスイッチング回路と、２値
信号が入力される第１の入力端と、２値形式のイネーブ
ル／ディスエイブル信号が入力される第２の入力端と、
前記第１及び第２の入力端に接続され、前記２値信号の
一方の値を示す信号レベル及びイネーブル信号に応答し
て前記第１及び第４のトランジスタをオンさせ、前記第
２及び第３のトランジスタをオフさせる第１のスイッチ
ング電圧信号群を、前記２値信号の他方の値を示す信号
レベル及びイネーブル信号に応答して前記第２及び第３
のトランジスタをオンさせ、かつ前記第１及び第４のト
ランジスタをオフさせる第２のスイッチング電圧信号群
を、ディスエイブル信号に応答して前記第１乃至第４の
トランジスタを同時にオンさせる第３のスイッチング電
圧信号群を発生させるスイッチング電圧発生回路とを設
け、かつ、前記４つのトランジスタを同時にオンさせた
ときに前記４つのトランジスタの各々が呈する抵抗値
と、前記第１及び第２のトランジスタに通電される電流
値と、前記第３及び第４のトランジスタに通電される電
流値とを、前記４つのトランジスタがすべて同時にオン
される時に前記第１及び第２の接続点が同電位となるよ
うな値に設定し、前記第１のスイッチング電圧信号群が
発生されるとき、前記２値信号の一方の値を示す信号レ
ベルに対応した第１の信号状態を前記出力端から出力さ
せ、前記第２のスイッチング電圧信号群が発生されると
き、前記２値信号の他方の値を示す信号レベルに対応し
た第２の信号状態を前記出力端から出力させ、前記第３
のスイッチング電圧信号群が発生されるとき、高インピ
ーダンス状態を前記出力端から出力させることを特徴と
している。
【００２５】また、請求項１３記載の発明は、請求項１
２記載の差動トライステート回路に係り、前記４つのト
ランジスタは、ユニポーラトランジスタであることを特
徴としている。
２記載の差動トライステート回路に係り、前記４つのト
ランジスタは、ユニポーラトランジスタであることを特
徴としている。
【００２６】請求項１４記載の発明は、請求項１２又１
３記載の差動トライステート回路に係り、前記第１のト
ランジスタと前記第２のトランジスタとのソース−ドレ
イン路を互いに直列に接続し、かつ前記第３のトランジ
スタと前記第４のトランジスタとのソース−ドレイン路
を互いに直列に接続したことを特徴としている。
３記載の差動トライステート回路に係り、前記第１のト
ランジスタと前記第２のトランジスタとのソース−ドレ
イン路を互いに直列に接続し、かつ前記第３のトランジ
スタと前記第４のトランジスタとのソース−ドレイン路
を互いに直列に接続したことを特徴としている。
【００２７】請求項１５記載の発明は、請求項１２、１
３、又は１４記載の差動トライステート回路に係り、前
記第１及び第３のトランジスタが同一構成のＰチャンネ
ルトランジスタで形成され、第２及び第４のトランジス
タが同一構成のＮチャンネルトランジスタで形成された
ことを特徴としている。
３、又は１４記載の差動トライステート回路に係り、前
記第１及び第３のトランジスタが同一構成のＰチャンネ
ルトランジスタで形成され、第２及び第４のトランジス
タが同一構成のＮチャンネルトランジスタで形成された
ことを特徴としている。
【００２８】請求項１６記載の発明は、請求項１２、１
３、１４、又は１５記載の差動トライステート回路に係
り、前記第１のＰチャンネルトランジスタに第１の定電
流源を接続し、前記第２のＮチャンネルトランジスタに
第２の定電流源を接続し、前記第３のＰチャンネルトラ
ンジスタに第３の定電流源を接続し、第４のＮチャンネ
ルトランジスタに第３の定電流源を接続したことを特徴
としている。
３、１４、又は１５記載の差動トライステート回路に係
り、前記第１のＰチャンネルトランジスタに第１の定電
流源を接続し、前記第２のＮチャンネルトランジスタに
第２の定電流源を接続し、前記第３のＰチャンネルトラ
ンジスタに第３の定電流源を接続し、第４のＮチャンネ
ルトランジスタに第３の定電流源を接続したことを特徴
としている。
【００２９】請求項１７記載の発明は、請求項１２乃至
１６のいずれか１に記載の差動トライステート回路に係
り、前記抵抗は、第１の終端抵抗と第２の終端抵抗とが
直列に接続されて成り、該両終端抵抗の接続点に終端電
源を接続したことを特徴としている。
１６のいずれか１に記載の差動トライステート回路に係
り、前記抵抗は、第１の終端抵抗と第２の終端抵抗とが
直列に接続されて成り、該両終端抵抗の接続点に終端電
源を接続したことを特徴としている。
【００３０】請求項１８記載の発明は、請求項１２乃至
１７のいずれか１に記載の差動トライステート回路に係
り、前記スイッチング電圧発生回路は、入力信号と反転
したイネーブル信号とが入力されて前記第１のユニポー
ラトランジスタのゲートに第１のスイッチング電圧信号
を出力するノア回路と、入力信号とイネーブル信号とが
入力されて前記第２のユニポーラトランジスタのゲート
に第２のスイッチング電圧信号を出力するナンド回路
と、反転した入力信号と反転したイネーブル信号とが入
力されて前記第３のユニポーラトランジスタのゲートに
第３のスイッチング電圧信号を発生するノア回路と、反
転した入力信号とイネーブル信号とが入力されて前記第
４のユニポーラトランジスタのゲートに第４のスイッチ
ング電圧信号を発生するナンド回路とから成ることを特
徴としている。
１７のいずれか１に記載の差動トライステート回路に係
り、前記スイッチング電圧発生回路は、入力信号と反転
したイネーブル信号とが入力されて前記第１のユニポー
ラトランジスタのゲートに第１のスイッチング電圧信号
を出力するノア回路と、入力信号とイネーブル信号とが
入力されて前記第２のユニポーラトランジスタのゲート
に第２のスイッチング電圧信号を出力するナンド回路
と、反転した入力信号と反転したイネーブル信号とが入
力されて前記第３のユニポーラトランジスタのゲートに
第３のスイッチング電圧信号を発生するノア回路と、反
転した入力信号とイネーブル信号とが入力されて前記第
４のユニポーラトランジスタのゲートに第４のスイッチ
ング電圧信号を発生するナンド回路とから成ることを特
徴としている。
【００３１】請求項１９記載の発明は、差動トライステ
ート回路に係り、互いに直列に接続された第１及び第２
のトランジスタと、互いに直列に接続された第３及び第
４のトランジスタとが互いに並列に接続され、前記第１
のトランジスタと前記第２のトランジスタとの第１の接
続点と前記第３のトランジスタと前記第４のトランジス
タとの第２の接続点との間に抵抗を介設して前記第１及
び第２の接続点を出力端とするスイッチング回路と、直
列に接続された前記第１のトランジスタ及び前記第２の
トランジスタと、直列に接続された前記第３のトランジ
スタ及び第４のトランジスタとが並列に接続された一方
の接続点と、他方の接続点との間に接続されたトランジ
スタ回路と、２値信号が入力される第１の入力端と、２
値形式のイネーブル／ディスエイブル信号が入力される
第２の入力端と、前記第１及び第２の入力端に接続さ
れ、前記２値信号の一方の値を示す信号レベル及びイネ
ーブル信号に応答して前記第１及び第４のトランジスタ
をオンさせ、かつ前記第２及び第３のトランジスタをオ
フさせると共に前記トランジスタ回路のトランジスタを
オフさせる第１のスイッチング電圧信号群を発生させ、
前記２値信号の他方の値を示す信号レベル及びイネーブ
ル信号に応答して前記第２及び第３のトランジスタをオ
ンさせかつ前記第１及び第４のトランジスタをオフさせ
ると共に前記トランジスタ回路のトランジスタをオフさ
せる第２のスイッチング電圧信号群を発生させ、ディス
エイブル信号に応答して前記第１乃至第４のトランジス
タを同時にオフさせ、かつ前記トランジスタ回路をオン
させる第３のスイッチング電圧信号群を発生させるスイ
ッチング電圧発生回路とを設け、前記第１のスイッチン
グ電圧信号群が発生されるとき、前記２値信号の一方の
値を示す信号レベルに対応した第１の信号状態を前記出
力端から出力させ、前記第２のスイッチング電圧信号群
が発生されるとき、前記２値信号の他方の値を示す信号
レベルに対応した第２の信号状態を前記出力端から出力
させ、前記第３のスイッチング電圧信号群が発生される
とき、高インピーダンス状態を前記出力端から出力させ
ることを特徴としている。
ート回路に係り、互いに直列に接続された第１及び第２
のトランジスタと、互いに直列に接続された第３及び第
４のトランジスタとが互いに並列に接続され、前記第１
のトランジスタと前記第２のトランジスタとの第１の接
続点と前記第３のトランジスタと前記第４のトランジス
タとの第２の接続点との間に抵抗を介設して前記第１及
び第２の接続点を出力端とするスイッチング回路と、直
列に接続された前記第１のトランジスタ及び前記第２の
トランジスタと、直列に接続された前記第３のトランジ
スタ及び第４のトランジスタとが並列に接続された一方
の接続点と、他方の接続点との間に接続されたトランジ
スタ回路と、２値信号が入力される第１の入力端と、２
値形式のイネーブル／ディスエイブル信号が入力される
第２の入力端と、前記第１及び第２の入力端に接続さ
れ、前記２値信号の一方の値を示す信号レベル及びイネ
ーブル信号に応答して前記第１及び第４のトランジスタ
をオンさせ、かつ前記第２及び第３のトランジスタをオ
フさせると共に前記トランジスタ回路のトランジスタを
オフさせる第１のスイッチング電圧信号群を発生させ、
前記２値信号の他方の値を示す信号レベル及びイネーブ
ル信号に応答して前記第２及び第３のトランジスタをオ
ンさせかつ前記第１及び第４のトランジスタをオフさせ
ると共に前記トランジスタ回路のトランジスタをオフさ
せる第２のスイッチング電圧信号群を発生させ、ディス
エイブル信号に応答して前記第１乃至第４のトランジス
タを同時にオフさせ、かつ前記トランジスタ回路をオン
させる第３のスイッチング電圧信号群を発生させるスイ
ッチング電圧発生回路とを設け、前記第１のスイッチン
グ電圧信号群が発生されるとき、前記２値信号の一方の
値を示す信号レベルに対応した第１の信号状態を前記出
力端から出力させ、前記第２のスイッチング電圧信号群
が発生されるとき、前記２値信号の他方の値を示す信号
レベルに対応した第２の信号状態を前記出力端から出力
させ、前記第３のスイッチング電圧信号群が発生される
とき、高インピーダンス状態を前記出力端から出力させ
ることを特徴としている。
【００３２】請求項２０記載の発明は、請求項１９記載
の差動トライステート回路に係り、前記４つのトランジ
スタは、ユニポーラトランジスタであることを特徴とし
ている。
の差動トライステート回路に係り、前記４つのトランジ
スタは、ユニポーラトランジスタであることを特徴とし
ている。
【００３３】請求項２１記載の発明は、請求項１９又２
０記載の差動トライステート回路に係り、前記第１のト
ランジスタと前記第２のトランジスタとのソース−ドレ
イン路を互いに直列に接続し、かつ前記第３のトランジ
スタと前記第４のトランジスタとのソース−ドレイン路
を互いに直列に接続したことを特徴としている。
０記載の差動トライステート回路に係り、前記第１のト
ランジスタと前記第２のトランジスタとのソース−ドレ
イン路を互いに直列に接続し、かつ前記第３のトランジ
スタと前記第４のトランジスタとのソース−ドレイン路
を互いに直列に接続したことを特徴としている。
【００３４】請求項２２記載の発明は、請求項１９、２
０、又は２１記載の差動トライステート回路に係り、前
記第１及び第３のトランジスタが同一構成のＰチャンネ
ルトランジスタで形成され、第２及び第４のトランジス
タが同一構成のＮチャンネルトランジスタで形成された
ことを特徴としている。
０、又は２１記載の差動トライステート回路に係り、前
記第１及び第３のトランジスタが同一構成のＰチャンネ
ルトランジスタで形成され、第２及び第４のトランジス
タが同一構成のＮチャンネルトランジスタで形成された
ことを特徴としている。
【００３５】請求項２３記載の発明は、請求項１９、２
０、２１、又は２１記載の差動トライステート回路に係
り、直列に接続された前記第１のＰチャンネルトランジ
スタ及び前記第２のＮチャンネルトランジスタと、直列
に接続された前記第３のＰチャンネルトランジスタ及び
第４のＮチャンネルトランジスタとが並列に接続された
一方の接続点に第１の定電流源を接続し、直列に接続さ
れた前記第１のＰチャンネルトランジスタ及び前記第２
のＮチャンネルトランジスタと、直列に接続された前記
第３のＰチャンネルトランジスタ及び第４のＮチャンネ
ルトランジスタとが並列に接続された他方の接続点に第
２の定電流源を接続したことを特徴としている。
０、２１、又は２１記載の差動トライステート回路に係
り、直列に接続された前記第１のＰチャンネルトランジ
スタ及び前記第２のＮチャンネルトランジスタと、直列
に接続された前記第３のＰチャンネルトランジスタ及び
第４のＮチャンネルトランジスタとが並列に接続された
一方の接続点に第１の定電流源を接続し、直列に接続さ
れた前記第１のＰチャンネルトランジスタ及び前記第２
のＮチャンネルトランジスタと、直列に接続された前記
第３のＰチャンネルトランジスタ及び第４のＮチャンネ
ルトランジスタとが並列に接続された他方の接続点に第
２の定電流源を接続したことを特徴としている。
【００３６】請求項２４記載の発明は、請求項１９乃至
２３のいずれか１に記載の差動トライステート回路に係
り、前記抵抗は、第１の終端抵抗と第２の終端抵抗とが
直列に接続されて成り、該両終端抵抗の接続点に終端電
源を接続したことを特徴としている。
２３のいずれか１に記載の差動トライステート回路に係
り、前記抵抗は、第１の終端抵抗と第２の終端抵抗とが
直列に接続されて成り、該両終端抵抗の接続点に終端電
源を接続したことを特徴としている。
【００３７】請求項２５記載の発明は、請求項１９乃至
２４のいずれか１に記載の差動トライステート回路に係
り、前記スイッチング電圧発生回路は、入力信号とイネ
ーブル信号とが入力されて前記第１のユニポーラトラン
ジスタのゲートに第１のスイッチング電圧信号を出力す
るナンド回路と、入力信号と反転したイネーブル信号と
が入力されて前記第２のユニポーラトランジスタのゲー
トに第２のスイッチング電圧信号を出力するノア回路
と、反転した入力信号とイネーブル信号とが入力されて
前記第３のユニポーラトランジスタのゲートに第３のス
イッチング電圧信号を発生するナンド回路と、反転した
入力信号と反転したイネーブル信号とが入力されて前記
第４のユニポーラトランジスタのゲートに第４のスイッ
チング電圧信号を発生するノア回路とから成ることを特
徴としている。
２４のいずれか１に記載の差動トライステート回路に係
り、前記スイッチング電圧発生回路は、入力信号とイネ
ーブル信号とが入力されて前記第１のユニポーラトラン
ジスタのゲートに第１のスイッチング電圧信号を出力す
るナンド回路と、入力信号と反転したイネーブル信号と
が入力されて前記第２のユニポーラトランジスタのゲー
トに第２のスイッチング電圧信号を出力するノア回路
と、反転した入力信号とイネーブル信号とが入力されて
前記第３のユニポーラトランジスタのゲートに第３のス
イッチング電圧信号を発生するナンド回路と、反転した
入力信号と反転したイネーブル信号とが入力されて前記
第４のユニポーラトランジスタのゲートに第４のスイッ
チング電圧信号を発生するノア回路とから成ることを特
徴としている。
【００３８】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である差動トライステー
ト回路の構成を示す図、図２は、スイッチング電圧発生
回路の構成を示す図、また、図３は、同差動トライステ
ート回路の動作のタイミングチャートである。この例の
差動トライステート回路１ＴＡは、ディスエイブル状態
においてスイッチングトランジスタのいずれをもオン状
態にしてディスエイブル状態からイネーブル状態への遷
移時の出力端の電位変動を生じさせないようにした回路
であり、電流源２と、スイッチング回路１Ｓと、電流源
４と、スイッチング電圧発生回路１１とにより構成され
ている。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である差動トライステー
ト回路の構成を示す図、図２は、スイッチング電圧発生
回路の構成を示す図、また、図３は、同差動トライステ
ート回路の動作のタイミングチャートである。この例の
差動トライステート回路１ＴＡは、ディスエイブル状態
においてスイッチングトランジスタのいずれをもオン状
態にしてディスエイブル状態からイネーブル状態への遷
移時の出力端の電位変動を生じさせないようにした回路
であり、電流源２と、スイッチング回路１Ｓと、電流源
４と、スイッチング電圧発生回路１１とにより構成され
ている。
【００３９】上記スイッチング回路１Ｓにスイッチング
電圧信号を供給するスイッチング電圧発生回路１１が、
図２に示すように、構成されて、この例の差動トライス
テート回路の全体が構成されている。スイッチング電圧
発生回路１１のスイッチング電圧発生回路部分１０Ｓ
は、図１０と同じ構成であるが、スイッチング電圧発生
回路１１は、スイッチング電圧発生回路部分１０Ｓのナ
ンド回路２０の出力端２３からスイッチング電圧信号Ａ
ＮＡを出力し、ノア回路２４の出力端２７からスイッチ
ング電圧信号ＡＰＡを出力し、ナンド回路２８の出力端
３３からスイッチング電圧信号ＡＮＢを出力し、ノア回
路３０の出力端３５からスイッチング電圧信号ＡＰＢを
出力するようにして構成されている。なお、これ以外の
点では、この例の構成は、図９及び図１０に示す従来の
差動トライステート回路と同一の構成であるので、図１
及び図２においては、図９及び図１０の構成部分と同一
の各部には同一の符号を付してその説明を省略する。
電圧信号を供給するスイッチング電圧発生回路１１が、
図２に示すように、構成されて、この例の差動トライス
テート回路の全体が構成されている。スイッチング電圧
発生回路１１のスイッチング電圧発生回路部分１０Ｓ
は、図１０と同じ構成であるが、スイッチング電圧発生
回路１１は、スイッチング電圧発生回路部分１０Ｓのナ
ンド回路２０の出力端２３からスイッチング電圧信号Ａ
ＮＡを出力し、ノア回路２４の出力端２７からスイッチ
ング電圧信号ＡＰＡを出力し、ナンド回路２８の出力端
３３からスイッチング電圧信号ＡＮＢを出力し、ノア回
路３０の出力端３５からスイッチング電圧信号ＡＰＢを
出力するようにして構成されている。なお、これ以外の
点では、この例の構成は、図９及び図１０に示す従来の
差動トライステート回路と同一の構成であるので、図１
及び図２においては、図９及び図１０の構成部分と同一
の各部には同一の符号を付してその説明を省略する。
【００４０】次に、図１乃至図３を参照して、第１実施
例の動作について説明する。スイッチング電圧発生回路
１１のイネーブル端子１４に低レベルのイネーブル信号
ＥＮが供給された（図３のＥＮの期間）状態において
は、入力端子１２に供給される入力信号ＩＮの電圧レベ
ルを問わず、スイッチング電圧信号ＡＰＡ及びスイッチ
ング電圧信号ＡＰＢは、差動トライステート回路１ＴＡ
をディスエイブル状態（高インピーダンス状態）にする
電圧レベル、すなわち、低レベルにあり（図３のＡＰ
Ａ、ＡＰＢ）、スイッチング電圧信号ＡＮＡ及びスイッ
チング電圧信号ＡＮＢは、差動トライステート回路１Ｔ
Ａをディスエイブル状態にする電圧レベル、すなわち、
高レベルにある（図３のＡＮＡ、ＡＮＢ）。その低レベ
ルのスイッチング電圧信号ＡＰＡがＰチャンネルＭＯＳ
ＦＥＴ Ｐ３のゲートに供給され、低レベルのスイッチ
ング電圧信号ＡＰＢがＰチャンネルＭＯＳＦＥＴ Ｐ４
のゲートに供給され、そして高レベルのスイッチング電
圧信号ＡＮＡがＮチャンネルＭＯＳＦＥＴ Ｎ３のゲー
トに供給され、高レベルのスイッチング電圧信号ＡＮＢ
がＮチャンネルＭＯＳＦＥＴ Ｎ４のゲートに供給され
るので、これらいずれのトランジスタも導通している状
態、すなわち、オンとなって電流源２から流出する電流
Ｉは、ＰチャンネルＭＯＳＦＥＴ Ｐ３及びＮチャンネ
ルＭＯＳＦＥＴ Ｎ３と、ＰチャンネルＭＯＳＦＥＴ Ｐ
４及びＮチャンネルＭＯＳＦＥＴ Ｎ４とにＩ／２ずつ
流れ、そしてこれらのＩ／２の電流が合流して電流Ｉと
なって電流源４へ流れ込む。そうすると、出力端ＯＵＴ
Ａも、出力端ＯＵＴＢも同電位（終端電源ＶＳの電圧値
ＶＴＴ）となって高インピーダンス状態を呈する。この
場合のＮode Ｐの電圧は、定電流源２においてイネーブ
ル状態と同等の電流値を供給しているためイネーブル状
態に対し大きな電位変動はなく、また定電流源４も同様
にイネーブル状態と同等の電流値を吸収しているためイ
ネーブル状態に対し大きな電位変動は生じない。
例の動作について説明する。スイッチング電圧発生回路
１１のイネーブル端子１４に低レベルのイネーブル信号
ＥＮが供給された（図３のＥＮの期間）状態において
は、入力端子１２に供給される入力信号ＩＮの電圧レベ
ルを問わず、スイッチング電圧信号ＡＰＡ及びスイッチ
ング電圧信号ＡＰＢは、差動トライステート回路１ＴＡ
をディスエイブル状態（高インピーダンス状態）にする
電圧レベル、すなわち、低レベルにあり（図３のＡＰ
Ａ、ＡＰＢ）、スイッチング電圧信号ＡＮＡ及びスイッ
チング電圧信号ＡＮＢは、差動トライステート回路１Ｔ
Ａをディスエイブル状態にする電圧レベル、すなわち、
高レベルにある（図３のＡＮＡ、ＡＮＢ）。その低レベ
ルのスイッチング電圧信号ＡＰＡがＰチャンネルＭＯＳ
ＦＥＴ Ｐ３のゲートに供給され、低レベルのスイッチ
ング電圧信号ＡＰＢがＰチャンネルＭＯＳＦＥＴ Ｐ４
のゲートに供給され、そして高レベルのスイッチング電
圧信号ＡＮＡがＮチャンネルＭＯＳＦＥＴ Ｎ３のゲー
トに供給され、高レベルのスイッチング電圧信号ＡＮＢ
がＮチャンネルＭＯＳＦＥＴ Ｎ４のゲートに供給され
るので、これらいずれのトランジスタも導通している状
態、すなわち、オンとなって電流源２から流出する電流
Ｉは、ＰチャンネルＭＯＳＦＥＴ Ｐ３及びＮチャンネ
ルＭＯＳＦＥＴ Ｎ３と、ＰチャンネルＭＯＳＦＥＴ Ｐ
４及びＮチャンネルＭＯＳＦＥＴ Ｎ４とにＩ／２ずつ
流れ、そしてこれらのＩ／２の電流が合流して電流Ｉと
なって電流源４へ流れ込む。そうすると、出力端ＯＵＴ
Ａも、出力端ＯＵＴＢも同電位（終端電源ＶＳの電圧値
ＶＴＴ）となって高インピーダンス状態を呈する。この
場合のＮode Ｐの電圧は、定電流源２においてイネーブ
ル状態と同等の電流値を供給しているためイネーブル状
態に対し大きな電位変動はなく、また定電流源４も同様
にイネーブル状態と同等の電流値を吸収しているためイ
ネーブル状態に対し大きな電位変動は生じない。
【００４１】このディスエイブル状態からイネーブル状
態に切り換えられる、例えば、高レベルのイネーブル信
号ＥＮが入力された（図３のＥＮの期間）状態におい
て、入力信号ＩＮを低レベルの信号のままにあると（図
３のＩＮの期間）、スイッチング電圧発生回路１１か
ら発生されるスイッチング電圧信号ＡＰＢは低レベルの
ままにあり、スイッチング電圧信号ＡＮＡは高レベルの
ままにあるが（図３のＡＰＢ、ＡＮＡ）、スイッチング
電圧信号ＡＰＡは高レベルとなり（図３のＡＰＡ）、ス
イッチング電圧信号ＡＮＢは低レベルとなる（図３のＡ
ＮＢ）。そうすると、低レベルのままにあるスイッチン
グ電圧信号ＡＰＢが、ＰチャンネルＭＯＳＦＥＴ Ｐ４
のゲートに印加され、高レベルのままにあるスイッチン
グ電圧信号ＡＮＡは、ＮチャンネルＭＯＳＦＥＴ Ｎ３
のゲートに印加されているので、これらのＭＯＳＦＥＴ
Ｐ４、Ｎ３はオンとなったままにあるが、高レベルとな
ったスイッチング電圧信号ＡＰＡが、ＰチャンネルＭＯ
ＳＦＥＴ Ｐ３のゲートに印加され、低レベルとなった
スイッチング電圧信号ＡＮＢが、ＮチャンネルＭＯＳＦ
ＥＴ Ｎ４のゲートに印加されるので、これらのＭＯＳ
ＦＥＴＰ３、Ｎ４をオフに転じる。したがって、電流源
２からオンしているＰチャンネルＭＯＳＦＥＴ Ｐ４、
終端抵抗ＲＴ２，ＲＴ１、そしてオンしているＮチャン
ネルＭＯＳＦＥＴ Ｎ３を経て電流源４へ電流Ｉが流れ
る。つまり、出力端ＯＵＴＢが高レベルで、出力端ＯＵ
ＴＡが低レベルの電圧信号が終端抵抗ＲＴ２，ＲＴ１間
に発生する。これらの電圧レベルの状態が、例えば、１
状態を表す。また、これらの電圧レベルの状態が、０状
態を表すものとしてもよい。この出力電圧信号が出力端
ＯＵＴＡ、ＯＵＴＢに発生するとき、Ｎode Ｐから流出
する電流Ｉに変動なく、またＮode Ｎへ流入する電流Ｉ
に変動がないので、Ｎode Ｐの電圧は、ディスエイブル
状態と同じ電圧レベルである２ボルトにあり、Ｎode Ｎ
の電圧は、ディスエイブル状態と同じ電圧レベルである
１ボルトにある。したがって、ディスエイブル状態のと
きのＮodeＰの電圧と、イネーブル状態へ切り替えられ
たときのＮodeＰの電圧とは、略同じ値にあるし、また
ディスエイブル状態のときのＮodeＮの電圧と、イネー
ブル状態へ切り替えられたときのＮodeＮの電圧とは、
略同じ値にある（図３のＮodeＰ、ＮodeＮ）。Ｎode Ｐ
の電位も、Ｎode Ｎの電位も変動しないから、Ｐチャン
ネルＭＯＳＦＥＴ Ｐ１ の寄生容量ＣＰ を介して該ト
ランジスタＰ１のゲート電圧ＶＧＰを過渡的に降下させ
てしまうことも、また、ＰチャンネルＭＯＳＦＥＴ Ｎ
１ の寄生容量ＣＮ を介して該トランジスタＮ１のゲ
ート電圧ＶＧＮを過渡的に上昇させてしまうこともな
い。結果として、出力端ＯＵＴＢに現れる電圧の正の方
向への振れも、また、同時的に、出力端ＯＵＴＡに現れ
る電圧の負の方向への振れも殆ど生じない（図３のＯＵ
ＴＢ、ＯＵＴＡ）。
態に切り換えられる、例えば、高レベルのイネーブル信
号ＥＮが入力された（図３のＥＮの期間）状態におい
て、入力信号ＩＮを低レベルの信号のままにあると（図
３のＩＮの期間）、スイッチング電圧発生回路１１か
ら発生されるスイッチング電圧信号ＡＰＢは低レベルの
ままにあり、スイッチング電圧信号ＡＮＡは高レベルの
ままにあるが（図３のＡＰＢ、ＡＮＡ）、スイッチング
電圧信号ＡＰＡは高レベルとなり（図３のＡＰＡ）、ス
イッチング電圧信号ＡＮＢは低レベルとなる（図３のＡ
ＮＢ）。そうすると、低レベルのままにあるスイッチン
グ電圧信号ＡＰＢが、ＰチャンネルＭＯＳＦＥＴ Ｐ４
のゲートに印加され、高レベルのままにあるスイッチン
グ電圧信号ＡＮＡは、ＮチャンネルＭＯＳＦＥＴ Ｎ３
のゲートに印加されているので、これらのＭＯＳＦＥＴ
Ｐ４、Ｎ３はオンとなったままにあるが、高レベルとな
ったスイッチング電圧信号ＡＰＡが、ＰチャンネルＭＯ
ＳＦＥＴ Ｐ３のゲートに印加され、低レベルとなった
スイッチング電圧信号ＡＮＢが、ＮチャンネルＭＯＳＦ
ＥＴ Ｎ４のゲートに印加されるので、これらのＭＯＳ
ＦＥＴＰ３、Ｎ４をオフに転じる。したがって、電流源
２からオンしているＰチャンネルＭＯＳＦＥＴ Ｐ４、
終端抵抗ＲＴ２，ＲＴ１、そしてオンしているＮチャン
ネルＭＯＳＦＥＴ Ｎ３を経て電流源４へ電流Ｉが流れ
る。つまり、出力端ＯＵＴＢが高レベルで、出力端ＯＵ
ＴＡが低レベルの電圧信号が終端抵抗ＲＴ２，ＲＴ１間
に発生する。これらの電圧レベルの状態が、例えば、１
状態を表す。また、これらの電圧レベルの状態が、０状
態を表すものとしてもよい。この出力電圧信号が出力端
ＯＵＴＡ、ＯＵＴＢに発生するとき、Ｎode Ｐから流出
する電流Ｉに変動なく、またＮode Ｎへ流入する電流Ｉ
に変動がないので、Ｎode Ｐの電圧は、ディスエイブル
状態と同じ電圧レベルである２ボルトにあり、Ｎode Ｎ
の電圧は、ディスエイブル状態と同じ電圧レベルである
１ボルトにある。したがって、ディスエイブル状態のと
きのＮodeＰの電圧と、イネーブル状態へ切り替えられ
たときのＮodeＰの電圧とは、略同じ値にあるし、また
ディスエイブル状態のときのＮodeＮの電圧と、イネー
ブル状態へ切り替えられたときのＮodeＮの電圧とは、
略同じ値にある（図３のＮodeＰ、ＮodeＮ）。Ｎode Ｐ
の電位も、Ｎode Ｎの電位も変動しないから、Ｐチャン
ネルＭＯＳＦＥＴ Ｐ１ の寄生容量ＣＰ を介して該ト
ランジスタＰ１のゲート電圧ＶＧＰを過渡的に降下させ
てしまうことも、また、ＰチャンネルＭＯＳＦＥＴ Ｎ
１ の寄生容量ＣＮ を介して該トランジスタＮ１のゲ
ート電圧ＶＧＮを過渡的に上昇させてしまうこともな
い。結果として、出力端ＯＵＴＢに現れる電圧の正の方
向への振れも、また、同時的に、出力端ＯＵＴＡに現れ
る電圧の負の方向への振れも殆ど生じない（図３のＯＵ
ＴＢ、ＯＵＴＡ）。
【００４２】このように、この構成によれば、ディスエ
イブル状態からイネーブル状態への切り替え時に、Ｎod
e Ｐ及びＮode Ｎの電位変動は殆どなく、出力電圧信号
の電圧振幅の変動は生ぜず、そのためノイズのない出力
電圧信号の発生が可能になり、差動トライステート回路
へ接続される回路の誤動作を防止し得る。
イブル状態からイネーブル状態への切り替え時に、Ｎod
e Ｐ及びＮode Ｎの電位変動は殆どなく、出力電圧信号
の電圧振幅の変動は生ぜず、そのためノイズのない出力
電圧信号の発生が可能になり、差動トライステート回路
へ接続される回路の誤動作を防止し得る。
【００４３】◇第２実施例 図４は、この発明の第２実施例である差動トライステー
ト回路の構成を示す図、図５は、同差動トライステート
回路の動作のタイミングチャートである。この実施例の
構成が、第１実施例のそれと大きく異なるところは、ス
イッチング回路１ＳのＰ型ＭＯＳＦＥＴ Ｐ３及びＰ型
ＭＯＳＦＥＴ Ｐ４毎に、電流源２Ａ１、２Ａ２を設
け、Ｎ型ＭＯＳＦＥＴ Ｎ３及びＮ型ＭＯＳＦＥＴ Ｎ４
毎に電流源４Ａ１、４Ａ２を設けた点にある。電流源２
Ａ１は、所定電圧値、例えば、３ボルトの電圧源ＶＤＤ
にソースを接続しドレインを電流の流出端ＮodeＰ１に
接続したＰチャンネルＭＯＳＦＥＴ Ｐ１と、電圧源Ｖ
ＤＤにソースを接続すると共に、ゲートをＰチャンネル
ＭＯＳＦＥＴＰ１のゲートに接続し、かつ、ゲートとソ
ースとを接続したＰチャンネルＭＯＳＦＥＴ Ｐ２と、
ＰチャンネルＭＯＳＦＥＴ Ｐ２のソースと大地電位と
の間に接続された電流源６とにより構成されている。こ
の電流源２Ａ１の流出端Ｎode Ｐ１は、Ｐ型ＭＯＳＦＥ
ＴＰ３のソースに接続されている。電流源２Ａ２は、所
定電圧値、例えば、３ボルトの電圧源ＶＤＤにソースを
接続しドレインを電流の流出端ＮodeＰ２に接続したＰ
チャンネルＭＯＳＦＥＴ Ｐ５と、電圧源ＶＤＤにソー
スを接続すると共に、ゲートをＰチャンネルＭＯＳＦＥ
ＴＰ５のゲートに接続し、かつ、ゲートとドレインとを
接続したＰチャンネルＭＯＳＦＥＴ Ｐ６と、Ｐチャン
ネルＭＯＳＦＥＴ Ｐ６のドレインと大地電位との間に
接続された電流源７とにより構成されている。この電流
源２Ａ２の流出端Ｎode Ｐ２は、Ｐ型ＭＯＳＦＥＴＰ４
のソースに接続されている。
ト回路の構成を示す図、図５は、同差動トライステート
回路の動作のタイミングチャートである。この実施例の
構成が、第１実施例のそれと大きく異なるところは、ス
イッチング回路１ＳのＰ型ＭＯＳＦＥＴ Ｐ３及びＰ型
ＭＯＳＦＥＴ Ｐ４毎に、電流源２Ａ１、２Ａ２を設
け、Ｎ型ＭＯＳＦＥＴ Ｎ３及びＮ型ＭＯＳＦＥＴ Ｎ４
毎に電流源４Ａ１、４Ａ２を設けた点にある。電流源２
Ａ１は、所定電圧値、例えば、３ボルトの電圧源ＶＤＤ
にソースを接続しドレインを電流の流出端ＮodeＰ１に
接続したＰチャンネルＭＯＳＦＥＴ Ｐ１と、電圧源Ｖ
ＤＤにソースを接続すると共に、ゲートをＰチャンネル
ＭＯＳＦＥＴＰ１のゲートに接続し、かつ、ゲートとソ
ースとを接続したＰチャンネルＭＯＳＦＥＴ Ｐ２と、
ＰチャンネルＭＯＳＦＥＴ Ｐ２のソースと大地電位と
の間に接続された電流源６とにより構成されている。こ
の電流源２Ａ１の流出端Ｎode Ｐ１は、Ｐ型ＭＯＳＦＥ
ＴＰ３のソースに接続されている。電流源２Ａ２は、所
定電圧値、例えば、３ボルトの電圧源ＶＤＤにソースを
接続しドレインを電流の流出端ＮodeＰ２に接続したＰ
チャンネルＭＯＳＦＥＴ Ｐ５と、電圧源ＶＤＤにソー
スを接続すると共に、ゲートをＰチャンネルＭＯＳＦＥ
ＴＰ５のゲートに接続し、かつ、ゲートとドレインとを
接続したＰチャンネルＭＯＳＦＥＴ Ｐ６と、Ｐチャン
ネルＭＯＳＦＥＴ Ｐ６のドレインと大地電位との間に
接続された電流源７とにより構成されている。この電流
源２Ａ２の流出端Ｎode Ｐ２は、Ｐ型ＭＯＳＦＥＴＰ４
のソースに接続されている。
【００４４】電流源４Ａ１は、所定電圧値、例えば、大
地電位にソースを接続しドレインを電流の流出端Ｎode
Ｎ１ に接続したＮチャンネルＭＯＳＦＥＴ Ｎ１と、大
地電位にソースを接続すると共に、ゲートをＮチャンネ
ルＭＯＳＦＥＴ Ｎ１ のゲートに接続し、かつ、ゲート
とドレインとを接続したＮチャンネルＭＯＳＦＥＴＮ２
と、ＮチャンネルＭＯＳＦＥＴ Ｎ２のドレインと電圧
源ＶＤＤとの間に接続した電流源８とにより構成されて
いる。この電流源４Ａ１の流入端Ｎode Ｎ１は、Ｎ型Ｍ
ＯＳＦＥＴＮ３のソースに接続されている。電流源４Ａ
２は、所定電圧値、例えば、大地電位にソースを接続し
ドレインを電流の流出端Ｎode Ｎ２に接続したＮ型ＭＯ
ＳＦＥＴ Ｎ５ と、大地電位にソースを接続すると共
に、ゲートをＮ型ＭＯＳＦＥＴ Ｎ５のゲートに接続
し、 かつゲートとドレインとを接続したＮ型ＭＯＳＦ
ＥＴ Ｎ６と、Ｎ型ＭＯＳＦＥＴ Ｎ６のドレインと電圧
源ＶＤＤとの間に接続した電流源９とにより構成されて
いる。この電流源４Ａ２の流入端Ｎode Ｎ２は、Ｎ型Ｍ
ＯＳＦＥＴ Ｎ４ のソースに接続されている。なお、こ
れ以外の点では、この例の構成は、第１実施例と同一の
構成であるので、図４においては、図１の構成部分と同
一の各部には同一の符号を付してその説明を省略する。
また、この実施例の差動トライステート回路へ供給され
るスイッチング電圧発生回路は、図２と同一構成である
ことを述べてその説明を省略する。
地電位にソースを接続しドレインを電流の流出端Ｎode
Ｎ１ に接続したＮチャンネルＭＯＳＦＥＴ Ｎ１と、大
地電位にソースを接続すると共に、ゲートをＮチャンネ
ルＭＯＳＦＥＴ Ｎ１ のゲートに接続し、かつ、ゲート
とドレインとを接続したＮチャンネルＭＯＳＦＥＴＮ２
と、ＮチャンネルＭＯＳＦＥＴ Ｎ２のドレインと電圧
源ＶＤＤとの間に接続した電流源８とにより構成されて
いる。この電流源４Ａ１の流入端Ｎode Ｎ１は、Ｎ型Ｍ
ＯＳＦＥＴＮ３のソースに接続されている。電流源４Ａ
２は、所定電圧値、例えば、大地電位にソースを接続し
ドレインを電流の流出端Ｎode Ｎ２に接続したＮ型ＭＯ
ＳＦＥＴ Ｎ５ と、大地電位にソースを接続すると共
に、ゲートをＮ型ＭＯＳＦＥＴ Ｎ５のゲートに接続
し、 かつゲートとドレインとを接続したＮ型ＭＯＳＦ
ＥＴ Ｎ６と、Ｎ型ＭＯＳＦＥＴ Ｎ６のドレインと電圧
源ＶＤＤとの間に接続した電流源９とにより構成されて
いる。この電流源４Ａ２の流入端Ｎode Ｎ２は、Ｎ型Ｍ
ＯＳＦＥＴ Ｎ４ のソースに接続されている。なお、こ
れ以外の点では、この例の構成は、第１実施例と同一の
構成であるので、図４においては、図１の構成部分と同
一の各部には同一の符号を付してその説明を省略する。
また、この実施例の差動トライステート回路へ供給され
るスイッチング電圧発生回路は、図２と同一構成である
ことを述べてその説明を省略する。
【００４５】次に、図２、図４、及び図５を参照してこ
の実施例の動作を説明する。この実施例において、差動
トライステート回路がディスエイブル状態（図５の期間
）にある、すなわち、イネーブル信号ＥＮが低レベル
にあると、入力信号ＩＮの電圧レベルの如何を問わず、
スイッチング電圧発生回路１１は、第１実施例と同様の
スイッチング電圧信号ＡＰＡ、ＡＰＢ、ＡＮＡ、ＡＮＢ
を発生するから、Ｐ型ＭＯＳＦＥＴ Ｐ３、Ｐ型ＭＯＳ
ＦＥＴ Ｐ４、Ｎ型ＭＯＳＦＥＴ Ｎ３、及びＮ型ＭＯＳ
ＦＥＴ Ｎ４は、いずれもオンにあるので、Ｐ型ＭＯＳ
ＦＥＴＰ３、及びＮ型ＭＯＳＦＥＴ Ｎ３にも、また、
Ｐ型ＭＯＳＦＥＴ Ｐ４、及びＮ型ＭＯＳＦＥＴ Ｎ４に
も、電流Ｉが流れる。これにより、出力端ＯＵＴＡも、
出力端ＯＵＴＢも同電位（終端電源ＶＳの電圧値
ＶＴＴ）となって高インピーダンス状態を呈する。そし
て、入力信号Ｉが低レベルのままにある状態で、イネー
ブル信号ＥＮが高レベルへ遷移すると（図５の期間
）、第１実施例で説明したと同様に、スイッチング電
圧発生回路１１から発生されるスイッチング電圧信号Ａ
ＰＢは低レベルのままにあり（図５のＡＰＢ）、スイッ
チング電圧信号ＡＮＡは高レベルのままにあるが（図５
のＡＮＡ）、スイッチング電圧信号ＡＰＡは高レベルと
なり（図５のＡＰＡ）、スイッチング電圧信号ＡＮＢは
低レベルとなる（図５のＡＮＢ）。
の実施例の動作を説明する。この実施例において、差動
トライステート回路がディスエイブル状態（図５の期間
）にある、すなわち、イネーブル信号ＥＮが低レベル
にあると、入力信号ＩＮの電圧レベルの如何を問わず、
スイッチング電圧発生回路１１は、第１実施例と同様の
スイッチング電圧信号ＡＰＡ、ＡＰＢ、ＡＮＡ、ＡＮＢ
を発生するから、Ｐ型ＭＯＳＦＥＴ Ｐ３、Ｐ型ＭＯＳ
ＦＥＴ Ｐ４、Ｎ型ＭＯＳＦＥＴ Ｎ３、及びＮ型ＭＯＳ
ＦＥＴ Ｎ４は、いずれもオンにあるので、Ｐ型ＭＯＳ
ＦＥＴＰ３、及びＮ型ＭＯＳＦＥＴ Ｎ３にも、また、
Ｐ型ＭＯＳＦＥＴ Ｐ４、及びＮ型ＭＯＳＦＥＴ Ｎ４に
も、電流Ｉが流れる。これにより、出力端ＯＵＴＡも、
出力端ＯＵＴＢも同電位（終端電源ＶＳの電圧値
ＶＴＴ）となって高インピーダンス状態を呈する。そし
て、入力信号Ｉが低レベルのままにある状態で、イネー
ブル信号ＥＮが高レベルへ遷移すると（図５の期間
）、第１実施例で説明したと同様に、スイッチング電
圧発生回路１１から発生されるスイッチング電圧信号Ａ
ＰＢは低レベルのままにあり（図５のＡＰＢ）、スイッ
チング電圧信号ＡＮＡは高レベルのままにあるが（図５
のＡＮＡ）、スイッチング電圧信号ＡＰＡは高レベルと
なり（図５のＡＰＡ）、スイッチング電圧信号ＡＮＢは
低レベルとなる（図５のＡＮＢ）。
【００４６】そうすると、低レベルのままにあるスイッ
チング電圧信号ＡＰＢは、ＰチャンネルＭＯＳＦＥＴ
Ｐ４のゲートに印加され、高レベルのままにあるスイッ
チング電圧信号ＡＮＡは、ＮチャンネルＭＯＳＦＥＴ
Ｎ３のゲートに印加されているので、これらのトランジ
スタは、オンのままにあるが、高レベルとなったスイッ
チング電圧信号ＡＰＡが、ＰチャンネルＭＯＳＦＥＴ
Ｐ３のゲートに印加され、低レベルになったスイッチン
グ電圧信号ＡＮＢが、ＮチャンネルＭＯＳＦＥＴ Ｎ４
のゲートに印加されるので、これらのＭＯＳＦＥＴ Ｐ
３、Ｎ４をオフに転じる。したがって、電流源２Ａ２か
らオンしているＰチャンネルＭＯＳＦＥＴＰ４、終端抵
抗ＲＴ２、ＲＴ１、そしてオンしているＮチャンネルＭ
ＯＳＦＥＴ Ｎ３を経て電流源４Ａ１に電流Ｉが流れ
る。つまり、出力端ＯＵＴＢが高レベルで、出力端ＯＵ
ＴＡが低レベルの電圧信号が終端抵抗ＲＴ２、ＲＴ１間
に発生する。これらの電圧レベルの状態が、例えば、１
状態を表す。また、これらの電圧レベルの状態が、０状
態を表すものとしてもよい。このディスエイブル状態か
らイネーブル状態へ切り替えられるとき、Ｐ型ＭＯＳＦ
ＥＴ Ｐ４、及びＮ型ＭＯＳＦＥＴ Ｎ３には、期間の
ときと同じ電流Ｉが流れているので、Ｎode Ｐ２の電位
も変動しないし（図５のＮode Ｐ２）、Ｎode Ｎ１の電
位も変動しない（図５のＮode Ｎ１）。Ｎode Ｐ２の電
位も、Ｎode Ｎ１の電位も変動しないから、Ｐチャンネ
ルＭＯＳＦＥＴ Ｐ５ の寄生容量ＣＰ を介して該トラ
ンジスタＰ５のゲート電圧ＶＧ Ｐを過渡的に降下させて
しまうことも、また、ＰチャンネルＭＯＳＦＥＴ Ｎ１
の寄生容量ＣＮ を介して該トランジスタＮ１のゲート
電圧ＶＧＮを過渡的に上昇させてしまうこともない。
チング電圧信号ＡＰＢは、ＰチャンネルＭＯＳＦＥＴ
Ｐ４のゲートに印加され、高レベルのままにあるスイッ
チング電圧信号ＡＮＡは、ＮチャンネルＭＯＳＦＥＴ
Ｎ３のゲートに印加されているので、これらのトランジ
スタは、オンのままにあるが、高レベルとなったスイッ
チング電圧信号ＡＰＡが、ＰチャンネルＭＯＳＦＥＴ
Ｐ３のゲートに印加され、低レベルになったスイッチン
グ電圧信号ＡＮＢが、ＮチャンネルＭＯＳＦＥＴ Ｎ４
のゲートに印加されるので、これらのＭＯＳＦＥＴ Ｐ
３、Ｎ４をオフに転じる。したがって、電流源２Ａ２か
らオンしているＰチャンネルＭＯＳＦＥＴＰ４、終端抵
抗ＲＴ２、ＲＴ１、そしてオンしているＮチャンネルＭ
ＯＳＦＥＴ Ｎ３を経て電流源４Ａ１に電流Ｉが流れ
る。つまり、出力端ＯＵＴＢが高レベルで、出力端ＯＵ
ＴＡが低レベルの電圧信号が終端抵抗ＲＴ２、ＲＴ１間
に発生する。これらの電圧レベルの状態が、例えば、１
状態を表す。また、これらの電圧レベルの状態が、０状
態を表すものとしてもよい。このディスエイブル状態か
らイネーブル状態へ切り替えられるとき、Ｐ型ＭＯＳＦ
ＥＴ Ｐ４、及びＮ型ＭＯＳＦＥＴ Ｎ３には、期間の
ときと同じ電流Ｉが流れているので、Ｎode Ｐ２の電位
も変動しないし（図５のＮode Ｐ２）、Ｎode Ｎ１の電
位も変動しない（図５のＮode Ｎ１）。Ｎode Ｐ２の電
位も、Ｎode Ｎ１の電位も変動しないから、Ｐチャンネ
ルＭＯＳＦＥＴ Ｐ５ の寄生容量ＣＰ を介して該トラ
ンジスタＰ５のゲート電圧ＶＧ Ｐを過渡的に降下させて
しまうことも、また、ＰチャンネルＭＯＳＦＥＴ Ｎ１
の寄生容量ＣＮ を介して該トランジスタＮ１のゲート
電圧ＶＧＮを過渡的に上昇させてしまうこともない。
【００４７】したがって、ディスエイブル状態からイネ
ーブル状態への切り替え時に、電流源２Ａ２からＰ型Ｍ
ＯＳＦＥＴ Ｐ４、終端抵抗ＲＴ２、ＲＴ１、Ｎ型ＭＯ
ＳＦＥＴ Ｎ１を経て電流源４Ａ１へ流れる電流の増加
は生じい。結果として、出力端ＯＵＴＡに現れる電圧の
正の方向への振れも生じないし（図５のＯＵＴＢ）、ま
た、同時的に、出力端ＯＵＴＡに現れる電圧の負の方向
への振れも生じない（図５のＯＵＴＡ）。
ーブル状態への切り替え時に、電流源２Ａ２からＰ型Ｍ
ＯＳＦＥＴ Ｐ４、終端抵抗ＲＴ２、ＲＴ１、Ｎ型ＭＯ
ＳＦＥＴ Ｎ１を経て電流源４Ａ１へ流れる電流の増加
は生じい。結果として、出力端ＯＵＴＡに現れる電圧の
正の方向への振れも生じないし（図５のＯＵＴＢ）、ま
た、同時的に、出力端ＯＵＴＡに現れる電圧の負の方向
への振れも生じない（図５のＯＵＴＡ）。
【００４８】このように、この例の構成によれば、出力
端ＯＵＴＢ、ＯＵＴＡ間に発生される電圧信号の振幅の
変動はなくなり、ノイズのない出力電圧信号の発生が可
能になり、差動トライステート回路へ接続される回路の
誤動作を防止し得る。
端ＯＵＴＢ、ＯＵＴＡ間に発生される電圧信号の振幅の
変動はなくなり、ノイズのない出力電圧信号の発生が可
能になり、差動トライステート回路へ接続される回路の
誤動作を防止し得る。
【００４９】◇第３実施例 図６は、この発明の第３実施例である差動トライステー
ト回路の構成を示す図、図７は、スイッチング電圧発生
回路の構成を示す図、また、図８は、同差動トライステ
ート回路の動作のタイミングチャートである。この実施
例の構成が、第１実施例のそれと大きく異なるところ
は、第１実施例のスイッチング回路１Ｓを従来回路と同
様にそのスイッチングトランジスタをすべてオフにし、
そのスイッチング回路と並列にスイッチング回路がイネ
ーブル状態において通電している電流をディスエイブル
状態においてバイパスするトランジスタ回路１ＳＡを設
けた点である。すなわち、トランジスタ回路１ＳＡは、
ＰチャンネルＭＯＳＦＥＴ Ｐ７と、ＰチャンネルＭＯ
ＳＦＥＴ Ｐ７のドレインにドレインを接続したＮチャ
ンネルＭＯＳＦＥＴ Ｎ７とから成る。そして、Ｐチャ
ンネルＭＯＳＦＥＴ Ｐ７のソースをスイッチング回路
１ＳのＮode Ｐに接続し、ＮチャンネルＭＯＳＦＥＴ
Ｎ７のソースをスイッチング回路１ＳのＮode Ｎを接続
している。これに加えて、トランジスタ回路１ＳＡのＰ
チャンネルＭＯＳＦＥＴ Ｐ７のゲートに図７のイネー
ブル信号ＥＮの入力端１２を接続し、図７のインバータ
２２の出力端３７をＮチャンネルＭＯＳＦＥＴＮ７のゲ
ートに接続してスイッチング電圧発生回路１１Ａを構成
することにより、第３実施例の差動トライステート回路
１ＴＣの全体が構成されている。
ト回路の構成を示す図、図７は、スイッチング電圧発生
回路の構成を示す図、また、図８は、同差動トライステ
ート回路の動作のタイミングチャートである。この実施
例の構成が、第１実施例のそれと大きく異なるところ
は、第１実施例のスイッチング回路１Ｓを従来回路と同
様にそのスイッチングトランジスタをすべてオフにし、
そのスイッチング回路と並列にスイッチング回路がイネ
ーブル状態において通電している電流をディスエイブル
状態においてバイパスするトランジスタ回路１ＳＡを設
けた点である。すなわち、トランジスタ回路１ＳＡは、
ＰチャンネルＭＯＳＦＥＴ Ｐ７と、ＰチャンネルＭＯ
ＳＦＥＴ Ｐ７のドレインにドレインを接続したＮチャ
ンネルＭＯＳＦＥＴ Ｎ７とから成る。そして、Ｐチャ
ンネルＭＯＳＦＥＴ Ｐ７のソースをスイッチング回路
１ＳのＮode Ｐに接続し、ＮチャンネルＭＯＳＦＥＴ
Ｎ７のソースをスイッチング回路１ＳのＮode Ｎを接続
している。これに加えて、トランジスタ回路１ＳＡのＰ
チャンネルＭＯＳＦＥＴ Ｐ７のゲートに図７のイネー
ブル信号ＥＮの入力端１２を接続し、図７のインバータ
２２の出力端３７をＮチャンネルＭＯＳＦＥＴＮ７のゲ
ートに接続してスイッチング電圧発生回路１１Ａを構成
することにより、第３実施例の差動トライステート回路
１ＴＣの全体が構成されている。
【００５０】そして、ＰチャンネルＭＯＳＦＥＴ Ｐ３
及びＮチャンネルＭＯＳＦＥＴ Ｎ４、並びにＰチャン
ネルＭＯＳＦＥＴ Ｐ４及びＮチャンネルＭＯＳＦＥＴ
Ｎ３と、ＰチャンネルＭＯＳＦＥＴ Ｐ７及びＮチャン
ネルＭＯＳＦＥＴ Ｎ７とは、同一基板上で、そのゲー
トチャネル長Ｌ及びゲートチャネル幅Ｗを同じにして導
通抵抗成分を同じにする。また、ここでは、抵抗ＲＴ
１，ＲＴ２の抵抗成分を無視したが、抵抗ＲＴ１，ＲＴ
２の値を加味した所望の値の導通抵抗値に設定すること
も容易に可能である。このこの場合は、ＰチャンネルＭ
ＯＳＦＥＴ Ｐ７，ＮチャンネルＭＯＳＦＥＴ Ｎ７のゲ
ートチャネル幅、ゲートチャネル長を調節することで容
易に実現できる。なお、これ以外の点では、この例の構
成は、第１実施例の差動トライステート回路のスイッチ
ング回路１Ｓ及び図１０に示すスイッチング電圧発生回
路と同一の構成であるので、図６及び図７においては、
図１及び図１０の構成部分と同一の各部には同一の符号
を付してその説明を省略する。
及びＮチャンネルＭＯＳＦＥＴ Ｎ４、並びにＰチャン
ネルＭＯＳＦＥＴ Ｐ４及びＮチャンネルＭＯＳＦＥＴ
Ｎ３と、ＰチャンネルＭＯＳＦＥＴ Ｐ７及びＮチャン
ネルＭＯＳＦＥＴ Ｎ７とは、同一基板上で、そのゲー
トチャネル長Ｌ及びゲートチャネル幅Ｗを同じにして導
通抵抗成分を同じにする。また、ここでは、抵抗ＲＴ
１，ＲＴ２の抵抗成分を無視したが、抵抗ＲＴ１，ＲＴ
２の値を加味した所望の値の導通抵抗値に設定すること
も容易に可能である。このこの場合は、ＰチャンネルＭ
ＯＳＦＥＴ Ｐ７，ＮチャンネルＭＯＳＦＥＴ Ｎ７のゲ
ートチャネル幅、ゲートチャネル長を調節することで容
易に実現できる。なお、これ以外の点では、この例の構
成は、第１実施例の差動トライステート回路のスイッチ
ング回路１Ｓ及び図１０に示すスイッチング電圧発生回
路と同一の構成であるので、図６及び図７においては、
図１及び図１０の構成部分と同一の各部には同一の符号
を付してその説明を省略する。
【００５１】次に、図６乃至図８を参照して、第３実施
例の動作について説明する。スイッチング電圧発生回路
１１Ａのイネーブル端子１４に低レベルのイネーブル信
号ＥＮが供給された（図８のＥＮの期間）状態、すな
わち、ディスエイブル状態においては、入力端子１２に
供給される入力信号ＩＮの電圧レベルの如何を問わず、
従来回路と同様に、高レベルにあるスイッチング電圧信
号ＡＰＡ及びスイッチング電圧信号ＡＰＢ（図８のＡＰ
Ａ、ＡＰＢ）が、それぞれＰチャンネルＭＯＳＦＥＴ
Ｐ３、Ｐ４のゲートに印加され、低レベルにあるスイッ
チング電圧信号ＡＮＡ及びスイッチング電圧信号ＡＮＢ
（図８のＡＮＡ、ＡＮＢ）が、それぞれＮチャンネルＭ
ＯＳＦＥＴ Ｎ３、Ｎ４のゲートに印加されるから、ス
イッチング回路１ＳのいずれのＭＯＳＦＥＴも、オフに
されて電流源２から電流源４へのいずれの通電路にも流
れず、差動トライステート回路の一方の出力端ＯＵＴＡ
も、他方の出力端ＯＵＴＢも、終端電源ＶＳの電圧値Ｖ
ＴＴとなって（図８のＯＵＴＡ、ＯＵＴＢ）、高インピ
ーダンス状態を呈する。そして、このときのＮode Ｐの
電圧はＶＤＤ−ΔＶ＝３ー１＝２ボルトとなり、Ｎode
Ｎの電圧は大地電位＋ΔＶ＝０＋１＝１ボルトとなる。
このとき、低レベルにあるイネーブル信号ＥＮが、Ｐチ
ャンネルＭＯＳＦＥＴＰ７のゲートに印加され、高レベ
ルにあるスイッチング電圧信号ＥＮＢが、Ｎチャンネル
ＭＯＳＦＥＴ Ｎ７のゲートに印加されるので、これら
のＭＯＳＦＥＴＰ７、Ｎ７がオンする。したがって、電
流源２からオンしているＰチャンネルＭＯＳＦＥＴ Ｐ
７及びＮチャンネルＭＯＳＦＥＴ Ｎ７を経て電流源４
へ電流Ｉが流れる。
例の動作について説明する。スイッチング電圧発生回路
１１Ａのイネーブル端子１４に低レベルのイネーブル信
号ＥＮが供給された（図８のＥＮの期間）状態、すな
わち、ディスエイブル状態においては、入力端子１２に
供給される入力信号ＩＮの電圧レベルの如何を問わず、
従来回路と同様に、高レベルにあるスイッチング電圧信
号ＡＰＡ及びスイッチング電圧信号ＡＰＢ（図８のＡＰ
Ａ、ＡＰＢ）が、それぞれＰチャンネルＭＯＳＦＥＴ
Ｐ３、Ｐ４のゲートに印加され、低レベルにあるスイッ
チング電圧信号ＡＮＡ及びスイッチング電圧信号ＡＮＢ
（図８のＡＮＡ、ＡＮＢ）が、それぞれＮチャンネルＭ
ＯＳＦＥＴ Ｎ３、Ｎ４のゲートに印加されるから、ス
イッチング回路１ＳのいずれのＭＯＳＦＥＴも、オフに
されて電流源２から電流源４へのいずれの通電路にも流
れず、差動トライステート回路の一方の出力端ＯＵＴＡ
も、他方の出力端ＯＵＴＢも、終端電源ＶＳの電圧値Ｖ
ＴＴとなって（図８のＯＵＴＡ、ＯＵＴＢ）、高インピ
ーダンス状態を呈する。そして、このときのＮode Ｐの
電圧はＶＤＤ−ΔＶ＝３ー１＝２ボルトとなり、Ｎode
Ｎの電圧は大地電位＋ΔＶ＝０＋１＝１ボルトとなる。
このとき、低レベルにあるイネーブル信号ＥＮが、Ｐチ
ャンネルＭＯＳＦＥＴＰ７のゲートに印加され、高レベ
ルにあるスイッチング電圧信号ＥＮＢが、Ｎチャンネル
ＭＯＳＦＥＴ Ｎ７のゲートに印加されるので、これら
のＭＯＳＦＥＴＰ７、Ｎ７がオンする。したがって、電
流源２からオンしているＰチャンネルＭＯＳＦＥＴ Ｐ
７及びＮチャンネルＭＯＳＦＥＴ Ｎ７を経て電流源４
へ電流Ｉが流れる。
【００５２】入力信号ＩＮが低レベルの信号のままにあ
る状態で（図８のＩＮの期間）、ディスエイブル状態
からイネーブル状態に切り換えられる、例えば、高レベ
ルのイネーブル信号ＥＮが入力されたとき（図８のＥＮ
の期間）、従来回路と同様、スイッチング電圧発生回
路１０から発生されるスイッチング電圧信号ＡＰＢは低
レベルとなり、スイッチング電圧信号ＡＮＡは高レベル
となる。このとき、スイッチング電圧信号ＡＰＡは高レ
ベルのままにあり、スイッチング電圧信号ＡＮＢは低レ
ベルのままにある。このとき、スイッチング電圧発生回
路のインバータ２２からは、低レベルのスイッチング電
圧信号ＥＮＢが発生する。そうすると、ＰチャンネルＭ
ＯＳＦＥＴ Ｐ３及びＮチャンネルＭＯＳＦＥＴＮ４の
ゲートには、それぞれディスエイブル状態の場合と同じ
高レベルのスイッチング電圧信号ＡＰＡ、低レベルのス
イッチング電圧信号ＡＮＢが、印加されたままにあるの
で、これらのトランジスタＭＯＳＦＥＴ Ｐ３、Ｎ４は
オフとなったままにあるが、低レベルとなったスイッチ
ング電圧信号ＡＰＢが、ＰチャンネルＭＯＳＦＥＴ Ｐ
４のゲートに供給され、高レベルとなったスイッチング
電圧信号ＡＮＡが、ＮチャンネルＭＯＳＦＥＴ Ｎ３の
ゲートに印加されるので、これらのトランジスタＰ４、
Ｎ３は、オンに転じ、同時に、ＰチャンネルＭＯＳＦＥ
Ｔ Ｐ７及びＮチャンネルＭＯＳＦＥＴ Ｎ７はオフに転
じる。
る状態で（図８のＩＮの期間）、ディスエイブル状態
からイネーブル状態に切り換えられる、例えば、高レベ
ルのイネーブル信号ＥＮが入力されたとき（図８のＥＮ
の期間）、従来回路と同様、スイッチング電圧発生回
路１０から発生されるスイッチング電圧信号ＡＰＢは低
レベルとなり、スイッチング電圧信号ＡＮＡは高レベル
となる。このとき、スイッチング電圧信号ＡＰＡは高レ
ベルのままにあり、スイッチング電圧信号ＡＮＢは低レ
ベルのままにある。このとき、スイッチング電圧発生回
路のインバータ２２からは、低レベルのスイッチング電
圧信号ＥＮＢが発生する。そうすると、ＰチャンネルＭ
ＯＳＦＥＴ Ｐ３及びＮチャンネルＭＯＳＦＥＴＮ４の
ゲートには、それぞれディスエイブル状態の場合と同じ
高レベルのスイッチング電圧信号ＡＰＡ、低レベルのス
イッチング電圧信号ＡＮＢが、印加されたままにあるの
で、これらのトランジスタＭＯＳＦＥＴ Ｐ３、Ｎ４は
オフとなったままにあるが、低レベルとなったスイッチ
ング電圧信号ＡＰＢが、ＰチャンネルＭＯＳＦＥＴ Ｐ
４のゲートに供給され、高レベルとなったスイッチング
電圧信号ＡＮＡが、ＮチャンネルＭＯＳＦＥＴ Ｎ３の
ゲートに印加されるので、これらのトランジスタＰ４、
Ｎ３は、オンに転じ、同時に、ＰチャンネルＭＯＳＦＥ
Ｔ Ｐ７及びＮチャンネルＭＯＳＦＥＴ Ｎ７はオフに転
じる。
【００５３】したがって、電流源２からオンしたＰチャ
ンネルＭＯＳＦＥＴ Ｐ４、終端抵抗ＲＴ２、ＲＴ１、
そしてＮチャンネルＭＯＳＦＥＴ Ｎ３を経て電流源４
に電流Ｉが流れる。この電流Ｉは、ＰチャンネルＭＯＳ
ＦＥＴ Ｐ７及びＮチャンネルＭＯＳＦＥＴ Ｎ７に流れ
ていた電流Ｉが、オンしたＰチャンネルＭＯＳＦＥＴ
Ｐ４、終端抵抗ＲＴ２、ＲＴ１、そしてＮチャンネルＭ
ＯＳＦＥＴ Ｎ３を経て流れる。つまり、出力端ＯＵＴ
Ｂが高レベルで、出力端ＯＵＴＡが低レベルの電圧信号
が終端抵抗ＲＴ２、ＲＴ１間に発生する。これらの電圧
レベルの状態が、例えば、１状態を表す。また、これら
の電圧レベルの状態が、０状態を表すものとしてもよ
い。この出力状態が発生する場合、終端抵抗ＲＴ１、Ｒ
Ｔ２の抵抗値は、上述のように、ＰチャンネルＭＯＳＦ
ＥＴ Ｐ４及びＮチャンネルＭＯＳＦＥＴ Ｎ３の導通抵
抗成分の抵抗値に比して、無視し得る程度であるから、
上述した電流の切り替えによって、流出端Ｎode Ｐの電
位も、また流入端Ｎode Ｎの電位も変動しない。Ｎode
Ｐの電位も、Ｎode Ｎの電位も変動しないから、Ｐチャ
ンネルＭＯＳＦＥＴ Ｐ５の寄生容量ＣＰ を介して該
トランジスタＰ５のゲート電圧ＶＧＰを過渡的に降下さ
せてしまうことも、また、ＮチャンネルＭＯＳＦＥＴ
Ｎ１の寄生容量ＣＮ を介して該トランジスタＮ１のゲ
ート電圧ＶＧＮを過渡的に上昇させてしまうこともな
い。
ンネルＭＯＳＦＥＴ Ｐ４、終端抵抗ＲＴ２、ＲＴ１、
そしてＮチャンネルＭＯＳＦＥＴ Ｎ３を経て電流源４
に電流Ｉが流れる。この電流Ｉは、ＰチャンネルＭＯＳ
ＦＥＴ Ｐ７及びＮチャンネルＭＯＳＦＥＴ Ｎ７に流れ
ていた電流Ｉが、オンしたＰチャンネルＭＯＳＦＥＴ
Ｐ４、終端抵抗ＲＴ２、ＲＴ１、そしてＮチャンネルＭ
ＯＳＦＥＴ Ｎ３を経て流れる。つまり、出力端ＯＵＴ
Ｂが高レベルで、出力端ＯＵＴＡが低レベルの電圧信号
が終端抵抗ＲＴ２、ＲＴ１間に発生する。これらの電圧
レベルの状態が、例えば、１状態を表す。また、これら
の電圧レベルの状態が、０状態を表すものとしてもよ
い。この出力状態が発生する場合、終端抵抗ＲＴ１、Ｒ
Ｔ２の抵抗値は、上述のように、ＰチャンネルＭＯＳＦ
ＥＴ Ｐ４及びＮチャンネルＭＯＳＦＥＴ Ｎ３の導通抵
抗成分の抵抗値に比して、無視し得る程度であるから、
上述した電流の切り替えによって、流出端Ｎode Ｐの電
位も、また流入端Ｎode Ｎの電位も変動しない。Ｎode
Ｐの電位も、Ｎode Ｎの電位も変動しないから、Ｐチャ
ンネルＭＯＳＦＥＴ Ｐ５の寄生容量ＣＰ を介して該
トランジスタＰ５のゲート電圧ＶＧＰを過渡的に降下さ
せてしまうことも、また、ＮチャンネルＭＯＳＦＥＴ
Ｎ１の寄生容量ＣＮ を介して該トランジスタＮ１のゲ
ート電圧ＶＧＮを過渡的に上昇させてしまうこともな
い。
【００５４】したがって、ディスエイブル状態からイネ
ーブル状態への切り替え時に、電流源２からＰ型ＭＯＳ
ＦＥＴ Ｐ４、終端抵抗ＲＴ２、ＲＴ１、Ｎ型ＭＯＳＦ
ＥＴＮ３を経て電流源４へ流れる電流の増加は生じい。
結果として、出力端ＯＵＴＡに現れる電圧の正の方向へ
の振れも、また、同時的に、出力端ＯＵＴＢに現れる電
圧の負の方向への振れも生じない。このように、この例
の構成によれば、出力端ＯＵＴＢ、ＯＵＴＡ間に発生さ
れる電圧信号の振幅の変動はなくなり、ノイズのない出
力電圧信号の発生が可能になり、差動トライステート回
路へ接続される回路の誤動作を防止し得る。
ーブル状態への切り替え時に、電流源２からＰ型ＭＯＳ
ＦＥＴ Ｐ４、終端抵抗ＲＴ２、ＲＴ１、Ｎ型ＭＯＳＦ
ＥＴＮ３を経て電流源４へ流れる電流の増加は生じい。
結果として、出力端ＯＵＴＡに現れる電圧の正の方向へ
の振れも、また、同時的に、出力端ＯＵＴＢに現れる電
圧の負の方向への振れも生じない。このように、この例
の構成によれば、出力端ＯＵＴＢ、ＯＵＴＡ間に発生さ
れる電圧信号の振幅の変動はなくなり、ノイズのない出
力電圧信号の発生が可能になり、差動トライステート回
路へ接続される回路の誤動作を防止し得る。
【００５５】以上、この発明の実施例を図面を参照して
詳述してきたが、この発明の具体的な構成は、これらの
実施例に限られるものではなく、この発明の要旨を逸脱
しない範囲の設計の変更等があってもこの発明に含まれ
る。例えば、ディスエイブル状態からイネーブル状態へ
の切り替えを上記各実施例とは逆にする、すなわち、Ｐ
チャンネルＭＯＳＦＥＴ Ｐ３及びＮチャンネルＭＯＳ
ＦＥＴ Ｎ４を導通させ、かつ、ＰチャンネルＭＯＳＦ
ＥＴ Ｐ４及びＮチャンネルＭＯＳＦＥＴ Ｎ３を非導通
にさせる構成においても、この発明を実施し得る。この
場合に、出力端ＯＵＴＡに高レベルの電圧が発生し、出
力端ＯＵＴＢに低レベルの電圧が発生するが、これらの
電圧レベルの状態が、０状態又は１状態を表す。また、
スイッチング回路のいずれのＭＯＳＦＥＴも、Ｐチャン
ネル型、又はＮチャンネル型として実施することができ
る。また、ＰチャンネルＭＯＳＦＥＴ、ＮチャンネルＭ
ＯＳＦＥＴを用いる例について説明したが、これらのト
ランジスタをデプリーション型のユニポーラトランジス
タを用いて実施し得る。また、上記実施例は、ユニポー
ラトランジスタを用いる例を説明したが、バイポーラト
ランジスタを用いて実施し得る。そして、いずれの場合
にも、それぞれのユニポーラトランジスタ、バイポーラ
トランジスタのディメンションを同一の製造条件の下で
異にして構成される場合でもよいが、各トランジスタが
同時にオンするときに、各トランジスタが呈する抵抗と
各トランジスタに流れる電流との関係が出力端ＯＵＴ
Ａ，ＯＵＴＢの電位を同電位にする条件を満たすことが
必要である。
詳述してきたが、この発明の具体的な構成は、これらの
実施例に限られるものではなく、この発明の要旨を逸脱
しない範囲の設計の変更等があってもこの発明に含まれ
る。例えば、ディスエイブル状態からイネーブル状態へ
の切り替えを上記各実施例とは逆にする、すなわち、Ｐ
チャンネルＭＯＳＦＥＴ Ｐ３及びＮチャンネルＭＯＳ
ＦＥＴ Ｎ４を導通させ、かつ、ＰチャンネルＭＯＳＦ
ＥＴ Ｐ４及びＮチャンネルＭＯＳＦＥＴ Ｎ３を非導通
にさせる構成においても、この発明を実施し得る。この
場合に、出力端ＯＵＴＡに高レベルの電圧が発生し、出
力端ＯＵＴＢに低レベルの電圧が発生するが、これらの
電圧レベルの状態が、０状態又は１状態を表す。また、
スイッチング回路のいずれのＭＯＳＦＥＴも、Ｐチャン
ネル型、又はＮチャンネル型として実施することができ
る。また、ＰチャンネルＭＯＳＦＥＴ、ＮチャンネルＭ
ＯＳＦＥＴを用いる例について説明したが、これらのト
ランジスタをデプリーション型のユニポーラトランジス
タを用いて実施し得る。また、上記実施例は、ユニポー
ラトランジスタを用いる例を説明したが、バイポーラト
ランジスタを用いて実施し得る。そして、いずれの場合
にも、それぞれのユニポーラトランジスタ、バイポーラ
トランジスタのディメンションを同一の製造条件の下で
異にして構成される場合でもよいが、各トランジスタが
同時にオンするときに、各トランジスタが呈する抵抗と
各トランジスタに流れる電流との関係が出力端ＯＵＴ
Ａ，ＯＵＴＢの電位を同電位にする条件を満たすことが
必要である。
【００５６】
【発明の効果】以上説明したように、この発明の構成に
よれば、３つの信号状態を発生するスイッチング回路に
電流を通電した状態で該スイッチング回路の出力端間に
高インピーダンス状態を発生させ、通電されていた電流
を前記スイッチング回路内で切り替えて出力端間に第１
の信号状態又は第２の信号状態を発生させることができ
る。そして、この構成におけるディスエイブル状態から
イネーブル状態への切り替え時に、差動トライステート
回路の電流源からの流出端及び電流源への流入端の電位
変動を防止し得るように構成したので、差動トライステ
ート回路の一方の出力端に現れる電圧の正の方向への振
れも、また、同時的に生ずる他方の出力端に現れる電圧
の負の方向への振れも生ぜず、ノイズのない出力電圧信
号の発生が可能になり、規定されている振幅規格の逸脱
を排除し、また、差動トライステート回路に接続される
回路の誤動作の発生も無くなる。また、３つの出力状態
を発生するスイッチング回路に通電しない状態で該スイ
ッチング回路に通電すべき電流を前記スイッチング回路
をバイパスさせつつ前記スイッチング回路の出力端間に
高インピーダンス状態を発生させ、この高インピーダン
ス状態の発生中に前記スイッチング回路をバイパスされ
ていた電流を前記スイッチング回路に流入させてその出
力端間に第１の信号状態又は第２の信号状態を発生させ
ることができる。そして、この構成におけるディスエイ
ブル状態からイネーブル状態への切り替え時に、差動ト
ライステート回路の電流源からの流出端及び電流源への
流入端の電位変動を防止し得るように構成したので、差
動トライステート回路の一方の出力端に現れる電圧の正
の方向への振れも、また、同時的に生ずる他方の出力端
に現れる電圧の負の方向への振れも生ぜず、ノイズのな
い出力電圧信号の発生が可能になり、規定されている振
幅規格の逸脱を排除し、また、差動トライステート回路
に接続される回路の誤動作の発生も無くなる。
よれば、３つの信号状態を発生するスイッチング回路に
電流を通電した状態で該スイッチング回路の出力端間に
高インピーダンス状態を発生させ、通電されていた電流
を前記スイッチング回路内で切り替えて出力端間に第１
の信号状態又は第２の信号状態を発生させることができ
る。そして、この構成におけるディスエイブル状態から
イネーブル状態への切り替え時に、差動トライステート
回路の電流源からの流出端及び電流源への流入端の電位
変動を防止し得るように構成したので、差動トライステ
ート回路の一方の出力端に現れる電圧の正の方向への振
れも、また、同時的に生ずる他方の出力端に現れる電圧
の負の方向への振れも生ぜず、ノイズのない出力電圧信
号の発生が可能になり、規定されている振幅規格の逸脱
を排除し、また、差動トライステート回路に接続される
回路の誤動作の発生も無くなる。また、３つの出力状態
を発生するスイッチング回路に通電しない状態で該スイ
ッチング回路に通電すべき電流を前記スイッチング回路
をバイパスさせつつ前記スイッチング回路の出力端間に
高インピーダンス状態を発生させ、この高インピーダン
ス状態の発生中に前記スイッチング回路をバイパスされ
ていた電流を前記スイッチング回路に流入させてその出
力端間に第１の信号状態又は第２の信号状態を発生させ
ることができる。そして、この構成におけるディスエイ
ブル状態からイネーブル状態への切り替え時に、差動ト
ライステート回路の電流源からの流出端及び電流源への
流入端の電位変動を防止し得るように構成したので、差
動トライステート回路の一方の出力端に現れる電圧の正
の方向への振れも、また、同時的に生ずる他方の出力端
に現れる電圧の負の方向への振れも生ぜず、ノイズのな
い出力電圧信号の発生が可能になり、規定されている振
幅規格の逸脱を排除し、また、差動トライステート回路
に接続される回路の誤動作の発生も無くなる。
【００５７】
【図１】この発明の第１実施例である差動トライステー
ト回路を示す図である。
ト回路を示す図である。
【図２】同差動トライステート回路のスイッチング電圧
発生回路を示す図である。
発生回路を示す図である。
【図３】同差動トライステート回路の動作のタイミング
チャートである。
チャートである。
【図４】この発明の第２実施例である差動トライステー
ト回路を示す図である。
ト回路を示す図である。
【図５】同差動トライステート回路の動作のタイミング
チャートである。
チャートである。
【図６】この発明の第３実施例である差動トライステー
ト回路を示す図である。
ト回路を示す図である。
【図７】同差動トライステート回路のスイッチング電圧
発生回路を示す図である。
発生回路を示す図である。
【図８】同差動トライステート回路の動作のタイミング
チャートである。
チャートである。
【図９】従来の差動トライステート回路の構成を示す図
である。
である。
【図１０】同差動トライステート回路のスイッチング電
圧発生回路を示す図である。
圧発生回路を示す図である。
【図１１】同差動トライステート回路の動作のタイミン
グチャートである。
グチャートである。
【図１２】従来の低振幅インピーダンス出力回路の構成
を示す図である。
を示す図である。
１ＴＡ 差動トライステート回路 １ＴＢ 差動トライステート回路 １ＴＣ 差動トライステート回路 ２ 電流源（第１の電流源） ２Ａ１ 電流源（第１の電流源） ２Ａ２ 電流源（第２の電流源） ４ 電流源（第２の電流源） ４Ａ１ 電流源（第３の電流源） ４Ａ２ 電流源（第４の電流源） １１ スイッチング電圧発生回路（信号発生回路） １１Ａ スイッチング電圧発生回路（信号発生回路） Ｐ３ ＰチャンネルＭＯＳＦＥＴ（第１のトランジ
スタ） Ｐ４ ＰチャンネルＭＯＳＦＥＴ（第３のトランジ
スタ） Ｐ７ ＰチャンネルＭＯＳＦＥＴ（トランジスタ回
路の一部） Ｎ３ ＮチャンネルＭＯＳＦＥＴ（第２のトランジ
スタ） Ｎ４ ＮチャンネルＭＯＳＦＥＴ（第４のトランジ
スタ） Ｎ７ ＮチャンネルＭＯＳＦＥＴ（トランジスタ回
路の残部）
スタ） Ｐ４ ＰチャンネルＭＯＳＦＥＴ（第３のトランジ
スタ） Ｐ７ ＰチャンネルＭＯＳＦＥＴ（トランジスタ回
路の一部） Ｎ３ ＮチャンネルＭＯＳＦＥＴ（第２のトランジ
スタ） Ｎ４ ＮチャンネルＭＯＳＦＥＴ（第４のトランジ
スタ） Ｎ７ ＮチャンネルＭＯＳＦＥＴ（トランジスタ回
路の残部）
Claims (25)
- 【請求項１】 互いに直列に接続された第１及び第２の
トランジスタと、互いに直列に接続された第３及び第４
のトランジスタとが並列に接続され、前記第１のトラン
ジスタと前記第２のトランジスタとの第１の接続点と前
記第３のトランジスタと前記第４のトランジスタとの第
２の接続点との間に抵抗を介設して前記第１及び第２の
接続点をそれぞれ第１及び第２の出力端とし、 前記第１及び第４のトランジスタのオン、及び前記第２
及び第３のトランジスタのオフを、入力される２値信号
の一方の値を示す信号レベル及びイネーブル信号に応答
して生じさせ、前記第１及び第２の出力端から前記２値
信号の一方の値を示す信号レベルに対応した第１の信号
状態を出力させ、 前記第２及び第３のトランジスタのオン、及び前記第１
及び第４のトランジスタのオフを、入力される２値信号
の他方の値を示す信号レベル及びイネーブル信号に応答
して生じさせ、前記第１及び第２の出力端から前記２値
信号の他方の値を示す信号レベルに対応した第２の信号
状態を出力させる差動トライステート発生方法におい
て、 前記第１乃至第４のトランジスタを同時にオンさせたと
きに前記第１乃至第４のトランジスタの各々が呈する抵
抗値と、前記第１及び第２のトランジスタに通電される
電流値と、前記第３及び第４のトランジスタに通電され
る電流値とを、前記第１乃至第４のトランジスタがすべ
て同時にオンされる時に前記第１及び第２の出力点が同
電位となるような値に設定され、 ディスエイブル信号に応答して前記第１乃至第４のトラ
ンジスタを同時にオンさせて前記第１と第２の出力端間
を高インピーダンス状態出力とすることを特徴とする差
動トライステート発生方法。 - 【請求項２】 第１のトランジスタと第２のトランジス
タとのソース−ドレイン路を互いに直列に接続し、かつ
第３のトランジスタと第４のトランジスタとのソース−
ドレイン路を互いに直列に接続し、 前記第１乃至第４のトランジスタを同時にオンさせたと
きに前記第１乃至第４のトランジスタの各々が呈する抵
抗値と、前記第１及び第２のトランジスタに通電される
電流値と、前記第３及び第４のトランジスタに通電され
る電流値とを、前記第１乃至第４のトランジスタがすべ
て同時にオンされる時に前記第１及び第２の出力点が同
電位となるような値に設定し、 ディスエイブル信号に応答して前記第１乃至第４のトラ
ンジスタを同時にオンさせて前記第１と第２の出力端間
を高インピーダンス状態出力とすることを特徴とする請
求項１記載の差動トライステート発生方法。 - 【請求項３】 互いに直列に接続された第１及び第２の
トランジスタと、互いに直列に接続された第３及び第４
のトランジスタとが互いに並列に接続され、前記第１の
トランジスタと前記第２のトランジスタとの第１の接続
点と前記第３のトランジスタと前記第４のトランジスタ
との第２の接続点との間に抵抗を介設して前記第１及び
第２の接続点を出力端とし、前記第１及び第４のトラン
ジスタのオン、及び前記第２及び第３のトランジスタの
オフを、入力される２値信号の一方の値を示す信号レベ
ル及びイネーブル信号に応答して生じさせ、 前記第２及び第３のトランジスタのオン、及び前記第１
及び第４のトランジスタのオフを、入力される２値信号
の他方の値を示す信号レベル及びイネーブル信号に応答
して生じさせる差動トライステート発生方法において、 イネーブル信号に応答して直列に接続された前記第１の
トランジスタ及び前記第２のトランジスタと、直列に接
続された前記第３のトランジスタ及び第４のトランジス
タとが並列に接続された一方の接続点と、他方の接続点
との間に接続されたトランジスタ回路のトランジスタを
オフにして前記第１及び第２の出力端から前記２値信号
値を示す信号レベルに対応した第１及び第２の信号状態
を出力させ、 ディスエイブル信号に応答して前記第１乃至第４のトラ
ンジスタをオフにすることで、前記第１及び第２の出力
端から高インピーダンス状態を出力させると同時に、前
記トランジスタ回路のトランジスタをオンして前記接続
点間に電流を流すことを特徴とする差動トライステート
発生方法。 - 【請求項４】 前記第１のトランジスタと前記第２のト
ランジスタとのソース−ドレイン路を互いに直列に接続
し、かつ前記第３のトランジスタと前記第４のトランジ
スタとのソース−ドレイン路を互いに直列に接続し、 ディスエイブル信号に応答して直列に接続された前記第
１のトランジスタ及び前記第２のトランジスタと、直列
に接続された前記第３のトランジスタ及び第４のトラン
ジスタとが並列に接続された一方の接続点と、他方の接
続点との間に接続されたトランジスタ回路のトランジス
タをオンにして前記一方の接続点から前記他方の接続点
へ、前記第１のトランジスタ及び前記第３のトランジス
タのオン並びに前記第３のトランジスタ及び第４のトラ
ンジスタのオフ、又は前記第１のトランジスタ及び前記
第３のトランジスタのオフ並びに前記第３のトランジス
タ及び第４のトランジスタのオン時の電流をバイパスす
ると共に、 ディスエイブル信号に応答して前記第１乃至第４のトラ
ンジスタを同時にオンさせて前記第１と第２の出力端間
を高インピーダンス状態出力とすることを特徴とする請
求項３記載の差動トライステート発生方法。 - 【請求項５】 互いに直列に接続された第１及び第２の
トランジスタと、互いに直列に接続された第３及び第４
のトランジスタとが互いに並列に接続され、前記第１の
トランジスタと前記第２のトランジスタとの第１の接続
点と前記第３のトランジスタと前記第４のトランジスタ
との第２の接続点との間に抵抗を介設して前記第１及び
第２の接続点を出力端とするスイッチング回路を有する
差動トライステート回路において、 ２値信号が入力される第１の入力端と、 イネーブル／ディスエイブル信号が入力される第２の入
力端と、 前記第１及び第２の入力端に接続され、前記２値信号の
一方の値を示す信号レベル及びイネーブル信号に応答し
て前記第１及び第４のトランジスタをオンさせ、前記第
２及び第３のトランジスタをオフさせる第１のスイッチ
ング電圧信号群を、前記２値信号の他方の値を示す信号
レベル及びイネーブル信号に応答して前記第２及び第３
のトランジスタをオンさせ、かつ前記第１及び第４のト
ランジスタをオフさせる第２のスイッチング電圧信号群
を、ディスエイブル信号に応答して前記第１乃至第４の
トランジスタを同時にオンさせる第３のスイッチング電
圧信号群を発生させるスイッチング電圧発生回路とを設
け、かつ、 前記第１乃至第４のトランジスタを同時にオンさせたと
きに前記第１乃至第４のトランジスタの各々が呈する抵
抗値と、前記第１及び第２のトランジスタに通電される
電流値と、前記第３及び第４のトランジスタに通電され
る電流値とを、前記第１乃至第４のトランジスタがすべ
て同時にオンされる時に前記第１及び第２の接続点が同
電位となるような値に設定し、 前記第１のスイッチング電圧信号群が発生されるとき、
前記２値信号の一方の値を示す信号レベルに対応した第
１の信号状態を前記出力端から出力させ、 前記第２のスイッチング電圧信号群が発生されるとき、
前記２値信号の他方の値を示す信号レベルに対応した第
２の信号状態を前記出力端から出力させ、 前記第３のスイッチング電圧信号群が発生されるとき、
高インピーダンス状態を前記出力端から出力させること
を特徴とする差動トライステート回路。 - 【請求項６】 前記４つのトランジスタは、ユニポーラ
トランジスタであることを特徴とする請求項５記載の差
動トライステート回路。 - 【請求項７】 前記第１のトランジスタと前記第２のト
ランジスタとのソース−ドレイン路を互いに直列に接続
し、かつ前記第３のトランジスタと前記第４のトランジ
スタとのソース−ドレイン路を互いに直列に接続したこ
とを特徴とする請求項５又６記載の差動トライステート
回路。 - 【請求項８】 前記第１及び第３のトランジスタが同一
構成のＰチャンネルトランジスタで形成され、 第２及び第４のトランジスタが同一構成のＮチャンネル
トランジスタで形成されたことを特徴とする請求項５、
６又は７記載の差動トライステート回路。 - 【請求項９】 直列に接続された前記第１のＰチャンネ
ルトランジスタ及び前記第２のＮチャンネルトランジス
タと、直列に接続された前記第３のＰチャンネルトラン
ジスタ及び第４のＮチャンネルトランジスタとの一方の
接続点に第１の定電流源を接続し、 直列に接続された前記第１のＰチャンネルトランジスタ
及び前記第２のＮチャンネルトランジスタと、直列に接
続された前記第３のＰチャンネルトランジスタ及び第４
のＮチャンネルトランジスタとの他方の接続点に第２の
定電流源を接続してなることを特徴とする請求項５、
６、７又は８記載の差動トライステート回路。 - 【請求項１０】 前記抵抗は、第１の終端抵抗と第２の
終端抵抗とが直列に接続されて成り、該両終端抵抗の接
続点に終端電源を接続したことを特徴とする請求項５乃
至９のいずれか１に記載の差動トライステート回路。 - 【請求項１１】 前記スイッチング電圧発生回路は、入
力信号と反転したイネーブル信号とが入力されて前記第
１のユニポーラトランジスタのゲートに第１のスイッチ
ング電圧信号を出力するノア回路と、入力信号とイネー
ブル信号とが入力されて前記第２のユニポーラトランジ
スタのゲートに第２のスイッチング電圧信号を出力する
ナンド回路と、反転した入力信号と反転したイネーブル
信号とが入力されて前記第３のユニポーラトランジスタ
のゲートに第３のスイッチング電圧信号を発生するノア
回路と、反転した入力信号とイネーブル信号とが入力さ
れて前記第４のユニポーラトランジスタのゲートに第４
のスイッチング電圧信号を発生するナンド回路とから成
ることを特徴とする請求項５乃至１０のいずれか１に記
載の差動トライステート回路。 - 【請求項１２】 互いに直列に接続される第１のトラン
ジスタと第２のトランジスタとの接続点と、互いに直列
に接続される第３のトランジスタと第４のトランジスタ
との第２の接続点との間に抵抗を介挿して前記第１及び
第２の接続点を出力端とするスイッチング回路と、 ２値信号が入力される第１の入力端と、 ２値形式のイネーブル／ディスエイブル信号が入力され
る第２の入力端と、 前記第１及び第２の入力端に接続され、前記２値信号の
一方の値を示す信号レベル及びイネーブル信号に応答し
て前記第１及び第４のトランジスタをオンさせ、前記第
２及び第３のトランジスタをオフさせる第１のスイッチ
ング電圧信号群を、前記２値信号の他方の値を示す信号
レベル及びイネーブル信号に応答して前記第２及び第３
のトランジスタをオンさせ、かつ前記第１及び第４のト
ランジスタをオフさせる第２のスイッチング電圧信号群
を、ディスエイブル信号に応答して前記第１乃至第４の
トランジスタを同時にオンさせる第３のスイッチング電
圧信号群を発生させるスイッチング電圧発生回路とを設
け、かつ、 前記４つのトランジスタを同時にオンさせたときに前記
４つのトランジスタの各々が呈する抵抗値と、前記第１
及び第２のトランジスタに通電される電流値と、前記第
３及び第４のトランジスタに通電される電流値とを、前
記４つのトランジスタがすべて同時にオンされる時に前
記第１及び第２の接続点が同電位となるような値に設定
し、 前記第１のスイッチング電圧信号群が発生されるとき、
前記２値信号の一方の値を示す信号レベルに対応した第
１の信号状態を前記出力端から出力させ、 前記第２のスイッチング電圧信号群が発生されるとき、
前記２値信号の他方の値を示す信号レベルに対応した第
２の信号状態を前記出力端から出力させ、 前記第３のスイッチング電圧信号群が発生されるとき、
高インピーダンス状態を前記出力端から出力させること
を特徴とする差動トライステート回路。 - 【請求項１３】 前記４つのトランジスタは、ユニポー
ラトランジスタであることを特徴とする請求項１２記載
の差動トライステート回路。 - 【請求項１４】 前記第１のトランジスタと前記第２の
トランジスタとのソース−ドレイン路を互いに直列に接
続し、かつ前記第３のトランジスタと前記第４のトラン
ジスタとのソース−ドレイン路を互いに直列に接続した
ことを特徴とする請求項１２又１３記載の差動トライス
テート回路。 - 【請求項１５】 前記第１及び第３のトランジスタが同
一構成のＰチャンネルトランジスタで形成され、 第２及び第４のトランジスタが同一構成のＮチャンネル
トランジスタで形成されたことを特徴とする請求項１
２、１３、又は１４記載の差動トライステート回路。 - 【請求項１６】 前記第１のＰチャンネルトランジスタ
に第１の定電流源を接続し、前記第２のＮチャンネルト
ランジスタに第２の定電流源を接続し、前記第３のＰチ
ャンネルトランジスタに第３の定電流源を接続し、第４
のＮチャンネルトランジスタに第３の定電流源を接続し
たことを特徴とする請求項１２、１３、１４、又は１５
記載の差動トライステート回路。 - 【請求項１７】 前記抵抗は、第１の終端抵抗と第２の
終端抵抗とが直列に接続されて成り、該両終端抵抗の接
続点に終端電源を接続したことを特徴とする請求項１２
乃至１６のいずれか１に記載の差動トライステート回
路。 - 【請求項１８】 前記スイッチング電圧発生回路は、入
力信号と反転したイネーブル信号とが入力されて前記第
１のユニポーラトランジスタのゲートに第１のスイッチ
ング電圧信号を出力するノア回路と、入力信号とイネー
ブル信号とが入力されて前記第２のユニポーラトランジ
スタのゲートに第２のスイッチング電圧信号を出力する
ナンド回路と、反転した入力信号と反転したイネーブル
信号とが入力されて前記第３のユニポーラトランジスタ
のゲートに第３のスイッチング電圧信号を発生するノア
回路と、反転した入力信号とイネーブル信号とが入力さ
れて前記第４のユニポーラトランジスタのゲートに第４
のスイッチング電圧信号を発生するナンド回路とから成
ることを特徴とする請求項１２乃至１７のいずれか１に
記載の差動トライステート回路。 - 【請求項１９】 互いに直列に接続された第１及び第２
のトランジスタと、互いに直列に接続された第３及び第
４のトランジスタとが互いに並列に接続され、前記第１
のトランジスタと前記第２のトランジスタとの第１の接
続点と前記第３のトランジスタと前記第４のトランジス
タとの第２の接続点との間に抵抗を介設して前記第１及
び第２の接続点を出力端とするスイッチング回路と、直
列に接続された前記第１のトランジスタ及び第２のトラ
ンジスタと、直列に接続された前記第３のトランジスタ
及び第４のトランジスタとが並列に接続された一方の接
続点と、他方の接続点との間に接続されたトランジスタ
回路と、 ２値信号が入力される第１の入力端と、 ２値形式のイネーブル／ディスエイブル信号が入力され
る第２の入力端と、 前記第１及び第２の入力端に接続され、前記２値信号の
一方の値を示す信号レベル及びイネーブル信号に応答し
て前記第１及び第４のトランジスタをオンさせ、かつ前
記第２及び第３のトランジスタをオフさせると共に前記
トランジスタ回路のトランジスタをオフさせる第１のス
イッチング電圧信号群を発生させ、前記２値信号の他方
の値を示す信号レベル及びイネーブル信号に応答して前
記第２及び第３のトランジスタをオンさせかつ前記第１
及び第４のトランジスタをオフさせると共に前記トラン
ジスタ回路のトランジスタをオフさせる第２のスイッチ
ング電圧信号群を発生させ、ディスエイブル信号に応答
して前記第１乃至第４のトランジスタを同時にオフさ
せ、かつ前記トランジスタ回路をオンさせる第３のスイ
ッチング電圧信号群を発生させるスイッチング電圧発生
回路とを設け、 前記第１のスイッチング電圧信号群が発生されるとき、
前記２値信号の一方の値を示す信号レベルに対応した第
１の信号状態を前記出力端から出力させ、 前記第２のスイッチング電圧信号群が発生されるとき、
前記２値信号の他方の値を示す信号レベルに対応した第
２の信号状態を前記出力端から出力させ、 前記第３のスイッチング電圧信号群が発生されるとき、
高インピーダンス状態を前記出力端から出力させること
を特徴とする差動トライステート回路。 - 【請求項２０】 前記４つのトランジスタは、ユニポー
ラトランジスタであることを特徴とする請求項１９記載
の差動トライステート回路。 - 【請求項２１】 前記第１のトランジスタと前記第２の
トランジスタとのソース−ドレイン路を互いに直列に接
続し、かつ前記第３のトランジスタと前記第４のトラン
ジスタとのソース−ドレイン路を互いに直列に接続した
ことを特徴とする請求項１９又２０記載の差動トライス
テート回路。 - 【請求項２２】 前記第１及び第３のトランジスタが同
一構成のＰチャンネルトランジスタで形成され、 第２及び第４のトランジスタが同一構成のＮチャンネル
トランジスタで形成されたことを特徴とする請求項１
９、２０、又は２１記載の差動トライステート回路。 - 【請求項２３】 直列に接続された前記第１のＰチャン
ネルトランジスタ及び前記第２のＮチャンネルトランジ
スタと、直列に接続された前記第３のＰチャンネルトラ
ンジスタ及び第４のＮチャンネルトランジスタとが並列
に接続された一方の接続点に第１の定電流源を接続し、 直列に接続された前記第１のＰチャンネルトランジスタ
及び前記第２のＮチャンネルトランジスタと、直列に接
続された前記第３のＰチャンネルトランジスタ及び第４
のＮチャンネルトランジスタとが並列に接続された他方
の接続点に第２の定電流源を接続したことを特徴とする
請求項１９、２０、２１、又は２１記載の差動トライス
テート回路。 - 【請求項２４】 前記抵抗は、第１の終端抵抗と第２の
終端抵抗とが直列に接続されて成り、該両終端抵抗の接
続点に終端電源を接続したことを特徴とする請求項１９
乃至２３のいずれか１に記載の差動トライステート回
路。 - 【請求項２５】 前記スイッチング電圧発生回路は、入
力信号とイネーブル信号とが入力されて前記第１のユニ
ポーラトランジスタのゲートに第１のスイッチング電圧
信号を出力するナンド回路と、入力信号と反転したイネ
ーブル信号とが入力されて前記第２のユニポーラトラン
ジスタのゲートに第２のスイッチング電圧信号を出力す
るノア回路と、反転した入力信号とイネーブル信号とが
入力されて前記第３のユニポーラトランジスタのゲート
に第３のスイッチング電圧信号を発生するナンド回路
と、反転した入力信号と反転したイネーブル信号とが入
力されて前記第４のユニポーラトランジスタのゲートに
第４のスイッチング電圧信号を発生するノア回路とから
成ることを特徴とする請求項１９乃至２４のいずれか１
に記載の差動トライステート回路。
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| JP34920498A JP3171175B2 (ja) | 1998-12-08 | 1998-12-08 | 差動トライステート発生方法及び差動トライステート回路 |
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