KR100740496B1 - 반도체 집적회로 - Google Patents

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쟈인 에레쿠토로닉스 가부시키가이샤
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Abstract

소진폭의 차동신호를 외부로 출력하기 위한 라인 드라이버에 있어서, 연산증폭기의 수를 늘리는 일없이 출력신호의 진폭 및 오프셋전위를 안정화시킬 수 있는 반도체 집적회로. 이 반도체 집적회로는 차동신호가 공급되어 스위칭동작을 행하는 복수의 트랜지스터를 포함하는 출력회로와, 제1전원전위와 출력회로 사이에 접속된 제1트랜지스터와, 출력회로와 제2전원전위 사이에 접속된 제2트랜지스터와, 제1전원전위에 접속된 제3트랜지스터와, 제2트랜지스터와 함께 커런트미러회로를 구성하고, 제2트랜지스터에 흐르는 전류에 비례하는 전류를 흐르게 하는 제4트랜지스터와, 제3트랜지스터와 제4트랜지스터 사이에 흐르는 전류의 경로에 배치된 제1저항 및 제2저항과, 제1저항과 제2저항의 접속점에 있어서의 전위가 소정의 전위에 접근하도록 제1 및 제3트랜지스터의 게이트전위를 제어하는 차동증폭기를 구비한다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 일반적으로 반도체 집적회로에 관한 것으로, 특히, 소진폭의 차동신호를 외부로 출력하기 위한 라인 드라이버를 포함하는 반도체 집적회로에 관한 것이다.
최근, 퍼스널 컴퓨터의 그래픽보드와 디스플레이부 사이의 신호전송 등에 있어서, 소진폭의 차동신호(low voltage differential signaling:LVDS)를 이용하는 방식이 채용되고 있다. 이 방식에 의하면, 디지털신호를 풀스윙으로 전송하는 경우와 비교해서, EMI(electromagnetic interference:전자방해잡음)를 억제할 수 있다.
도1에, LVDS방식에 있어서 사용되고 있는 종래의 라인 드라이버의 예를 나타낸다. 이 라인 드라이버는 차동신호(In1 및 In2)가 게이트에 입력되어 스위칭동작을 행하는 N채널 MOS 트랜지스터(QN11∼QN14)와, 고전위측의 전원전위(VDD)로부터 트랜지스터(QN11 및 QN13)에 정전류를 공급하는 정전류원(CS)과, 트랜지스터(QN12 및 QN14)의 소스(노드(102))와 저전위측의 전원전위(VSS) 사이에 접속된 N채널 MOS 트랜지스터(QN15)와 트랜지스터(QN15)의 게이트전압을 제어하는 연산증폭기(OP11)를 포함하고 있다.
연산증폭기(OP11)의 비반전 입력에는 레퍼런스전위(VREF)가 공급되고, 연산증폭기(OP11)의 반전 입력에는 노드(102)의 전위가 피드백된다. 이것에 의해, 노드(102)의 전위는 레퍼런스전위(VREF)에 접근하도록 제어된다.
각각의 입력신호(In1,In2)의 전위는 저전위측의 전원전위(VSS)부터 고전위측의 전원전위(VDD)까지의 범위에서 변화된다. 이것에 따라, 트랜지스터(QN11∼QN14)가 스위칭동작을 행한다. 예를 들면, 입력신호(In1)가 로우레벨이고, 입력신호(In2)가 하이레벨인 경우에는, 트랜지스터(QN11 및 QN14)가 오프상태로 되며, 트랜지스터(QN12 및 QN13)가 온상태로 된다. 이것에 의해, 수신측의 종단저항(RT)에 전류(ID)가 흐르고, 노드(100)와 노드(101) 사이에 출력전압 ΔV=I D×RT이 생긴다.
또, 차동출력의 오프셋전위(VOS)는 노드(100) 및 노드(101)의 전위를 각각 V100 및 V101로 하면, VOS=(V100+V101)/2로 나타내어진다. 이 오프셋전위(VOS)가 목표값으로 되도록, 연산증폭기(OP11)의 비반전 입력에 공급되는 레퍼런스전위(VREF)가 결정된다.
그러나, 도1에 나타내는 라인 드라이버에 있어서는, 트랜지스터(QN11∼QN14)가 빈번하게 스위칭되면, 노드(102)의 전위변동이 커져, 오프셋전위(VOS)가 불안정하게 되기 쉽다. 이것을 개선하기 위해서는, 연산증폭기(OP11)의 네이키드 게인을 크게 하는 것이 고려되지만, 한편, 연산증폭기(OP11)가 전원노이즈 등에 의해 발진하기 쉬워진다라는 문제가 발생한다. 또, 오프셋전위(VOS)를 일정하게 해서 출력전압(ΔV)을 변화시키기 위해서는 정전류원(CS)과 레퍼런스전위(VREF)의 양쪽을 변경할 필요가 있으므로, 이들을 발생시키는 회로가 복잡하게 되어 버린다.
도2에, LVDS방식에 있어서 사용되고 있는 종래의 라인 드라이버의 다른 예를 나타낸다. 이 라인 드라이버는 차동신호(In1 및 In2)가 게이트에 입력되어 스위칭동작을 행하는 N채널 MOS 트랜지스터(QN21∼QN24)와, 고전위측의 전원전위(VDD)와 트랜지스터(QN21 및 QN23)의 드레인(노드(203)) 사이에 접속된 N채널 MOS 트랜지스터(QN26)와, 트랜지스터(QN26)의 게이트전압을 제어하는 연산증폭기(OP21)와, 트랜지스터(QN22 및 QN24)의 소스(노드(202))와 저전위측의 전원전위(VSS) 사이에 접속된 N채널 MOS 트랜지스터(QN25)와, 트랜지스터(QN25)의 게이트전압을 제어하는 연산증폭기(OP22)를 포함하고 있다.
연산증폭기(OP21)의 비반전 입력에는 레퍼런스전위(VREF1)가 공급되고, 연산증폭기(OP21)의 반전 입력에는 노드(203)의 전위가 피드백된다. 이것에 의해, 노드(203)의 전위는 레퍼런스전위(VREF1)에 접근하도록 제어된다. 마찬가지로, 연산증폭기(OP22)의 비반전 입력에는 레퍼런스전위(VREF2)가 공급되고, 연산증폭기(OP22)의 반전 입력에는 노드(202)의 전위가 피드백된다. 이것에 의해, 노드(202)의 전위는 레퍼런스전위(VREF2)에 접근하도록 제어된다.
각각의 입력신호(In1,In2)의 전위는, 저전위측의 전원전위(VSS)부터 고전위측의 전원전위(VDD)까지의 범위에서 변화된다. 이것에 따라, 트랜지스터(QN21∼QN24)가 스위칭동작을 행한다. 예를 들면, 입력신호(In1)가 로우레벨이고, 입력신호(In2)가 하이레벨인 경우에는, 트랜지스터(QN21 및 QN24)가 오프상태로 되며, 트랜지스터(QN22 및 QN23)가 온상태로 된다. 이것에 의해, 노드(200)가 높은 출력전위(VOH), 노드(201)가 낮은 출력전위(VOL)로 되어, 노드(200)와 노드(201) 사이에 출력전압(ΔV)=VOH-VOL이 생긴다.
여기에서, 출력전위(VOH및 VOL)가 목표값으로 되도록, 연산증폭기(OP21 및 OP22)의 비반전 입력에 각각 공급되는 레퍼런스전위(VREF1 및 VREF2)가 결정된다. 차동출력의 오프셋전위(VOS)는 VOS=(VOH+VOL)/2로 나타내어진다.
그러나, 도2에 나타내는 라인 드라이버에 있어서도, 트랜지스터(QN21∼QN24)가 빈번하게 스위칭되면, 노드(203 및 202)의 전위변동이 커지고, 출력전위(VOH 및 VOL)가 불안정하게 되기 쉽다. 따라서, 도2에 나타내는 라인 드라이버도, 도1에 나타내는 라인 드라이버와 동일한 문제를 안고 있다. 또, 오프셋전위(VOS)를 일정하게 해서 출력전압(ΔV)을 변화시키기 위해서는 레퍼런스전위(VREF1)와 레퍼전스전위(VREF2)의 양쪽을 변경할 필요가 있으므로, 이들을 발생시키는 회로가 복잡하게 되어 버린다.
한편, 미국특허 제6,111,431호에는, 도3에 나타내는 LVDS방식의 라인 드라이버가 개시되어 있다. 이 라인 드라이버는, 드라이버회로(32)와, 드라이버회로(32)의 동작을 제어하기 위한 레플리커회로(31)("mimicking circuit"라고 불린다)에 의해 구성된다.
드라이버회로(32)는 차동신호(In1 및 In2)가 게이트에 입력되어 스위칭동작을 행하는 N채널 MOS 트랜지스터(QN31∼QN34)와, 고전위측의 전원전위(VDD)와 트랜지스터(QN31 및 QN33)의 드레인(노드(303)) 사이에 접속된 P채널 MOS 트랜지스터(QN31)와, 트랜지스터(QN31)의 게이트전압을 제어하는 연산증폭기(OP31)와, 트랜지스터(QN32 및 QN34)의 소스(노드(302))와 저전위측의 전원전위(VSS) 사이에 접속된 N채널 MOS 트랜지스터(QN35)와, 트랜지스터(QN35)의 게이트전압을 제어하는 연산증폭기(OP32)를 포함하고 있다.
연산증폭기(OP31)의 비반전 입력(노드(304))과 연산증폭기(OP32)의 비반전 입력(노드(305))에 소정의 전위를 공급하기 위해서, 레플리커회로(31)가 접속되어 있다. 레플리커회로(31)는 드라이버회로(32)에 이용되고 있는 트랜지스터(QN31, QN31∼QN35)의 1/n의 사이즈를 각각 갖는 P채널 MOS 트랜지스터(QN32)와 N채널 MOS 트랜지스터(QN36∼QN38)와, 수신측의 종단저항(RT)의 (n/2)배의 저항값을 각각 갖는 2개의 저항을 포함하고 있다.
트랜지스터(QP32)는 고전위측의 전원전위(VDD)와 트랜지스터(QN36)의 드레인(노드(304)) 사이에 접속되어 있다. 트랜지스터(QN32)에는 드라이버회로(32)의 트랜지스터(QN31)에 흐르는 드레인전류(ID)의 1/n의 드레인전류가 흐른다. 트랜지스터(QN36 및 QN37)는 항상 온상태로 되어 있다. 트랜지스터(QN38)는 트랜지스터(QN37)의 소스(노드(305))와 저전위측의 전원전위(VSS) 사이에 접속되어 있다.
또한, 레플리커회로(31)는 트랜지스터(QN32)의 드레인전류를 결정하는 커런트미러회로(CMC)와, 트랜지스터(QN38)의 게이트전압을 제어하는 연산증폭기(OP33)를 포함하고 있다.
연산증폭기(OP33)의 비반전 입력에는 레퍼런스전위(VREF)가 공급되고, 연산증폭기(OP33)의 반전 입력에는 노드(306)의 전위가 피드백된다. 이것에 의해, 노드(306)의 전위는 레퍼런스전위(VREF)에 접근하도록 제어된다.
각각의 입력신호(In1,In2)의 전위는 저전위측의 전원전위(VSS)부터 고전위측의 전원전위(VDD)까지의 범위에서 변화된다. 이것에 따라, 트랜지스터(QN31∼QN34)가 스위칭동작을 행한다. 예를 들면, 입력신호(In1)가 로우레벨이고, 입력신호(In2)가 하이레벨인 경우에는 트랜지스터(QN31 및 QN34)가 오프상태로 되며, 트랜지스터(QN32 및 QN33)가 온상태로 된다. 이것에 의해, 수신측의 종단저항(RT)에 전류(ID)가 흘러, 노드(300)와 노드(301) 사이에 출력전압(ΔV=ID×RT)이 생긴다. 출력전압(ΔV)이 목표값으로 되도록 레플리커회로(31)의 트랜지스터(QN32)를 흐르는 전류가 결정된다.
또, 차동출력의 오프셋전위는 노드(300) 및 노드(301)의 전위를 각각 V300 및 V301로 하면, VOS=(V300+V301)/2로 나타내어진다. 오프셋전위(V OS)는 레플리커회로(31)에 있어서의 2개의 저항의 접속점(노드(306))의 전위와 연동한다. 따라서, 오프셋전위(VOS), 즉, 노드(306)의 전위가 목표값으로 되도록, 연산증폭기(OP33)의 비반전 입력에 공급되는 레퍼런스전위(VREF)가 결정된다.
도3에 나타내는 라인 드라이버는 오프셋전위(VOS)를 일정하게 유지하면서 출력전압(ΔV)을 변화시키는 데에 적합한 회로이다. 그러나, 3개의 연산증폭기를 사용하기 때문에 회로가 복잡하게 되어 버린다. 또, 대전류가 흐르는 트랜지스터(QN31 및 QN35)를 제어하는 연산증폭기(OP31 및 OP32)는 전원노이즈 등이 트리거로 되어 발진되기 쉽다라는 문제가 있다.
그래서, 상기의 점을 감안하여, 본 발명의 목적은, 소진폭의 차동신호를 외부로 출력하기 위한 라인 드라이버에 있어서, 연산증폭기 등의 차동증폭기의 수를 늘리는 일없이 출력신호의 진폭 및 오프셋전위를 안정화시킬 수 있는 반도체 집적회로를 제공하는 것이다.
이상의 과제를 해결하기 위해, 본 발명에 따른 반도체 집적회로는 차동신호가 공급되어 스위칭동작을 행하는 복수의 트랜지스터를 포함하는 출력회로와, 제1 전원전위와 출력회로 사이에 접속된 제1트랜지스터와, 출력회로와 제2전원전위 사이에 접속된 제2트랜지스터와, 제1전원전위에 접속된 제3트랜지스터와, 제2트랜지스터와 함께 커런트미러회로를 구성하고, 제2트랜지스터에 흐르는 전류에 비례하는 전류를 흐르게 하는 제4트랜지스터와, 제3트랜지스터와 제4트랜지스터 사이에 흐르는 전류의 경로에 배치된 제1저항 및 제2저항과, 제1저항과 제2저항의 접속점에 있어서의 전위가 소정의 전위에 접근하도록 제1 및 제3트랜지스터의 게이트전위를 제어하는 차동증폭기를 구비한다.
본 발명에 따른 반도체 집적회로에 의하면, 커런트미러회로에 의해 출력회로의 전류를 제어함과 아울러, 종단저항의 레플리커로서 설치한 제1저항과 제2저항의 접속점에 있어서의 전위에 기초하여 출력회로의 전압을 제어하므로, 연산증폭기 등의 차동증폭기의 수를 늘리는 일없이 출력신호의 진폭 및 오프셋전위를 안정화시킬 수 있다.
본 발명의 이점 및 특징은, 이하의 상세한 설명과 도면을 관련시켜서 고안하면 명백해진다. 이들 도면에 있어서, 같은 참조번호는 같은 구성요소를 나타내고 있다.
도1은 LVDS방식에 있어서 사용되고 있는 종래의 라인 드라이버의 예를 나타내는 회로도이다.
도2는 LVDS방식에 있어서 사용되고 있는 종래의 라인 드라이버의 다른 예를 나타내는 회로도이다.
도3은 LVDS방식에 있어서 사용되고 있는 종래의 라인 드라이버의 또 다른 예를 나타내는 회로도이다.
도4는 본 발명의 일실시형태에 따른 반도체 집적회로에 포함되는 라인 드라이버의 구성을 나타내는 회로도이다.
도4에 본 발명의 일실시형태에 따른 반도체 집적회로에 포함되는 라인 드라이버의 구성을 나타낸다. 도4에 나타내듯이, 이 라인 드라이버는 드라이버회로(42)와, 드라이버회로(42)의 동작을 제어하기 위한 레플리커회로(41)에 의해 구성된다.
드라이버회로(42)는 차동신호(In1 및 In2)가 게이트에 입력되어 스위칭동작을 행하는 N채널 MOS 트랜지스터(QN41∼QN44)에 의해 구성되는 출력회로와, 고전위측의 전원전위(VDD)와 트랜지스터(QN41 및 QN43)의 드레인(노드(403)) 사이에 접속된 N채널 MOS 트랜지스터(QN46)와, 트랜지스터(QN42 및 QN44)의 소스(노드(402))와 저전위측의 전원전위(VSS) 사이에 접속된 N채널 MOS 트랜지스터(QN45)를 포함하고 있다. 트랜지스터(QN45)에는 레퍼런스전위(VREF2)에 따라 드레인전류(ID)가 흐르고, 이것에 의해 출력회로의 동작전류가 결정된다.
소스 폴로우로서 작용하는 트랜지스터(QN46)의 게이트(노드(404))에 적절한 전위를 공급하기 위해서, 레플리커회로(41)가 접속되어 있다. 레플리커회로(41)는 드라이버회로(42)에 이용되고 있는 트랜지스터(QN41∼QN46)의 1/n의 사이즈를 각각 갖는 N채널 MOS 트랜지스터(QN47∼QN50)와, 수신측의 종단저항(RT)의 (n/2)배의 저 항값을 각각 갖는 2개의 저항을 포함하고 있다. 레플리커회로(41)의 트랜지스터(QN50)와 드라이버회로(42)의 트랜지스터(QN45)는 커런트미러회로를 구성하고 있고, 트랜지스터(QN50)에는 트랜지스터(QN45)의 드레인전류(ID)의 1/n의 드레인전류가 흐른다. 여기에서, n은 양의 정수(0보다 큰 수)이다.
레플리커회로(41)에 있어서, 2개의 저항의 양측(노드(406 및 408))에 각각 접속되어 있는 트랜지스터(QN48 및 QN49)는 출력회로의 트랜지스터(QN41∼QN44)에 대응하는 것이지만, 트랜지스터(QN41∼QN44)가 스위칭동작을 행하는 것에 대해서 트랜지스터(QN48 및 QN49)는 항상 온상태로 되어 있다. 트랜지스터(QN47)는 전압원이며, 고전위측의 전원전위(VDD)와 트랜지스터(QN48)의 드레인 사이에 접속된다. 트랜지스터(QN47)의 게이트전압은 차동증폭기의 일종인 연산증폭기(OP41)에 의해 제어된다. 트랜지스터(QN50)는 트랜지스터(QN49)의 소스와 저전위측의 전원전압(VSS) 사이에 접속되어 있다.
연산증폭기(OP41)의 비반전 입력에는 레퍼런스전위(VREF1)가 공급되고, 연산증폭기(OP41)의 반전 입력에는 노드(407)의 전위가 피드백된다. 이것에 의해, 노드(407)의 전위는 레퍼런스전위(VREF1)에 접근하도록 제어된다. 트랜지스터(QN50)에는 레퍼런스전위(VREF2)에 따라 드레인전류가 흐르고, 이것에 의해 레플리커회로(41)의 동작전류가 결정된다.
각각의 입력신호(In1,In2)의 전위는 저전위측의 전원전위(VSS)부터 고전위측 의 전원전위(VDD)까지의 범위에서 변화한다. 이것에 따라, 출력회로의 트랜지스터(QN41∼QN44)가 스위칭동작을 행한다.
예를 들면, 입력신호(In1)가 로우레벨이고, 입력신호(In2)가 하이레벨인 경우에는, 트랜지스터(QN41 및 QN44)가 오프상태로 되고, 트랜지스터(QN42 및 QN43)가 온상태로 된다. 이것에 의해, 수신측의 종단저항(RT)에 전류(ID)가 흘러, 노드(400)와 노드(401) 사이에 출력전압(ΔV)=ID×RT이 생긴다. 이 때, 레플리커회로(41)에 있어서도, 2개의 저항에 전류(ID/n)가 흘러, 노드(406)와 노드(408) 사이에 전위차(ΔVR)=(ID/n)×(nRT/2+nRT/2)=ID×R T가 생긴다.
한편, 입력신호(In1)가 하이레벨이고, 입력신호(In2)가 로우레벨인 경우에는, 트랜지스터(QN41 및 QN44)가 온상태로 되고, 트랜지스터(QN42 및 QN43)가 오프상태로 된다. 이것에 의해, 수신측의 종단저항(RT)에 역방향의 전류(ID)가 흘러, 노드(401)와 노드(400) 사이에 출력전압(ΔV)=ID×RT이 생긴다. 이 때, 레플리커회로(41)에 있어서도, 2개의 저항에 전류(ID/n)가 흘러, 노드(406)와 노드(408) 사이에 전위차(ΔVR)=(ID/n)×(nRT/2+nRT/2)=I D×RT가 생긴다.
또, 드라이버회로(42)에 있어서, 차동출력의 오프셋전위(VOS)는 노드(400) 및 노드(401)의 전위를 각각 V400 및 V401로 하면, VOS=(V400 +V401)/2로 나타내어진다. 그 값은 레플리커회로(31)에 있어서의 2개의 저항의 접속점(노드(407))의 전위(VOSR)=(V406+V408)/2=V407과 연동한다. 따라서, 오프셋전위(V OS), 즉, 노드(407)의 전위가 목표의 값으로 되도록, 연산증폭기(OP41)의 비반전 입력에 공급되는 레퍼런스전위(VREF1)가 결정된다.
이상 설명한 바와 같이, 본 실시형태에 있어서는, 커런트미러회로에 의해 출력회로의 전류를 제어함과 아울러, 종단저항의 레플리커로서 설치한 2개의 저항의 접속점에 있어서의 전위에 기초하여 출력회로의 전압을 제어하므로, 연산증폭기의 수를 늘리는 일없이 출력신호의 진폭 및 오프셋전위를 안정화시킬 수 있다. 특히, 드라이버회로에 있어서 연산증폭기가 존재하지 않으므로, 회로구성이 단순하게 되어, 발진할 우려도 없어진다. 또, 1개의 레퍼런스전위를 변화시킴으로써, 오프셋전위를 일정하게 유지한 채로, 출력신호의 진폭을 변화시킬 수 있다.
본 발명은 퍼스널컴퓨터의 그래픽보드와 디스플레이부 사이의 신호전송 등에 있어서 이용할 수 있다.

Claims (10)

  1. 차동신호가 공급되어 스위칭동작을 행하는 복수의 트랜지스터를 포함하는 출력회로;
    제1전원전위와 상기 출력회로 사이에 접속된 제1트랜지스터;
    상기 출력회로와 제2전원전위 사이에 접속된 제2트랜지스터;
    제1전원전위에 접속된 제3트랜지스터;
    상기 제2트랜지스터와 함께 커런트미러회로를 구성하고, 상기 제2트랜지스터에 흐르는 전류에 비례하는 전류를 흐르게 하는 제4트랜지스터;
    상기 제3트랜지스터와 상기 제4트랜지스터 사이에 흐르는 전류의 경로에 배치된 제1저항 및 제2저항; 및
    상기 제1저항과 상기 제2저항의 접속점에 있어서의 전위가 소정의 전위에 접근하도록 상기 제1 및 제3트랜지스터의 게이트전위를 제어하는 차동증폭기를 구비하는 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 제1전원전위가 상기 제2전원전위보다 높고, 상기 제1∼제4트랜지스터의 각각이 N채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적회로.
  3. 제1항에 있어서, 상기 출력회로가,
    상기 제1트랜지스터와 상기 제2트랜지스터 사이에 직렬로 접속된 제5트랜지스터 및 제6트랜지스터로서, 차동신호에 포함되는 제1신호가 게이트에 공급되는 제5트랜지스터 및 차동신호에 포함되는 제2신호가 게이트에 공급되는 제6트랜지스터; 및
    상기 제1트랜지스터와 상기 제2트랜지스터 사이에 직렬로 접속된 제7트랜지스터 및 제8트랜지스터로서, 차동신호에 포함되는 제2신호가 게이트에 공급되는 제7트랜지스터 및 차동신호에 포함되는 제1신호가 게이트에 공급되는 제8트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적회로.
  4. 제3항에 있어서, 상기 제1전원전위가 상기 제2전원전위보다 높고, 상기 제5∼제8트랜지스터의 각각이 N채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적회로.
  5. 제3항에 있어서, 상기 제5트랜지스터 및 상기 제6트랜지스터의 접속점과, 상기 제7트랜지스터 및 상기 제8트랜지스터의 접속점 사이에 신호선을 통해 종단저항이 접속되는 것을 특징으로 하는 반도체 집적회로.
  6. 제1항에 있어서, 상기 제3트랜지스터와 상기 제1저항 사이에 접속된 제9트랜지스터; 및
    상기 제2저항과 상기 제4트랜지스터 사이에 접속된 제10트랜지스터를 더 구 비하는 것을 특징으로 하는 반도체 집적회로.
  7. 제6항에 있어서, n을 0보다 큰 수로 할 때, 상기 제3, 제4, 제9 및 제10트랜지스터에 흐르는 전류가 상기 제1 및 제2트랜지스터에 흐르는 전류의 1/n인 것을 특징으로 하는 반도체 집적회로.
  8. 제7항에 있어서, 상기 제3, 제4, 제9 및 제10트랜지스터의 각각이 상기 제1 및 제2트랜지스터의 각각의 사이즈의 1/n의 사이즈를 갖는 것을 특징으로 하는 반도체 집적회로.
  9. 제7항에 있어서, 상기 제1 및 제2저항의 각각이 상기 출력회로에 접속되는 종단저항의 저항값의 (n/2)배의 저항값을 갖는 것을 특징으로 하는 반도체 집적회로.
  10. 제1항에 있어서, 상기 차동증폭기가,
    레퍼런스전위가 공급되는 비반전 입력단자;
    상기 제1저항과 상기 제2저항의 접속점에 있어서의 전위가 공급되는 반전 입력단자; 및
    상기 제1 및 제3트랜지스터의 게이트에 출력전위를 공급하는 출력단자를 갖는 것을 특징으로 하는 반도체 집적회로.
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