JPH10327066A

JPH10327066A - トランジスタ論理回路におけるｎＭＯＳゲート入力型センスアンプ

Info

Publication number: JPH10327066A
Application number: JP9136456A
Authority: JP
Inventors: Tetsumasa Ueda; 上田哲正
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-05-27
Filing date: 1997-05-27
Publication date: 1998-12-08

Abstract

(57)【要約】【課題】従来、パストランジスタ論
理回路における相補信号を増幅し出力するためのラッチ
型センサアンプとして、ＳＡＰＬ（Ｓｅｎｓｅ‐Ａｍｐ
ｌｉｆｙｉｎｇＰａｓｓ‐ＴｒａｎｓｉｓｔｏｒＬ
ｏｇｉｃ）が使用されている。しかしながらデジタル回
路の高速化、省電力化が急速に進んでいるために、従来
のＳＡＰＬでは、その消費電力が大きく、動作速度が遅
いという問題が生じている。【解決手段】本発明は、トランジスタ論
理回路における相補信号を増幅するｎＭＯＳゲート入力
型センスアンプにおいて、一部のノードのプリチャージ
レベルを下げることにより、又は一部のノードのプリチ
ャージレベルを下げると同時に、出力ノードからグラン
ドへのパスを形成し出力ノードのディスチャージを補強
することにより、回路の動作速度を速めるようにして、
相補信号を増幅するために回路で行われるプリチャージ
／ディスチャージにて消費される電力と動作時に流れる
直流電流を低減するようにして、回路の高速動作、低消
費電力化を可能にしたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トランジスタ論理
回路における相補信号を増幅して出力するｎＭＯＳゲー
ト入力型センサアンプに関し、消費電力が少なく、動作
速度の早いｎＭＯＳゲート入力型センサアンプを実現す
ることにある。

【０００２】

【発明が解決しようとする課題】従来、パストランジス
タ論理回路における相補信号を増幅し出力するためのラ
ッチ型センサアンプとして、ＳＡＰＬ（Ｓｅｎｓｅ‐Ａ
ｍｐｌｉｆｙｉｎｇＰａｓｓ‐Ｔｒａｎｓｉｓｔｏｒ
Ｌｏｇｉｃ）が使用されている。しかしながらデジタ
ル回路の高速化、省電力化が急速に進んでいるために、
従来のＳＡＰＬでは、その消費電力が大きく、動作速度
が遅いという問題が生じている。

【０００３】図４に本発明の、トランジスタ論理回路に
おけるｎＭＯＳゲート入力型センサアンプ、が使用され
る論理回路のシステムの概略図を示す。図４において、
ＶＩＮは論理評価の行われる変数の入力端子、ＰＴＬは
パストランジスタ論理回路、ＯＵＴは論理評価の結果が
出力される出力端子である。ＳＡＰはパストランジスタ
論理回路の相補出力信号を増幅するラッチ型センスアン
プ、ＤＩＮはラッチ型センスアンプの相補信号の入力端
子、ＱＵＴは増幅された相補出力の出力端子、ｃｌｋは
クロックパルスの入力端子である。

【０００４】論理評価の行われる変数の入力端子ＶＩＮ
に加えられた、システムへの入力変数Ａ、ｘＡ、Ｂ、ｘ
Ｂ、Ｃ、ｘＣ、・・・はパストランジスタ論理回路ＰＴ
Ｌに入力される。パストランジスタ論理回路ＰＴＬは入
力されたシステムへの入力変数にあらかじめ設定された
論理評価の演算を行い、その結果を出力端子ＯＵＴに相
補出力信号Ｄ、ｘＤとして出力する。このパストランジ
スタ論理回路ＰＴＬの構成法は各種考案されているが、
ｐＭＯＳを用いず、ｎＭＯＳのみから構成された回路が
面積的に有利であり、広く用いられている。パストラン
ジスタ論理回路ＰＴＬから出力された論理評価結果であ
る相補出力信号ＤおよびｘＤは、ラッチ型センスアンプ
ＳＡＰの入力端子ＤＩＮに加えられその信号が増幅さ
れ、クロックｃｌｋに同期して出力端子ＱＵＴより増幅
された相補出力信号ＱおよびｘＱとして出力される。

【０００５】

【従来の技術】従来、このようなラッチ型センスアンプ
として、ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎｌＳｏ
ｌｉｄ−ＳｔａｔｅＣｉｒｃｕｔｓＣｏｎｆｅｒｅ
ｎｃｅＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａ
ｐｅｒｓ，ｐｐ．７６‐７７，Ｆｅｂｒｕａｒｙ１９
９４．の論文“Ａ２００ＭＨｚｖｉｄｅｏｃｏ
ｍｐｒｅｓｓｉｏｎｍａｃｒｏｃｅｌｌｕｓｉｎｇ
ｌｏｗ−ｓｗｉｎｇｄｉｆｆｅｒｅｎｔｉａｌｌｏ
ｇｉｃ”の中に図５に示すような、ＳＡＰＬのセンスア
ンプが開示されている。

【０００６】図５にＳＡＰＬのセンスアンプの回路図を
示す。図５において、ＤＩＮはパストランジスタ論理回
路における相補出力信号ＤおよびｘＤの入力端子、ＱＵ
Ｔは増幅された相補出力信号ＱおよびｘＱの出力端子、
ｃｌｋはクロックパルスの入力端子である。Ｐ１，Ｐ２
Ｐ３，Ｐ４，Ｐ５はｐＭＯＳトランジスタ、Ｎ１，Ｎ
２，Ｎ３，Ｎ４，Ｎ５，Ｎ６はｎＭＯＳトランジスタで
ある。Ｖは電源、ＦＦはＲＳフリップフロップ回路であ
る。

【０００７】ｐＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，
Ｐ４，Ｐ５、ｎＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，
Ｎ４，Ｎ５とのＣＭＯＳラッチ回路により、相補信号Ｄ
およびｘＤの増幅を行い、この増幅信号がＣＭＯＳラッ
チのノードＳおよびｘＳが出力される。この増幅信号は
フリップフロップ回路ＦＦによりラッチされ安定に保持
されて出力するようにしたラッチ型センスアンプの動作
が行われる。図５の回路では、パストランジスタ論理回
路のにおける相補出力信号ＤおよびｘＤは、ｐＭＯＳト
ランジスタＰ２，Ｐ３のゲートに加えられ、ラッチの動
作を行なうためのクロックパルスがｐＭＯＳトランジス
タＰ１、ｎＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ６
のゲートに加えられており、増幅出力はフリップフロッ
プ回路ＦＦを介して出力される。

【０００８】このような構成を有するパストランジスタ
論理回路のにおける相補出力信号を増幅するラッチ型セ
ンスアンプでは、クロックｃｌｋがＨに立ち上がると
き、ｐＭＯＳトランジスタＰ１がオフすることにより、
センスアンプへの電源Ｖからの電流の供給が止められ
る。同時に、ｎＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、
Ｎ６がオンして、ノードＳおよびｘＳを含む、このセン
スアンプの各ノードは電源Ｖのマイナス電圧のＬレベル
にプレディスチャージされる。その結果ｐＭＯＳトラン
ジスタＰ４とＰ５がオンとなる。

【０００９】次にクロックｃｌｋがＬに立ち下がると
き、ｐＭＯＳトランジスタＰ２とＰ３のゲート電位の差
がそれぞれのドレイン電流の差になり、ｐＭＯＳトラン
ジスタＰ４、Ｐ５、ｎＭＯＳトランジスタＮ４、Ｎ５か
らなるＣＭＯＳラッチに供給される。ＣＭＯＳラッチは
Ｐ４またはＰ５をオフし、Ｎ５またはＮ４をオンする。
これにより、相補信号ＤおよびｘＤが増幅された信号が
ＣＭＯＳラッチのノードＳおよびｘＳに出力される。こ
の信号はＮＯＲをクロスカップルしたＳＲフリップフロ
ップ回路ＦＦによりラッチされてＣＭＯＳラッチ回路の
プリチャージの期間にも安定して保持され出力端子ＱＯ
ＵＴより出力される。

【００１０】通常、パストランジスタ論理回路では、論
理評価を行なう論理部とその評価結果を出力する出力部
に分けられ、通常出力部はｐＭＯＳラッチやＣＭＯＳラ
ッチが用いられる。このため、論理部と出力部の間で電
流が流れるパスが形成され、データの反転時にある程度
の電力を消費する。図５のＳＡＰＬセンスアンプはパス
トランジスタ論理回路の出力をｐＭＯＳトランジスタＰ
２、Ｐ３のゲートに入力させてこれを防止するようにし
ている。これにより、図５のＳＡＰＬのセンスアンプの
回路では論理部と出力部の間に電流の流れるパスが形成
されないので、パストランジスタ論理回路で消費される
電力を最小限に押えられるようすることが出来る。

【００１１】しかしながら、図５のＳＡＰＬのセンスア
ンプ回路では、相補信号ＤおよびｘＤが増幅された信号
が出力されるノードＳおよびｘＳが、増幅を行なう前の
プレディスチャージ時に電源Ｖのマイナス電圧のＬレベ
ルにプレディスチャージされ、増幅信号の出力時にはそ
の一方が必ず電源Ｖのプラス電圧のＨレベルにチャージ
される。このときの充電はｐＭＯＳトランジスタの３段
の直列接続Ｐｌ−Ｐ２−Ｐ４またはＰ１−Ｐ３−Ｐ５の
パスにて行なわれる。このため、これらのｐＭＯＳトラ
ンジスタの能力により立上り時間に遅れが生じる問題が
ある。

【００１２】このセンスアンプをｎＭＯＳゲート入力型
にした回路が、ＩＥＥＥＪｏｕｒｎａｌｏｆＳ
ｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｔｓ，Ｖｏｌ．２
９，Ｎｏ．１２，ｐｐ．１４８２‐１４９０，Ｄｅｃｅ
ｍｂｅｒ１９９４．の論文“Ａ２００ＭＨｚ１
３ｍｍ２２−ｄＤＣＴｍａｃｒｏｃｅｌｌｕ
ｓｉｎｇｓｅｎｃｅ−ａｍｐｌｉｆｙｉｎｇｐｉｐ
ｅｌｉｎｅｆｌｉｐ−ｆｌｏｐｓｃｈｅｍｅ”に開
示されている。

【００１３】その回路を図６に示す。図６において、Ｄ
ＩＮはパストランジスタ論理回路における相補出力信号
ＤおよびｘＤの入力端子、ＱＵＴは増幅された相補出力
信号ＱおよびｘＱの出力端子、ｃｌｋはクロックパルス
の入力端子である。Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ
６はｐＭＯＳトランジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ４，
Ｎ５はｎＭＯＳトランジスタである。Ｖは電源、ＦＦは
ＲＳフリップフロップ回路である。

【００１４】ｐＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，
Ｐ４，Ｐ５，Ｐ６、ｎＭＯＳトランジスタＮ１，Ｎ２，
Ｎ３，Ｎ４，Ｎ５とのＣＭＯＳラッチ回路により、相補
信号ＤおよびｘＤの増幅を行い、この増幅信号がノード
ＳおよびｘＳが出力される。この増幅信号はフリップフ
ロップ回路ＦＦによりラッチされＣＭＯＳラッチ回路の
プリチャージの期間にも安定に保持して出力するように
して、ラッチ型センスアンプの動作が行われる。図６の
回路では、パストランジスタ論理回路の相補出力信号Ｄ
およびｘＤは、ｎＭＯＳトランジスタＮ３，Ｎ４のゲー
トに加えられ、ラッチの動作を行なうためのクロックパ
ルスがトランジスタＰ１，Ｐ４，Ｐ５，Ｐ６，Ｎ５のゲ
ートに加えられており、増幅出力信号はフリップフロッ
プ回路ＦＦを介して出力される。

【００１５】図６の回路は図５に示した回路とは逆に出
力ノードＳとｘＳを含む各ノードはＨレベルにプリチャ
ージされる。これにより、ｐＭＯＳトランジスタＰ２と
Ｐ３がオフし、ｎＭＯＳトランジスタＮ１とＮ２がオン
する。さらに、相補信号ＤおよびｘＤの電位差に応じて
ｎＭＯＳトランジスタＮ３およびＮ４のドレイン電流に
差が生じ、ｐＭＯＳトランジスタＰ２、Ｐ３、ｎＭＯＳ
トランジスタＮ１、Ｎ２からなるＣＭＯＳラッチにより
増幅された出力が出力ノードＳとｘＳに現れる。

【００１６】図６の回路ではｐＭＯＳトランジスタＰ５
とＰ６によって、ｎＭＯＳトランジスタＮｌとＮ３の間
のノードとｎＭＯＳトランジスタＮ２とＮ４の問のノー
ドも電源Ｖのプラス電圧のＨレベルにプリチャージされ
る。しかしながら、このパスは評価結果により電源Ｖの
マイナス電圧のＬレベルにディスチャージされるノード
であり、電源Ｖのプラス電圧のＨレベルまでプリチャー
ジされる必要はなく、Ｈレベルまでプリチャージするこ
とは余計な電力を消費することになる。また、ｎＭＯＳ
トランジスタＮ１およびＮ２のソース電位が、電源電圧
（ＶＤＤ）−スレッシュホールド電圧（Ｖｔｈ）まで下
がらないとＮｌおよびＮ２には電流が流れないために相
補信号ＤおよびｘＤの増幅を行う増幅回路の反応速度も
低下する。

【００１７】また、図５および図６に示されたＳＡＰＬ
のセンスアンプは、いずれもＣＭＯＳラッチより信号を
増幅するものであり、ｃｌｋがＬレベルまたはＨレベル
になった時点から相補信号ＤおよびｘＤの増幅信号の出
力ノードＳ、ｘＳのレベルが確定するまでの期間に直流
電流が流れる。したがって、より高速な動作を行なうこ
とが消費電力を低減させることになるので高速な動作の
行なえる回路が求められている。

【００１８】

【課題を解決するための手段】本発明は、トランジスタ
論理回路における相補信号を増幅するｎＭＯＳゲート入
力型センスアンプにおいて、一部のノードのプリチャー
ジレベルを下げることにより、又は一部のノードのプリ
チャージレベルを下げると同時に、出力ノードからグラ
ンドへのパスを形成し出力ノードのディスチャージを補
強することにより、回路の動作速度を速めるようにし
て、相補信号を増幅するために回路で行われるプリチャ
ージ／ディスチャージにて消費される電力と動作時に流
れる直流電流を低減するようにして、回路の高速動作、
低消費電力化を可能にしたものである。

【００１９】

【発明の実施の形態】

【実施例】図１は本発明のトランジスタ論理回路におけ
るｎＭＯＳゲート入力型センサアンプの一実施例を示す
図である。図１において、ＤＩＮはパストランジスタ論
理回路における出力の相補信号ＤおよびｘＤの入力端
子、ＯＵＴは増幅された相補信号ＱおよびｘＱの出力端
子、ｃｌｋはクロックパルスの入力端子である。Ｐ１，
Ｐ２，Ｐ３，Ｐ４はｐＭＯＳトランジスタ、Ｎ１，Ｎ
２，Ｎ３，Ｎ４，Ｎ５はｎＭＯＳトランジスタである。
Ｖは電源、ＦＦはＲＳフリップフロップ回路である。

【００２０】ｐＭＯＳトランジスタＰ１，Ｐ２は並列に
接続されその一端は電源Ｖに接続され、その他端はｎＭ
ＯＳトランジスタＮ１，Ｎ３の直列回路の一端に接続さ
れている。ｎＭＯＳトランジスタＮ１，Ｎ３の直列回路
の他端はｎＭＯＳトランジスタＮ５を介して接地されて
いる。ｐＭＯＳトランジスタＰ３，Ｐ４は並列に接続さ
れその一端は電源Ｖに接続され、その他端はｎＭＯＳト
ランジスタＮ２，Ｎ４の直列回路の一端に接続されてい
る。ｎＭＯＳトランジスタＮ２，Ｎ４の直列回路の他端
はｎＭＯＳトランジスタＮ５を介して接地されている。
相補信号Ｄの入力端子はｎＭＯＳトランジスタＮ３のゲ
ートに接続され、相補信号ｘＤの入力端子はｎＭＯＳト
ランジスタＮ４のゲートに接続されている。クロックパ
ルスの入力端子ｃｌｋはｎＭＯＳトランジスタＮ５のゲ
ートとｐＭＯＳトランジスタＰ１，Ｐ４のゲートに接続
されている。

【００２１】ｐＭＯＳトランジスタＰ２のゲートとｎＭ
ＯＳトランジスタＮ１のゲートの接続点である増幅され
た相補信号の出力されるノードｘＳ及びｐＭＯＳトラン
ジスタＰ３とｎＭＯＳトランジスタＮ２の接続点である
増幅された相補信号の出力されるノードＳは、フリップ
フロップ回路ＦＦの入力に接続されている。フリップフ
ロップ回路ＦＦの出力端子は相補出力ＱおよびｘＱの出
力端子ＱＵＴに接続されている。

【００２２】このように構成された本発明の図１のｎＭ
ＯＳゲート入力型センサアンプの動作を説明すると次の
通りである。図６に示した従来のｎＭＯＳゲート入力型
センサアンプにおいては、ｎＭＯＳトランジスタＮ１と
Ｎ３及びｎＭＯＳトランジスタＮ２とＮ４の間のノード
はそれぞれプリチャージ期間にｐＭＯＳトランジスタＰ
５、Ｐ６により電源Ｖのプラス電圧のＨレベルにプリチ
ャージされる。しかしながら、これらのノードは、評価
時において電源Ｖのマイナス電圧のＬレベルにディスチ
ャージされる。また、増幅された相補信号の出力される
ノードＳおよびｘＳにはｎＭＯＳトランジスタＮｌ、Ｎ
２により分離されている。

【００２３】したがって、ｎＭＯＳトランジスタＮ１と
Ｎ３及びｎＭＯＳトランジスタＮ２とＮ４の間のノード
は必ずしもＨレベルにプリチャージされる必要はないの
で、本発明の図１のｎＭＯＳゲート入力型センサアンプ
の回路においては、図６の回路のｐＭＯＳトランジスタ
Ｐ５、Ｐ６を除去している。これにより、図１の回路に
おいてはｎＭＯＳゲート入力型センスアンプのディスチ
ャージされるノードのプリチャージレベルを下げること
により消費される電力を低減させるようにしている。

【００２４】図１の回路では、クロックパルスの入力端
子ｃｌｋに加えられるクロックパルスがＬレベルに立ち
下がるセンスアンプのプリチャージ時にｐＭＯＳトラン
ジスタＰ１，Ｐ４が導通になる。このために、増幅され
た相補信号の出力されるノードＳ、ｘＳはｐＭＯＳトラ
ンジスタＰ１、Ｐ２によりＨレベルにプリチャージされ
る。これによりｎＭＯＳトランジスタＮｌ、Ｎ２がオン
する。この結果、ｎＭＯＳトランジスタＮ１とＮ３の問
のノード、及びｎＭＯＳトランジスＮ２とＮ４の問のノ
ードは電源Ｖのプラス電圧のＨレベルよりも低い、電源
電圧（ＶＤＤ）−スレッシュホールド電圧（Ｖｔｈ）の
レベルにプリチャージされる。これにより、ｎＭＯＳト
ランジスタＮｌとＮ３、Ｎ２とＮ４の問のノードにプリ
チャージされる電荷を低減させ消費電力を抑えることが
できる。

【００２５】この状態で、パストランジスタ論理網の評
価結果の出力の相補信号ＤおよびｘＤが入力端子ＤＩＮ
に加えられると、この相補信号によりｎＭＯＳトランジ
スタＮ３またはＮ４のいずれか一方が導通状態になる。
これにより、ｎＭＯＳトランジスタＮ３およびＮ４とＮ
５の問のノードは電源電圧（ＶＤＤ）−スレッシュホー
ルド電圧（Ｖｔｈ）にプリチャージされる。この結果、
クロックｃｌｋがＨレベルになった瞬間から、ｎＭＯＳ
トランジスタＮ１−Ｎ３−Ｎ５またはＮ２−Ｎ４−Ｎ５
のパスに電流が流れることになり、センスアンプの応答
時間が短縮される。これにより、相補信号ＤおよびｘＤ
が増幅された信号がノードＳおよびｘＳに出力される。
この信号はＳＲフリップフロップ回路ＦＦによりラッチ
されてＣＭＯＳラッチ回路のノードＳ、ｘＳがＨレベル
にプリチャージさプリチャージの期間にも安定して保持
され出力端子ＱＵＴより出力される。

【００２６】図２は本発明のトランジスタ論理回路にお
けるｎＭＯＳゲート入力型センサアンプの他の実施例を
示す接続図である。図２において、ＤＩＮはパストラン
ジスタ論理回路における出力の相補信号ＤおよびｘＤの
入力端子、ＱＵＴは増幅された相補信号ＱおよびｘＱの
出力端子、ｃｌｋはクロックパルスの入力端子である。
Ｐ１，Ｐ２Ｐ３，Ｐ４はｐＭＯＳトランジスタ、Ｎ１，
Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７はｎＭＯＳトラン
ジスタである。Ｖは電源、ＦＦはＲＳフリップフロップ
回路である。

【００２７】ｐＭＯＳトランジスタＰ１，Ｐ２は並列に
接続されその一端は電源Ｖに接続され、その他端はｎＭ
ＯＳトランジスタＮ１，Ｎ３の直列回路の一端に接続さ
れていおり、又ｎＭＯＳトランジスタＮ６，Ｎ５を介し
て接地されている。ｎＭＯＳトランジスタＮ１，Ｎ３の
直列回路の他端はｎＭＯＳトランジスタＮ５を介して接
地されている。ｐＭＯＳトランジスタＰ３，Ｐ４は並列
に接続されその一端は電源Ｖに接続され、その他端はｎ
ＭＯＳトランジスタＮ２，Ｎ４の直列回路の一端に接続
されおり、又ｎＭＯＳトランジスタＮ７，Ｎ５を介して
接地されている。ｎＭＯＳトランジスタＮ２，Ｎ４の直
列回路の他端はｎＭＯＳトランジスタＮ５介して接地さ
れている。

【００２８】相補信号Ｄの入力端子はｎＭＯＳトランジ
スタＮ７，Ｎ４のゲートに接続され、相補信号ｘＤの入
力端子はｎＭＯＳトランジスタＮ３，Ｎ６のゲートに接
続されている。クロックパルスの入力端子ｃｌｋはｎＭ
ＯＳトランジスタＮ５のゲートとｐＭＯＳトランジスタ
Ｐ１，Ｐ４のゲートに接続されている。ｐＭＯＳトラン
ジスタＰ２のゲートとｎＭＯＳトランジスタＮ１のゲー
トの接続点である増幅された相補信号の出力されるノー
ドｘＳ及びｐＭＯＳトランジスタＰ３とｎＭＯＳトラン
ジスタＮ２の接続点である増幅された相補信号の出力さ
れるノードＳは、フリップフロップ回路ＦＦの入力のに
接続されている。フリップフロップ回路ＦＦの出力端子
は相補出力ＱおよびｘＱの出力端子ＱＵＴに接続されて
いる。

【００２９】このように構成された図２のトランジスタ
論理回路におけるｎＭＯＳゲート入力型センサアンプの
動作を説明すると次の通りである。図１の回路において
は、入力端子ＤＩＮに加えられているパストランジスタ
論理回路における出力の相補信号ＤおよびｘＤがそれぞ
れＨレベルおよびＬレベルである場合について検討する
と、このときセンスアンプの増幅された相補信号の出力
されるノードＳおよびｘＳはそれぞれＬレベル、Ｈレベ
ルとなる。プリチャージ時には、ノードＳおよびｘＳは
ともにＨレベルにプリチャージされている。したがって
一方がＬレベルにディスチャージされるまでの時間が、
図１の回路のセンスアンプの動作時間となる。

【００３０】図２の回路では、上記の図１の回路のセン
スアンプの動作時間を短縮するために、トランジスタ論
理回路からの相補出力信号ＤおよびｘＤによりその導通
が制御されるｎＭＯＳトランジスタＮ６，Ｎ７を用いて
センスアンプのノードＳ，ｘＳから電源の接地レベルへ
のパスを形成し、ノードＳおよびｘＳの一方のディスチ
ャージを助けるようにしたものである。

【００３１】これにより、上記の、入力端子ＤＩＮに加
えられているパストランジスタ論理回路における出力の
相補信号ＤおよびｘＤがそれぞれＨレベルおよびＬレベ
ルである場合には、相補出力信号ＤがＨレベルであるか
らｎＭＯＳトランジスタＮ７が導通し、センスアンプの
増幅された相補信号の出力されるノードＳのディスチャ
ージが助けられ、センスアンプの動作時間の短縮がなさ
れる。この時には、相補出力信号ｘＤはＬレベルであ
り、ｎＭＯＳトランジスタＮ６がオフ状態にあり、増幅
された相補信号の出力されるノードｘＳはディスチャー
ジされない。

【００３２】ノードＳおよびｘＳに出力される相補信号
ＤおよびｘＤが増幅された信号はＳＲフリップフロップ
回路ＦＦによりラッチされてＣＭＯＳラッチ回路のプリ
チャージの期間にも安定して保持され出力端子ＱＯＵＴ
より出力される。図２の回路では、プリチャージ時に
は、ノードＳおよびｘＳはともにＨレベルにプリチャー
ジされている時に一方がＬレベルにディスチャージされ
るまでの時間が短縮される。

【００３３】図３は本発明のトランジスタ論理回路にお
けるｎＭＯＳゲート入力型センサアンプの更に他の実施
例を示す接続図である。図３において、ＤＩＮはパスト
ランジスタ論理回路における出力の相補信号Ｄおよびｘ
Ｄの入力端子、ＱＵＴは増幅された相補信号Ｑおよびｘ
Ｑの出力端子、ｃｌｋはクロックパルスの入力端子であ
る。Ｐ１，Ｐ２Ｐ３，Ｐ４はｐＭＯＳトランジスタ、Ｎ
１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７はｎＭＯＳト
ランジスタである。Ｖは電源、ＦＦはＲＳフリップフロ
ップ回路である。

【００３４】ｐＭＯＳトランジスタＰ１，Ｐ２は並列に
接続されその一端は電源Ｖに接続され、その他端はｎＭ
ＯＳトランジスタＮ１，Ｎ３の直列回路の一端に接続さ
れていおり、又ｎＭＯＳトランジスタＮ６，Ｎ５を介し
て接地されている。ｎＭＯＳトランジスタＮ１，Ｎ３の
直列回路の他端はｎＭＯＳトランジスタＮ５を介して接
地されている。ｐＭＯＳトランジスタＰ３，Ｐ４は並列
に接続されその一端は電源Ｖに接続され、その多端はｎ
ＭＯＳトランジスタＮ２，Ｎ４の直列回路の一端に接続
されおり、又ｎＭＯＳトランジスタＮ７，Ｎ５を介して
接地されている。

【００３５】ｎＭＯＳトランジスタＮ１，Ｎ３の直列回
路の他端はｎＭＯＳトランジスタＮ５を介して接地され
ている。ｎＭＯＳトランジスタＮ６のゲートはｎＭＯＳ
トランジスタＮ４のドレインに接続され、ｎＭＯＳトラ
ンジスタＮ７のゲートはｎＭＯＳトランジスタＮ３のド
レインに接続されている。相補信号Ｄの入力端子はｎＭ
ＯＳトランジスタＮ４のゲートに接続され、相補信号ｘ
Ｄの入力端子はｎＭＯＳトランジスタＮ３のゲートに接
続されている。

【００３６】ｐＭＯＳトランジスタＰ２のゲートとｎＭ
ＯＳトランジスタＮ１のゲートの接続点である増幅され
た相補信号の出力されるノードｘＳ及びｐＭＯＳトラン
ジスタＰ３とｎＭＯＳトランジスタＮ２の接続点である
増幅された相補信号の出力されるノードＳは、フリップ
フロップ回路ＦＦの入力のに接続されている。フリップ
フロップ回路ＦＦの出力端子は相補出力ＱおよびｘＱの
出力端子ＱＵＴに接続されている。

【００３７】このように構成された図３のトランジスタ
論理回路におけるｎＭＯＳゲート入力型センサアンプの
動作を説明すると次の通りである。図２の回路ではパス
トランジスタ論理回路の出力ノードＤおよびｘＤがそれ
ぞれ２つのｎＭＯＳトランジスタのゲートに入力されて
おり、パストランジスタ論理回路の負荷容量の増大とな
るために、信号の遅延時間の増大につながりうる。この
遅延時間を短縮するために、図３の回路では、ｎＭＯＳ
トランジスタＮ６およびＮ７のゲートそれぞれｎＭＯＳ
トランジスタＮ４とＮ３のドレインに接続したものであ
る。

【００３８】トランジスタ論理回路における出力の相補
信号ＤおよびｘＤがそれぞれＨレベルおよびＬレベルで
あるとき、ｎＭＯＳトランジスタＮ４がオンするためＮ
４のドレインはＬレベルまでディスチャージされｎＭＯ
ＳトランジスタＮ６がオフする。また、ｎＭＯＳトラン
ジスタＮ３がオフのため、Ｎ３のドレインは電源電圧
（ＶＤＤ）−スレッシュホールド電圧（Ｖｔｈ）のまま
であり、ｎＭＯＳトランジスタＮ７はオンし、センスア
ンプの出力ノードＳのディスチャージを助け、センスア
ンプの動作速度を速を速めるように作用する。

【００３９】図３の回路においても、相補信号Ｄおよび
ｘＤを増幅してノードＳおよびｘＳに出力し、この増幅
された信号をＳＲフリップフロップ回路ＦＦによりラッ
チしてＣＭＯＳラッチ回路のプリチャージの期間にも安
定して出力端子ＱＵＴより出力す動作は図２と同様であ
るので、その説明は省略する。図３の回路では、センス
アンプの反応時間を短縮することにより、データ出力時
においてＣＭＯＳラッチのデータの衝突において瞬間的
に流れる直流電流を低減し、消費電力の低減が可能とな
る。

【００４０】

【発明の効果】以上の説明より明らかなように、本発明
のトランジスタ論理回路におけるｎＭＯＳゲート入力型
センサアンプは、トランジスタ論理回路における相補信
号を増幅し出力するｎＭＯＳゲート入力型センスアンプ
において、センスアンプのディスチャージされるノード
のプリチャージレベルを下げることによりセンスアンプ
で消費される電力を低減させることが出来る。又増幅さ
れた相補信号の出力されるノードからグランドへのパス
を生成するようにして、相補信号の出力されるノードの
ディスチャージを助けることによりセンスアンプを高速
に動作させることを可能にした。

【００４１】このため、これらの手段を単独で使用し、
又は組み合わせて使用することによりセンスアンプの一
部のノードのプリチャージレベルを下げると同時に、出
力ノードのディスチャージを補強して、回路の動作速度
を速めるようにして、回路での相補信号を増幅するため
に行われるプリチャージ／ディスチャージにて消費され
る電力と動作時に流れる直流電流を低減することが出来
る。これにより、トランジスタ論理回路におけるｎＭＯ
Ｓゲート入力型センサアンプの高速動作、低消費電力化
が実現出来る。本発明により、デジタル回路の高速化、
省電力化の急速な進化に伴って発生している、ＳＡＰＬ
の消費電力が大きく、動作速度が遅いという問題を解決
することが出来る。

【図面の簡単な説明】

【図１】本発明のトランジスタ論理回路におけるｎＭＯ
Ｓゲート入力型センサアンプの一実施例を示す図であ
る。

【図２】本発明のトランジスタ論理回路におけるｎＭＯ
Ｓゲート入力型センサアンプの他の実施例を示す接続図
である。

【図３】本発明のトランジスタ論理回路におけるｎＭＯ
Ｓゲート入力型センサアンプの更に他の実施例を示す接
続図である。

【図４】本発明が使用される論理回路のシステムの概略
図を示す。

【図５】従来のラッチ型センスアンプのＳＡＰＬの回路
図を示す。

【図６】従来のｎＭＯＳゲート入力型のラッチ型センス
アンプの回路図を示す。

【符号の説明】

ＤＩＮ・・・トランジスタ論理回路における出力の相補
信号の入力端子，ＱＵＴ・・・増幅された相補信号の出
力端子，ｃｌｋ・・・クロックパルスの入力端
子，Ｐ１，Ｐ２Ｐ３，Ｐ４，Ｐ５，Ｐ６・・・ｐ
ＭＯＳトランジスタ，Ｎ１，Ｎ２，Ｎ３，Ｎ４，
Ｎ５，Ｎ６，Ｎ７・・・ｎＭＯＳトランジスタ，
Ｖ・・・電源，ＦＦ・・・ＲＳフリップフロップ
回路，Ｓ，ｘＳ・・・増幅された相補信号の出力される
ノード

Claims

【特許請求の範囲】

【請求項１】トランジスタ論理回路における相補信号を
増幅し出力するｎＭＯＳゲート入力型センスアンプにお
いて、センスアンプの一部のノードのプリチャージレベ
ルを下げることにより、センスアンプの消費電力を少な
くし動作速度を上げるようにしたことを特徴とするトラ
ンジスタ論理回路におけるｎＭＯＳゲート入力型センサ
アンプ。
【請求項２】トランジスタ論理回路における相補信号を
増幅し出力するｎＭＯＳゲート入力型センスアンプにお
いて、センスアンプの相補信号が増幅された信号の出力
されるノードから電源の接地レベルへのバスを形成し相
補信号が増幅された信号の出力されるノードのディスチ
ャージを補強することにより、センスアンプの動作速度
を上げるようにしたことを特徴とするトランジスタ論理
回路におけるｎＭＯＳゲート入力型センサアンプ。
【請求項３】トランジスタ論理回路における相補信号を
増幅し出力するｎＭＯＳゲート入力型センスアンプにお
いて、センスアンプの一部のノードのプリチャージレベ
ルを下げるとともに、センスアンプの相補信号が増幅さ
れた信号の出力されるノードから電源の接地レベルのバ
スを形成し相補信号が増幅された信号の出力されるノー
ドのディスチャージを補強することにより、センスアン
プの消費電力を少なくし動作速度を上げるようにしたこ
とを特徴とするトランジスタ論理回路におけるｎＭＯＳ
ゲート入力型センサアンプ。
【請求項４】トランジスタ論理回路における相補信号の
入力端子がそのゲートに接続されているｎＭＯＳトラン
ジスタを有するＣＭＯＳラッチ、該ＣＭＯＳラッチの相
補信号の増幅された信号の発生されるノードが接続され
た増幅された相補信号を出力するＲＳフリップフロップ
回路を具備したセンサアンプにおいて、前記のＣＭＯＳ
ラッチの一部のノードのプリチャージレベルを下げるこ
とにより、消費電力を少なくし動作速度を上げるように
したことを特徴とするトランジスタ論理回路におけるｎ
ＭＯＳゲート入力型センサアンプ。
【請求項５】トランジスタ論理回路における相補信号の
入力端子がそのゲートに接続されているｎＭＯＳトラン
ジスタを有するＣＭＯＳラッチ、該ＣＭＯＳラッチの相
補信号の増幅された信号の発生されるノードが接続され
た増幅された相補信号を出力するＲＳフリップフロップ
回路を具備したセンサアンプにおいて、前記のＣＭＯＳ
ラッチのの相補信号が増幅された信号の出力されるノー
ドから電源の接地レベルへのバスを形成し相補信号が増
幅された信号の出力されるノードのディスチャージを補
強することにより、センスアンプの動作速度を上げるよ
うにしたことを特徴とするトランジスタ論理回路におけ
るｎＭＯＳゲート入力型センサアンプ。
【請求項６】トランジスタ論理回路における相補信号の
入力端子がそのゲートに接続されているｎＭＯＳトラン
ジスタを有するＣＭＯＳラッチ、該ＣＭＯＳラッチの相
補信号の増幅された信号の発生されるノードが接続され
た増幅された相補信号を出力するＲＳフリップフロップ
回路を具備したセンサアンプにおいて、前記のＣＭＯＳ
ラッチの一部のノードのプリチャージレベルを下げると
ともに、前記のＣＭＯＳラッチの相補信号が増幅された
信号の出力されるノードから電源の接地レベルのバスを
形成し相補信号が増幅された信号の出力されるノードの
ディスチャージを補強することにより、センスアンプの
消費電力を少なくし動作速度を上げるようにしたことを
特徴とするトランジスタ論理回路におけるｎＭＯＳゲー
ト入力型センサアンプ。
【請求項７】ｐＭＯＳトランジスタが並列に接続され、
該並列接続の一端が電源に接続されその他端はｎＭＯＳ
トランジスタの直列回路の一端に接続され、前記ｎＭＯ
Ｓトランジスタの直列回路の他端はｎＭＯＳトランジス
タを介して接地された第一のＣＭＯＳ回路，ｐＭＯＳト
ランジスタが並列に接続され、該並列接続の一端が電源
Ｖに接続されその他端はｎＭＯＳトランジスタの直列回
路の一端に接続され、前記ｎＭＯＳトランジスタの直列
回路の他端はｎＭＯＳトランジスタを介して接地された
第二のＣＭＯＳ回路，前記第一のＣＭＯＳ回路と第二の
ＣＭＯＳ回路のｎＭＯＳトランジスタの直列回の一方の
ｎＭＯＳトランジスタのゲートに接続された相補信号の
入力端子，前記第一のＣＭＯＳ回路と第二のＣＭＯＳ回
路のｐＭＯＳトランジスタの並列回の一方のｐＭＯＳト
ランジスタのゲートと接地されたｎＭＯＳトランジスタ
のゲートに接続されたクロックパルスの入力端子，前記
第一のＣＭＯＳ回路と第二のＣＭＯＳ回路のｎＭＯＳト
ランジスタの直列回の他方ｎＭＯＳトランジスタのゲー
トとｐＭＯＳトランジスタの並列回の他方のｐＭＯＳト
ランジスタのゲートとがその入力端子に接続され、増幅
された相補信号を出力するＲＳフリップフロップ回路，
より成るトランジスタ論理回路におけるｎＭＯＳゲート
入力型センサアンプ。
【請求項８】ｐＭＯＳトランジスタが並列に接続され、
該並列接続の一端が電源に接続されその他端はｎＭＯＳ
トランジスタの直列回路の一端に接続され、前記ｎＭＯ
Ｓトランジスタの直列回路の他端はｎＭＯＳトランジス
タを介して接地された第一のＣＭＯＳ回路，ｐＭＯＳト
ランジスタが並列に接続され、該並列接続の一端が電源
Ｖに接続されその他端はｎＭＯＳトランジスタの直列回
路の一端に接続され、前記ｎＭＯＳトランジスタの直列
回路の他端はｎＭＯＳトランジスタを介して接地された
第二のＣＭＯＳ回路，前記第一のＣＭＯＳ回路と第二の
ＣＭＯＳ回路のｐＭＯＳトランジスタの並列回の他端と
接地されたｎＭＯＳトランジスタとの間に接続された第
三、第四のｎＭＯＳトランジスタ，前記第一のＣＭＯＳ
回路と第二のＣＭＯＳ回路のｎＭＯＳトランジスタの直
列回の一方のｎＭＯＳトランジスタと第三、第四のｎＭ
ＯＳトランジスタのゲートに接続された相補信号の入力
端子，前記第一のＣＭＯＳ回路と第二のＣＭＯＳ回路の
ｐＭＯＳトランジスタの並列回の一方のｐＭＯＳトラン
ジスタのゲートと接地されたｎＭＯＳトランジスタのゲ
ートに接続されたクロックパルスの入力端子，前記第一
のＣＭＯＳ回路と第二のＣＭＯＳ回路のｎＭＯＳトラン
ジスタの直列回の他方ｎＭＯＳトランジスタのゲートと
ｐＭＯＳトランジスタの並列回の他方のｐＭＯＳトラン
ジスタのゲートとがその入力端子に接続され、増幅され
た相補信号を出力するＲＳフリップフロップ回路，より
成るトランジスタ論理回路におけるｎＭＯＳゲート入力
型センサアンプ。
【請求項９】ｐＭＯＳトランジスタが並列に接続され、
該並列接続の一端が電源に接続されその他端はｎＭＯＳ
トランジスタの直列回路の一端に接続され、前記ｎＭＯ
Ｓトランジスタの直列回路の他端はｎＭＯＳトランジス
タを介して接地された第一のＣＭＯＳ回路，ｐＭＯＳト
ランジスタが並列に接続され、該並列接続の一端が電源
Ｖに接続されその他端はｎＭＯＳトランジスタの直列回
路の一端に接続され、前記ｎＭＯＳトランジスタの直列
回路の他端はｎＭＯＳトランジスタを介して接地された
第二のＣＭＯＳ回路，前記第一のＣＭＯＳ回路と第二の
ＣＭＯＳ回路のｐＭＯＳトランジスタの並列回の他端と
接地されたｎＭＯＳトランジスタとの間に接続され、そ
のゲートが前記第一のＣＭＯＳ回路と第二のＣＭＯＳ回
路ｎＭＯＳトランジスタの直列回路に接続された第三、
第四のｎＭＯＳトランジスタ，前記第一のＣＭＯＳ回路
と第二のＣＭＯＳ回路のｎＭＯＳトランジスタの直列回
の一方のｎＭＯＳトランジスタのゲートに接続された相
補信号の入力端子，前記第一のＣＭＯＳ回路と第二のＣ
ＭＯＳ回路のｐＭＯＳトランジスタの並列回の一方のｐ
ＭＯＳトランジスタのゲートと接地されたｎＭＯＳトラ
ンジスタのゲートに接続されたクロックパルスの入力端
子，前記第一のＣＭＯＳ回路と第二のＣＭＯＳ回路のｎ
ＭＯＳトランジスタの直列回の他方ｎＭＯＳトランジス
タのゲートとｐＭＯＳトランジスタの並列回の他方のｐ
ＭＯＳトランジスタのゲートとがその入力端子に接続さ
れ、増幅された相補信号を出力するＲＳフリップフロッ
プ回路，より成るトランジスタ論理回路におけるｎＭＯ
Ｓゲート入力型センサアンプ。