CN117174137B - 灵敏放大器及其修补方法、存储器 - Google Patents

Abstract

本公开实施例公开了一种灵敏放大器及其修补方法、存储器。该灵敏放大器包括：感测放大电路，包括栅极连接第一位线的第一NMOS晶体管和栅极连接第二位线的第二NMOS晶体管；偏移消除电路，包括第三晶体管和第四晶体管；偏移消除电路用于调整感测放大电路的阈值电压失配；感测放大电路还包括：并联的第一PMOS晶体管与第二PMOS晶体管；其中，第一NMOS晶体管、第二NMOS晶体管以及第一PMOS晶体管与第二PMOS晶体管用于感测放大第一位线或第二位线上的电压信号。通过本公开实施例的灵敏放大器，读写过程不需要OC阶段，可以节省读写时间。

Description

灵敏放大器及其修补方法、存储器

技术领域

本公开实施例涉及半导体技术领域，涉及但不限于一种灵敏放大器及其修补方法、存储器。

背景技术

灵敏放大电路（Sense Amplifier，SA）是实现动态随机存取存储器（DynamicRandom Access Memory，DRAM）读写功能的重要组件，其原理是通过差分放大的原理感应位线上的微小电压变化并放大，从而在执行读取操作时使存储单元的数据被准确读出。然而，由于制程原因可能导致灵敏放大器中的晶体管的尺寸、迁移率、阈值电压等与设计值存在差别，这就会造成设计上性能相同的晶体管对管实际性能不相同，从而导致灵敏放大器失调，出现数据读取不准确的问题。

发明内容

有鉴于此，本公开实施例提供一种灵敏放大器及其修补方法、存储器。

第一方面，本公开实施例提供一种灵敏放大器，包括：

感测放大电路，包括栅极连接第一位线的第一NMOS晶体管和栅极连接第二位线的第二NMOS晶体管；

偏移消除电路，包括第三晶体管和第四晶体管；所述第三晶体管与所述第一NMOS晶体管并联；所述第四晶体管与所述第二NMOS晶体管并联；所述偏移消除电路用于调整所述感测放大电路的阈值电压失配；

所述感测放大电路还包括：并联的第一PMOS晶体管与第二PMOS晶体管,且所述第一PMOS晶体管的栅极连接所述第二PMOS晶体管的第一端，所述第二PMOS晶体管的栅极连接所述第一PMOS晶体管的第一端；其中，所述第一NMOS晶体管、第二NMOS晶体管以及所述第一PMOS晶体管与第二PMOS晶体管用于感测放大所述第一位线或所述第二位线上的电压信号。

第二方面，本公开实施例提供一种灵敏放大器的修补方法，所述方法应用于上述任一所述的灵敏放大器，包括：

步骤一，向与所述第一位线连接的存储单元中写入数据；

步骤二，在所述第三晶体管和所述第四晶体管的控制端施加初始低电平电压，读取所述第一位线上的数据；

步骤三，向与所述第二位线连接的存储单元中写入数据；

步骤四，在所述第三晶体管和所述第四晶体管的控制端施加初始低电平电压，读取所述第二位线上的数据；

步骤五，判断步骤二和步骤四的读取数据与其写入数据是否相同，若读取的所述第一位线上的数据错误，则向所述第三晶体管的控制端施加调整电压；若读取的所述第二位线上的数据错误，则向所述第四晶体管的控制端施加调整电压；

步骤六，重复所述步骤一至所述步骤五，并根据步骤五的判断结果更新所述调整电压，直至读取到的所述第一位线和所述第二位线上的数据均正确。

第三方面，本公开实施例还提供一种存储器，包括：

多条字线；

多个位线对，所述位线对包括第一位线和第二位线；

多个存储单元，每个所述存储单元连接所述字线，并连接所述第一位线与所述第二位线；以及多个如上述任一所述的灵敏放大器，与所述位线对连接。

本公开实施例提供灵敏放大器利用偏移消除电路调整感测放大电路的阈值电压失配，从而减少由于感测放大电路晶体管之间阈值电压的偏差导致的数据读取错误。偏移消除电路直接作用于感测放大电路，补偿晶体管之间的阈值电压，从而在器件工作期间不需要额外的OC（偏移消除）阶段，节省了读写时间，进而提升存储器的性能。

附图说明

图1为本公开实施例提供的一种灵敏放大器的电路结构图；

图2为本公开实施例提供的灵敏放大器执行读取操作期间的各个信号的时序图；

图3为本公开实施例提供的一种灵敏放大器的电路结构图一；

图4为本公开实施例提供的灵敏放大器中调整电路的结构图；

图5为本公开实施例提供的一种灵敏放大器的电路结构图二；

图6为本公开实施例提供的一种灵敏放大器的电路结构图三；

图7为本公开实施例提供的一种灵敏放大器的修补方法流程图一；

图8为本公开实施例提供的一种存储器的结构示意图。

具体实施方式

为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以多种不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本公开的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了实现描述具体的实施例的目的，不是旨在限制本公开。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。

在灵敏放大器中，制程原因可能导致晶体管的尺寸、载流子迁移率、阈值电压等与设计值存在差别，这就会造成设计上性能相同的晶体管对管实际性能不相同，从而导致灵敏放大器失调，相当于出现了失调噪声，容易导致灵敏放大器感测错误，降低存储器读取数据的正确性。示例地，灵敏放大器包括两个对称配置的NMOS晶体管，理想状态下，希望这两个NMOS晶体管的性能完全相同。然而，实际中这两个NMOS晶体管的阈值电压等参数可能不同，由于位线和互补位线上电荷共享完后的电压差本来就很小，两个NMOS晶体管的阈值电压失配，容易导致感应放大阶段放大出错误的信号，可能将原本存储的“1”读成“0”错误输出，或者将原本存储的“0”读成“1”错误输出，降低存储器的性能。

为此，本公开实施例提供了一种灵敏放大器（Sense Amplifier，SA），图1为本公开实施例提供的一种灵敏放大器的电路结构图。如图1所示，该灵敏放大器包括两个PMOS晶体管P1与P2与两个NMOS晶体管N1与N2。晶体管P1和P2的源极连接电压节点PCS，晶体管N1和N2的源极连接电压节点NCS。此外，晶体管N1的漏极与晶体管P1的漏极和晶体管P2的栅极连接，且连接点为感测节点SaBlb。晶体管N2的漏极与晶体管P2的漏极和晶体管P1的栅极连接，且连接点为感测节点SaBla。此外，位线Bla还与NMOS晶体管N1的栅极连接，互补位线Blb还与NMOS晶体管N2的栅极连接。

感测节点SaBlb通过隔离晶体管N3与位线Bla连接；感测节点SaBla通过隔离晶体管N4与互补位线Blb连接。隔离晶体管N3与N4由选通信号（ISO信号）控制，当ISO信号激活（例如，处于高电平）时，隔离晶体管N3和N4导通，位线Bla与互补位线Blb上的信号可以传输至灵敏放大器。

灵敏放大器还包括预充电晶体管N5，预充电晶体管N5的漏极连接至位线Bla，源极连接电源节点vad2。当预充电晶体管N5的栅极电压Pre激活（例如，处于高电平）时，能够实现对Bla的预充电操作。

此外，灵敏放大器还包括偏移消除晶体管N6和N7，两者的栅极均连接OC（偏移消除）信号。其中晶体管N6连接在位线Bla与感测节点SaBla之间，晶体管N7连接在互补位线Blb与感测节点SaBlb之间。在进行数据读写之前，需要开启N6与N7，通过激活OC信号（例如，施加高电平）一段时间，实现对晶体管N1与N2的补偿，即消除晶体管N1与N2开启电压之间的偏差，从而保证信号被正确地放大，进而正确读取。

图1中所示的灵敏放大器执行读取操作期间的各个信号的时序如图2所示。在t1至t2的时段内，ISO信号、Pre信号和OC信号为高电平，使得上述隔离晶体管N3和N4、预充电晶体管N5以及偏移消除晶体管N6和N7为导通状态。将位线Bla、互补位线Blb、感测节点SaBla与感测节点SaBlb均预充电至电压vad2。t1至t2的时段为预充电阶段，该时段内灵敏放大器均处于均衡状态。此外，该阶段内字线信号为低电平，即字线WL处于未激活的状态。

t2至t3时段为OC时段，此时段内，ISO信号、Pre信号以及字线WL信号为低电平。OC信号仍为高电平，使得偏移消除晶体管N6和N7为导通的状态，此外，该时段内电源节点PCS为高电平，电源节点NCS为低电平，实现对晶体管N1与N2开启电压的补偿。在此过程中，位线Bla与位线Blb通过偏移消除晶体管N6和N7分别与感测节点连接，使得两个感测节点的电压平衡，由于晶体管N1与N2是导通的，两者存在开启电压的偏差使得导通程度不同，因此会影响感测节点SaBla与感测节点SaBlb的电压出现小幅度的变化，从而实现对晶体管N1以及N2栅极电容的补偿。

t3至t4时段为电荷共享阶段（Charge Share，CS），在此阶段内电源节点PCS与NCS恢复到中间电位，ISO信号切换为高电平，OC信号切换为低电平，Pre信号仍保持为低电平。在t3时刻，字线WL打开，使得与位线Bla耦接的一存储单元中的电荷与位线bla实现电荷共享。在t3至t4时段，感测节点SaBla与感测节点SaBlb的电压差受共享的电荷影响逐渐增大，从而使得晶体管P1、P2、N1、N2的开启程度发生变化。

t4至t5时段为放大阶段，ISO信号关闭，电源节点PCS为高电平，电源节点NCS为低电平，其他信号保持不变。晶体管P1、P2、N1、N2在感测节点SaBla与感测节点SaBlb的电压差的作用下进一步拉大开启程度的差异，进而使得感测节点SaBla与感测节点SaBlb的信号被放大。

t5至t6时段为回写阶段，ISO信号重新开启，使得感测节点SaBla与感测节点SaBlb上的电压重新传递到位线以及互补位线上。此时字线WL未关闭，位线上的电压可以对存储单元进行充电，从而实现回写。

t6时刻字线关闭，结束对该存储单元的访问，进入下一阶段对位线Bla与互补位线Blb进行预充电。

上述读写过程中为了补偿晶体管N1与N2阈值电压的失配，需要单独的OC阶段即图2中的t2至t3时段，使得读写时间被拉长。

为了进一步缩短读写时间，提升存储器性能，如图3所示，本公开实施例提供一种灵敏放大器，包括：

感测放大电路，包括栅极连接第一位线的第一NMOS晶体管311和栅极连接第二位线的第二NMOS晶体管312；

偏移消除电路，包括第三晶体管321和第四晶体管322；所述第三晶体管321与所述第一NMOS晶体管311并联；所述第四晶体管322与所述第二NMOS晶体管312并联；所述偏移消除电路用于调整所述感测放大电路的阈值电压失配；

所述感测放大电路还包括：并联的第一PMOS晶体管313与第二PMOS晶体管314，且所述第一PMOS晶体管313的栅极连接所述第二PMOS晶体管314的第一端，所述第二PMOS晶体管314的栅极连接所述第一PMOS晶体管313的第一端；其中，所述第一NMOS晶体管311、第二NMOS晶体管312以及所述第一PMOS晶体管313与第二PMOS晶体管314用于感测放大所述第一位线Bla或所述第二位线Blb上的电压信号。

需要说明的是，本公开实施例中晶体管的第一端和第二端为晶体管的源极和漏极。示例地，第一端为源极，第二端为漏极，反之亦可，与晶体管的两端连接和载流子传输方向有关。

可以理解的是，第三晶体管321与第一NMOS晶体管311并联，是指第三晶体管321与第一NMOS晶体管311的源极直接相连，漏极直接相连；第四晶体管322与第二NMOS晶体管312并联，是指第四晶体管322与第二NMOS晶体管312的源极直接相连，漏极直接相连。

示例性地，如图3所示，上述第一PMOS晶体管313的第二端以及第二PMOS晶体管的314的第二端连接第一电压节点PCS，第一NMOS晶体管311的第一端与第二NMOS晶体管312的第一端连接第二电压节点NCS。第一PMOS晶体管313与第一NMOS晶体管311的连接点为第一感测节点SaBlb；第二PMOS晶体管314与第二NMOS晶体管312的连接点为第二感测节点SaBla。第一感测节点SaBlb与第一位线Bla之间连接有隔离晶体管315；第二感测节点SaBla与第二位线Blb之间连接有隔离晶体管316。隔离晶体管315与隔离晶体管316的栅极由隔离信号ISO控制，示例性地，当ISO信号为高电平时，隔离晶体管315与隔离晶体管316导通，使得第一位线Bla与第一感测节点SaBlb等电位，第二位线Blb与第二感测节点SaBla等电位。当ISO信号为低电平时，隔离晶体管315与隔离晶体管316截止，使得第一位线Bla与第一感测节点SaBla隔离，第二位线Blb与第二感测节点SaBla。

此外，第一位线Bla上还连接有预充电晶体管317。预充电晶体管317的栅极由预充电信号Pre控制，当预充电晶体管317导通时，第一位线Bla被预充电至预充电电压Vad2，此外，由于预充电阶段第一位线Bla、第一感测节点SaBlb、第二感测节点SaBla以及第二位线Blb等电位，因此第二位线Blb也被预充电至预充电电压Vad2。

在本公开实施例中，上述偏移消除电路320的第三晶体管321与第一NMOS晶体管311并联，通过在第三晶体管321的栅极施加一定的调整电压，可以使得第三晶体管321在一定程度上打开，从而可以增大第一NMOS晶体管311所在支路的下拉能力。同样，第四晶体管322与第二NMOS晶体管312并联，通过在第四晶体管322的栅极施加一定的调整电压，可以使得第四晶体管322在一定程度上打开，从而增大第二NMOS晶体管312所在支路的下拉能力。

需要说明的是，第三晶体管321与第四晶体管322的栅极可以分别施加不同的调整电压，从而分别调整两条支路的下拉能力。因此，在第一NMOS晶体管311与第二NMOS晶体管312存在阈值电压失配的情况下，可以通过对第三晶体管321和/或第四晶体管322分别施加不同的调整电压，使得第一NMOS晶体管311与第二NMOS晶体管312的阈值电压被补偿至匹配的状态，从而减少由于第一NMOS晶体管311与第二NMOS晶体管312阈值电压失配导致的读取数据错误。

在一些实施例中，如图3所示，所述灵敏放大器还包括：

调整电路400，用于输出至少一种调整电压Oc_Trim；所述调整电路400包括：

第一输出端401，连接所述第三晶体管321的栅极；

第二输出端402，连接所述第四晶体管322的栅极。

调整电路400可以通过第一输出端401与第二输出端402分别输出不同的调整电压Oc_Trim1与Oc_Trim2，从而分别对第一NMOS晶体管311和/或者第二NMOS晶体管312进行补偿，调整由于两个晶体管的阈值电压差导致的失配。

可以理解的是，上述第一输出端401与第二输出端402均可以分别输出不同的多种调整电压，从而根据每个晶体管的实际情况进行精准补偿。

在一些实施例中，如图4所示，所述调整电路400包括：

输出选择电路410，用于选择所述第一输出端401或所述第二输出端402输出调整电压；

分压电路420，所述分压电路420包括多个分压信号输入端和一个分压输出端422；所述多个分压信号输入端接收的多个分压信号用于调整所述分压输出端422输出的所述调整电压，所述分压电路420通过分压输出端422与所述输出选择电路410连接，所述分压电路420用于输出所述调整电压至所述输出选择电路410。

上述分压电路420基于多个分压信号输入端输入的分压信号，输出相应的调整电压，当分压信号变化时，调整信号也随之变化。输出选择电路410则用于稳定地输出调整电压至第一输出端401和/或第二输出端402。可以理解的是，上述多个分压信号输入端可以用于输入多种不同的电压组合，通过切换不同的分压信号输入端输入的信号，就可以输出不同的调整电压。

在将上述调整电路用于调整灵敏放大器时，可以利用多种不同的调整电压分别补偿第一NMOS晶体管311与第二NMOS晶体管312，从而可以实现精准的补偿，减少第一NMOS晶体管311与第二NMOS晶体管312的阈值电压失配。

在一些实施例中，如图4所示，所述输出选择电路包括：第一选择晶体管411，第一端连接所述分压输出端422，第二端连接所述第一输出端401，控制端接收第一控制码code0；

第二选择晶体管412，第一端连接所述分压输出端422，第二端连接所述第二输出端402，控制端接收第一控制码code0的反相信号code0/。

示例性地，以第一选择晶体管411和第二选择晶体管412为NMOS晶体管为例，若第一控制码提供的是高电平电压，则第一选择晶体管411导通，可以将上述调整电压传输至第一输出端401；同时，第二控制码code0的反相信号code0/为低电平，第二选择晶体管412截止。若第一控制码提供的是低电平电压，则第一选择晶体管411截止，调整电压则不会传输至第一输出端401；同时，第一控制码code0的反相信号code0/为高电平，调整电压会传输至第二输出端402。

在一些实施例中，输出选择电路410还包括：第三选择晶体管413，第一端接地，第二端连接所述第一输出端401，控制端接收第一控制码code的反相信号code/；

第四选择晶体管414，第一端接地，第二端连接所述第二输出端402，控制端接收第一控制码code。

这里，第三选择晶体管413导通时用于将第一输出端401接地；第四选择晶体管414导通时用于将第二输出端402接地。

也就是说，当第一选择晶体管411导通时，第三选择晶体管413截止，此时调整电压通过第一选择晶体管411传输至第一输出端401。同时第二选择晶体管412截止，第四选择晶体管414相应地导通，从而使得第二输出端402接地。

相反，当第二选择晶体管412导通时，第四选择晶体管414截止，此时调整电压通过第二选择晶体管412传输至第一输出端401。同时第一选择晶体管411截止，第三选择晶体管414相应地导通，从而使得第一输出端401接地。

可见，通过上述电路，可以保证灵敏放大器中第三晶体管或第四晶体管中的一个接收调整电压时，另一个接地，防止其浮置，从而提升了灵敏放大器的稳定性。

在一些实施例中，上述输出选择电路还包括重置晶体管（未图示），连接第一输出端和第二输出端。该重置晶体管用于接收重置信号，在不需要调整电压时，可以对第一输出端和第二输出端置0或置1。示例性地，在对上述灵敏放大器进行调整之前，可以先利用重置晶体管将第一输出端和第二输出端置0，进行一次读写操作后，根据是否读取错误再通过第一输出端或者第二输出端输出所需的调整电压。

需要说明的是，对调整电路中的各晶体管施加电压使其导通或截止的操作以及对上述第一输出端和第二输出端置1或置0的操作可以分别是施加具有电压差的不同电压。示例性地，置1时可以施加高电平电压vdd、vcc或者vpp等电压；置0时可以施加低电平电压vss，接地电压GND或者负电压等等。

在一些实施例中，上调整电路的分压电路可以包括两个分压信号输出端（未图示），这两个分压信号输出端分别通过分压控制晶体管连接在不同的分压节点。这样，两个分压信号输出端可以分别输出不同的电压，并且可以同时输出。即同时输出不同的第一调整电压和第二调整电压，其中，第一调整电压用于调整上述灵敏放大器中的第三晶体管；第二调整电压用于调整上述灵敏放大器中的第四晶体管。同时调整第三晶体管和第四晶体管不仅可以补偿灵敏放大器的失配，还能够增大下拉电路的电流，提升放大能力，加快灵敏放大器的感应速率。

在一些实施例中，如图4所示，所述分压电路420包括：

多个串联的电阻R，连接在第一分压节点441和第二分压节点442之间；

多个第一控制开关M，其控制端即上述分压信号输入端；每个所述第一控制开关M并联在一个所述电阻R的两端；其中，所述分压信号输入端的信号code3-6用于切换所述第一控制开关M的导通或截止；

连接在所述第一分压节点441与所述分压输出端422之间的第二控制开关431，其输入端接收控制信号code1；

连接在所述第二分压节点442与所述分压输出端422之间的第三控制开关432，其输入端接收控制信号code2；

其中，所述第一分压节点441的电压高于所述第二分压节点442的电压，第二控制开关431和第三控制开关432基于上述控制信号code1与code2择一开启，以选择第一分压节点441或第二分压节点442上的信号输出至分压输出端422。

需要说明的是，上述第一控制开关M与电阻R的数量可以根据实际需求进行设置，不限于如图4所示的情况。多个第一控制开关M的输入信号可以是多个不同的信号，使得上述有些第一控制开关M导通，短路其并联的电阻R，同时有些第一控制开关M截止。另外，上述多个电阻R可以是相同阻值的，也可以是不同阻值的。并且，可以每个电阻R都并联一个第一控制开关M，还可以仅有部分电阻R并联有第一控制开关。

所述分压电路420还包括：

比较器433，一输出端连接参考电压Vref，另一输入端连接于所述多个串联电阻之间；

稳压晶体管434，第一端连接第一电源端vdd，第二端连接所述第一分压节点441，控制端连接所述比较器433的输出端。

在上述第二控制开关431导通时，可以输出大于上述比较器433的参考电压Vref的调整电压；当第三控制开关432导通时，可以输出小于参考电压Vref的调整电压。上述参考电压Vref可以根据实际需求或经验设置。

上述分压电路420构成了一输出电阻可调的低电压差线性稳压器（LDO），用于控制所述第一输出端401和/或所述第二输出端分别输出多个不同且稳定的调整电压。

在一些实施例中，如图5所示，所述感测放大电路连接在第一电压节点PCS和第二电压节点NCS之间；

灵敏放大器还包括：

第一电源开关330，连接在所述第一电压节点PCS与第一电源端vdd之间；

第二电源开关340，连接在所述第二电压节点NCS与第二电源端vss之间。

上述第一电压节点PCS可以由第一电源端vdd提供电源电压，相应的，第二电压节点NCS可以由第二电源端vss提供电源电压。示例性地，上述第一电源开关330导通时，则第一电压节点PCS切换为第一电源端vdd提供的高电平电压；第二电源开关340导通时，则第二电压节点NCS切换为第二电源端vss提供的低电平电压。

在一些实施例中，所述灵敏放大器还包括：

如图5所示的第一测试开关350，连接在所述第一电压节点PCS与第一测试电源端v_test1之间；其中，所述第一测试电源端v_test的电压小于所述第一电源端vdd的电压；

和/或，如图6所示，第二测试开关360，连接在所述第二电压节点NCS与第二测试电源端v_test2之间；其中，所述第二测试电源端v_test2的电压大于所述第二电源端vss的电压。

对上述灵敏放大器选择调整电压进行补偿时，需要进行测试，即进行数据读写，若读取数据错误，则测试不通过，需要更新调整电压进行补偿；若读取数据正确，则测试通过，选择当前的调整电压进行补偿即可。

在对上述灵敏放大器进行测试时，可以利用测试电源端提供的测试电压，测试电压用于恶化测试条件，在恶化的条件下测试通过的灵敏放大器，实际使用时则更不会错误。测试电压v_test1的大小可以根据位线的寄生电容、存储单元电容以及希望达到的读写margin（范围）来进行设置。此外，测试电压还可以有多个，在产品出厂前可以利用多个测试电压分别进行测试，以找到更加合适的调整电压，从而利用偏移消除电路完成修补。

示例性地，在测试灵敏放大器读写时，利用比正常使用时的电源电压vdd略小的测试电压v_test1进行读写操作，并验证读取数据是否正确，如果读写错误，则进行利用上述实施例中的偏移消除电路进行补偿，并继续进行读写操作验证读取数据的正确性，直至验证正确。在验证正确时使用的偏移消除电路的调整电压则可以应用于实际的读写操作过程中进行补偿。由于验证过程中使用的测试电压使得测试环境更加恶劣，因此在测试时验证通过的调整电压应用于实际使用时补偿效果更好，进而使得电路具有更高的准确性和鲁棒性。

如图7所示，本公开实施例提供一种灵敏放大器的修补方法，所述方法可以应用于上述任一所述的灵敏放大器，包括：

步骤S101，向与第一位线连接的存储单元中写入数据；

这里，写入存储单元的数据可以为数据“1”，写入的电压可以为第一测试电压v_test1；该电压可以小于第一电源电压vdd。写入存储单元的数据还可以为数据“0”，写入的电压则可以为第二测试电压v_test2；该电压可以大于第二电源电压vss。

上述实施例已经介绍，这里的第一测试电压v_test1与第二测试电压v_test2可以在对灵敏放大器进行测试的过程中起到恶化测试条件的作用，从而使得进行偏移消除后的灵敏放大器具有更高的准确性和鲁棒性。

此外，读写数据时会在位线上产生一定的损耗，导致最远端的存储单元最容易写入数据错误或读取数据错误。因此，在测试过程中可以利用最远端的存储单元进行数据读写，同样起到恶化测试条件的作用。即在损耗最大的情况下如果读写数据正确，则对其他存储单元进行数据读写也会是正确的。

具体地，可以在读写数据时打开距离位线耦接灵敏放大器的一端最远的一条字线，从而实现对最远端存储单元的读写。

当然，这里不限于在测试过程中只对最远端的一个存储单元进行读写，还可以选择多个存储单元，或相对较远的存储单元进行读写。

步骤S102，读取所述第一位线上的数据；具体地，在所述灵敏放大器的偏移消除电路中第三晶体管和第四晶体管的控制端施加初始低电平电压，读取步骤S101中写入数据的存储单元打开时所述第一位线上的数据；其中，如上述实施例中的灵敏放大器，所述第三晶体管与所述第四晶体管用于在施加调整电压时调整所述灵敏放大器中感测放大电路的电压失配。此时，第三晶体管和第四晶体管的控制端施加低电平电压，未开启。这里，在读取数据时，可以向灵敏放大器的第一电压节点施加第一测试电压v_test1或者第二测试电压v_test2。

可以理解的是，在对第一位线进行读取操作的过程中，灵敏放大器经过电荷共享阶段，第一位线上的电压会受到存储单元电荷、以及第二位线上的等效电容的影响，从而发生电压变化，变化量为，如下公式（1）。

（1）

因此，如果第一位线与第二位线耦接的晶体管发生失配，则容易发生读数错误。

步骤S103，向与第二位线连接的存储单元中写入数据；这里，第二位线是与第一位线耦接于同一灵敏放大器的位线，即在对第一位线进行读写操作时，第二位线作为参考位线；在对第二位线进行读写操作时，第一位线作为参考位线。类似于步骤一，此时写入输入的电压也可以为第一测试电压v_test1或第二测试电压v_test2。

步骤S104，读取所述第二位线上的数据；具体地，在所述第三晶体管和所述第四晶体管的控制端施加初始低电平电压，读取步骤S103中写入数据的存储单元打开时所述第二位线上的数据；类似于步骤二，这里读取数据也可以向灵敏放大器的第一电压节点施加第一测试电压v_test1或者第二测试电压v_test2，从而恶化测试条件，便于得到更加稳定的测试结果。

步骤S105，若读取数据错误，则向偏移消除电路的第三晶体管和/或第四晶体管施加调整电压；具体地，对S102和S104各自的读取数据进行判断，判断S102读取的数据与S101写入的数据是否相同，判断S104读取的数据与S103写入的数据是否相同。若S102读取数据错误，则向所述偏移消除电路的所述第三晶体管的控制端施加调整电压，若S104读取数据错误，则向所述偏移消除电路的所述第四晶体管的控制端施加调整电压；

步骤S106，若读取数据正确，则停止向第一位线或第二位线写入数据；否则重复步骤S101-S105，以步骤五施加的调整电压代替原本施加在第三晶体管和第四晶体管的控制端上的初始低电平电压，再次进行数据的写入-读取操作，进行所述灵敏放大器中感测放大电路的电压失配的消除。并根据步骤五的判断结果，在偏移尚未消除时，更新所述调整电压，直至S102与S104均读取数据正确，偏移消除。此时，测试通过，不再更新调整电压。

可以理解的是，上述S102与S104中，读取错误可能是由于灵敏放大器中晶体管阈值电压的差异导致的失配，因此，需要对上述实施例中灵敏放大器中的偏移消除电路的第三晶体管或者第四晶体管施加调整电压，从而增大第一NMOS晶体管或者第二NMOS晶体管所在支路的电压下拉能力，进而补偿失配。

示例性的，在对第一位线进行读写操作时，如果读数错误，则说明第一位线耦接的第三晶体管存在失配，其下拉能力需要进行补偿，因此对偏移消除电路中的第三晶体管施加调整电压；此时可以重新对第一位线进行读写操作，测试读数是否正确，若仍然错误，则可以继续对第三晶体管施加更新后的调整电压，进一步调整该支路的下拉能力；若读取正确，则无需继续调整，因此可以停止向第一位线或第二位线写入数据，完成上述测试。可以理解的是，更新后的调整电压可以使第三晶体管的打开程度增大，示例地，若第三晶体管为NMOS晶体管，则在多次测试的过程中，可以依次增大调整电压，逐渐增大第三晶体管的打开程度。对第二位线的操作也是相同的，这里不再赘述。

此外，第一位线和第二位线只是命名，实际应用上不作区分，可根据实际需要，决定对与灵敏放大器连接的两条位线的读写顺序。

在本公开实施例中，由于第三晶体管与第四晶体管连接不同的电压输入端，因此可以输入不同的调整电压，因此，在实际应用中，可以同时对第三晶体管与第四晶体管施加调整电压，一方面可以同时分别对第三晶体管与第四晶体管进行补偿，减小第一NMOS晶体管与第二NMOS晶体管之间的失配；另一方面，可以增大下拉电路整体的电流，提高读写速率。

在一些实施例中，所述方法还包括：

将读取数据正确时的所述调整电压对应的调整电路中各晶体管的控制电压存入熔丝中；其中，所述调整电路中各晶体管的控制电压，用于在所述灵敏放大器执行读写操作时，控制所述调整电路对所述偏移消除电路施加所述调整电压。

上述调整电路中包含有多个晶体管用于改变上述调整电路输出端的分压，从而能够输出多个不同的调整电压。也就是说，多个晶体管的控制电压的不同组合，即多个晶体管的导通或截止状态的组合则对应了不同的调整电压。

因此，在测试通过时记录当前调整电路中各晶体管的控制电压的组合，在实际使用时可以对调整电路的各晶体管施加该组合对应的控制电压，得到测试通过时对应的调整电压，从而直接对灵敏放大器进行偏移的补偿。

示例性地，多个晶体管中，导通的晶体管栅极施加的控制电压为“1”，截止的晶体管栅极施加的控制电压为“0”，将多个晶体管的控制电压的“0”与“1”的组合记录下来，利用fuse（熔丝）存储，使得多个晶体管的导通或截止状态固定。如此，在产品出厂后，该灵敏放大器中偏移消除电路上施加的调整电压则是固定的。

本公开实施例还提供如下示例：

上述灵敏放大器的修补方法可以应用于存储器中的各灵敏放大器，并可以进行同步测试，对上述灵敏放大器进行测试的方法包括如下步骤：

S201：第一次写入操作：将灵敏放大器对应的第一位线Bla的最远端存储单元写入数据1，此时使用的测试电压v_test1小于电源电压vdd；

S202：第一次读取操作：在电荷共享后的放大阶段，在第三晶体管与第四晶体管上施加0电压进行读取，确定读取是否发生错误。

S203：第二次写入操作，将所有灵敏放大器对应的第二位线Blb的最远端存储单元写入数据1，此时同样适用测试电压v_test1。

S204：第二次读取操作，在感测放大之后的放大阶段，仍然在第三晶体管与第四晶体管上施加0电压进行读取，确定读取是否发生错误。

S205：根据上述S202与S204，确定需要对哪边的下拉电路进行增强；若S202中读取错误，则需要对灵敏放大器中第一位线Bla耦接的下拉电路进行增强，即需要补偿第一NMOS晶体管，因此对第三晶体管施加调整电压；若S204中读取错误，则需要对灵敏放大器中第二位线Blb耦接的下拉电路进行增强，即需要补偿第二NMOS晶体管，因此对第四晶体管施加调整电压。

S206：维持S205步骤施加的调整电压，并重复上述S201至S205，每次执行S205时需更新调整电压，直至读取正确，找到合适的调整电压。例如，通过切换如图4所示的调整电路中各控制开关M的导通状态，实现调整电压的更新。

示例性地，将调整电路中各控制开关M的导通状态编码为Code1至CodeX，例如，控制开关M导通，其对应的code为“1”，控制开关截止，其对应的code为“0”，更新调整电压即改变Code1至CodeX。

S207：将上述各控制开关的导通状态对应的数值（code值）存储至非易失性存储器（如熔丝、反熔丝）中，如此就完成了测试。

在出厂使用时，存储器上电可以先从熔丝中读取相应的code值，即读取上述各控制开关的导通状态对应的数值，并将这些code值对应的电压施加到上述控制开关，从而直接补偿灵敏放大器，之后进行正常读写即可。

如此，读写过程不需要额外的OC阶段，直接读写就可以实现偏移的补偿，从而提升存储器的读写速率和读写准确性。

本公开实施例还提供一种存储器，该存储器包括：多条字线；

多个位线对，所述位线对包括第一位线和第二位线；

多个存储单元，每个所述存储单元连接所述字线，并连接所述第一位线与所述第二位线；以及多个如上述任一所述的灵敏放大器，与所述位线对连接。

如图8所示，该存储器包括多个存储单元Cell，每个存储单元Cell包括选择晶体管和电容器，构成1T1C的存储结构。存储器还包括多条字线WL和多条位线BL，每个存储单元Cell连接一条字线WL和一条位线BL，其中，选择晶体管的栅极与字线WL连接，第一端与位线BL连接，第二端与电容器连接。

该存储器还包括多个灵敏放大器，该灵敏放大器为如上所述的任一灵敏放大器。每个灵敏放大器连接到两条位线，这两条位线构成位线对，其中，与所访问存储单元耦接的位线称为目标位线或位线，例如图3中的第一位线Bla，与目标位线耦合至同一灵敏放大器的另一条位线称为参考位线或互补位线，例如图3中的第二位线Blb。

本公开实施例提供的灵敏放大器应用于存储器，能够提高存储器的性能，降低读取错误的概率，提高读写速率。

应理解，说明书通篇中提到的“一些实施例”、“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

以上所述，仅为本公开的实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。

Claims (8)

1.一种灵敏放大器，其特征在于，包括：

感测放大电路，包括栅极连接第一位线的第一NMOS晶体管和栅极连接第二位线的第二NMOS晶体管；

偏移消除电路，包括第三晶体管和第四晶体管；所述第三晶体管与所述第一NMOS晶体管并联；所述第四晶体管与所述第二NMOS晶体管并联；所述偏移消除电路用于调整所述感测放大电路的阈值电压失配；

所述感测放大电路还包括：并联的第一PMOS晶体管与第二PMOS晶体管，且所述第一PMOS晶体管的栅极连接所述第二PMOS晶体管的第一端，所述第二PMOS晶体管的栅极连接所述第一PMOS晶体管的第一端；其中，所述第一NMOS晶体管、第二NMOS晶体管以及所述第一PMOS晶体管与第二PMOS晶体管用于感测放大所述第一位线或所述第二位线上的电压信号；

调整电路，用于输出至少一种调整电压；

其中，所述调整电路包括：

第一输出端，连接所述第三晶体管的栅极；

第二输出端，连接所述第四晶体管的栅极；

输出选择电路，用于选择所述第一输出端或所述第二输出端输出调整电压；

分压电路，所述分压电路包括多个分压信号输入端和一个分压输出端；所述多个分压信号输入端接收的多个分压信号用于调整所述分压输出端输出的所述调整电压，所述分压电路通过所述分压输出端与所述输出选择电路连接，所述分压电路用于输出所述调整电压至所述输出选择电路。

2.根据权利要求1所述的灵敏放大器，其特征在于，所述输出选择电路包括：第一选择晶体管，所述第一选择晶体管的第一端连接所述分压输出端，所述第一选择晶体管的第二端连接所述第一输出端，控制端用于接收第一控制码；

第二选择晶体管，所述第二选择晶体管的第一端连接所述分压输出端，所述第二选择晶体管的第二端连接所述第二输出端，所述第二选择晶体管的控制端用于接收所述第一控制码的反相信号。

3.根据权利要求1所述的灵敏放大器，其特征在于，所述分压电路包括：

多个串联的电阻，连接在第一分压节点和第二分压节点之间；

多个第一控制开关，每个所述第一控制开关并联在一个所述电阻的两端；其中，所述分压信号输入端的信号用于切换所述第一控制开关的导通或截止；

连接在所述第一分压节点与所述分压输出端之间的第二控制开关

连接在所述第二分压节点与所述分压输出端之间的第三控制开关；

其中，所述第一分压节点的电压高于所述第二分压节点的电压，第二控制开关和第三控制开关不同时导通。

4.根据权利要求3所述的灵敏放大器，其特征在于，所述分压电路还包括：

比较器，所述比较器的第一输入端用于接收参考电压，所述比较器的第二输入端连接于所述多个串联电阻之间；

稳压晶体管，所述稳压晶体管的第一端连接第一电源端，所述稳压晶体管的第二端连接所述第一分压节点，所述稳压晶体管的控制端连接所述比较器的输出端。

5.一种灵敏放大器的修补方法，其特征在于，所述方法应用于权利要求1至4任一所述的灵敏放大器，包括：

步骤一，向与所述第一位线连接的存储单元中写入数据；

步骤二，在所述第三晶体管和所述第四晶体管的控制端施加初始低电平电压，读取所述第一位线上的数据；

步骤三，向与所述第二位线连接的存储单元中写入数据；

步骤四，在所述第三晶体管和所述第四晶体管的控制端施加初始低电平电压，读取所述第二位线上的数据；

步骤五，判断步骤二和步骤四的读取数据与其相应的写入数据是否相同，若读取的所述第一位线上的数据错误，则向所述第三晶体管的控制端施加调整电压；若读取的所述第二位线上的数据错误，则向所述第四晶体管的控制端施加调整电压；

步骤六，重复所述步骤一至所述步骤五，并根据步骤五的判断结果更新所述调整电压，直至读取到的所述第一位线和所述第二位线上的数据均正确。

6.根据权利要求5所述的方法，其特征在于，向与第一位线或第二位线连接的存储单元中写入数据具体包括：向第一位线或第二位线上距离所述灵敏放大器最远的存储单元写入数据；

在所述步骤一或步骤三中写入数据时，写入存储单元的数据的电压为第一测试电压；在所述步骤二和所述步骤四读取数据时，所述方法还包括：

向所述灵敏放大器的第一电压节点施加第一测试电压；其中，所述第一测试电压小于第一电源电压；所述第一电源电压为高电平电压；

或

在所述步骤一或步骤三中写入数据时，写入存储单元的数据的电压为第二测试电压；在所述步骤二和所述步骤四读取数据时，所述方法还包括：

向所述灵敏放大器的第二电压节点施加第二测试电压；其中，所述第二测试电压大于第二电源电压；所述第二电源电压为低电平电压或地电压。

7.根据权利要求6所述的方法，其特征在于，所述方法还包括：

将读取数据正确时的所述调整电压对应的调整电路中各晶体管的控制电压存入熔丝中；其中，所述调整电路中各晶体管的控制电压，用于在所述灵敏放大器执行读写操作时，控制所述调整电路对所述偏移消除电路施加所述调整电压。

8.一种存储器，其特征在于，包括：

多条字线；

多个位线对，所述位线对包括第一位线和第二位线；

多个存储单元，每个所述存储单元连接所述字线，并连接所述第一位线或所述第二位线；以及

多个如权利要求1至4任一所述的灵敏放大器，与所述位线对连接。