CN110111824A - 多电平感测电路及包括其的半导体存储器件 - Google Patents

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Abstract

本发明提供一种多电平感测电路及包括其的半导体存储器件。一种用于多电平存储器件的多电平感测电路，其被配置为识别多于两个的不同电压。多电平电压感测电路可以包括预充电控制器，所述预充电控制器被配置为在感测模式期间响应于均衡信号以位线预充电电压电平将一对位线预充电。多电平电压感测电路可以包括读取控制器，所述读取控制器被配置为在感测操作期间响应于读取控制信号将所述一对位线的电压保持在位线预充电电压电平。多电平电压感测电路可以包括感测放大器，所述感测放大器被配置为在感测模式期间产生所述一对位线的数据。多电平电压检测电路可以包括电压传感器，所述电压传感器被配置为通过比较位线电压与参考电压来产生均衡信号。

Description

多电平感测电路及包括其的半导体存储器件
相关申请的交叉引用
本申请要求2018年2月1日提交的第10-2018-0012930号韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本公开的实施例一般而言可涉及一种多电平感测电路和包括所述多电平感测电路的半导体器件，更具体地说，涉及一种用于感测多个电平(多电平)的技术。
背景技术
动态随机存取存储器或“DRAM”是众所周知的半导体存储器件。它也被称为“易失性”存储器件。
DRAM存储单元包括单元晶体管和单元电容器。单元晶体管控制对单元电容器的访问。DRAM单元电容器储存电荷。电荷的状态对应于二进制值数据。换句话说，现有技术的DRAM中储存的数据根据储存在DRAM单元电容器中的电荷量分为高电平或低电平数据。当DRAM半导体器件的字线被使能时，位线与取反位线、即位线上的值的布尔逻辑互补之间发生电荷共享。然后，感测放大器工作以确定DRAM电容器上的电荷状态。
除了单元晶体管和电容器外，DRAM还包括驱动器和/或感测放大器，其通过线路或总线传输信号。DRAM存储单元通常也包括感测放大器，其将从多个存储单元生成的数据输出到数据传输线或数据总线。
包括存储器件的半导体器件在尺寸上持续减小。然而，关于包括半导体存储器件的半导体能够被制造得有多小，是有限制的。
现有技术的存储器件仅使用两个不同的值或电平来储存数据。如果可以在能够使用多于两个值或电平的存储器件中储存数据，则每单位面积能够比二值存储器件储存更多的数据。
发明内容
本文公开的电路感测代表不同数据值或不同信息的多个不同电压电平，并将这些不同电压电平转换为对应于二进制值数据的二进制值电压。
在一个实施例中，一种多电压电平感测电路包括预充电控制器，所述预充电控制器在感测模式期间响应于均衡信号以位线预充电电压将“位线”预充电。所述多电平感测电路还包括读取控制器，所述读取控制器在感测操作期间响应于读取控制信号将所述位线的电压保持在所述位线预充电电压电平。感测放大器在所述感测操作期间从所述位线产生数据，电压传感器通过比较位线电压与参考电压来产生均衡信号。
根据本发明的另一实施例，一种半导体器件包括：感测放大器，其被配置为包括第一下拉电源线和第二下拉电源线，以及在感测操作期间响应于施加到所述第一下拉电源线和所述第二下拉电源线的驱动电压来感测一对位线的数据；电压控制器，其被配置为在所述感测操作期间响应于在不同时间被激活的驱动信号而选择性地将具有不同电平的偏置电压提供给所述第一下拉电源线和所述第二下拉电源线；以及数据转换器，其被配置为将从所述一对位线接收的第一感测数据和第二感测数据相互比较，并且响应于被比较数据的取反或非取反来鉴别数据。
根据本公开的另一实施例，一种多电平感测电路包括：第一感测放大器，其被配置为经由第二下拉电源线和第四下拉电源线接收驱动电压；第二感测放大器，其被配置为经由第一下拉电源线和第三下拉电源线接收驱动电压；第一电压控制器，其被配置为在感测模式期间响应于第一驱动信号和第二驱动信号向所述第一下拉电源线和所述第二下拉电源线提供具有不同电平的偏置电压；以及第二电压控制器，其被配置为在所述感测模式期间响应于所述第一驱动信号和第三驱动信号向所述第三下拉电源线和所述第四下拉电源线提供具有不同电平的偏置电压。
本领域普通技术人员应理解，上述发明内容和以下详细描述是为了说明的目的。权利要求书中阐述要求保护的主题的真正范围。
附图说明
图1是包括多电平感测电路的第一实施例的半导体存储器件的第一实施例的示意图。
图2是图1所示的多电平感测电路的第一实施例的示意图。
图3是示出图2所示的多电平感测电路的操作的时序图。
图4是包括多电平感测电路的第二实施例的半导体存储器件的第二实施例的示意图。
图5是图4所示电路中使用的多电平感测电路的第二实施例的示意图。
图6是示出图5所示的多电平感测电路的操作的时序图。
图7是包括本公开的多电平感测电路的第三实施例的半导体存储器件的第三实施例的示意图。
图8是图7所示电路中使用的多电平感测电路的第三实施例的示意图。
具体实施方式
如本文所使用的，诸如第一和第二、顶部和底部等的关系术语仅用于区分一个实体或行为与另一实体或行为，而不一定要求或暗示在这些实体或行为之间的任何实际这样的关系或顺序。术语“包括”、“包含”或其任何其他变体意在涵盖非排他性包含，使得包含元件列表的过程、方法、物体或设备并不仅仅包括这些元件，而是可以包括未特意列出的的其他元件，或这种过程、方法、物体或装置固有的其他元件。前接“包括…一”的元件，在没有更多限制的情况下，不排除在包括所述元件的过程、方法、物品或设备中存在附加的相同的元件。并且，相似的附图标记用于在不同实施例和视图中标识相同或相似的结构。
如本文所使用的和出于权利要求构建目的，术语“多电平”应被解释为意味着多于两个，即三个或更多。在常规的二进制值或数字逻辑电路中，逻辑0和逻辑1由两个不同的电压表示，其大小和极性是设计选择。因此，多电平感测电路是如下一种电路，其能够感测、检测或识别三个或更多个明显不同的电压并产生表示每一个电压的输出信号。对于一些实施例，多电平感测电路可以是多电平电压感测电路。对于一些实施例，多电平存储器件可以包括至少一个单元阵列，所述单元阵列包括至少一个存储单位单元。对于一些实施例，半导体存储器件可以是多电平半导体存储器件。对于一些实施例，存储器件可以包括至少一个单元阵列，所述单元阵列包括至少一个存储单位单元。
图1是半导体存储器件10的第一实施例的示意图。半导体存储器件10包括单元阵列100、多电平感测电路200和数据转换器300。如图所示，多电平感测电路200实际上包括两个独立的多电平感测电路，其细节如图2所示。
单元阵列100包括两个或更多个存储单位单元MC1和MC2。如图所示，存储单位单元MC1包括单个开关元件T1，其在图1中实施为场效应晶体管(FET)和单个电容器C1。电容器将电压储存为电荷，电荷的值或大小代表数据。储存在电容器C1上的不同电压或电荷可以对应地表示不同的标量信息。举例来说，C1上的三个不同电压可以表示整数0、1和2。
本领域的普通技术人员将认识到FET开关元件T1的“漏极”端子耦接到“位线”BL。电容器C1耦接在FET开关元件T1的“源极”端子与接地或其他参考电位之间。因此，C1可以利用位线BL和字线WL上的信号来充电或放电。
仍然参考图1，存储单位单元MC2与存储单位单元MC1相同，但当然包括以“T2”命名的单独的FET开关元件和以“C2”命名的单独的电容器。
图1所示的第一多电平感测电路200包括两个单独的多电平感测电路210和220，所述多电平感测电路210和220感测表示储存在单元阵列100中的“数据”的电荷。感测电路210能够响应于在写入操作期间产生的写入控制信号WVBLP而将位线BL预充电。在读取操作期间，感测电路210响应于读取控制信号RVBLP以及参考电压VREF1和VREF2，从存储单位单元MC1读取或获得“数据”并输出感测信号CD1。第二感测电路220与第一感测电路210相同。
数据转换器300将从多电平感测电路200接收的多值感测信号CD1和CD2转换为图1中标识为BIT1、BIT2和BIT3的二进制值输出数据。在下面的表1中示出了施加于数据转换器300的感测信号CD1和CD2的逻辑电平。
[表1]
CD1 CD2
0 0
0 1
1 0
1 1
0 VBLP
VBLP 0
1 VBLP
VBLP 1
从数据转换器300输出的3比特数据BIT1～BIT3的逻辑电平可以如下表2所示来建立。
[表2]
BIT1 BIT2 BIT3
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
由多电平感测电路200检测到的感测信号CD1和CD2可以多于两个值，例如数据“0”、数据“1”或位线预充电电压(VBLP)电平。位线预充电电压(VBLP)电平可以设置为1/2×VCC(即，电源电压VCC的一半电平)。数据转换器300将感测信号CD1和CD2解码，从而输出3个二进制数，即被命名为BIT1、BIT2和BIT3的3比特数据值，它们当然是逻辑1或逻辑0。
图2是图1所示的多电平感测电路的第一实施例的示意图。由于图1所示的感测电路210和220是相同的，所以只提供第一感测电路210的详细描述。
现参考图2，感测电路210包括预充电控制器211、读取控制器212、感测放大器213和预充电电压传感器214。
在接收到位线均衡信号BLEQ、均衡信号EQ和写入控制信号WVBLP时，预充电控制器211可以用位线预充电电压(VBLP)电平将一对位线(BL、BLB)预充电。
预充电控制器211包括三个NMOS FET晶体管(N1～N3)和或门OR1。NMOS晶体管(N1～N3)的栅极端子接收或门OR1的输出信号，该或门OR1的输出信号控制或确定这些晶体管何时导通和关断。第一晶体管N1耦接在两个单独的位线BL和BLB之间。另外的串联连接的晶体管N2和N3耦接在位线BL和BLB之间，并经由晶体管N2和N3的公共连接节点接收预充电电压(VBLP)电平。
本领域普通技术人员应认识到，当或门OR1的输出变为“高”时，晶体管N1-N3导通。当位线均衡信号BLEQ、均衡信号EQ和写入控制信号WVBLP中的任何一个或更多个是高电平或激活的，晶体管N1-N3因此导通。
读取控制器212包括在BL和BLB线之间耦接的串联连接的晶体管N4和N5。提供给N4和N5的栅极端子的读取控制信号RVBLP控制这些晶体管何时导通。当读取控制信号RVBLP为激活时，如在感测操作期间发生的，读取控制器212允许位线BL和BLB保持在提供给N4和N5二者的共同的预充电电压电平VBLP。因此，读取控制器212可以在感测操作期间响应于读取控制信号RVBLP来调整位线(BL、BLB)中流动的电流。在感测操作期间，读取控制信号RVBLP通过将其同步于感测放大器213的激活而被使能。在一个实施例中，读取控制器212可以包括多个NMOS晶体管N4和N5、以及电阻器R。在一个实施例中，NMOS晶体管N4和N5中的每一个可以被实施为与感测放大器213中包括的每个晶体管相比具有更长沟道长度的晶体管。在一个实施例中，NMOS晶体管N4和N5中的每一个可以被实施为与预充电控制器211中包括的每个晶体管相比具有更长沟道长度的晶体管。
NMOS晶体管N4和N5可以串联耦接在位线(BL、BLB)之间，使得NMOS晶体管N4和N5可以经由其公共栅极端子接收读取控制信号RVBLP。电阻器R可以耦接在位线预充电电压(VBLP)输入端子与NMOS晶体管N4和N5的公共节点之间。
仍然参考图2，感测放大器213包括NMOS晶体管N6和N7以及PMOS晶体管P1和P2。PMOS晶体管P1和P2的公共源极端子耦接到上拉电源线LA。NMOS晶体管N6和N7的公共源极端子耦接到下拉电源线LAB。PMOS晶体管P1和NMOS晶体管N6的公共栅极端子耦接到位线BL。PMOS晶体管P2和NMOS晶体管N7的公共栅极端子耦接到取反位线BLB。
感测放大器213实质上是锁存器，因此在这里考虑为提供存储单元。在感测操作期间，感测放大器213锁存位线(BL、BLB)上的数据。半导体存储器件，例如动态随机存取存储器(DRAM)，可以包括感测放大器213。
在访问感测放大器213中的每个存储单元之后，在感测放大器213中实现了存储单元和一对位线(BL、BLB)之间的电荷共享。结果，感测放大器213实质上放大了位线BL和BLB之间的差。
预充电电压传感器214包括两个电压比较器A1和A2，它们的输出被提供给常规的或门OR2。预充电电压传感器将位线BL上的电压与两个参考电压VREF1和VREF2中的每一个进行比较。当位线BL上的电压大于参考电压中的一个或两者时，预充电电压传感器的输出EQ变为激活。参考电压VREF1和参考电压VREF2可以是不同的电压。参考电压VREF1可以大于参考电压VREF2。例如，参考电压VREF1可以设置为大于1/2×VCC的电平(即电源电压VCC的一半电平)；参考电压VREF2可以设置为小于1/2×VCC的电平。
组合电路215可以通过组合比较器A1和A2的输出信号来输出均衡信号EQ。在这种情况下，组合电路215可以包括或门OR2。当比较器A1和A2的输出信号中的至少一个被激活时，组合电路215可以激活并输出均衡信号EQ。
下面参考图3的时序图来描述图2所示的多电平感测电路200，图3的时序图是示出图1所示的多电平感测电路210的操作的时序图。
现在参考图2和图3，当提供给或门OR1的均衡信号BLEQ(参见图2)在预充电操作期间为激活时，位线(BL、BLB)经由N2和N3以位线预充电电压(VBLP)预充电。当写入控制信号WVBLP(参见图2)随后在写入操作中被激活时，(参见图3中的WL)预充电控制器211的NMOS晶体管N1～N3再次被导通。此后，位线(BL、BLB)上接收的数据(被实现为与VBLP电压电平不同的电压电平)，被锁存或储存在感测放大器213中(参见图3中的LA/LAB)，并因此储存在图1所示的单元阵列100中。当均衡信号BLEQ(参见图2)在预充电模式期间被再次激活时，位线(BL、BLB)以位线预充电电压(VBLP)电平“重新预充电”。因此，先前写入的数据能够从BL和BLB去除。
随后，当用作用于操作DRAM器件的主信号的行地址选通(RAS)信号被激活时，使得地址被输入到行地址缓冲器(未示出)。在这种情况下，通过解码行地址信号来执行行解码操作，所述行解码操作用于选择单元阵列100中包含的字线WL中的一个。
与选中字线WL耦接的单元的数据施加于所述一对位线(BL、BLB)。结果是，指示感测放大器213的操作开始时间的感测放大器(也称为sense-amp)使能信号被使能，以驱动由行地址信号选择的单元块的感测放大器驱动电路。换言之，当在读取操作期间位线均衡信号BLEQ被去激活并且字线WL被激活时，感测放大器213操作(即，时间段T1)。在感测放大器213的操作期间，驱动电压被输入到上拉电源线LA和下拉电源线LAB(即，时间段T2)。如果感测放大器213开始操作，则位线(BL、BLB)的其间具有小电位差的电压被“转变”或改变或转换成其间具有高电位差。
当读取控制信号RVBLP在T2转变为高电平时，图2所示的感测电路210通过检测位线(BL、BLB)上的数据而输出图1所示的感测信号CD1。当等于逻辑“1”的数据值被储存在单位单元MC1中时，感测电路210经由位线BL感测比参考电压VREF1高的数据“1”的电平。因此，感测信号CD1被输出为数据值逻辑“1”。当等于逻辑“0”的数据值被储存在单位单元MC1中时，感测电路210经由取反位线BLB感测比参考电压VREF2低的逻辑“0”的电压电平。因此，感测信号CD1可以输出为数据“0”。
当具有由(1/2×VCC)表示的电平的数据被储存在单位单元MC1中时，预充电电压传感器214通过检测位线BL的电压电平来激活均衡信号EQ。例如，当位线BL的电压小于参考电压VREF1并高于参考电压VREF2时，预充电电压传感器214可以激活均衡信号EQ。
当均衡信号EQ(参见图2)被激活时，位线(BL、BLB)在感测操作期间由预充电控制器211以位线预充电电压(VBLP)电平预充电。在T2和T6之间，在此时间期间读取控制信号RVBLP是激活的，读取控制器212的NMOS晶体管N4和N5被导通。VBLP电压施加到两条位线(BL、BLB)，因此所述位线在感测操作期间保持在位线预充电电压(VBLP)电平。位线预充电电压VBLP经由电阻器R被缓慢地施加到所述一对位线(BL、BLB)，使得位线(BL、BLB)在(1/2×VCC)电平处保持不变。也就是说，根据实施例的预充电控制器211可以在预充电模式下操作，以及可以在感测模式下通过均衡信号EQ来执行预充电操作，使得所述一对位线(BL、BLB)可以感测位线预充电电压(VBLP)电平。
在T6，位线均衡信号BLEQ被重新激活(参见图3)。读取控制信号RVBLP(参见图2)也被去激活。位线(BL、BLB)因此被再次预充电到VBLP电压电平或“重新预充电”。因此多电平感测电路210和220可以读取数据“1”和数据“0”，还可以读取(1/2×VCC)电平(位线预充电电压电平)，从而感测多个电压电平，所述多个电压电平中的每一个对应于不同的数据值。因此，构成多电平感测电路210、220的预充电控制器211、读取控制器212、感测放大器213和电压传感器214被认为是如下电路或结构，即每个被配置为实现对多个不同电压的感测以及储存，其中所述多个不同电压的每个电平可以与对应的不同数据值相关。
图4是半导体存储器件40的第二实施例的示意图，其包括多电平感测电路的第二实施例。半导体器件40包括单元阵列100_1、多电平感测电路400和数据转换器500。图4的单元阵列100_1在结构上与图1的单元阵列100相同。因此，为了简洁，省略对图4中的单元阵列100_1的描述。
图4中的多电平感测电路400包括两个感测电路410和420，它们被配置为感测储存在单元阵列100_1中的数据。感测电路410在数据读取操作期间响应于读取控制信号RVBLP读取单元阵列100_1中的单位单元MC1的数据，并输出感测信号CD1。同样地，感测电路420在数据读取操作期间响应于读取控制信号RVBLP读取单位单元MC2的数据，并输出感测信号CD2。
图4的多电平感测电路400以预定的时间间隔、周期性地数次(例如，两次)感测由单元阵列100_1检测到的电压电平。多电平感测电路400对施加到感测放大器的锁存器级的电压执行失配(mismatching)，而不将由单元阵列100_1检测到的电压电平与参考电压进行比较，使得多电平感测电路400鉴别或区分与在数据感测操作期间产生的数据对应的不同电压电平。参考图5更好地理解多电平感测电路400。
图4中的数据转换器500将从多电平感测电路400接收的感测信号CD1和CD2转换为图4中标识为BIT1、BIT2和BIT3的输出数据信号。用于输出3比特数据(BIT1～BIT3)的数据转换器500的操作与图1的数据转换器300相同，因此，为了简洁，这里将省略对其的详细描述。然而，在图4中，感测信号CD1可以周期性地、即以预定的时间间隔输入到数据转换器500。因此，图4中的数据转换器500可以通过将前一感测信号CD1与后一感测信号CD1进行比较来鉴别数据。因此，数据转换器500可以包括锁存电路510以将前一感测信号CD1储存在其中。
图5是示出图4所示的多电平感测电路400的详细电路图。由于在多电平感测电路400中使用的感测电路410和另一感测电路420在结构上是彼此相同的，为了说明性的目的和更好地理解本公开，下面将仅叙述对图5所示的感测电路410的详细描述。
感测电路410包括预充电控制器411、感测放大器412、电压控制器413、驱动信号发生器414和电压发生器415。本领域的普通技术人员应认识到，预充电控制器411在预充电模式期间响应于位线均衡信号BLEQ以预充电电压(VBLP)将位线(BL、BLB)预充电。
预充电控制器411可包括多个NMOS晶体管N8～N10。NMOS晶体管(N8～N10)可以经由其公共栅极端子接收位线均衡信号BLEQ。NMOS晶体管N8可以耦接在位线BL和BLB之间。NMOS晶体管N9和N10可以串联耦接在位线(BL、BLB)之间，并且可以经由其公共连接节点接收预充电电压(VBLP)电平。
顾名思义，感测放大器412在数据感测操作期间感测位线(BL、BLB)上的数据。感测放大器412包括如图所示耦接的NMOS晶体管N11和N12以及PMOS晶体管P3和P4。
PMOS晶体管P3和P4经由公共源极端子耦接到上拉电源线RTO。PMOS晶体管P3和P4经由它们各自的栅极端子彼此交叉耦接。
NMOS晶体管N11耦接在PMOS晶体管P3和下拉电源线SB1之间。NMOS晶体管N11的栅极端子耦接到位线BL。
NMOS晶体管N12耦接在PMOS晶体管P4和下拉电源线SB2之间。NMOS晶体管N12的栅极端子耦接到取反位线BLB。
反相器IV1的输出通过将PMOS晶体管P3和NMOS晶体管N11之间的节点处的信号反相来提供感测信号CD1。
电压控制器413包括NMOS晶体管N13～N16。电压控制器413在感测操作期间，响应于驱动信号SAN1或SAN2，选择性地提供偏置电压VBIAS0或VBIAS1给下拉电源线SB1和SB2。
NMOS晶体管N13耦接在下拉电源线SB1和偏置电压VBIAS0之间。当NMOS晶体管N13接收驱动信号SAN1时，VBIAS0被施加于SB1。
NMOS晶体管N14耦接在下拉电源线SB2和偏置电压VBIAS1之间。当NMOS晶体管N14接收驱动信号SAN1时，VBIAS1被施加于SB2。
NMOS晶体管N15耦接在下拉电源线SB1和另一偏置电压VBIAS1之间。因此，当NMOS晶体管N15接收驱动信号SAN2时，VBIAS1被施加于SB1。
同样，NMOS晶体管N16耦接在下拉电源线SB2和偏置电压VBIAS0之间。因此，当NMOS晶体管N16接收驱动信号SAN2时，VBIAS0被提供给SB2。
感测放大器412与形成在相邻区域中的感测放大器SA共用下拉电压SB1和SB2。
电压控制器413可被包含在子孔(sub-hole)区域中。在这种情况下，子孔区域可以表示感测放大器412和字线驱动电路的交叉区域。例如，子孔区域可以包括子字线驱动电路、用于产生感测放大器驱动信号的感测放大器驱动器、用于产生位线均衡信号BLEQ的位线均衡驱动器、以及用于产生位线隔离信号的位线隔离驱动器等。
驱动信号发生器414响应于读取控制信号RVBLP而提供偏置电压SAN1和SAN2。驱动信号发生器414在读取控制信号RVBLP的激活期间，以具有预定时间的间隔、周期性地激活偏置电压SAN1和SAN2。
电压发生器415可以产生具有不同电压电平的偏置电压VBIAS0和VBIAS1。例如，偏置电压VBIAS0可以大于VBIAS1。偏置电压VBIAS0也可以小于1/2×VCC。偏置电压VBIAS1也可以具有与接地电压(VSS)电平或其他参考电位相比相同的或更大的值。
图6是示出图5所示的多电平感测电路400的操作的时序图。现在参考图5和图6，当均衡信号BLEQ(参见图5)在预充电操作期间被激活时，位线BL、BLB以位线预充电电压VBLP被预充电。当位线均衡信号BLEQ随后被去激活并且字线WL(参见图6)在读取操作期间被激活时，感测放大器412开始操作，此时，电压被施加到感测放大器412的上拉电源线RTO以及下拉电源线SB1和SB2。
当读取控制信号RVBLP(参见图5)被激活至高电平时，驱动信号发生器414以预定时间的间隔、周期性地激活驱动信号SAN1和SAN2，用于选择性地提供偏置电压VBIAS0和VBIAS1给感测放大器412的下拉电源线SB1和SB2。驱动信号SAN1可以比驱动信号SAN2更早被激活。
当驱动信号SAN1被激活时，NMOS晶体管N13和N14被导通，这施加偏置电压VBIAS0给下拉电源线SB1以及偏置电压VBIAS1给下拉电源线SB2。然后，感测放大器可以感测位线BL的数据，并输出感测信号CD1。
此后，当驱动信号SAN2被激活时，NMOS晶体管N15和N16被导通。偏置电压VBIAS1被施加于下拉电源线SB1，以及偏置电压VBIAS0被施加于下拉电源线SB2。然后，感测放大器412可感测位线BL的数据，并输出感测信号CD1。
图5所示的实施例可以将相同的电压(位线预充电电压VBLP)提供给所述一对位线(BL、BLB)，并且可以调整施加到感测放大器412的下拉电源线SB1和SB2的偏置电压VBIAS0和VBIAS1，从而鉴别数据。也就是说，以不同的方式调节下拉电源线SB1和SB2的阈值电压，使得施加到锁存器级的电压有意地失配并且能够感测到数据电平。
例如，在第一感测操作和第二感测操作中的每个感测操作期间施加到下拉电源线SB1的电压可以输出为如图6的实线表示的电压电平。反之，在第一感测操作和第二感测操作中的每个感测操作期间施加到下拉电源线SB2的电压可以输出为图6的虚线表示的电压电平。
数据转换器500通过鉴别从感测电路410产生的感测信号CD1来感测多个电平(多电平)。也就是说，在第一感测操作期间，数据转换器500可以将从感测电路410接收的感测信号CD1储存在锁存电路510中。在第二感测操作期间，数据转换器500可以将从感测电路410接收的感测信号CD1与储存在锁存电路510中的信号进行比较，从而鉴别数据。
例如，当第一感测信号和第二感测信号中的每一个被输出为数据“1”(高电平)时，数据转换器500可以确定数据为“1”。当第一感测信号和第二感测信号中的每一个被输出为数据“0”(低电平)时，数据转换器500可以确定数据为“0”。
如图6的时序图所示，当第一感测信号和第二感测信号彼此不同时，数据转换器500可确定(1/2×VCC)电平。参考图6的时序图，在第一感测操作期间施加到下拉电源线SB1的电压和在第二感测操作期间施加到下拉电源线SB1的电压可以具有不同的电压电平。同样，在第一感测操作期间施加到下拉电源线SB2的电压和在第二感测操作期间施加到下拉电源线SB2的电压可以具有不同的电压电平。
即，当在第一感测操作期间检测到数据“1”并且在第二感测操作期间检测到数据“0”时，数据转换器500可确定感测数据为(1/2×VCC)电平。反之，当在第一感测操作期间检测到数据“0”并且在第二感测操作期间检测到数据“1”时，数据转换器500可确定感测数据为(1/2×VCC)电平。
图7是示出根据本公开的又一实施例的半导体器件70的示例的代表的电路图。在图7中，半导体器件包括与上面描述的相同的单元阵列100_1。所述半导体器件还包括多电平感测电路600和数据转换器700。
多电平感测电路600包括两个相同的感测电路610和620，所述感测电路610和620感测储存在单元阵列100_1中的数据。在读取操作期间，感测电路610响应于读取控制信号RVBLP来读取单位单元MC1的数据。感测电路610输出感测信号CD3和CD4。同样，在读取操作期间，感测电路620响应于读取控制信号RVBLP来读取单位单元MC2的数据，并输出感测信号CD5和CD6。
图7的多电平感测电路600通过将施加到感测放大器的锁存器级的电压失配，来鉴别BL和BLB上的不同电压电平。多电平感测电路600控制两个感测放大器以同时感测锁存器级的电压。多电平感测电路600通过将施加到两个感测放大器的锁存器级的偏置电压电平失配，来将分别由位线BL和BLB检测到的电平控制为彼此不同，从而检测多个电平(多电平)。下面将参考图8来描述图7所示的多电平感测电路600的操作。
图7中的数据转换器700将从多电平感测电路600接收到的信号CD3、CD4、CD5和CD6转换为图7中标识为BIT1、BIT2和BIT3的二进制输出数据信号。数据转换器700的用于通过将感测信号CD3～CD6解码来输出数据BIT1～BIT3的操作与图1的数据转换器300的操作相同，因此为了便于描述，这里将不再赘述。
然而，根据图7的实施例的感测电路610可同时检测从两个锁存器级接收的两个感测信号CD3和CD4，使得感测电路610可以将两个感测信号CD3和CD4相互比较，从而鉴别数据电平。
图8是示出图7所示的多电平感测电路600的示例的代表的详细电路图。由于在多电平感测电路600中使用的感测电路610和另一感测电路620在结构上是彼此相同的，为了说明的目的和更好地理解本公开，下面将仅叙述对图8所示的感测电路610的详细描述。
参考图8，感测电路610可以包括多个感测放大器组SA_G1～SA_G3、电压控制器614和615、电压发生器616以及驱动信号发生器617。
在这种情况下，由于感测放大器组SA_G1～SA_G3在结构上彼此相同，为了说明的目的和更好地理解本公开，下面将仅叙述对图8所示的感测放大器组SA_G1的详细描述。感测放大器组SA_G1可以包括第一感测放大器611、第二感测放大器612和控制器613。第一感测放大器611的详细电路在结构上与第二感测放大器612的结构相同，因此为了便于描述，这里将不再赘述。
在这种情况下，第一感测放大器611可以经由下拉电源线SB2从电压控制器614接收驱动电压，以及可以经由下拉电源线SB4从电压控制器615接收驱动电压。第一感测放大器611可以输出经由感测节点SA_F检测到的感测信号CD3。
第二感测放大器612可以经由下拉电源线SB1从电压控制器614接收驱动电压，以及可以经由下拉电源线SB3从电压控制器615接收驱动电压。第二感测放大器612可以输出经由感测节点SA_S检测到的感测信号CD4。
控制器613可响应于感测使能信号SEN来选择性地控制第一感测放大器611和第二感测放大器612。例如，控制器613可以在感测使能信号SEN被激活的感测区段中控制第一感测放大器611和第二感测放大器612同时操作，使得经由感测节点SA_F和SA_S检测到的感测信号CD3和CD4可以被同时输出。反之，控制器613可以在感测使能信号SEN的去激活区段中停止第一感测放大器611和第二感测放大器612的操作，使得不输出感测信号CD3和CD4。
电压控制器614可在感测模式期间向下拉电源线SB1和SB2提供偏置电压VBIAS1或接地电压VSS。电压控制器614可以包括多个NMOS晶体管N17～N20。
NMOS晶体管N17可以耦接在下拉电源线SB1和接地电压(VSS)输入端子之间，使得NMOS晶体管N17可以经由其栅极端子接收驱动信号SAN1。NMOS晶体管N18可以耦接在下拉电源线SB2和偏置电压(VBIAS1)输入端子之间，使得NMOS晶体管N18可以经由其栅极端子接收驱动信号SAN1。NMOS晶体管N19可以耦接在下拉电源线SB1和偏置电压(VBIAS1)输入端子之间，使得NMOS晶体管N19可以经由其栅极端子接收驱动信号SAN。NMOS晶体管N20可以耦接在下拉电源线SB2和接地电压(VSS)输入端子之间，使得NMOS晶体管N20可以经由其栅极端子接收驱动信号SAN。
电压控制器615可在感测模式期间向下拉电源线SB3和SB4提供偏置电压VBIAS2或接地电压VSS。电压控制器615可以包括多个NMOS晶体管N21～N24。
在这种情况下，NMOS晶体管N21可以耦接在下拉电源线SB3和偏置电压(VBIAS2)输入端子之间，使得NMOS晶体管N21可以经由其栅极端子接收驱动信号SAN2。NMOS晶体管N22可以耦接在下拉电源线SB4和接地电压(VSS)输入端子之间，使得NMOS晶体管N22可以经由其栅极端子接收驱动信号SAN2。NMOS晶体管N23可以耦接在下拉电源线SB3和接地电压(VSS)输入端子之间，使得NMOS晶体管N23可以经由其栅极端子接收驱动信号SAN。NMOS晶体管N24可以耦接在下拉电源线SB4和偏置电压(VBIAS2)输入端子之间，使得NMOS晶体管N24可以经由其栅极端子接收驱动信号SAN。
根据本公开的实施例，所述多个感测放大器组SA_G1～SA_G3的相应的感测放大器可以彼此共用下拉电源线SB1～SB4。
电压发生器616可产生具有不同电压电平的偏置电压VBIAS1和VBIAS2。例如，偏置电压VBIAS1可以在电平上高于偏置电压VBIAS2。偏置电压VBIAS1可以在电平上低于(1/2×VCC)电平。偏置电压VBIAS2可以在电平上与接地电压(VSS)电平相同或更高。
驱动信号发生器617可响应于读取控制信号RVBLP产生驱动信号SAN、SAN1和SAN2。换言之，驱动信号发生器617可以在读取控制信号RVBLP的激活期间激活驱动信号SAN、SAN1和SAN2。
下面将参考附图描述图8所示的感测电路610的操作。
当字线WL在读取模式期间被激活时，感测放大器组SA_G1可以操作。在第一感测放大器611和第二感测放大器612的操作期间，驱动电压可以被施加到下拉电源线SB1～SB4。
当读取控制信号RVBLP被激活至高电平时，驱动信号发生器617可激活驱动信号SAN、SAN1和SAN2，用于选择性地提供偏置电压VBIAS1和VBIAS2或接地电压VSS给第一感测放大器611和第二感测放大器612的下拉电源线SB1～SB4。在这种情况下，可以同时激活驱动信号SAN、SAN1和SAN2。
当驱动信号SAN被激活时，NMOS晶体管N19、N20、N23和N24被导通。因此，偏置电压VBIAS1可以被施加到下拉电源线SB1，并且接地电压VSS可以被施加到下拉电源线SB2。接地电压VSS可以被施加到下拉电源线SB3，并且偏置电压VBIAS2可以被施加到下拉电源线SB4。
当驱动信号SAN1和SAN2被激活时，NMOS晶体管N17、N18、N21和N22被导通。因此，接地电压VSS可以被施加到下拉电源线SB1，以及偏置电压VBIAS1可以被施加到下拉电源线SB2。偏置电压VBIAS2可被施加到下拉电源线SB3，以及接地电压VSS可被施加到下拉电源线SB4。因此，经由第一感测放大器611和第二感测放大器612的感测节点SA_F和SA_S检测到的感测信号CD3和CD4可以被输出。
数据转换器700可以通过鉴别从感测电路610产生的感测信号CD3和CD4来检测或感测多个电平(多电平)。例如，当两个感测信号CD3和CD4中的每一个被检测为数据“1”的逻辑电平时，数据转换器700可以鉴别数据“1”。当两个感测信号CD3和CD4中的每一个被检测为数据“0”的逻辑电平时，数据转换器700可以鉴别数据“0”。当数据转换器700检测或感测具有相反的逻辑电平的两个感测信号CD3和CD4时，数据转换器700可以鉴别(1/2×VCC)电平。
从上述描述中可以清楚地看出，根据本公开的实施例的多电平感测电路和包括其的半导体器件可以在同一单元中检测和储存多电平数据，由此相比于现有技术的仅二进制的存储器件，在硅管芯(silicon die)的每单位面积储存更多数据是可能的。
本领域技术人员将认识到，在不脱离本公开的精神和实质特征的情况下，实施例可以以本文所阐述的那些方式之外的其他特定方式实施。举例来说，普通技术人员将认识到，电容C1可以使用单个电容器、以及并联或串联耦接的两个或更多个电容器来实施。类似地，单个晶体管可以用多个晶体管取代；PMOS晶体管器件可以替代NMOS晶体管器件。因此，上述实施例要被解释为说明性的而非限制性的。本公开的范围应由所附权利要求及其法律等同物确定，而不是上述说明书。此外，在所附权利要求的含义和等同范围内的所有变化都旨在被纳入其中。此外，对于本领域技术人员来说，在所附权利要求中未明确互相引用的权利要求可以通过申请提交后的后续修改以组合作为实施例或者被包含在新权利要求的方式呈现。
虽然已经描述了多个说明性实施例，但应该理解，本领域技术人员可以设计出许多其他的修改和实施例，这些修改和实施例将落入本公开原理的精神和范围内。特别是，在本公开、附图和所附权利要求的范围内的组成部件和/或布置方面，可能有许多变化和修改。除了在组成部件和/或布置方面的变化和修改之外，对于本领域技术人员来说，替代使用也将是显而易见的。

Claims (20)

1.一种多电平感测电路，包括：
预充电控制器，其被配置为在感测模式期间响应于均衡信号以位线预充电电压电平将一对位线预充电；
读取控制器，其被配置为在感测操作期间响应于读取控制信号将所述一对位线的电压保持在所述位线预充电电压电平；
感测放大器，其被配置为在所述感测模式期间产生所述一对位线的数据；以及
电压传感器，其被配置为通过比较位线电压与参考电压来产生所述均衡信号。
2.根据权利要求1所述的多电平感测电路，其中，所述预充电控制器被配置为：当预充电模式中被激活的位线均衡信号、写入模式中被激活的写入控制信号以及所述均衡信号中的至少一个被激活时，将所述一对位线预充电。
3.根据权利要求1所述的多电平感测电路，其中，所述读取控制器包括：
第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管串联耦接在所述一对位线之间，以便经由所述第一晶体管和所述第二晶体管的公共栅极端子接收所述读取控制信号；以及
电阻器，其耦接在所述位线预充电电压的输入端子与所述第一晶体管和所述第二晶体管的公共节点之间。
4.根据权利要求3所述的多电平感测电路，
其中，所述预充电控制器具有耦接在所述一对位线之间的晶体管，
其中，所述感测放大器具有耦接在所述一对位线之间的晶体管，以及
其中，与所述预充电控制器和所述感测放大器中所包括的、耦接在所述一对位线之间的晶体管相比，所述第一晶体管和所述第二晶体管包括更长的沟道长度。
5.根据权利要求1所述的多电平感测电路，其中，所述电压传感器包括：
第一比较器，其被配置为将所述位线电压与第一参考电压进行比较；
第二比较器，其被配置为将所述位线电压与电平不同于所述第一参考电压的第二参考电压进行比较；以及
组合电路，其被配置为通过将所述第一比较器的输出信号与所述第二比较器的输出信号组合来输出所述均衡信号。
6.根据权利要求5所述的多电平感测电路，其中：
所述第一参考电压被设置为比所述位线预充电电压更高的电平；以及
所述第二参考电压被设置为比所述位线预充电电压更低的电平。
7.一种半导体器件，包括：
感测放大器，其被配置为：包括第一下拉电源线和第二下拉电源线，以及在感测操作期间响应于施加到所述第一下拉电源线和所述第二下拉电源线的驱动电压来感测一对位线的数据；
电压控制器，其被配置为：在所述感测操作期间响应于在不同时间激活的驱动信号，选择性地提供具有不同电平的偏置电压给所述第一下拉电源线和所述第二下拉电源线；以及
数据转换器，其被配置为：将从所述一对位线接收的第一感测数据和第二感测数据相互比较，并且响应于被比较数据的取反或非取反来鉴别数据。
8.根据权利要求7所述的半导体器件，其中，所述感测放大器包括：
第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管经由其公共源极端子耦接到上拉电源线，使得所述第三晶体管和所述第四晶体管的栅极端子彼此交叉耦接；
第五晶体管，其耦接在所述第三晶体管和所述第一下拉电源线之间，使得所述第五晶体管的栅极端子耦接到位线；
第六晶体管，其耦接在所述第四晶体管和所述第二下拉电源线之间，使得所述第六晶体管的栅极端子耦接到取反位线。
9.根据权利要求8所述的半导体器件，其中，所述一对位线被配置为：在接收能够具有多于两个的不同值的信息承载电压之前，接收位线预充电电压电平。
10.根据权利要求7所述的半导体器件，还包括：
电压发生器，其被配置为向所述电压控制器输出具有不同电压电平的第一偏置电压和第二偏置电压。
11.根据权利要求10所述的半导体器件，其中：
所述第一偏置电压在电平上比所述第二偏置电压更高；
所述第一偏置电压在电平上比位线预充电电压更低；以及
所述第二偏置电压被设置为等于或高于接地电压电平的电平。
12.根据权利要求10所述的半导体器件，还包括：
驱动信号发生器，其被配置为向所述电压控制器提供在不同时间被激活的第一驱动信号和第二驱动信号。
13.根据权利要求10所述的半导体器件，其中，所述电压控制器包括：
第七晶体管，其耦接在所述第一下拉电源线和第一偏置电压输入端子之间，并由第一驱动信号控制；
第八晶体管，其耦接在所述第二下拉电源线和第二偏置电压输入端子之间，并由所述第一驱动信号控制；
第九晶体管，其耦接在所述第一下拉电源线和所述第二偏置电压输入端子之间，并由第二驱动信号控制；以及
第十晶体管，其耦接在所述第二下拉电源线和所述第一偏置电压输入端子之间，并由所述第二驱动信号控制。
14.根据权利要求7所述的半导体器件，其中，所述电压控制器被包括在子孔区域中。
15.根据权利要求7所述的半导体器件，其中，所述感测放大器与另一感测放大器共用所述第一下拉电源线和所述第二下拉电源线。
16.根据权利要求7所述的半导体器件，其中：
所述数据转换器在第一感测信号和第二感测信号中的每一个被输出为数据“1”时鉴别数据“1”，以及在所述第一感测信号和所述第二感测信号中的每一个被输出为数据“0”时鉴别数据“0”；以及
所述数据转换器在所述第一感测信号和所述第二感测信号变化时鉴别位线预充电电压电平。
17.一种多电平感测电路，包括：
第一感测放大器，其被配置为经由第二下拉电源线和第四下拉电源线来接收驱动电压；
第二感测放大器，其被配置为经由第一下拉电源线和第三下拉电源线来接收驱动电压；
第一电压控制器，其被配置为在感测模式期间响应于第一驱动信号和第二驱动信号向所述第一下拉电源线和所述第二下拉电源线提供具有不同电平的偏置电压；以及
第二电压控制器，其被配置为在所述感测模式期间响应于所述第一驱动信号和第三驱动信号向所述第三下拉电源线和所述第四下拉电源线提供具有不同电平的偏置电压。
18.根据权利要求17所述的多电平感测电路，还包括：
控制器，其被配置为在感测使能信号的激活区段期间激活所述第一感测放大器和所述第二感测放大器。
19.根据权利要求17所述的多电平感测电路，其中，所述第一电压控制器包括：
第十一晶体管，其耦接在所述第一下拉电源线和接地电压输入端子之间，并由所述第二驱动信号控制；
第十二晶体管，其耦接在所述第二下拉电源线和第一偏置电压输入端子之间，并由所述第二驱动信号控制；
第十三晶体管，其耦接在所述第一下拉电源线和所述第一偏置电压输入端子之间，并由所述第一驱动信号控制；以及
第十四晶体管，其耦接在所述第二下拉电源线和所述接地电压输入端子之间，并由所述第一驱动信号控制。
20.根据权利要求17所述的多电平感测电路，其中，所述第二电压控制器包括：
第十五晶体管，其耦接在所述第三下拉电源线和第二偏置电压输入端子之间，并由所述第三驱动信号控制；
第十六晶体管，其耦接在所述第四下拉电源线和接地电压输入端子之间，并由所述第三驱动信号控制；
第十七晶体管，其耦接在所述第三下拉电源线和所述接地电压输入端子之间，并由所述第一驱动信号控制；以及
第十八晶体管，其耦接在所述第四下拉电源线和所述第二偏置电压输入端子之间，并由所述第一驱动信号控制。
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