TW201935300A - 多位準感測電路及包括其的半導體記憶體裝置 - Google Patents

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Abstract

本發明提供一種多位準感測電路及包括其的半導體記憶體裝置。一種用於多位準記憶體裝置的多位準感測電路，其被配置為識別多於兩個的不同電壓。多位準電壓感測電路可以包括預充電控制器，所述預充電控制器被配置為在感測模式期間回應於均衡信號以位元線預充電電壓位準將一對位元線預充電。多位準電壓感測電路可以包括讀取控制器，所述讀取控制器被配置為在感測操作期間回應於讀取控制信號將所述一對位元線的電壓保持在位元線預充電電壓位準。多位準電壓感測電路可以包括感測放大器，所述感測放大器被配置為在感測模式期間產生所述一對位元線的資料。多位準電壓檢測電路可以包括預充電電壓感測器，所述電壓感測器被配置為透過比較位元線電壓與參考電壓來產生均衡信號。

Description

多位準感測電路及包括其的半導體記憶體裝置
本公開的實施例一般而言可涉及一種多位準感測電路和包括所述多位準感測電路的半導體裝置，更具體地說，涉及一種用於感測多個位準（多位準）的技術。
動態隨機存取記憶體或“DRAM”是眾所周知的半導體記憶體裝置。它也被稱為“揮發性”記憶體裝置。
DRAM記憶單元包括單元電晶體和單元電容器。單元電晶體控制對單元電容器的存取。DRAM單元電容器儲存電荷。電荷的狀態對應於二進位值資料。換句話說，現有技術的DRAM中儲存的資料根據儲存在DRAM單元電容器中的電荷量分為高位準或低位準資料。當DRAM半導體裝置的字元線被致能時，位元線與反位元線、即位元線上的值的布林邏輯互補之間發生電荷共用。然後，感測放大器工作以確定DRAM電容器上的電荷狀態。
除了單元電晶體和電容器外，DRAM還包括驅動器和/或感測放大器，其透過線路或匯流排傳輸信號。DRAM記憶單元通常也包括感測放大器，其將從多個記憶單元生成的資料輸出到資料傳輸線或資料匯流排。
包括記憶體裝置的半導體裝置在尺寸上持續減小。然而，關於包括半導體記憶體裝置的半導體能夠被製造得有多小，是有限制的。
現有技術的記憶體裝置僅使用兩個不同的值或位準來儲存資料。如果可以在能夠使用多於兩個值或位準的記憶體裝置中儲存資料，則每單位面積能夠比二值記憶體裝置儲存更多的資料。
本專利申請請求於2018年2月1日提交的申請號為10-2018-0012930的韓國專利申請的優先權，其全部內容透過引用合併於此。
本文公開的電路感測代表不同資料值或不同資訊的多個不同電壓位準，並將這些不同電壓位準轉換為對應於二進位值資料的二進位值電壓。
在一個實施例中，一種多電壓位準感測電路包括預充電控制器，所述預充電控制器在感測模式期間回應於均衡信號以位元線預充電電壓將“位元線”預充電。所述多位準感測電路還包括讀取控制器，所述讀取控制器在感測操作期間回應於讀取控制信號將所述位元線的電壓保持在所述位元線預充電電壓位準。感測放大器在所述感測操作期間從所述位元線產生資料，預充電電壓感測器透過比較位元線電壓與參考電壓來產生均衡信號。
根據本發明的另一實施例，一種半導體裝置包括：感測放大器，其被配置為包括第一下拉電源線和第二下拉電源線，以及在感測操作期間回應於施加到所述第一下拉電源線和所述第二下拉電源線的驅動電壓來感測一對位元線的資料；電壓控制器，其被配置為在所述感測操作期間回應於在不同時間被啟動的驅動信號而選擇性地將具有不同位準的偏置電壓提供給所述第一下拉電源線和所述第二下拉電源線；以及資料轉換器，其被配置為將從所述一對位元線接收的第一感測資料和第二感測資料相互比較，並且回應於被比較資料的反相或非反相來鑒別數據。
根據本公開的另一實施例，一種多位準感測電路包括：第一感測放大器，其被配置為經由第二下拉電源線和第四下拉電源線接收驅動電壓；第二感測放大器，其被配置為經由第一下拉電源線和第三下拉電源線接收驅動電壓；第一電壓控制器，其被配置為在感測模式期間回應於第一驅動信號和第二驅動信號向所述第一下拉電源線和所述第二下拉電源線提供具有不同位準的偏置電壓；以及第二電壓控制器，其被配置為在所述感測模式期間回應於所述第一驅動信號和第三驅動信號向所述第三下拉電源線和所述第四下拉電源線提供具有不同位準的偏置電壓。
本發明所屬技術領域中具有通常知識者應理解，上述發明內容和以下詳細描述是為了說明的目的。申請專利範圍中闡述要求保護的主題的真正範圍。
如本文所使用的，諸如第一和第二、頂部和底部等的關係術語僅用於區分一個實體或行為與另一實體或行為，而不一定要求或暗示在這些實體或行為之間的任何實際這樣的關係或順序。術語“包括”、“包含”或其任何其他變體意在涵蓋非排他性包含，使得包含元件列表的過程、方法、物體或設備並不僅僅包括這些元件，而是可以包括未特意列出的的其他元件，或這種過程、方法、物體或裝置固有的其他元件。前接“包括…一”的元件，在沒有更多限制的情況下，不排除在包括所述元件的過程、方法、物品或設備中存在附加的相同的元件。並且，相似的元件符號用於在不同實施例和視圖中標識相同或相似的結構。
如本文所使用的和出於請求項構建目的，術語“多位準”應被解釋為意味著多於兩個，即三個或更多。在常規的二進位值或數位邏輯電路中，邏輯0和邏輯1由兩個不同的電壓表示，其大小和極性是設計選擇。因此，多位準感測電路是如下一種電路，其能夠感測、檢測或識別三個或更多個明顯不同的電壓並產生表示每一個電壓的輸出信號。對於一些實施例，多位準感測電路可以是多位準電壓感測電路。對於一些實施例，多位準記憶體裝置可以包括至少一個單元陣列，所述單元陣列包括至少一個記憶單位單元。對於一些實施例，半導體記憶體裝置可以是多位準半導體記憶體裝置。對於一些實施例，記憶體裝置可以包括至少一個單元陣列，所述單元陣列包括至少一個記憶單位單元。
圖1是半導體記憶體裝置10的第一實施例的示意圖。半導體記憶體裝置10包括單元陣列100、多位準感測電路200和資料轉換器300。如圖所示，多位準感測電路200實際上包括兩個獨立的多位準感測電路，其細節如圖2所示。
單元陣列100包括兩個或更多個記憶單位單元MC1和MC2。如圖所示，記憶單位單元MC1包括單個開關元件T1，其在圖1中實施為場效應電晶體（FET）和單個電容器C1。電容器將電壓儲存為電荷，電荷的值或大小代表資料。儲存在電容器C1上的不同電壓或電荷可以對應地表示不同的標量資訊。舉例來說，C1上的三個不同電壓可以表示整數0、1和2。
本發明所屬技術領域中具有通常知識者將認識到FET開關元件T1的“汲極”端子耦接到“位元線”BL。電容器C1耦接在FET開關元件T1的“源極”端子與接地或其他參考電位之間。因此，C1可以利用位元線BL和字元線WL上的信號來充電或放電。
仍然參考圖1，記憶單位單元MC2與記憶單位單元MC1相同，但當然包括以“T2”命名的單獨的FET開關元件和以“C2”命名的單獨的電容器。
圖1所示的第一多位準感測電路200包括兩個單獨的多位準感測電路210和220，所述多位準感測電路210和220感測表示儲存在單元陣列100中的“資料”的電荷。感測電路210能夠響應於在寫入操作期間產生的寫入控制信號WVBLP而將位元線BL預充電。在讀取操作期間，感測電路210回應於讀取控制信號RVBLP以及參考電壓VREF1和VREF2，從記憶單位單元MC1讀取或獲得“資料”並輸出感測信號CD1。第二感測電路220與第一感測電路210相同。
資料轉換器300將從多位準感測電路200接收的多值感測信號CD1和CD2轉換為圖1中標識為BIT1、BIT2和BIT3的二進位值輸出資料。在下面的表1中示出了施加於資料轉換器300的感測信號CD1和CD2的邏輯位準。
[表 1]
從資料轉換器300輸出的3位元資料BIT1~BIT3的邏輯位準可以如下表2所示來建立。
[表 2]
由多位準感測電路200檢測到的感測信號CD1和CD2可以多於兩個值，例如資料“0”、資料“1”或位元線預充電電壓（VBLP）位準。位元線預充電電壓（VBLP）位準可以設置為1/2×VCC（即，電源電壓VCC的一半位準）。資料轉換器300將感測信號CD1和CD2解碼，從而輸出3個二進位數字，即被命名為BIT1、BIT2和BIT3的3位元資料值，它們當然是邏輯1或邏輯0。
圖2是圖1所示的多位準感測電路的第一實施例的示意圖。由於圖1所示的感測電路210和220是相同的，所以只提供第一感測電路210的詳細描述。
現參考圖2，感測電路210包括預充電控制器211、讀取控制器212、感測放大器213和預充電電壓感測器214。
在接收到位元線均衡信號BLEQ、均衡信號EQ和寫入控制信號WVBLP時，預充電控制器211可以用位元線預充電電壓（VBLP）位準將一對位元線（BL、BLB）預充電。
預充電控制器211包括三個NMOS FET電晶體（N1~N3）和或閘OR1。NMOS電晶體（N1~N3）的閘極端子接收或閘OR1的輸出信號，該或閘OR1的輸出信號控制或確定這些電晶體何時導通和關斷。第一電晶體N1耦接在兩個單獨的位元線BL和BLB之間。另外的串聯連接的電晶體N2和N3耦接在位元線BL和BLB之間，並經由電晶體N2和N3的公共連接節點接收預充電電壓（VBLP）位準。
本發明所屬技術領域中具有通常知識者應認識到，當或閘OR1的輸出變為“高”時，電晶體N1-N3導通。當位元線均衡信號BLEQ、均衡信號EQ和寫入控制信號WVBLP中的任何一個或更多個是高位準或啟動的，電晶體N1-N3因此導通。
讀取控制器212包括在BL和BLB線之間耦接的串聯連接的電晶體N4和N5。提供給N4和N5的閘極端子的讀取控制信號RVBLP控制這些電晶體何時導通。當讀取控制信號RVBLP為啟動時，如在感測操作期間發生的，讀取控制器212允許位元線BL和BLB保持在提供給N4和N5二者的共同的預充電電壓位準VBLP。因此，讀取控制器212可以在感測操作期間回應於讀取控制信號RVBLP來調整位元線（BL、BLB）中流動的電流。在感測操作期間，讀取控制信號RVBLP透過將其同步於感測放大器213的啟動而被致能。在一個實施例中，讀取控制器212可以包括多個NMOS電晶體N4和N5、以及電阻器R。在一個實施例中，NMOS電晶體N4和N5中的每一個可以被實施為與感測放大器213中包括的每個電晶體相比具有更長通道長度的電晶體。在一個實施例中，NMOS電晶體N4和N5中的每一個可以被實施為與預充電控制器211中包括的每個電晶體相比具有更長通道長度的電晶體。
NMOS電晶體N4和N5可以串聯耦接在位元線（BL、BLB）之間，使得NMOS電晶體N4和N5可以經由其公共閘極端子接收讀取控制信號RVBLP。電阻器R可以耦接在位元線預充電電壓（VBLP）輸入端子與NMOS電晶體N4和N5的公共節點之間。
仍然參考圖2，感測放大器213包括NMOS電晶體N6和N7以及PMOS電晶體P1和P2。PMOS電晶體P1和P2的公共源極端子耦接到上拉電源線LA。NMOS電晶體N6和N7的公共源極端子耦接到下拉電源線LAB。PMOS電晶體P1和NMOS電晶體N6的公共閘極端子耦接到位元線BL。PMOS電晶體P2和NMOS電晶體N7的公共閘極端子耦接到反位元線BLB。
感測放大器213實質上是鎖存器，因此在這裡考慮為提供記憶單元。在感測操作期間，感測放大器213鎖存位元線（BL、BLB）上的數據。半導體記憶體裝置，例如動態隨機存取記憶體（DRAM），可以包括感測放大器213。
在存取感測放大器213中的每個記憶單元之後，在感測放大器213中實現了記憶單元和一對位元線（BL、BLB）之間的電荷共用。結果，感測放大器213實質上放大了位元線BL和BLB之間的差。
預充電電壓感測器214包括兩個電壓比較器A1和A2，它們的輸出被提供給常規的或閘OR2。預充電電壓感測器214將位元線BL上的電壓與兩個參考電壓VREF1和VREF2中的每一個進行比較。當位元線BL上的電壓大於參考電壓中的一個或兩者時，預充電電壓感測器214的輸出EQ變為啟動。參考電壓VREF1和參考電壓VREF2可以是不同的電壓。參考電壓VREF1可以大於參考電壓VREF2。例如，參考電壓VREF1可以設置為大於1/2×VCC的位準（即電源電壓VCC的一半位準）；參考電壓VREF2可以設置為小於1/2×VCC的位準。
組合電路215可以透過組合比較器A1和A2的輸出信號來輸出均衡信號EQ。在這種情況下，組合電路215可以包括或閘OR2。當比較器A1和A2的輸出信號中的至少一個被啟動時，組合電路215可以啟動並輸出均衡信號EQ。
下面參考圖3的時序圖來描述圖2所示的多位準感測電路200，圖3的時序圖是示出圖1所示的多位準感測電路210的操作的時序圖。
現在參考圖2和圖3，當提供給或閘 OR1的均衡信號BLEQ（參見圖2）在預充電操作期間為啟動時，位元線（BL、BLB）經由N2和N3以位元線預充電電壓（VBLP）預充電。當寫入控制信號WVBLP（參見圖2）隨後在寫入操作中被啟動時，（參見圖3中的WL）預充電控制器211的NMOS電晶體N1～N3再次被導通。此後，位元線（BL、BLB）上接收的資料（被實現為與VBLP電壓位準不同的電壓位準），被鎖存或儲存在感測放大器213中（參見圖3中的LA/LAB），並因此儲存在圖1所示的單元陣列100中。當均衡信號BLEQ（參見圖2）在預充電模式期間被再次啟動時，位元線（BL、BLB）以位元線預充電電壓（VBLP）位準“重新預充電”。因此，先前寫入的資料能夠從BL和BLB去除。
隨後，當用作用於操作DRAM裝置的主信號的列位址選通（RAS）信號被啟動時，使得位址被輸入到列位址緩衝器（未示出）。在這種情況下，透過解碼列位址信號來執行列解碼操作，所述列解碼操作用於選擇單元陣列100中包含的字元線WL中的一個。
與選中字元線WL耦接的單元的資料施加於所述一對位元線（BL、BLB）。結果是，指示感測放大器213的操作開始時間的感測放大器（也稱為sense-amp）致能信號被致能，以驅動由列位址信號選擇的單元塊的感測放大器驅動電路。換言之，當在讀取操作期間位元線均衡信號BLEQ被停用並且字元線WL被啟動時，感測放大器213操作（即，時間段T1）。在感測放大器213的操作期間，驅動電壓被輸入到上拉電源線LA和下拉電源線LAB（即，時間段T2）。如果感測放大器213開始操作，則位元線（BL、BLB）的其間具有小電位差的電壓被“轉變”或改變或轉換成其間具有高電位差。
當讀取控制信號RVBLP在T2轉變為高位準時，圖2所示的感測電路210透過檢測位元線（BL、BLB）上的資料而輸出圖1所示的感測信號CD1。當等於邏輯“1”的資料值被儲存在單位單元MC1中時，感測電路210經由位元線BL感測比參考電壓VREF1高的資料“1”的位準。因此，感測信號CD1被輸出為資料值邏輯“1”。當等於邏輯“0”的資料值被儲存在單位單元MC1中時，感測電路210經由反位元線BLB感測比參考電壓VREF2低的邏輯“0”的電壓位準。因此，感測信號CD1可以輸出為資料“0”。
當具有由（1/2×VCC）表示的位準的資料被儲存在單位單元MC1中時，預充電電壓感測器214透過檢測位元線BL的電壓位準來啟動均衡信號EQ。例如，當位元線BL的電壓小於參考電壓VREF1並高於參考電壓VREF2時，預充電電壓感測器214可以啟動均衡信號EQ。
當均衡信號EQ（參見圖2）被啟動時，位元線（BL、BLB）在感測操作期間由預充電控制器211以位元線預充電電壓（VBLP）位準預充電。在T2和T6之間，在此時間期間讀取控制信號RVBLP是啟動的，讀取控制器212的NMOS電晶體N4和N5被導通。VBLP電壓施加到兩條位元線（BL、BLB），因此所述位元線在感測操作期間保持在位元線預充電電壓（VBLP）位準。位元線預充電電壓VBLP經由電阻器R被緩慢地施加到所述一對位元線（BL、BLB），使得位元線（BL、BLB）在（1/2×VCC）位準處保持不變。也就是說，根據實施例的預充電控制器211可以在預充電模式下操作，以及可以在感測模式下透過均衡信號EQ來執行預充電操作，使得所述一對位元線（BL、BLB）可以感測位元線預充電電壓（VBLP）位準。
在T6，位元線均衡信號BLEQ被重新啟動（參見圖3）。讀取控制信號RVBLP（參見圖2）也被停用。位元線（BL、BLB）因此被再次預充電到VBLP電壓位準或“重新預充電”。因此多位準感測電路210和220可以讀取資料“1”和資料“0”，還可以讀取（1/2×VCC）位準（位元線預充電電壓位準），從而感測多個電壓位準，所述多個電壓位準中的每一個對應於不同的資料值。因此，構成多位準感測電路210、220的預充電控制器211、讀取控制器212、感測放大器213和預充電電壓感測器214被認為是如下電路或結構，即每個被配置為實現對多個不同電壓的感測以及儲存，其中所述多個不同電壓的每個位準可以與對應的不同資料值相關。
圖4是半導體記憶體裝置40的第二實施例的示意圖，其包括多位準感測電路的第二實施例。半導體裝置40包括單元陣列100_1、多位準感測電路400和資料轉換器500。圖4的單元陣列100_1在結構上與圖1的單元陣列100相同。因此，為了簡潔，省略對圖4中的單元陣列100_1的描述。
圖4中的多位準感測電路400包括兩個感測電路410和420，它們被配置為感測儲存在單元陣列100_1中的資料。感測電路410在資料讀取操作期間響應於讀取控制信號RVBLP讀取單元陣列100_1中的單位單元MC1的資料，並輸出感測信號CD1。同樣地，感測電路420在資料讀取操作期間回應於讀取控制信號RVBLP讀取單位單元MC2的資料，並輸出感測信號CD2。
圖4的多位準感測電路400以預定的時間間隔、週期性地數次（例如，兩次）感測由單元陣列100_1檢測到的電壓位準。多位準感測電路400對施加到感測放大器的鎖存器級的電壓執行失配（mismatching），而不將由單元陣列100_1檢測到的電壓位準與參考電壓進行比較，使得多位準感測電路400鑒別或區分與在資料感測操作期間產生的資料對應的不同電壓位準。參考圖5更好地理解多位準感測電路400。
圖4中的資料轉換器500將從多位準感測電路400接收的感測信號CD1和CD2轉換為圖4中標識為BIT1、BIT2和BIT3的輸出資料信號。用於輸出3位元資料（BIT1~BIT3）的資料轉換器500的操作與圖1的資料轉換器300相同，因此，為了簡潔，這裡將省略對其的詳細描述。然而，在圖4中，感測信號CD1可以週期性地、即以預定的時間間隔輸入到資料轉換器500。因此，圖4中的資料轉換器500可以透過將前一感測信號CD1與後一感測信號CD1進行比較來鑒別資料。因此，資料轉換器500可以包括鎖存電路510以將前一感測信號CD1儲存在其中。
圖5是示出圖4所示的多位準感測電路400的詳細電路圖。由於在多位準感測電路400中使用的感測電路410和另一感測電路420在結構上是彼此相同的，為了說明性的目的和更好地理解本公開，下面將僅敘述對圖5所示的感測電路410的詳細描述。
感測電路410包括預充電控制器411、感測放大器412、電壓控制器413、驅動信號發生器414和電壓發生器415。本發明所屬技術領域中具有通常知識者應認識到，預充電控制器411在預充電模式期間回應於位元線均衡信號BLEQ以預充電電壓（VBLP）將位元線（BL、BLB）預充電。
預充電控制器411可包括多個NMOS電晶體N8~N10。NMOS電晶體（N8~N10）可以經由其公共閘極端子接收位元線均衡信號BLEQ。NMOS電晶體N8可以耦接在位元線BL和BLB之間。NMOS電晶體N9和N10可以串聯耦接在位元線（BL、BLB）之間，並且可以經由其公共連接節點接收預充電電壓（VBLP）位準。
顧名思義，感測放大器412在資料感測操作期間感測位元線（BL、BLB）上的數據。感測放大器412包括如圖所示耦接的NMOS電晶體N11和N12以及PMOS電晶體P3和P4。
PMOS電晶體P3和P4經由公共源極端子耦接到上拉電源線RTO。PMOS電晶體P3和P4經由它們各自的閘極端子彼此交叉耦接。
NMOS電晶體N11耦接在PMOS電晶體P3和下拉電源線SB1之間。NMOS電晶體N11的閘極端子耦接到位元線BL。
NMOS電晶體N12耦接在PMOS電晶體P4和下拉電源線SB2之間。NMOS電晶體N12的閘極端子耦接到反位元線BLB。
反相器IV1的輸出透過將PMOS電晶體P3和NMOS電晶體N11之間的節點處的信號反相來提供感測信號CD1。
電壓控制器413包括NMOS電晶體N13~N16。電壓控制器413在感測操作期間，響應於驅動信號SAN1或SAN2，選擇性地提供偏置電壓VBIAS0或VBIAS1給下拉電源線SB1和SB2。
NMOS電晶體N13耦接在下拉電源線SB1和偏置電壓VBIAS0之間。當NMOS電晶體N13接收驅動信號SAN1時，VBIAS0被施加於SB1。
NMOS電晶體N14耦接在下拉電源線SB2和偏置電壓VBIAS1之間。當NMOS電晶體N14接收驅動信號SAN1時，VBIAS1被施加於SB2。
NMOS電晶體N15耦接在下拉電源線SB1和另一偏置電壓VBIAS1之間。因此，當NMOS電晶體N15接收驅動信號SAN2時，VBIAS1被施加於SB1。
同樣，NMOS電晶體N16耦接在下拉電源線SB2和偏置電壓VBIAS0之間。因此，當NMOS電晶體N16接收驅動信號SAN2時，VBIAS0被提供給SB2。
感測放大器412與形成在相鄰區域中的感測放大器SA共用下拉電壓SB1和SB2。
電壓控制器413可被包含在子孔（sub-hole）區域中。在這種情況下，子孔區域可以表示感測放大器412和字元線驅動電路的交叉區域。例如，子孔區域可以包括子字元線驅動電路、用於產生感測放大器驅動信號的感測放大器（sense-amp）驅動器、用於產生位元線均衡信號BLEQ的位元線均衡驅動器、以及用於產生位元線隔離信號的位元線隔離驅動器等。
驅動信號發生器414回應於讀取控制信號RVBLP而提供偏置電壓SAN1和SAN2。驅動信號發生器414在讀取控制信號RVBLP的啟動期間，以具有預定時間的間隔、週期性地啟動偏置電壓SAN1和SAN2。
電壓發生器415可以產生具有不同電壓位準的偏置電壓VBIAS0和VBIAS1。例如，偏置電壓VBIAS0可以大於VBIAS1。偏置電壓VBIAS0也可以小於1/2×VCC。偏置電壓VBIAS1也可以具有與接地電壓（VSS）位準或其他參考電位相比相同的或更大的值。
圖6是示出圖5所示的多位準感測電路400的操作的時序圖。現在參考圖5和圖6，當均衡信號BLEQ（參見圖5）在預充電操作期間被啟動時，位元線BL、BLB以位元線預充電電壓VBLP被預充電。當位元線均衡信號BLEQ隨後被停用並且字元線WL（參見圖6）在讀取操作期間被啟動時，感測放大器412開始操作，此時，電壓被施加到感測放大器412的上拉電源線RTO以及下拉電源線SB1和SB2。
當讀取控制信號RVBLP（參見圖5）被啟動至高位準時，驅動信號發生器414以預定時間的間隔、週期性地啟動驅動信號SAN1和SAN2，用於選擇性地提供偏置電壓VBIAS0和VBIAS1給感測放大器412的下拉電源線SB1和SB2。驅動信號SAN1可以比驅動信號SAN2更早被啟動。
當驅動信號SAN1被啟動時，NMOS電晶體N13和N14被導通，這施加偏置電壓VBIAS0給下拉電源線SB1以及偏置電壓VBIAS1給下拉電源線SB2。然後，感測放大器可以感測位元線BL的資料，並輸出感測信號CD1。
此後，當驅動信號SAN2被啟動時，NMOS電晶體N15和N16被導通。偏置電壓VBIAS1被施加於下拉電源線SB1，以及偏置電壓VBIAS0被施加於下拉電源線SB2。然後，感測放大器412可感測位元線BL的資料，並輸出感測信號CD1。
圖5所示的實施例可以將相同的電壓（位元線預充電電壓VBLP）提供給所述一對位元線（BL、BLB），並且可以調整施加到感測放大器412的下拉電源線SB1和SB2的偏置電壓VBIAS0和VBIAS1，從而鑒別資料。也就是說，以不同的方式調節下拉電源線SB1和SB2的閾值電壓，使得施加到鎖存器級的電壓有意地失配並且能夠感測到資料位準。
例如，在第一感測操作和第二感測操作中的每個感測操作期間施加到下拉電源線SB1的電壓可以輸出為如圖6的實線表示的電壓位準。反之，在第一感測操作和第二感測操作中的每個感測操作期間施加到下拉電源線SB2的電壓可以輸出為圖6的虛線表示的電壓位準。
資料轉換器500透過鑒別從感測電路410產生的感測信號CD1來感測多個位準（多位準）。也就是說，在第一感測操作期間，資料轉換器500可以將從感測電路410接收的感測信號CD1儲存在鎖存電路510中。在第二感測操作期間，資料轉換器500可以將從感測電路410接收的感測信號CD1與儲存在鎖存電路510中的信號進行比較，從而鑒別資料。
例如，當第一感測信號和第二感測信號中的每一個被輸出為資料“1”（高位準）時，資料轉換器500可以確定資料為“1”。當第一感測信號和第二感測信號中的每一個被輸出為資料“0”（低位準）時，資料轉換器500可以確定資料為“0”。
如圖6的時序圖所示，當第一感測信號和第二感測信號彼此不同時，資料轉換器500可確定（1/2×VCC）位準。參考圖6的時序圖，在第一感測操作期間施加到下拉電源線SB1的電壓和在第二感測操作期間施加到下拉電源線SB1的電壓可以具有不同的電壓位準。同樣，在第一感測操作期間施加到下拉電源線SB2的電壓和在第二感測操作期間施加到下拉電源線SB2的電壓可以具有不同的電壓位準。
即，當在第一感測操作期間檢測到資料“1”並且在第二感測操作期間檢測到資料“0”時，資料轉換器500可確定感測資料為（1/2×VCC）位準。反之，當在第一感測操作期間檢測到資料“0”並且在第二感測操作期間檢測到資料“1”時，資料轉換器500可確定感測資料為（1/2×VCC）位準。
圖7是示出根據本公開的又一實施例的半導體裝置70的示例的代表的電路圖。在圖7中，半導體裝置包括與上面描述的相同的單元陣列100_1。所述半導體裝置還包括多位準感測電路600和資料轉換器700。
多位準感測電路600包括兩個相同的感測電路610和620，所述感測電路610和620感測儲存在單元陣列100_1中的資料。在讀取操作期間，感測電路610回應於讀取控制信號RVBLP來讀取單位單元MC1的資料。感測電路610輸出感測信號CD3和CD4。同樣，在讀取操作期間，感測電路620回應於讀取控制信號RVBLP來讀取單位單元MC2的資料，並輸出感測信號CD5和CD6。
圖7的多位準感測電路600透過將施加到感測放大器的鎖存器級的電壓失配，來鑒別BL和BLB上的不同電壓位準。多位準感測電路600控制兩個感測放大器以同時感測鎖存器級的電壓。多位準感測電路600透過將施加到兩個感測放大器的鎖存器級的偏置電壓位準失配，來將分別由位元線BL和BLB檢測到的位準控制為彼此不同，從而檢測多個位準（多位準）。下面將參考圖8來描述圖7所示的多位準感測電路600的操作。
圖7中的資料轉換器700將從多位準感測電路600接收到的信號CD3、CD4、CD5和CD6轉換為圖7中標識為BIT1、BIT2和BIT3的二進位輸出資料信號。資料轉換器700的用於透過將感測信號CD3~CD6解碼來輸出資料BIT1~BIT3的操作與圖1的資料轉換器300的操作相同，因此為了便於描述，這裡將不再贅述。
然而，根據圖7的實施例的感測電路610可同時檢測從兩個鎖存器級接收的兩個感測信號CD3和CD4，使得感測電路610可以將兩個感測信號CD3和CD4相互比較，從而鑒別資料位準。
圖8是示出圖7所示的多位準感測電路600的示例的代表的詳細電路圖。由於在多位準感測電路600中使用的感測電路610和另一感測電路620在結構上是彼此相同的，為了說明的目的和更好地理解本公開，下面將僅敘述對圖8所示的感測電路610的詳細描述。
參考圖8，感測電路610可以包括多個感測放大器組SA_G1~SA_G3、電壓控制器614和615、電壓發生器616以及驅動信號發生器617。
在這種情況下，由於感測放大器組SA_G1~SA_G3在結構上彼此相同，為了說明的目的和更好地理解本公開，下面將僅敘述對圖8所示的感測放大器組SA_G1的詳細描述。感測放大器組SA_G1可以包括第一感測放大器611、第二感測放大器612和控制器613。第一感測放大器611的詳細電路在結構上與第二感測放大器612的結構相同，因此為了便於描述，這裡將不再贅述。
在這種情況下，第一感測放大器611可以經由下拉電源線SB2從電壓控制器614接收驅動電壓，以及可以經由下拉電源線SB4從電壓控制器615接收驅動電壓。第一感測放大器611可以輸出經由感測節點SA_F檢測到的感測信號CD3。
第二感測放大器612可以經由下拉電源線SB1從電壓控制器614接收驅動電壓，以及可以經由下拉電源線SB3從電壓控制器615接收驅動電壓。第二感測放大器612可以輸出經由感測節點SA_S檢測到的感測信號CD4。
控制器613可回應於感測致能信號SEN來選擇性地控制第一感測放大器611和第二感測放大器612。例如，控制器613可以在感測致能信號SEN被啟動的感測區段中控制第一感測放大器611和第二感測放大器612同時操作，使得經由感測節點SA_F和SA_S檢測到的感測信號CD3和CD4可以被同時輸出。反之，控制器613可以在感測致能信號SEN的停用區段中停止第一感測放大器611和第二感測放大器612的操作，使得不輸出感測信號CD3和CD4。
電壓控制器614可在感測模式期間向下拉電源線SB1和SB2提供偏置電壓VBIAS1或接地電壓VSS。電壓控制器614可以包括多個NMOS電晶體N17~N20。
NMOS電晶體N17可以耦接在下拉電源線SB1和接地電壓（VSS）輸入端子之間，使得NMOS電晶體N17可以經由其閘極端子接收驅動信號SAN1。NMOS電晶體N18可以耦接在下拉電源線SB2和偏置電壓（VBIAS1）輸入端子之間，使得NMOS電晶體N18可以經由其閘極端子接收驅動信號SAN1。NMOS電晶體N19可以耦接在下拉電源線SB1和偏置電壓（VBIAS1）輸入端子之間，使得NMOS電晶體N19可以經由其閘極端子接收驅動信號SAN。NMOS電晶體N20可以耦接在下拉電源線SB2和接地電壓（VSS）輸入端子之間，使得NMOS電晶體N20可以經由其閘極端子接收驅動信號SAN。
電壓控制器615可在感測模式期間向下拉電源線SB3和SB4提供偏置電壓VBIAS2或接地電壓VSS。電壓控制器615可以包括多個NMOS電晶體N21~N24。
在這種情況下，NMOS電晶體N21可以耦接在下拉電源線SB3和偏置電壓（VBIAS2）輸入端子之間，使得NMOS電晶體N21可以經由其閘極端子接收驅動信號SAN2。NMOS電晶體N22可以耦接在下拉電源線SB4和接地電壓（VSS）輸入端子之間，使得NMOS電晶體N22可以經由其閘極端子接收驅動信號SAN2。NMOS電晶體N23可以耦接在下拉電源線SB3和接地電壓（VSS）輸入端子之間，使得NMOS電晶體N23可以經由其閘極端子接收驅動信號SAN。NMOS電晶體N24可以耦接在下拉電源線SB4和偏置電壓（VBIAS2）輸入端子之間，使得NMOS電晶體N24可以經由其閘極端子接收驅動信號SAN。
根據本公開的實施例，所述多個感測放大器組SA_G1~SA_G3的相應的感測放大器可以彼此共用下拉電源線SB1~SB4。
電壓發生器616可產生具有不同電壓位準的偏置電壓VBIAS1和VBIAS2。例如，偏置電壓VBIAS1可以在位準上高於偏置電壓VBIAS2。偏置電壓VBIAS1可以在位準上低於（1/2×VCC）位準。偏置電壓VBIAS2可以在位準上與接地電壓（VSS）位準相同或更高。
驅動信號發生器617可響應於讀取控制信號RVBLP產生驅動信號SAN、SAN1和SAN2。換言之，驅動信號發生器617可以在讀取控制信號RVBLP的啟動期間啟動驅動信號SAN、SAN1和SAN2。
下面將參考所附圖式描述圖8所示的感測電路610的操作。
當字元線WL在讀取模式期間被啟動時，感測放大器組SA_G1可以操作。在第一感測放大器611和第二感測放大器612的操作期間，驅動電壓可以被施加到下拉電源線SB1~SB4。
當讀取控制信號RVBLP被啟動至高位準時，驅動信號發生器617可啟動驅動信號SAN、SAN1和SAN2，用於選擇性地提供偏置電壓VBIAS1和VBIAS2或接地電壓VSS給第一感測放大器611和第二感測放大器612的下拉電源線SB1~SB4。在這種情況下，可以同時啟動驅動信號SAN、SAN1和SAN2。
當驅動信號SAN被啟動時，NMOS電晶體N19、N20、N23和N24被導通。因此，偏置電壓VBIAS1可以被施加到下拉電源線SB1，並且接地電壓VSS可以被施加到下拉電源線SB2。接地電壓VSS可以被施加到下拉電源線SB3，並且偏置電壓VBIAS2可以被施加到下拉電源線SB4。
當驅動信號SAN1和SAN2被啟動時，NMOS電晶體N17、N18、N21和N22被導通。因此，接地電壓VSS可以被施加到下拉電源線SB1，以及偏置電壓VBIAS1可以被施加到下拉電源線SB2。偏置電壓VBIAS2可被施加到下拉電源線SB3，以及接地電壓VSS可被施加到下拉電源線SB4。因此，經由第一感測放大器611和第二感測放大器612的感測節點SA_F和SA_S檢測到的感測信號CD3和CD4可以被輸出。
資料轉換器700可以透過鑒別從感測電路610產生的感測信號CD3和CD4來檢測或感測多個位準（多位準）。例如，當兩個感測信號CD3和CD4中的每一個被檢測為資料“1”的邏輯位準時，資料轉換器700可以鑒別資料“1”。當兩個感測信號CD3和CD4中的每一個被檢測為資料“0”的邏輯位準時，資料轉換器700可以鑒別資料“0”。當資料轉換器700檢測或感測具有相反的邏輯位準的兩個感測信號CD3和CD4時，資料轉換器700可以鑒別（1/2×VCC）位準。
從上述描述中可以清楚地看出，根據本公開的實施例的多位準感測電路和包括其的半導體裝置可以在同一單元中檢測和儲存多位準資料，由此相較於現有技術的僅二進位的記憶體裝置，在矽管芯（silicon die）的每單位面積儲存更多資料是可能的。
本發明所屬技術領域中具有通常知識者將認識到，在不脫離本公開的精神和實質特徵的情況下，實施例可以以本文所闡述的那些方式之外的其他特定方式實施。舉例來說，本發明所屬技術領域中具有通常知識者將認識到，電容C1可以使用單個電容器、以及並聯或串聯耦接的兩個或更多個電容器來實施。類似地，單個電晶體可以用多個電晶體取代；PMOS電晶體裝置可以替代NMOS電晶體裝置。因此，上述實施例要被解釋為說明性的而非限制性的。本公開的範圍應由所附請求項及其法律均等物確定，而不是上述說明書。此外，在所附請求項的含義和等同範圍內的所有變化都旨在被納入其中。此外，對於本發明所屬技術領域中具有通常知識者來說，在所附請求項中未明確互相引用的請求項可以透過申請提交後的後續修改以組合作為實施例或者被包含在新請求項的方式呈現。
雖然已經描述了多個說明性實施例，但應該理解，本發明所屬技術領域中具有通常知識者可以設計出許多其他的修改和實施例，這些修改和實施例將落入本公開原理的精神和範圍內。特別是，在本公開、所附圖式和所附請求項的範圍內的組成部件和/或佈置方面，可能有許多變化和修改。除了在組成部件和/或佈置方面的變化和修改之外，對於本發明所屬技術領域中具有通常知識者來說，替代使用也將是顯而易見的。
10‧‧‧半導體記憶體裝置
40‧‧‧半導體記憶體裝置
70‧‧‧半導體裝置
100‧‧‧單元陣列
100_1‧‧‧單元陣列
200‧‧‧多位準感測電路
210‧‧‧感測電路
211‧‧‧預充電控制器
212‧‧‧讀取控制器
213‧‧‧感測放大器
214‧‧‧預充電電壓感測器
215‧‧‧組合電路
220‧‧‧感測電路
300‧‧‧資料轉換器
400‧‧‧多位準感測電路
410‧‧‧感測電路
411‧‧‧預充電控制器
412‧‧‧感測放大器
413‧‧‧電壓控制器
414‧‧‧驅動信號發生器
415‧‧‧電壓發生器
420‧‧‧感測電路
500‧‧‧資料轉換器
510‧‧‧鎖存電路
600‧‧‧多位準感測電路
610‧‧‧感測電路
611‧‧‧第一感測放大器
612‧‧‧第二感測放大器
613‧‧‧控制器
614‧‧‧電壓控制器
615‧‧‧電壓控制器
616‧‧‧電壓發生器
617‧‧‧驅動信號發生器
620‧‧‧感測電路
700‧‧‧資料轉換器
A1‧‧‧電壓比較器
A2‧‧‧電壓比較器
BIT1‧‧‧輸出資料信號
BIT2‧‧‧輸出資料信號
BIT3‧‧‧輸出資料信號
BL‧‧‧位元線
BLB‧‧‧位元線
BLEQ‧‧‧位元線均衡信號
C1‧‧‧電容器
C2‧‧‧電容器
CD1‧‧‧感測信號
CD2‧‧‧感測信號
CD3‧‧‧感測信號
CD4‧‧‧感測信號
EQ‧‧‧均衡信號
LA‧‧‧上拉電源線
LAB‧‧‧下拉電源線
MC1‧‧‧記憶單位單元
MC2‧‧‧記憶單位單元
N1‧‧‧NMOS電晶體
N2‧‧‧NMOS電晶體
N3‧‧‧NMOS電晶體
N4‧‧‧NMOS電晶體
N5‧‧‧NMOS電晶體
N6‧‧‧NMOS電晶體
N7‧‧‧NMOS電晶體
N8‧‧‧NMOS電晶體
N9‧‧‧NMOS電晶體
N10‧‧‧NMOS電晶體
N11‧‧‧NMOS電晶體
N12‧‧‧NMOS電晶體
N13‧‧‧NMOS電晶體
N14‧‧‧NMOS電晶體
N15‧‧‧NMOS電晶體
N16‧‧‧NMOS電晶體
N21‧‧‧NMOS電晶體
N22‧‧‧NMOS電晶體
N23‧‧‧NMOS電晶體
N24‧‧‧NMOS電晶體
OR1‧‧‧或閘
OR2‧‧‧或閘
P1‧‧‧電晶體
P2‧‧‧PMOS電晶體
P3‧‧‧PMOS電晶體
P4‧‧‧PMOS電晶體
R‧‧‧電阻器
RTO‧‧‧上拉電源線
RVBLP‧‧‧讀取控制信號
SA‧‧‧感測放大器
SA_F‧‧‧感測節點
SA_G1‧‧‧感測放大器組
SA_G2‧‧‧感測放大器組
SA_G3‧‧‧感測放大器組
SA_S‧‧‧感測節點
SAN‧‧‧驅動信號
SAN1‧‧‧驅動信號
SAN2‧‧‧驅動信號
SB1‧‧‧下拉電源線
SB2‧‧‧下拉電源線
SB3‧‧‧下拉電源線
SB4‧‧‧下拉電源線
SEN‧‧‧感測致能信號
T1‧‧‧開關元件/時間段
T2‧‧‧開關元件/時間段
T3‧‧‧時間段
T4‧‧‧時間段
T5‧‧‧時間段
T6‧‧‧時間段
VBIAS0‧‧‧偏置電壓
VBIAS1‧‧‧偏置電壓
VBIAS2‧‧‧偏置電壓
VBLP‧‧‧位元線預充電電壓
VCC‧‧‧電源電壓
VREF1‧‧‧參考電壓
VREF2‧‧‧參考電壓
VSS‧‧‧接地電壓
WL‧‧‧字元線
WVBLP‧‧‧寫入控制信號
［圖1］是包括多位準感測電路的第一實施例的半導體記憶體裝置的第一實施例的示意圖。 ［圖2］是圖1所示的多位準感測電路的第一實施例的示意圖。 ［圖3］是示出圖2所示的多位準感測電路的操作的時序圖。 ［圖4］是包括多位準感測電路的第二實施例的半導體記憶體裝置的第二實施例的示意圖。 ［圖5］是圖4所示電路中使用的多位準感測電路的第二實施例的示意圖。 ［圖6］是示出圖5所示的多位準感測電路的操作的時序圖。 ［圖7］是包括本公開的多位準感測電路的第三實施例的半導體記憶體裝置的第三實施例的示意圖。 ［圖8］是圖7所示電路中使用的多位準感測電路的第三實施例的示意圖。是示出根據本公開的實施例的半導體記憶系統的方塊圖；

Claims (20)

  1. 一種多位準感測電路，包括： 預充電控制器，其被配置為在感測模式期間回應於均衡信號以位元線預充電電壓位準將一對位元線預充電； 讀取控制器，其被配置為在感測操作期間回應於讀取控制信號將所述一對位元線的電壓保持在所述位元線預充電電壓位準； 感測放大器，其被配置為在所述感測模式期間產生所述一對位元線的資料；以及 預充電電壓感測器，其被配置為透過比較位元線電壓與參考電壓來產生所述均衡信號。
  2. 如請求項1所述的多位準感測電路，其中，所述預充電控制器被配置為：當預充電模式中被啟動的位元線均衡信號、寫入模式中被啟動的寫入控制信號以及所述均衡信號中的至少一個被啟動時，將所述一對位元線預充電。
  3. 如請求項1所述的多位準感測電路，其中，所述讀取控制器包括： 第一電晶體和第二電晶體，所述第一電晶體和所述第二電晶體串聯耦接在所述一對位元線之間，以便經由所述第一電晶體和所述第二電晶體的公共閘極端子接收所述讀取控制信號；以及 電阻器，其耦接在所述位元線預充電電壓的輸入端子與所述第一電晶體和所述第二電晶體的公共節點之間。
  4. 如請求項3所述的多位準感測電路， 其中，所述預充電控制器具有耦接在所述一對位元線之間的電晶體， 其中，所述感測放大器具有耦接在所述一對位元線之間的電晶體，以及 其中，與所述預充電控制器和所述感測放大器中所包括的、耦接在所述一對位元線之間的電晶體相比，所述第一電晶體和所述第二電晶體包括更長的通道長度。
  5. 如請求項1所述的多位準感測電路，其中，所述電壓感測器包括： 第一比較器，其被配置為將所述位元線電壓與第一參考電壓進行比較； 第二比較器，其被配置為將所述位元線電壓與位準不同於所述第一參考電壓的第二參考電壓進行比較；以及 組合電路，其被配置為透過將所述第一比較器的輸出信號與所述第二比較器的輸出信號組合來輸出所述均衡信號。
  6. 如請求項5所述的多位準感測電路，其中： 所述第一參考電壓被設置為比所述位元線預充電電壓更高的位準；以及 所述第二參考電壓被設置為比所述位元線預充電電壓更低的位準。
  7. 一種半導體裝置，包括： 感測放大器，其被配置為：包括第一下拉電源線和第二下拉電源線，以及在感測操作期間回應於施加到所述第一下拉電源線和所述第二下拉電源線的驅動電壓來感測一對位元線的資料； 電壓控制器，其被配置為：在所述感測操作期間回應於在不同時間啟動的驅動信號，選擇性地提供具有不同位準的偏置電壓給所述第一下拉電源線和所述第二下拉電源線；以及 資料轉換器，其被配置為：將從所述一對位元線接收的第一感測資料和第二感測資料相互比較，並且回應於被比較資料的反相或非反相來鑒別數據。
  8. 如請求項7所述的半導體裝置，其中，所述感測放大器包括： 第三電晶體和第四電晶體，所述第三電晶體和所述第四電晶體經由其公共源極端子耦接到上拉電源線，使得所述第三電晶體和所述第四電晶體的閘極端子彼此交叉耦接； 第五電晶體，其耦接在所述第三電晶體和所述第一下拉電源線之間，使得所述第五電晶體的閘極端子耦接到位元線； 第六電晶體，其耦接在所述第四電晶體和所述第二下拉電源線之間，使得所述第六電晶體的閘極端子耦接到反位元線。
  9. 如請求項8所述的半導體裝置，其中，所述一對位元線被配置為：在接收能夠具有多於兩個的不同值的資訊承載電壓之前，接收位元線預充電電壓位準。
  10. 如請求項7所述的半導體裝置，還包括： 電壓發生器，其被配置為向所述電壓控制器輸出具有不同電壓位準的第一偏置電壓和第二偏置電壓。
  11. 如請求項10所述的半導體裝置，其中： 所述第一偏置電壓在位準上比所述第二偏置電壓更高； 所述第一偏置電壓在位準上比位元線預充電電壓更低；以及 所述第二偏置電壓被設置為等於或高於接地電壓位準的位準。
  12. 如請求項10所述的半導體裝置，還包括： 驅動信號發生器，其被配置為向所述電壓控制器提供在不同時間被啟動的第一驅動信號和第二驅動信號。
  13. 如請求項10所述的半導體裝置，其中，所述電壓控制器包括： 第七電晶體，其耦接在所述第一下拉電源線和第一偏置電壓輸入端子之間，並由第一驅動信號控制； 第八電晶體，其耦接在所述第二下拉電源線和第二偏置電壓輸入端子之間，並由所述第一驅動信號控制； 第九電晶體，其耦接在所述第一下拉電源線和所述第二偏置電壓輸入端子之間，並由第二驅動信號控制；以及 第十電晶體，其耦接在所述第二下拉電源線和所述第一偏置電壓輸入端子之間，並由所述第二驅動信號控制。
  14. 如請求項7所述的半導體裝置，其中，所述電壓控制器被包括在子孔區域中。
  15. 如請求項7所述的半導體裝置，其中，所述感測放大器與另一感測放大器共用所述第一下拉電源線和所述第二下拉電源線。
  16. 如請求項7所述的半導體裝置，其中： 所述資料轉換器在第一感測信號和第二感測信號中的每一個被輸出為資料“1”時鑒別資料“1”，以及在所述第一感測信號和所述第二感測信號中的每一個被輸出為資料“0”時鑒別資料“0”；以及 所述資料轉換器在所述第一感測信號和所述第二感測信號變化時鑒別位元線預充電電壓位準。
  17. 一種多位準感測電路，包括： 第一感測放大器，其被配置為經由第二下拉電源線和第四下拉電源線來接收驅動電壓； 第二感測放大器，其被配置為經由第一下拉電源線和第三下拉電源線來接收驅動電壓； 第一電壓控制器，其被配置為在感測模式期間回應於第一驅動信號和第二驅動信號向所述第一下拉電源線和所述第二下拉電源線提供具有不同位準的偏置電壓；以及 第二電壓控制器，其被配置為在所述感測模式期間回應於所述第一驅動信號和第三驅動信號向所述第三下拉電源線和所述第四下拉電源線提供具有不同位準的偏置電壓。
  18. 如請求項17所述的多位準感測電路，還包括： 控制器，其被配置為在感測致能信號的啟動區段期間啟動所述第一感測放大器和所述第二感測放大器。
  19. 如請求項17所述的多位準感測電路，其中，所述第一電壓控制器包括： 第十一電晶體，其耦接在所述第一下拉電源線和接地電壓輸入端子之間，並由所述第二驅動信號控制； 第十二電晶體，其耦接在所述第二下拉電源線和第一偏置電壓輸入端子之間，並由所述第二驅動信號控制； 第十三電晶體，其耦接在所述第一下拉電源線和所述第一偏置電壓輸入端子之間，並由所述第一驅動信號控制；以及 第十四電晶體，其耦接在所述第二下拉電源線和所述接地電壓輸入端子之間，並由所述第一驅動信號控制。
  20. 如請求項17所述的多位準感測電路，其中，所述第二電壓控制器包括： 第十五電晶體，其耦接在所述第三下拉電源線和第二偏置電壓輸入端子之間，並由所述第三驅動信號控制； 第十六電晶體，其耦接在所述第四下拉電源線和接地電壓輸入端子之間，並由所述第三驅動信號控制； 第十七電晶體，其耦接在所述第三下拉電源線和所述接地電壓輸入端子之間，並由所述第一驅動信號控制；以及 第十八電晶體，其耦接在所述第四下拉電源線和所述第二偏置電壓輸入端子之間，並由所述第一驅動信號控制。
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