JPH0758591B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0758591B2 JPH0758591B2 JP63299969A JP29996988A JPH0758591B2 JP H0758591 B2 JPH0758591 B2 JP H0758591B2 JP 63299969 A JP63299969 A JP 63299969A JP 29996988 A JP29996988 A JP 29996988A JP H0758591 B2 JPH0758591 B2 JP H0758591B2
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- Japan
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- circuit
- delay
- temperature
- node
- memory cell
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路に関するものである。
［従来の技術］ MOS型電界効果トランジスタによって構成されたDRAM
（ダイナミックランダムアクセスメモリ）では、記憶さ
れたデータの値はメモリセル内の容量に電荷が蓄積され
ているか、否かによって決定される。また、書込まれた
データが読出す方法はメモリセル内の電荷の有無による
微少な電圧差をセンスアンプにより増幅することでなさ
れる。
（ダイナミックランダムアクセスメモリ）では、記憶さ
れたデータの値はメモリセル内の容量に電荷が蓄積され
ているか、否かによって決定される。また、書込まれた
データが読出す方法はメモリセル内の電荷の有無による
微少な電圧差をセンスアンプにより増幅することでなさ
れる。
第４図はメモリセル内に書き込まれたデータを読出すた
めの従来の回路である。第４図に於て、７は外部制御信
号である。行アドレス起動信号▲▼に応答して内
部制御信号を発生するタイミング発生回路、８はタイミ
ング発生回路７の出力信号により、活性化され外部アド
レスを取り込む行アドレスバッファ、Xi,▲▼はそ
の出力信号（ｉは行アドレスビット数）、９は出力信号
Xi,▲▼に基づきメモリセルアレイ内の任意のワー
ド線を選択する行デコーダ、10はメモリセル、11はデー
タ線D,の電位差を増幅するセンスアンプ、NOR2はNOR
回路、I10は反転回路、D3は遅延回路、QP6〜QP8はＰチ
ャンネル型トランジスタ、QN9〜QN12はＮチャンネル型
トランジスタ、C2は容量、N20〜N25は節点をそれぞれあ
らわす。
めの従来の回路である。第４図に於て、７は外部制御信
号である。行アドレス起動信号▲▼に応答して内
部制御信号を発生するタイミング発生回路、８はタイミ
ング発生回路７の出力信号により、活性化され外部アド
レスを取り込む行アドレスバッファ、Xi,▲▼はそ
の出力信号（ｉは行アドレスビット数）、９は出力信号
Xi,▲▼に基づきメモリセルアレイ内の任意のワー
ド線を選択する行デコーダ、10はメモリセル、11はデー
タ線D,の電位差を増幅するセンスアンプ、NOR2はNOR
回路、I10は反転回路、D3は遅延回路、QP6〜QP8はＰチ
ャンネル型トランジスタ、QN9〜QN12はＮチャンネル型
トランジスタ、C2は容量、N20〜N25は節点をそれぞれあ
らわす。
次に第４図の回路の動作を説明する。外部クロック▲
▼が高レベルから低レベルに変化すると、行アドレ
スバッファ８が活性化され、その時入力されていた外部
アドレスAiを取り込む。行アドレスバッファ８の出力X
i,▲▼により、行デコーダ９を通して、メモリセル
アレイ内の任意のワード線Ｗが選択され、該ワード線Ｗ
に電源電圧VCC（通常5V）以上のパルス電圧（例えば7
V）が印加される。この時すでにデータ線（D,）の全
ては1/2VCC（2.5V）にプリチャージが完了している。選
択されたワード線Ｗにパルスが印加されると、そのワー
ド線Ｗ上のスイッチングＮチャンネルトランジスタ（第
４図ではQN12）がオンするため、メモリセル内の容量C2
に蓄積されていた情報を表す電圧に応じて、読出信号電
圧がデータ線D,のうちメモリセル10が接続されている
データ線Ｄのみに出力される。この時メモリセル10が接
続されていない側のデータ線は1/2VCCのままであるた
め、この参照電圧を基準として、各センスアンプ11は、
各データ対線の信号電圧差を差動増幅する。このセンス
アンプ11の起動は、行アドレスバッファの出力信号Xi,
▲▼のうちの一つの信号（第４図ではX1,▲▼
を使用）を使って行われる。すなわち、NOR2の入力信号
X1,▲▼はリセット状態つまり▲▼が高レベ
ルの間はともに低レベルとなっているが▲▼が低
レベルとなり、行アドレスバッファ８が活性化される
と、その時のアドレス情報によりX1,▲▼のうちど
ちらかが高レベルとなる。するとNOR2の出力である節点
N12は高レベルから低レベルに移行し遅延回路D3を通し
て、節点N13も高レベルから低レベルとなる。この遅延
は選択ワード線にパルスが入った後、メモリセルの信号
電圧がデータ線に充分表れるまでセンスアンプの起動を
遅らせるためである。従ってN22は接地レベルから電源
レベルとなるためトランジスタQN9がオンし、節点N25は
1/2VCCから接地レベルに移行する。一方、節点N22の反
転信号が供給されて節点N23も少し遅れて電源レベルか
ら接地レベルとなるためトランジスタQP6がオンするた
め、節点N24も1/2VCCから、電源レベルに移行する。こ
うして、節点N24とN25に接続されている全センスアンプ
は起動され、データ線に読出されたメモリセルの信号電
圧を差動増幅する。ここで重要なのは、前述したよう
に、選択ワード線Ｗが上昇し、メモリセルの信号電圧が
充分データ線に出た後、トランジスタQN9,QP6をオン
し、センスアンプを起動させなくてはならないことであ
る。しかし、あまり充分に余裕をとると、チップのアク
セスタイムが長くなるので調整は難しい。
▼が高レベルから低レベルに変化すると、行アドレ
スバッファ８が活性化され、その時入力されていた外部
アドレスAiを取り込む。行アドレスバッファ８の出力X
i,▲▼により、行デコーダ９を通して、メモリセル
アレイ内の任意のワード線Ｗが選択され、該ワード線Ｗ
に電源電圧VCC（通常5V）以上のパルス電圧（例えば7
V）が印加される。この時すでにデータ線（D,）の全
ては1/2VCC（2.5V）にプリチャージが完了している。選
択されたワード線Ｗにパルスが印加されると、そのワー
ド線Ｗ上のスイッチングＮチャンネルトランジスタ（第
４図ではQN12）がオンするため、メモリセル内の容量C2
に蓄積されていた情報を表す電圧に応じて、読出信号電
圧がデータ線D,のうちメモリセル10が接続されている
データ線Ｄのみに出力される。この時メモリセル10が接
続されていない側のデータ線は1/2VCCのままであるた
め、この参照電圧を基準として、各センスアンプ11は、
各データ対線の信号電圧差を差動増幅する。このセンス
アンプ11の起動は、行アドレスバッファの出力信号Xi,
▲▼のうちの一つの信号（第４図ではX1,▲▼
を使用）を使って行われる。すなわち、NOR2の入力信号
X1,▲▼はリセット状態つまり▲▼が高レベ
ルの間はともに低レベルとなっているが▲▼が低
レベルとなり、行アドレスバッファ８が活性化される
と、その時のアドレス情報によりX1,▲▼のうちど
ちらかが高レベルとなる。するとNOR2の出力である節点
N12は高レベルから低レベルに移行し遅延回路D3を通し
て、節点N13も高レベルから低レベルとなる。この遅延
は選択ワード線にパルスが入った後、メモリセルの信号
電圧がデータ線に充分表れるまでセンスアンプの起動を
遅らせるためである。従ってN22は接地レベルから電源
レベルとなるためトランジスタQN9がオンし、節点N25は
1/2VCCから接地レベルに移行する。一方、節点N22の反
転信号が供給されて節点N23も少し遅れて電源レベルか
ら接地レベルとなるためトランジスタQP6がオンするた
め、節点N24も1/2VCCから、電源レベルに移行する。こ
うして、節点N24とN25に接続されている全センスアンプ
は起動され、データ線に読出されたメモリセルの信号電
圧を差動増幅する。ここで重要なのは、前述したよう
に、選択ワード線Ｗが上昇し、メモリセルの信号電圧が
充分データ線に出た後、トランジスタQN9,QP6をオン
し、センスアンプを起動させなくてはならないことであ
る。しかし、あまり充分に余裕をとると、チップのアク
セスタイムが長くなるので調整は難しい。
［発明が解決しようとする問題点］ 上述した従来のメモリセルデータ読出回路に於て、節点
N20から節点N21の間の遅延回路D3は単に反転回路を重ね
たものか、それに容量や、抵抗をつけたものであったた
め、節点N20から節点N21の間の遅延時間は、反転回路を
構成するトランジスタの電流駆動能力の温度依存に大き
く影響され、それは通常の電界効果トランジスタの場合
室温に比べ定温になるほど電流駆動能力が増し、高温に
なるほど逆に能力が低下する。従って遅延時間は低温ほ
ど短く、高温ほど長くなる。その結果、選択ワード線Ｗ
が接地レベルから電源レベルに上がった時間から、トラ
ンジスタQN9,QP6がオンし、差動増幅が開始されるまで
の間隔が低温ほど短く、高温ほど長いと言うことにな
る。ところが、センスアンプ11の感度は通常の動作範囲
での温度変化では、それほど変わらないので、低温での
センスマージンの方が、選択ワードが上がってからトラ
ンジスタQN9,QP6がオンするまでの間隔が短い分、高温
時に較べ悪くなるという欠点があり、また低温でのセン
スマージンを広げるために遅延回路D3の遅延時間を延ば
せばアクセスが遅くなるという欠点がある。
N20から節点N21の間の遅延回路D3は単に反転回路を重ね
たものか、それに容量や、抵抗をつけたものであったた
め、節点N20から節点N21の間の遅延時間は、反転回路を
構成するトランジスタの電流駆動能力の温度依存に大き
く影響され、それは通常の電界効果トランジスタの場合
室温に比べ定温になるほど電流駆動能力が増し、高温に
なるほど逆に能力が低下する。従って遅延時間は低温ほ
ど短く、高温ほど長くなる。その結果、選択ワード線Ｗ
が接地レベルから電源レベルに上がった時間から、トラ
ンジスタQN9,QP6がオンし、差動増幅が開始されるまで
の間隔が低温ほど短く、高温ほど長いと言うことにな
る。ところが、センスアンプ11の感度は通常の動作範囲
での温度変化では、それほど変わらないので、低温での
センスマージンの方が、選択ワードが上がってからトラ
ンジスタQN9,QP6がオンするまでの間隔が短い分、高温
時に較べ悪くなるという欠点があり、また低温でのセン
スマージンを広げるために遅延回路D3の遅延時間を延ば
せばアクセスが遅くなるという欠点がある。
［発明の従来技術に対する相違点］ 上述した従来の半導体集積回路に対し、本発明は温度検
知回路を使用して、ワードの立ち上がりからセンス開始
までの間の時間を高温と低温とで変化させることによ
り、スペック上のアクセスタイムを犠牲としないでセン
スマージンを高めることができるという相違点を有す
る。
知回路を使用して、ワードの立ち上がりからセンス開始
までの間の時間を高温と低温とで変化させることによ
り、スペック上のアクセスタイムを犠牲としないでセン
スマージンを高めることができるという相違点を有す
る。
［問題点を解決するための手段］ 本発明の要旨はアドレス信号に基づき選択的に活性化さ
れるワード線と、ワード線が活性化されると蓄積してい
るデータをデータ線に出力しデータ線対に電圧差を発生
させるメモリセルと、データ線対上の電圧差を増幅する
センスアンプと、該センスアンプを活性化する活性化回
路とを備えた半導体集積回路において、上記活性化回路
は、ワード線の活性化からセンスアンプの活性化までの
遅延時間を発生させる遅延回路と、動作状態の温度を検
出し制御信号を発生する温度検知回路と、制御信号に基
づき上記遅延時間を変更する遅延変更回路とを有するこ
とである。
れるワード線と、ワード線が活性化されると蓄積してい
るデータをデータ線に出力しデータ線対に電圧差を発生
させるメモリセルと、データ線対上の電圧差を増幅する
センスアンプと、該センスアンプを活性化する活性化回
路とを備えた半導体集積回路において、上記活性化回路
は、ワード線の活性化からセンスアンプの活性化までの
遅延時間を発生させる遅延回路と、動作状態の温度を検
出し制御信号を発生する温度検知回路と、制御信号に基
づき上記遅延時間を変更する遅延変更回路とを有するこ
とである。
［実施例］ 次に本発明の実施例について図面を参照して説明する。
第１図と第２図は本発明の一実施例を示す回路図であ
る。第１図において１は外部制御信号である行アドレス
起動信号▲▼に基づき内部制御信号を形成して、
出力するタイミング発生回路、２はタイミング発生回路
１の出力信号により活性化され外部アドレスを取り込む
行アドレスバッファ２、Xi,▲▼はその出力信号
（ｉは行アドレスのビット数）、３は出力信号Xi,▲
▼を入力し、メモリセルアレイ内の任意のワード線Ｗ
を選択する行デコーダ、４はメモリセル、５はデータ線
D,の電位差を増幅するセンスアンプ、６はタイミング
発生回路１の出力信号の１つであるRAS1を入力信号とし
T1を出力信号とする温度検知回路、NOR1はNOR回路、NA1
〜NA2はNAND回路、I1〜I4は反転回路、D1,D2は遅延回
路、QP1〜QP3はＰチャンネル型トランジスタ、QN1〜QN4
はＮチャンネル型トランジスタ、C1は容量、N1〜N11は
節点をそれぞれ示す。６の温度検知回路の詳細は第２図
に示してあり、第２図において、I6〜I9は反転回路、QN
4〜QN8はＮチャンネル型トランジスタ、QP4,QP5はＰチ
ャンネル型トランジスタ、R1〜R3は抵抗、N12〜N14は節
点を示す。
る。第１図において１は外部制御信号である行アドレス
起動信号▲▼に基づき内部制御信号を形成して、
出力するタイミング発生回路、２はタイミング発生回路
１の出力信号により活性化され外部アドレスを取り込む
行アドレスバッファ２、Xi,▲▼はその出力信号
（ｉは行アドレスのビット数）、３は出力信号Xi,▲
▼を入力し、メモリセルアレイ内の任意のワード線Ｗ
を選択する行デコーダ、４はメモリセル、５はデータ線
D,の電位差を増幅するセンスアンプ、６はタイミング
発生回路１の出力信号の１つであるRAS1を入力信号とし
T1を出力信号とする温度検知回路、NOR1はNOR回路、NA1
〜NA2はNAND回路、I1〜I4は反転回路、D1,D2は遅延回
路、QP1〜QP3はＰチャンネル型トランジスタ、QN1〜QN4
はＮチャンネル型トランジスタ、C1は容量、N1〜N11は
節点をそれぞれ示す。６の温度検知回路の詳細は第２図
に示してあり、第２図において、I6〜I9は反転回路、QN
4〜QN8はＮチャンネル型トランジスタ、QP4,QP5はＰチ
ャンネル型トランジスタ、R1〜R3は抵抗、N12〜N14は節
点を示す。
次に第１図，第２図に示した実施例の動作を説明する。
外部クロック▲▼が入力され、行アドレスバッフ
ァ２が活性され、その出力Xi,▲▼により、行デコ
ーダ３を通して、メモリセルアレイ内の任意のワード線
Ｗが選択され、該ワード線Ｗに電源電圧VCC以上のパル
ス電圧が印加され、そのワード線Ｗに接続されたメモリ
セル４のスイッチングＮチャンネル型トランジスタ（第
１図ではQN4）がオンする。メモリセル４内の容量C1に
蓄積されていた情報を示す電圧に応じて、読出信号電圧
が、メモリセル４に接続されているデコーダ線Ｄにのみ
に出力され、この電位差をもとに各センスアンプ５は差
動増幅する。ここまでは従来例と同様である。この時、
各センスアンプを起動させるのは従来と同様に行アドレ
スバッファの出力Xi,▲▼のうちの一つの信号（第
１図ではX1,▲▼を使用）を使って行われる。すな
わち信号X1,▲▼はリセット時には共に低レベルで
あるが、行アドレスバッファ２が活性化されると、その
時のアドレス情報により信号X1,▲▼のうちどちら
かが高レベルとなり、NOR1の出力節点N1が高レベルから
低レベルとなる。次にN2は低レベルから高レベルとなる
のであるが、節点N9が高レベルであれば、N3は高レベル
から低レベルとなり遅延回路D1を通してN4も高レベルか
ら低レベルとなる。従ってトランジスタQN1がまずオン
し、次に節点N6が高レベルから低レベルとなるため、ト
ランジスタQP1もオンする。よって節点N11とN10はそれ
ぞれ1/2VCCから接地レベルと電源レベルとに変化し、各
センスアンプ５が起動される。ここで節点N1からN4まで
の間の遅延時間は従来例と第４図における節点N20からN
21の間と同様の遅延時間に設定している。この時節点N9
のレベルは温度検知回路の出力T1が低レベルであった場
合は、前述のように全サイクルを通して高レベルである
ため、従来例と変わらないが、T1のレベルが高レベルの
時はX1,▲▼が共に低レベルから高レベルとなり、
節点N2が低レベルから高レベルとなっても節点N9はすぐ
には高レベルとならないため節点N3は直ちに高レベルか
ら低レベルとはならずに、I4,NA2,D2の各素子を介して
節点N9が低レベルから高レベルとなった後に節点N2とN9
が共に高レベルとなるので、節点N3が低レベルとなりD1
を通して、N4も低レベルとなる。したがって節点N5が高
レベル、N6が低レベルとなる。つまり、N1からN4までの
間の遅延時間はT1が低レベルの時は従来例と同じである
が、T1が高レベルの時は従来時に遅延D2がプラスされる
のでN1からN4までの間の遅延時間が長くなる。ここで温
度検知回路６の動作説明を第２図を用いて行う。第２図
において抵抗R1〜R3は負の抵抗温度係数を有するか、あ
るいはほとんど温度依存を持たない素子であり、Ｎチャ
ンネルトランジスタQN4は、その電流能力の温度依存か
ら、正の抵抗温度係数を有する素子である。抵抗R2とR3
の抵抗値を同一にし、動作温度範囲の中間温度域におい
て、R1の抵抗値とＮチャンネルトランジスタQN4のオン
抵抗（電流能力）を同等になるように設定する。こうす
ると節点N16の電位は常に1/2VCCであるが、節点N12の電
位は動作温度範囲の上側では1/2VCC＋αだが、下側では
1/2VCC−αとなる（αは正の値であり、中間温度から離
れるほど大きくなる）。この節点N12とN16の差電位だけ
では反転回路を動作させることは難しいため、この差電
位を増幅するためにミラー型の増幅器を使用する。Ｐチ
ャンネル型トランジスタQP4,QP5とＮチャンネル型トラ
ンジスタQN5〜QN7によって構成されるものであり、QN7
は動作開始用のトランジスタである。つまり▲▼
の入力から第１図の１のタイミング発生回路により、RA
S1が低レベルから高レベルとなりミラー型増幅器が、節
点N12とN16の差電位を増幅する。N12の電位＞N16の電位
（高温側）では、ミラー型増幅器の出力節点N15は1/2VC
C＋β（βは正の数、β≫２）となり、RAS1が高レベル
の時オン状態となるトランスファゲートＮチャンネル型
トランジスタQN8を通して、節点N17を1/2VCC＋βとな
り、N18は低レベル、N19は高レベルとなり結局出力T1は
低レベルとなる。逆にN12の電位＜N16の電位（低温側）
では逆にミラー型増幅器の出力は1/2VCC−βとなり、最
終的に出力T1は高レベルとなる。ここで反転回路I7はミ
ラー型増幅器の出力N15のレベルが1/2VCCに近づきすぎ
た場合に次段の節点N18の出力も中間電位となることを
防ぐためのものであり、かつリセット時（▲▼高
レベル、RAS1低レベル時）のオン−オフ電流を防ぐため
のものである。
外部クロック▲▼が入力され、行アドレスバッフ
ァ２が活性され、その出力Xi,▲▼により、行デコ
ーダ３を通して、メモリセルアレイ内の任意のワード線
Ｗが選択され、該ワード線Ｗに電源電圧VCC以上のパル
ス電圧が印加され、そのワード線Ｗに接続されたメモリ
セル４のスイッチングＮチャンネル型トランジスタ（第
１図ではQN4）がオンする。メモリセル４内の容量C1に
蓄積されていた情報を示す電圧に応じて、読出信号電圧
が、メモリセル４に接続されているデコーダ線Ｄにのみ
に出力され、この電位差をもとに各センスアンプ５は差
動増幅する。ここまでは従来例と同様である。この時、
各センスアンプを起動させるのは従来と同様に行アドレ
スバッファの出力Xi,▲▼のうちの一つの信号（第
１図ではX1,▲▼を使用）を使って行われる。すな
わち信号X1,▲▼はリセット時には共に低レベルで
あるが、行アドレスバッファ２が活性化されると、その
時のアドレス情報により信号X1,▲▼のうちどちら
かが高レベルとなり、NOR1の出力節点N1が高レベルから
低レベルとなる。次にN2は低レベルから高レベルとなる
のであるが、節点N9が高レベルであれば、N3は高レベル
から低レベルとなり遅延回路D1を通してN4も高レベルか
ら低レベルとなる。従ってトランジスタQN1がまずオン
し、次に節点N6が高レベルから低レベルとなるため、ト
ランジスタQP1もオンする。よって節点N11とN10はそれ
ぞれ1/2VCCから接地レベルと電源レベルとに変化し、各
センスアンプ５が起動される。ここで節点N1からN4まで
の間の遅延時間は従来例と第４図における節点N20からN
21の間と同様の遅延時間に設定している。この時節点N9
のレベルは温度検知回路の出力T1が低レベルであった場
合は、前述のように全サイクルを通して高レベルである
ため、従来例と変わらないが、T1のレベルが高レベルの
時はX1,▲▼が共に低レベルから高レベルとなり、
節点N2が低レベルから高レベルとなっても節点N9はすぐ
には高レベルとならないため節点N3は直ちに高レベルか
ら低レベルとはならずに、I4,NA2,D2の各素子を介して
節点N9が低レベルから高レベルとなった後に節点N2とN9
が共に高レベルとなるので、節点N3が低レベルとなりD1
を通して、N4も低レベルとなる。したがって節点N5が高
レベル、N6が低レベルとなる。つまり、N1からN4までの
間の遅延時間はT1が低レベルの時は従来例と同じである
が、T1が高レベルの時は従来時に遅延D2がプラスされる
のでN1からN4までの間の遅延時間が長くなる。ここで温
度検知回路６の動作説明を第２図を用いて行う。第２図
において抵抗R1〜R3は負の抵抗温度係数を有するか、あ
るいはほとんど温度依存を持たない素子であり、Ｎチャ
ンネルトランジスタQN4は、その電流能力の温度依存か
ら、正の抵抗温度係数を有する素子である。抵抗R2とR3
の抵抗値を同一にし、動作温度範囲の中間温度域におい
て、R1の抵抗値とＮチャンネルトランジスタQN4のオン
抵抗（電流能力）を同等になるように設定する。こうす
ると節点N16の電位は常に1/2VCCであるが、節点N12の電
位は動作温度範囲の上側では1/2VCC＋αだが、下側では
1/2VCC−αとなる（αは正の値であり、中間温度から離
れるほど大きくなる）。この節点N12とN16の差電位だけ
では反転回路を動作させることは難しいため、この差電
位を増幅するためにミラー型の増幅器を使用する。Ｐチ
ャンネル型トランジスタQP4,QP5とＮチャンネル型トラ
ンジスタQN5〜QN7によって構成されるものであり、QN7
は動作開始用のトランジスタである。つまり▲▼
の入力から第１図の１のタイミング発生回路により、RA
S1が低レベルから高レベルとなりミラー型増幅器が、節
点N12とN16の差電位を増幅する。N12の電位＞N16の電位
（高温側）では、ミラー型増幅器の出力節点N15は1/2VC
C＋β（βは正の数、β≫２）となり、RAS1が高レベル
の時オン状態となるトランスファゲートＮチャンネル型
トランジスタQN8を通して、節点N17を1/2VCC＋βとな
り、N18は低レベル、N19は高レベルとなり結局出力T1は
低レベルとなる。逆にN12の電位＜N16の電位（低温側）
では逆にミラー型増幅器の出力は1/2VCC−βとなり、最
終的に出力T1は高レベルとなる。ここで反転回路I7はミ
ラー型増幅器の出力N15のレベルが1/2VCCに近づきすぎ
た場合に次段の節点N18の出力も中間電位となることを
防ぐためのものであり、かつリセット時（▲▼高
レベル、RAS1低レベル時）のオン−オフ電流を防ぐため
のものである。
第２図の温度検知回路により第１図における節点N1とN4
の間の遅延時間を高温側では、従来と同じだが低温側で
は、従来より長い遅延時間を確保することができるた
め、従来ではきびしかった低温側でのセンスマージンを
よくすることができる。また、従来低温側でのアクセス
は高温側より速いため、動作温度範囲の中間以下の温度
において多少遅延を延ばしても、動作温度範囲のMax側
の高温時よりもアクセスが速ければ、チップ自体の特性
（あるいはスペック）には、影響しないため、問題はな
い。つまり第３図におけるａとｃの実線のようなアクセ
ス（TRAC、▲▼からのアクセスタイム）を温度依
存を示すようになる。ａからｃへの変化は負連続であ
り、第２図の温度検知回路の特性から不感帯内において
変化が起こる。ここでｂは従来の回路でのアクセスの温
度依存であり、ｂからｃへの移行は連続的である。ここ
でａの線のアクセスのMax値とｃの線のアクセスMax値で
は後者の方が大きい値となっている。上記反転回路I1,I
4、NAND回路NA1,NA2、遅延回路D2は全体として遅延変更
回路100を構成する。
の間の遅延時間を高温側では、従来と同じだが低温側で
は、従来より長い遅延時間を確保することができるた
め、従来ではきびしかった低温側でのセンスマージンを
よくすることができる。また、従来低温側でのアクセス
は高温側より速いため、動作温度範囲の中間以下の温度
において多少遅延を延ばしても、動作温度範囲のMax側
の高温時よりもアクセスが速ければ、チップ自体の特性
（あるいはスペック）には、影響しないため、問題はな
い。つまり第３図におけるａとｃの実線のようなアクセ
ス（TRAC、▲▼からのアクセスタイム）を温度依
存を示すようになる。ａからｃへの変化は負連続であ
り、第２図の温度検知回路の特性から不感帯内において
変化が起こる。ここでｂは従来の回路でのアクセスの温
度依存であり、ｂからｃへの移行は連続的である。ここ
でａの線のアクセスのMax値とｃの線のアクセスMax値で
は後者の方が大きい値となっている。上記反転回路I1,I
4、NAND回路NA1,NA2、遅延回路D2は全体として遅延変更
回路100を構成する。
［発明の効果］ 以上説明したように本発明は動作温度範囲内において低
温側においては、ワード線の立ち上がりから、センス開
始時間までを従来と比較して長くとれるためセンスマー
ジンが広がりなおかつ高温側においては、従来と同じ遅
延時間であるため最終的（最悪時の）アクセスは変化し
ないためスペックをゆるめる必要がないという効果があ
る。
温側においては、ワード線の立ち上がりから、センス開
始時間までを従来と比較して長くとれるためセンスマー
ジンが広がりなおかつ高温側においては、従来と同じ遅
延時間であるため最終的（最悪時の）アクセスは変化し
ないためスペックをゆるめる必要がないという効果があ
る。
第１図は本発明の１実施例の回路図、第２図は１実施例
の温度検知回路を示す回路図、第３図はそのアクセスタ
イム（TRAC）の温度依存グラフ、第４図は従来例の回路
図である。 QP1〜QP8……Ｐチャンネル型トランジスタ、 QN1〜QN11……Ｎチャンネル型トランジスタ、 I1〜I11……反転回路、 NOR1〜NOR2……NOR回路、 NA1〜NA2……NAND回路、 D1〜D3……遅延回路、 N1〜N25……節点、 1,7……タイミング発生回路、 2,8……行アドレスバッファ、 3,9……行デコーダ、 4,10……メモリセル、 5,11……センスアンプ、 ６……温度検知回路、 100……遅延変更回路。
の温度検知回路を示す回路図、第３図はそのアクセスタ
イム（TRAC）の温度依存グラフ、第４図は従来例の回路
図である。 QP1〜QP8……Ｐチャンネル型トランジスタ、 QN1〜QN11……Ｎチャンネル型トランジスタ、 I1〜I11……反転回路、 NOR1〜NOR2……NOR回路、 NA1〜NA2……NAND回路、 D1〜D3……遅延回路、 N1〜N25……節点、 1,7……タイミング発生回路、 2,8……行アドレスバッファ、 3,9……行デコーダ、 4,10……メモリセル、 5,11……センスアンプ、 ６……温度検知回路、 100……遅延変更回路。
Claims (1)
- 【請求項１】アドレス信号に基づき選択的に活性化され
るワード線と、ワード線が活性化されると蓄積している
データをデータ線に出力しデータ線対に電圧差を発生さ
せるメモリセルと、データ線対上の電圧差を増幅するセ
ンスアンプと、該センスアンプを活性化する活性化回路
とを備えた半導体集積回路において、 上記活性化回路は、ワード線の活性化からセンスアンプ
の活性化までの遅延時間を発生させる遅延回路と、動作
状態の温度を検出し制御信号を発生する温度検知回路
と、制御信号に基づき上記遅延時間を変更する遅延変更
回路とを有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299969A JPH0758591B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299969A JPH0758591B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02146178A JPH02146178A (ja) | 1990-06-05 |
| JPH0758591B2 true JPH0758591B2 (ja) | 1995-06-21 |
Family
ID=17879161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299969A Expired - Lifetime JPH0758591B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758591B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001351394A (ja) * | 2000-06-12 | 2001-12-21 | Nec Corp | 半導体記憶装置 |
| JP5583319B2 (ja) * | 2007-10-31 | 2014-09-03 | マイクロン テクノロジー， インク． | 半導体記憶装置及びその制御方法 |
| JP5303985B2 (ja) | 2008-03-27 | 2013-10-02 | 富士通セミコンダクター株式会社 | 半導体記憶装置、半導体記憶装置の動作方法およびメモリシステム |
-
1988
- 1988-11-28 JP JP63299969A patent/JPH0758591B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02146178A (ja) | 1990-06-05 |
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