JPH02146178A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02146178A JPH02146178A JP63299969A JP29996988A JPH02146178A JP H02146178 A JPH02146178 A JP H02146178A JP 63299969 A JP63299969 A JP 63299969A JP 29996988 A JP29996988 A JP 29996988A JP H02146178 A JPH02146178 A JP H02146178A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は半導体集積回路に関するものである。
[従来の技術]
rvros型電界効果トランジスタによって構成された
DRAM(ダイナミックランダムアクセスメモリ)では
、記憶されたデータの値はメモリセル内の容量に電荷が
蓄積されているか、否かによって決定される。また、書
込まれたデータを読出す方法はメモリセル内の電荷の有
無による微少な電圧差をセンスアンプにより増幅するこ
とでなされる。
DRAM(ダイナミックランダムアクセスメモリ)では
、記憶されたデータの値はメモリセル内の容量に電荷が
蓄積されているか、否かによって決定される。また、書
込まれたデータを読出す方法はメモリセル内の電荷の有
無による微少な電圧差をセンスアンプにより増幅するこ
とでなされる。
第4図はメモリセル内に書き込まれたデータを読出すた
めの従来の回路である。第4図に於て、7は外部制御信
号である。行アドレス起動信号πλ3−に応答して内部
制御信号を発生するタイミング発生回路、8はタイミン
グ発生回路7の出力信号により、活性化され外部アドレ
スを取り込む行アドレスバッファ、Xi、YTはその出
力信号(lは行アドレスビット数)、9は出力信号x1
゜X下に基づきメモリセルアレイ内の任意のワード線を
選択する行デコーダ、10はメモリセル、11はデータ
線り、 Hの電位差を増幅するセンスアンプ、N0R2
はNOR回路、IIOは反転回路、D3は遅延回路、Q
P6〜QP8はPチャンネル型トランジスタ、QN9〜
QN12はNチャンネル型トランジスタ、C2は容量、
N20−N23は節点をそれぞれあられす。
めの従来の回路である。第4図に於て、7は外部制御信
号である。行アドレス起動信号πλ3−に応答して内部
制御信号を発生するタイミング発生回路、8はタイミン
グ発生回路7の出力信号により、活性化され外部アドレ
スを取り込む行アドレスバッファ、Xi、YTはその出
力信号(lは行アドレスビット数)、9は出力信号x1
゜X下に基づきメモリセルアレイ内の任意のワード線を
選択する行デコーダ、10はメモリセル、11はデータ
線り、 Hの電位差を増幅するセンスアンプ、N0R2
はNOR回路、IIOは反転回路、D3は遅延回路、Q
P6〜QP8はPチャンネル型トランジスタ、QN9〜
QN12はNチャンネル型トランジスタ、C2は容量、
N20−N23は節点をそれぞれあられす。
次に第4図の回路の動作を説明する。外部クロックτN
丁が高レベルから低レベルに変化すると、行アドレスバ
ッファ8が活性化され、その時入力されていた外部アド
レスAiを取り込む。行アドレスバッファ8の出力xi
、y下により、行デコーダ9を通して、メモリセルアレ
イ内の任意のワード線Wが選択され、該ワード線Wに電
源電圧VCC(通常5V)以上のパルス電圧(例えば7
V)が印加される。この時すでにデータ線(D、 Tf
)の全ては1/2VCC(2,5V) にプリチャージ
が完了している。選択されたワード線Wにパルスが印加
されると、そのワード線W上のスイッチングNチャンネ
ルトランジスタ(第4図ではQN12)がオンするため
、メモリセル内の容ff1c2に蓄積されていた情報を
表す電圧に応じて、読出信号電圧がデータ線り、 Hの
うちメモリセル10が接続されているデータ線りのみに
出力される。
丁が高レベルから低レベルに変化すると、行アドレスバ
ッファ8が活性化され、その時入力されていた外部アド
レスAiを取り込む。行アドレスバッファ8の出力xi
、y下により、行デコーダ9を通して、メモリセルアレ
イ内の任意のワード線Wが選択され、該ワード線Wに電
源電圧VCC(通常5V)以上のパルス電圧(例えば7
V)が印加される。この時すでにデータ線(D、 Tf
)の全ては1/2VCC(2,5V) にプリチャージ
が完了している。選択されたワード線Wにパルスが印加
されると、そのワード線W上のスイッチングNチャンネ
ルトランジスタ(第4図ではQN12)がオンするため
、メモリセル内の容ff1c2に蓄積されていた情報を
表す電圧に応じて、読出信号電圧がデータ線り、 Hの
うちメモリセル10が接続されているデータ線りのみに
出力される。
この時メモリセル】0が接続されていない側のデータ線
■は1/2VCCのままであるため、この参照電圧を基
準として、各センスアンプ11は、各データ対線の信号
電圧差を差動増幅する。このセンスアンプ11の起動は
、行アドレスバッファの出力信号Xi、Y”’T−のう
ちの一つの信号(第4図ではXI、7丁を使用)を使っ
て行われる。すなわち、N0R2の入力信号XI、FT
はリセット状態つまりrK瓦が高レベルの間はともに低
レベルとなっているが■■瓦が低レベルとなり、行アド
レスバッファ8が活性化されると、その時のアドレス情
報によりXl、XIのうちどちらかが高レベルとなる。
■は1/2VCCのままであるため、この参照電圧を基
準として、各センスアンプ11は、各データ対線の信号
電圧差を差動増幅する。このセンスアンプ11の起動は
、行アドレスバッファの出力信号Xi、Y”’T−のう
ちの一つの信号(第4図ではXI、7丁を使用)を使っ
て行われる。すなわち、N0R2の入力信号XI、FT
はリセット状態つまりrK瓦が高レベルの間はともに低
レベルとなっているが■■瓦が低レベルとなり、行アド
レスバッファ8が活性化されると、その時のアドレス情
報によりXl、XIのうちどちらかが高レベルとなる。
するとN0R2の出力である節点N12は高レベルから
低レベルに移行し遅延回路D3を通して、節点N13も
高レベルから低レベルどなる。この遅延は選択ワード線
にパルスが入った後、メモリセルの信号電圧がデータ線
に充分表れるまでセンスアンプの起動を遅らせるためで
ある。従ってN22は接地レベルから電源レベルとなる
ためトランジスタQN9がオンし、節点N25は1/2
VCCから接地レベルに移行する。
低レベルに移行し遅延回路D3を通して、節点N13も
高レベルから低レベルどなる。この遅延は選択ワード線
にパルスが入った後、メモリセルの信号電圧がデータ線
に充分表れるまでセンスアンプの起動を遅らせるためで
ある。従ってN22は接地レベルから電源レベルとなる
ためトランジスタQN9がオンし、節点N25は1/2
VCCから接地レベルに移行する。
一方、節点N22の反転信号が供給されて節点N23も
少し遅れて電源レベルから接地レベルとなるためトラン
ジスタQP6がオンするため、節点N24も1/2VC
Cから、電源レベルに移行する。こうして、節点N24
とN25に接続されている全センスアンプは起動され、
データ線に読出されたメモリセルの信号電圧を差動増幅
する。ここで重要なのは、前述したように、選択ワード
線Wが上昇し、メモリセルの信号電圧が充分データ線に
出た後、トランジスタQN9.QP6をオンし、センス
アンプを起動させなくてはならないことである。しかし
、あまり充分に余裕をとると、チップのアクセスタイム
が長くなるので調整は難しい。
少し遅れて電源レベルから接地レベルとなるためトラン
ジスタQP6がオンするため、節点N24も1/2VC
Cから、電源レベルに移行する。こうして、節点N24
とN25に接続されている全センスアンプは起動され、
データ線に読出されたメモリセルの信号電圧を差動増幅
する。ここで重要なのは、前述したように、選択ワード
線Wが上昇し、メモリセルの信号電圧が充分データ線に
出た後、トランジスタQN9.QP6をオンし、センス
アンプを起動させなくてはならないことである。しかし
、あまり充分に余裕をとると、チップのアクセスタイム
が長くなるので調整は難しい。
[発明が解決しようとする問題点コ
上述した従来のメモリセルデータ読出回路に於て、節点
N20から節点N21の間の遅延回路D3は単に反転回
路を重ねたものか、それに容量や、抵抗をつけたもので
あったため、節点N20から節点N21の間の遅延時間
は、反転回路を構成するトランジスタの電流駆動能力の
温度依存に大きく影響され、それは通常の電界効果トラ
ンジスタの場合室温に比べ低温になるほど電流駆動能力
が増し、高温になるほど逆に能力が低下する。従って遅
延時間は低温はど短く、高温はど長くなる。
N20から節点N21の間の遅延回路D3は単に反転回
路を重ねたものか、それに容量や、抵抗をつけたもので
あったため、節点N20から節点N21の間の遅延時間
は、反転回路を構成するトランジスタの電流駆動能力の
温度依存に大きく影響され、それは通常の電界効果トラ
ンジスタの場合室温に比べ低温になるほど電流駆動能力
が増し、高温になるほど逆に能力が低下する。従って遅
延時間は低温はど短く、高温はど長くなる。
その結果、選択ワード線Wが接地レベルから電源レベル
に上がった時間から、トランジスタQN9゜QP6がオ
ンし、差動増幅が開始されるまでの間隔が低温はど短く
、高温はど長いと言うことになる。ところが、センスア
ンプ1]の感度は通常の動作範囲での温度変化では、そ
れほど変わらないので、低温でのセンスマージンの方が
、選択ワードが上がってからトランジスタQN9.QP
6がオンするまでの間隔が短い分、高温時に較べ悪くな
るという欠点があり、また低温でのセンスマージンを広
げるために遅延回路D3の遅延時間を延ばせばアクセス
が遅くなるという欠点がある。
に上がった時間から、トランジスタQN9゜QP6がオ
ンし、差動増幅が開始されるまでの間隔が低温はど短く
、高温はど長いと言うことになる。ところが、センスア
ンプ1]の感度は通常の動作範囲での温度変化では、そ
れほど変わらないので、低温でのセンスマージンの方が
、選択ワードが上がってからトランジスタQN9.QP
6がオンするまでの間隔が短い分、高温時に較べ悪くな
るという欠点があり、また低温でのセンスマージンを広
げるために遅延回路D3の遅延時間を延ばせばアクセス
が遅くなるという欠点がある。
[発明の従来技術に対する相違点]
上述した従来の半導体集積回路に対し、本発明は温度検
知回路を使用して、ワードの立ち上がりからセンス開始
までの間の時間を高温と低温とで変化させることにより
、スペック上のアクセスタイムを犠牲としないでセンス
マージンを高めることができるという相違点を有する。
知回路を使用して、ワードの立ち上がりからセンス開始
までの間の時間を高温と低温とで変化させることにより
、スペック上のアクセスタイムを犠牲としないでセンス
マージンを高めることができるという相違点を有する。
口問題点を解決するための手段]
本発明の要旨はアドレス信号に基づき選択的に活性化さ
れるワード線と、ワード線が活性化されると蓄積してい
るデータをデータ線に出力しデータ線対に電圧差を発生
させるメモリセルと、データ線対上の電圧差を増幅する
センスアンプと、該センスアンプを活性化する活性化回
路とを備えた半導体集積回路において、上記活性化回路
は、ワード線の活性化からセンスアンプの活性化までの
遅延時間を発生させる遅延回路と、動作状態の温度を検
出し制御信号を発生する温度検知回路と、制御信号に基
づき上記遅延時間を変更する遅延変更回路とを有するこ
とである。
れるワード線と、ワード線が活性化されると蓄積してい
るデータをデータ線に出力しデータ線対に電圧差を発生
させるメモリセルと、データ線対上の電圧差を増幅する
センスアンプと、該センスアンプを活性化する活性化回
路とを備えた半導体集積回路において、上記活性化回路
は、ワード線の活性化からセンスアンプの活性化までの
遅延時間を発生させる遅延回路と、動作状態の温度を検
出し制御信号を発生する温度検知回路と、制御信号に基
づき上記遅延時間を変更する遅延変更回路とを有するこ
とである。
[実施例コ
次に本発明の実施例について図面を参照して説明する。
第1図と第2図は本発明の一実施例を示す回路図である
。第1図において1は外部制御信号である行アドレス起
動信号RASに基づき内部制御信号を形成して、出力す
るタイミング発生回路、2はタイミング発生回路1の出
力信号により活性化され外部アドレスを取り込む行アド
レスバッファ2、Xi、Y〒はその出力信号(lは行ア
ドレスのヒツト数)、3は出力信号Xi、Tjを入力し
、メモリセルアレイ内の任意のワード線Wを選択する行
デコーダ、4はメモリセル、5はデータ線り。
。第1図において1は外部制御信号である行アドレス起
動信号RASに基づき内部制御信号を形成して、出力す
るタイミング発生回路、2はタイミング発生回路1の出
力信号により活性化され外部アドレスを取り込む行アド
レスバッファ2、Xi、Y〒はその出力信号(lは行ア
ドレスのヒツト数)、3は出力信号Xi、Tjを入力し
、メモリセルアレイ内の任意のワード線Wを選択する行
デコーダ、4はメモリセル、5はデータ線り。
■の電位差を増幅するセンスアンプ、6はタイミング発
生回路1の出力信号の1つであるRAS 1を入力信号
としTIを出力信号とする温度検知回路、N0RIはN
OR回路、N1〜NllはNAND回路、■1〜I4は
反転回路、DI、D2は遅延回路、QPI〜QP3はP
チャンネル型トランジスタ、QNI〜QN4はNチャン
ネル型トランジスタ、C1は容量、N1〜Nllは節点
をそれぞれ示す。6の温度検知回路の詳細は第2図に示
してあり、第2図において、■6〜■9は反転回路、Q
N4〜QN8はNチャンネル型トランジスタ、QP4.
QP5はPチャンネル型トランジスタ、R1−R3は抵
抗、N12〜N14は節点を示す。
生回路1の出力信号の1つであるRAS 1を入力信号
としTIを出力信号とする温度検知回路、N0RIはN
OR回路、N1〜NllはNAND回路、■1〜I4は
反転回路、DI、D2は遅延回路、QPI〜QP3はP
チャンネル型トランジスタ、QNI〜QN4はNチャン
ネル型トランジスタ、C1は容量、N1〜Nllは節点
をそれぞれ示す。6の温度検知回路の詳細は第2図に示
してあり、第2図において、■6〜■9は反転回路、Q
N4〜QN8はNチャンネル型トランジスタ、QP4.
QP5はPチャンネル型トランジスタ、R1−R3は抵
抗、N12〜N14は節点を示す。
次に第1図、第2図に示した実施例の動作を説明する。
外部クロックτに茗が人力され、行アドレスバッファ2
が活性され、その出力Xi、YTにより、行デコーダ3
を通して、メモリセルアレイ内の任意のワード線Wが選
択され、該ワード線Wに電源電圧VCC以上のパルス電
圧が印加され、そのワード線Wに接続されたメモリセル
4のスイッチングNチャンネル型トランジスタ(第1図
ではQ N 4 )がオンする。メモリセル4内の容量
C1に蓄積されていた情報を示す電圧に応じて、続出信
号電圧が、メモリセル4に接続されているデータ線りに
のみに出力され、この電位差をもとに各センスアンプ5
は差動増幅する。ここまでは従来例と同様である。この
時、各センスアンプを起動させるのは従来と同様に行ア
ドレスバッファの出力Xi、T′Vのうちの一つの信号
(第1図ではXI、TTを使用)を使って行われる。す
なわち信号XI、TTはリセット時には共に低レベルで
あるが、行アドレスバッファ2が活性化されると、その
時のアドレス情報により信号XI、¥Tのうちどちらか
が高レベルとなり、N0RIの出力節点N1が高レベル
から低レベルとなる。次にN2は低レベルから高レベル
となるのであるが、節点N9が高レベルであれば、N3
は高レベルから低レベルとなり遅延回路D1を通してN
4も高レベルから低レベルとなる。従ってトランジスタ
QN】がまずオンし、次に節点N6が高レベルから低レ
ベルとなるため、トランジスタQPIもオンする。よっ
て節点NllとNIOはそれぞれ1/2■CCから接地
レベルと電源レベルとに変化し、各センスアンプ5が起
動される。ここて節点N1からN4までの間の遅延時間
は従来例と第4図における節点N20からN21の間と
同様の遅延時間に設定している。この時節点N9のレベ
ルは温度検知回路の出力T1が低レベルであった場合は
、前述のように全サイクルを通して高レベルであるため
、従来例と変わらないが、T1のレベルが高レベルの時
はXI、TTが共に低レベルから高レベルとなり、節点
N2が低レベルから高レベルとなっても節点N9はすぐ
には高レベルとならないため節点N3は直ちに高レベル
から低レベルとはならずに、14.NA2.D2の各素
子を介して節点N9が低レベルから高レベルとなった後
に節点N2とN9が共に高レベルとなるので、節点N3
が低レベルとなりDlを通して、N4も低レベルとなる
。したがって節点N5が高レベル、N6が低レベルとな
る。つまり、N1からN4までの間の遅延時間はT1が
低レベルの時は従来例と同じであるが、T1が高レベル
の時は従来時に遅延D2がプラスされるのてN1からN
4までの間の遅延時間が長くなる。ここで温度検知回路
6の動作説明を第2図を用いて行う。第2図において抵
抗R1〜R3は負の抵抗温度係数を有するか、あるいは
ほとんど温度依存を持たない素子であり、Nチャンネル
トランジスタQN4は、その電流能力の温度依存から、
正の抵抗温度係数を有する素子である。抵抗R2とR3
の抵抗値を同一にし、動作温度範囲の中間温度域におい
て、R1の抵抗値とNチャンネルトランジスタQN4の
オン抵抗(電流能力)を同等になるように設定する。こ
うすると節点N16の電位は常に1/2VCCであるが
、節点N12の電位は動作温度範囲の上側では1/2V
CC+αだが、下側では1/2VCC−αとなる(αは
正の値であり、中間温度から離れるほど大きくなる)。
が活性され、その出力Xi、YTにより、行デコーダ3
を通して、メモリセルアレイ内の任意のワード線Wが選
択され、該ワード線Wに電源電圧VCC以上のパルス電
圧が印加され、そのワード線Wに接続されたメモリセル
4のスイッチングNチャンネル型トランジスタ(第1図
ではQ N 4 )がオンする。メモリセル4内の容量
C1に蓄積されていた情報を示す電圧に応じて、続出信
号電圧が、メモリセル4に接続されているデータ線りに
のみに出力され、この電位差をもとに各センスアンプ5
は差動増幅する。ここまでは従来例と同様である。この
時、各センスアンプを起動させるのは従来と同様に行ア
ドレスバッファの出力Xi、T′Vのうちの一つの信号
(第1図ではXI、TTを使用)を使って行われる。す
なわち信号XI、TTはリセット時には共に低レベルで
あるが、行アドレスバッファ2が活性化されると、その
時のアドレス情報により信号XI、¥Tのうちどちらか
が高レベルとなり、N0RIの出力節点N1が高レベル
から低レベルとなる。次にN2は低レベルから高レベル
となるのであるが、節点N9が高レベルであれば、N3
は高レベルから低レベルとなり遅延回路D1を通してN
4も高レベルから低レベルとなる。従ってトランジスタ
QN】がまずオンし、次に節点N6が高レベルから低レ
ベルとなるため、トランジスタQPIもオンする。よっ
て節点NllとNIOはそれぞれ1/2■CCから接地
レベルと電源レベルとに変化し、各センスアンプ5が起
動される。ここて節点N1からN4までの間の遅延時間
は従来例と第4図における節点N20からN21の間と
同様の遅延時間に設定している。この時節点N9のレベ
ルは温度検知回路の出力T1が低レベルであった場合は
、前述のように全サイクルを通して高レベルであるため
、従来例と変わらないが、T1のレベルが高レベルの時
はXI、TTが共に低レベルから高レベルとなり、節点
N2が低レベルから高レベルとなっても節点N9はすぐ
には高レベルとならないため節点N3は直ちに高レベル
から低レベルとはならずに、14.NA2.D2の各素
子を介して節点N9が低レベルから高レベルとなった後
に節点N2とN9が共に高レベルとなるので、節点N3
が低レベルとなりDlを通して、N4も低レベルとなる
。したがって節点N5が高レベル、N6が低レベルとな
る。つまり、N1からN4までの間の遅延時間はT1が
低レベルの時は従来例と同じであるが、T1が高レベル
の時は従来時に遅延D2がプラスされるのてN1からN
4までの間の遅延時間が長くなる。ここで温度検知回路
6の動作説明を第2図を用いて行う。第2図において抵
抗R1〜R3は負の抵抗温度係数を有するか、あるいは
ほとんど温度依存を持たない素子であり、Nチャンネル
トランジスタQN4は、その電流能力の温度依存から、
正の抵抗温度係数を有する素子である。抵抗R2とR3
の抵抗値を同一にし、動作温度範囲の中間温度域におい
て、R1の抵抗値とNチャンネルトランジスタQN4の
オン抵抗(電流能力)を同等になるように設定する。こ
うすると節点N16の電位は常に1/2VCCであるが
、節点N12の電位は動作温度範囲の上側では1/2V
CC+αだが、下側では1/2VCC−αとなる(αは
正の値であり、中間温度から離れるほど大きくなる)。
この節点N12とN16の差電位だけでは反転回路を動
作させることは難しいため、この差電位を増幅するため
にミラー型の増幅器を使用する。Pチャンネル型トラン
ジスタQP4.QP5とNチャンネル型トランジスタQ
N5〜QN7によって構成されるものであり、QN7は
動作開始用のトランジスタである。つまりKW3の人力
から第1図の1のタイミング発生回路により、RAS
1が低レベルから高レベルとなりミラー型増幅器が、節
点N12とN16の差電位を増幅する。N12の電位〉
N16の電位(高温側)では、ミラー型増幅器の出力節
点N15は1/2VCC+β(βは正の数、β)2)と
なり、RAS 1が高レベルの時オン状態となるトラン
スファゲートNチャンネル型トランジスタQN8を通し
て、節点N17を1/2VCC十βとなり、N18は低
レベル、N19は高レベルとなり結局出力T1は低レベ
ルとなる。逆にNI2の電位くN16の電位(低温側)
では逆にミラー型増幅器の出力は1/2VCC−βとな
り、最終的に出力T1は高レベルとなる。ここで反転回
路I7はミラー型増幅器の出力N15のレベルが172
VCCに近づきすぎた場合に次段の節点N1Bの出力も
中間電位となることを防ぐためのものであり、かつリセ
ット時(”FIAl高Alル、RAS 1低レベル時)
のオン−オン電流を防ぐためのものである。
作させることは難しいため、この差電位を増幅するため
にミラー型の増幅器を使用する。Pチャンネル型トラン
ジスタQP4.QP5とNチャンネル型トランジスタQ
N5〜QN7によって構成されるものであり、QN7は
動作開始用のトランジスタである。つまりKW3の人力
から第1図の1のタイミング発生回路により、RAS
1が低レベルから高レベルとなりミラー型増幅器が、節
点N12とN16の差電位を増幅する。N12の電位〉
N16の電位(高温側)では、ミラー型増幅器の出力節
点N15は1/2VCC+β(βは正の数、β)2)と
なり、RAS 1が高レベルの時オン状態となるトラン
スファゲートNチャンネル型トランジスタQN8を通し
て、節点N17を1/2VCC十βとなり、N18は低
レベル、N19は高レベルとなり結局出力T1は低レベ
ルとなる。逆にNI2の電位くN16の電位(低温側)
では逆にミラー型増幅器の出力は1/2VCC−βとな
り、最終的に出力T1は高レベルとなる。ここで反転回
路I7はミラー型増幅器の出力N15のレベルが172
VCCに近づきすぎた場合に次段の節点N1Bの出力も
中間電位となることを防ぐためのものであり、かつリセ
ット時(”FIAl高Alル、RAS 1低レベル時)
のオン−オン電流を防ぐためのものである。
第2図の温度検知回路により第1図における節点Nlと
N4の間の遅延時間を高温側では、従来と同じだが低温
側では、従来より長い遅延時間を確保することができる
ため、従来てはきびしかった低温側でのセンスマージン
をよくすることができる。また、従来低温側でのアクセ
スは高温側より速いため、動作温度範囲の中間以下の温
度において多少遅延を延ばしても、動作温度範囲のMa
X側の高温時よりもアクセスが速ければ、チップ自体の
特性(あるいはスペック)には、影響しないため、問題
はない。つまり第3図におけるaとCの実線のようなア
クセス(TRAC,■X3からのアクセスタイム)の温
度依存を示すようになる。aからCへの変化は負連続で
あり、第2図の温度検知回路の特性から不感帯内におい
て変化が起こる。ここてbは従来の回路でのアクセスの
温度依存であり、bからCへの移行は連続的である。
N4の間の遅延時間を高温側では、従来と同じだが低温
側では、従来より長い遅延時間を確保することができる
ため、従来てはきびしかった低温側でのセンスマージン
をよくすることができる。また、従来低温側でのアクセ
スは高温側より速いため、動作温度範囲の中間以下の温
度において多少遅延を延ばしても、動作温度範囲のMa
X側の高温時よりもアクセスが速ければ、チップ自体の
特性(あるいはスペック)には、影響しないため、問題
はない。つまり第3図におけるaとCの実線のようなア
クセス(TRAC,■X3からのアクセスタイム)の温
度依存を示すようになる。aからCへの変化は負連続で
あり、第2図の温度検知回路の特性から不感帯内におい
て変化が起こる。ここてbは従来の回路でのアクセスの
温度依存であり、bからCへの移行は連続的である。
ここでaの線のアクセスのM a x (lfとCの線
のアクセスのMax値では後者の方が大きい値となって
いる。上記反転回路It、I4、NAND回路NAI、
NA2、遅延回路D2は全体として遅延変更回路100
を構成する。
のアクセスのMax値では後者の方が大きい値となって
いる。上記反転回路It、I4、NAND回路NAI、
NA2、遅延回路D2は全体として遅延変更回路100
を構成する。
[発明の効果]
以上説明したように本発明は動作温度範囲内において低
温側においては、ワード線の立ち上がりから、センス開
始時間までを従来と比較して長くとれるためセンスマー
ジンが広がりなおかつ高温側においては、従来と同じ遅
延時間であるため最終的(最悪時の)アクセスは変化し
ないためスペックをゆるめる必要がないという効果があ
る。
温側においては、ワード線の立ち上がりから、センス開
始時間までを従来と比較して長くとれるためセンスマー
ジンが広がりなおかつ高温側においては、従来と同じ遅
延時間であるため最終的(最悪時の)アクセスは変化し
ないためスペックをゆるめる必要がないという効果があ
る。
第1図は本発明の1実施例の回路図、第2図は1実施例
の温度検知回路を示す回路図、第3図はそのアクセスタ
イム(TRAC)の温度依存グラフ、第4図は従来例の
回路図である。 QPI〜QP8・・Pチャンネル型トランジスタ、QN
I−QNII・・φ・・・・Nチャンネル型トランジス
タ、 ■1〜Ill・・・・・・反転回路、 NOR1〜N0R2−−−−NOR回路、N1〜N25 D1〜D3・・・・・・・・遅延回路、N1〜N25・
・・・・・・節点、 1.7・・・・・・・・・・タイミング発生回路、2.
8・・・・・・・・・・行アドレスバッファ、3.9・
・・・・・・・・行デコーダ、4.10・・・・・・・
・◆メモリセル、5.11・・・・・・・・・センスア
ンプ、6・・・・・・・・・・・・温度検知回路、10
0・・・・・・・・・・遅延変更回路。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 −
の温度検知回路を示す回路図、第3図はそのアクセスタ
イム(TRAC)の温度依存グラフ、第4図は従来例の
回路図である。 QPI〜QP8・・Pチャンネル型トランジスタ、QN
I−QNII・・φ・・・・Nチャンネル型トランジス
タ、 ■1〜Ill・・・・・・反転回路、 NOR1〜N0R2−−−−NOR回路、N1〜N25 D1〜D3・・・・・・・・遅延回路、N1〜N25・
・・・・・・節点、 1.7・・・・・・・・・・タイミング発生回路、2.
8・・・・・・・・・・行アドレスバッファ、3.9・
・・・・・・・・行デコーダ、4.10・・・・・・・
・◆メモリセル、5.11・・・・・・・・・センスア
ンプ、6・・・・・・・・・・・・温度検知回路、10
0・・・・・・・・・・遅延変更回路。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 −
Claims (1)
- 【特許請求の範囲】 アドレス信号に基づき選択的に活性化されるワード線と
、ワード線が活性化されると蓄積しているデータをデー
タ線に出力しデータ線対に電圧差を発生させるメモリセ
ルと、データ線対上の電圧差を増幅するセンスアンプと
、該センスアンプを活性化する活性化回路とを備えた半
導体集積回路において、 上記活性化回路は、ワード線の活性化からセンスアンプ
の活性化までの遅延時間を発生させる遅延回路と、動作
状態の温度を検出し制御信号を発生する温度検知回路と
、制御信号に基づき上記遅延時間を変更する遅延変更回
路とを有することを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63299969A JPH0758591B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63299969A JPH0758591B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02146178A true JPH02146178A (ja) | 1990-06-05 |
JPH0758591B2 JPH0758591B2 (ja) | 1995-06-21 |
Family
ID=17879161
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63299969A Expired - Lifetime JPH0758591B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0758591B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010112597A (ko) * | 2000-06-12 | 2001-12-20 | 가네꼬 히사시 | 반도체 메모리 장치 |
JP2009110624A (ja) * | 2007-10-31 | 2009-05-21 | Elpida Memory Inc | 半導体記憶装置及びその制御方法 |
US7995414B2 (en) | 2008-03-27 | 2011-08-09 | Fujitsu Semiconductor Limited | Semiconductor memory device, method of operating semiconductor memory device, and memory system |
-
1988
- 1988-11-28 JP JP63299969A patent/JPH0758591B2/ja not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010112597A (ko) * | 2000-06-12 | 2001-12-20 | 가네꼬 히사시 | 반도체 메모리 장치 |
JP2009110624A (ja) * | 2007-10-31 | 2009-05-21 | Elpida Memory Inc | 半導体記憶装置及びその制御方法 |
US7995414B2 (en) | 2008-03-27 | 2011-08-09 | Fujitsu Semiconductor Limited | Semiconductor memory device, method of operating semiconductor memory device, and memory system |
Also Published As
Publication number | Publication date |
---|---|
JPH0758591B2 (ja) | 1995-06-21 |
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