JPH02146178A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02146178A JPH02146178A JP63299969A JP29996988A JPH02146178A JP H02146178 A JPH02146178 A JP H02146178A JP 63299969 A JP63299969 A JP 63299969A JP 29996988 A JP29996988 A JP 29996988A JP H02146178 A JPH02146178 A JP H02146178A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体集積回路に関するものである。
［従来の技術］
ｒｖｒｏｓ型電界効果トランジスタによって構成された
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）では
、記憶されたデータの値はメモリセル内の容量に電荷が
蓄積されているか、否かによって決定される。また、書
込まれたデータを読出す方法はメモリセル内の電荷の有
無による微少な電圧差をセンスアンプにより増幅するこ
とでなされる。
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）では
、記憶されたデータの値はメモリセル内の容量に電荷が
蓄積されているか、否かによって決定される。また、書
込まれたデータを読出す方法はメモリセル内の電荷の有
無による微少な電圧差をセンスアンプにより増幅するこ
とでなされる。
第４図はメモリセル内に書き込まれたデータを読出すた
めの従来の回路である。第４図に於て、７は外部制御信
号である。行アドレス起動信号πλ３−に応答して内部
制御信号を発生するタイミング発生回路、８はタイミン
グ発生回路７の出力信号により、活性化され外部アドレ
スを取り込む行アドレスバッファ、Ｘｉ、ＹＴはその出
力信号（ｌは行アドレスビット数）、９は出力信号ｘ１
゜Ｘ下に基づきメモリセルアレイ内の任意のワード線を
選択する行デコーダ、１０はメモリセル、１１はデータ
線り、 Ｈの電位差を増幅するセンスアンプ、Ｎ０Ｒ２
はＮＯＲ回路、ＩＩＯは反転回路、Ｄ３は遅延回路、Ｑ
Ｐ６〜ＱＰ８はＰチャンネル型トランジスタ、ＱＮ９〜
ＱＮ１２はＮチャンネル型トランジスタ、Ｃ２は容量、
Ｎ２０−Ｎ２３は節点をそれぞれあられす。
めの従来の回路である。第４図に於て、７は外部制御信
号である。行アドレス起動信号πλ３−に応答して内部
制御信号を発生するタイミング発生回路、８はタイミン
グ発生回路７の出力信号により、活性化され外部アドレ
スを取り込む行アドレスバッファ、Ｘｉ、ＹＴはその出
力信号（ｌは行アドレスビット数）、９は出力信号ｘ１
゜Ｘ下に基づきメモリセルアレイ内の任意のワード線を
選択する行デコーダ、１０はメモリセル、１１はデータ
線り、 Ｈの電位差を増幅するセンスアンプ、Ｎ０Ｒ２
はＮＯＲ回路、ＩＩＯは反転回路、Ｄ３は遅延回路、Ｑ
Ｐ６〜ＱＰ８はＰチャンネル型トランジスタ、ＱＮ９〜
ＱＮ１２はＮチャンネル型トランジスタ、Ｃ２は容量、
Ｎ２０−Ｎ２３は節点をそれぞれあられす。
次に第４図の回路の動作を説明する。外部クロックτＮ
丁が高レベルから低レベルに変化すると、行アドレスバ
ッファ８が活性化され、その時入力されていた外部アド
レスＡｉを取り込む。行アドレスバッファ８の出力ｘｉ
、ｙ下により、行デコーダ９を通して、メモリセルアレ
イ内の任意のワード線Ｗが選択され、該ワード線Ｗに電
源電圧ＶＣＣ（通常５Ｖ）以上のパルス電圧（例えば７
Ｖ）が印加される。この時すでにデータ線（Ｄ、 Ｔｆ
）の全ては１／２ＶＣＣ（２，５Ｖ） にプリチャージ
が完了している。選択されたワード線Ｗにパルスが印加
されると、そのワード線Ｗ上のスイッチングＮチャンネ
ルトランジスタ（第４図ではＱＮ１２）がオンするため
、メモリセル内の容ｆｆ１ｃ２に蓄積されていた情報を
表す電圧に応じて、読出信号電圧がデータ線り、 Ｈの
うちメモリセル１０が接続されているデータ線りのみに
出力される。
丁が高レベルから低レベルに変化すると、行アドレスバ
ッファ８が活性化され、その時入力されていた外部アド
レスＡｉを取り込む。行アドレスバッファ８の出力ｘｉ
、ｙ下により、行デコーダ９を通して、メモリセルアレ
イ内の任意のワード線Ｗが選択され、該ワード線Ｗに電
源電圧ＶＣＣ（通常５Ｖ）以上のパルス電圧（例えば７
Ｖ）が印加される。この時すでにデータ線（Ｄ、 Ｔｆ
）の全ては１／２ＶＣＣ（２，５Ｖ） にプリチャージ
が完了している。選択されたワード線Ｗにパルスが印加
されると、そのワード線Ｗ上のスイッチングＮチャンネ
ルトランジスタ（第４図ではＱＮ１２）がオンするため
、メモリセル内の容ｆｆ１ｃ２に蓄積されていた情報を
表す電圧に応じて、読出信号電圧がデータ線り、 Ｈの
うちメモリセル１０が接続されているデータ線りのみに
出力される。
この時メモリセル】０が接続されていない側のデータ線
■は１／２ＶＣＣのままであるため、この参照電圧を基
準として、各センスアンプ１１は、各データ対線の信号
電圧差を差動増幅する。このセンスアンプ１１の起動は
、行アドレスバッファの出力信号Ｘｉ、Ｙ”’Ｔ−のう
ちの一つの信号（第４図ではＸＩ、７丁を使用）を使っ
て行われる。すなわち、Ｎ０Ｒ２の入力信号ＸＩ、ＦＴ
はリセット状態つまりｒＫ瓦が高レベルの間はともに低
レベルとなっているが■■瓦が低レベルとなり、行アド
レスバッファ８が活性化されると、その時のアドレス情
報によりＸｌ、ＸＩのうちどちらかが高レベルとなる。
■は１／２ＶＣＣのままであるため、この参照電圧を基
準として、各センスアンプ１１は、各データ対線の信号
電圧差を差動増幅する。このセンスアンプ１１の起動は
、行アドレスバッファの出力信号Ｘｉ、Ｙ”’Ｔ−のう
ちの一つの信号（第４図ではＸＩ、７丁を使用）を使っ
て行われる。すなわち、Ｎ０Ｒ２の入力信号ＸＩ、ＦＴ
はリセット状態つまりｒＫ瓦が高レベルの間はともに低
レベルとなっているが■■瓦が低レベルとなり、行アド
レスバッファ８が活性化されると、その時のアドレス情
報によりＸｌ、ＸＩのうちどちらかが高レベルとなる。
するとＮ０Ｒ２の出力である節点Ｎ１２は高レベルから
低レベルに移行し遅延回路Ｄ３を通して、節点Ｎ１３も
高レベルから低レベルどなる。この遅延は選択ワード線
にパルスが入った後、メモリセルの信号電圧がデータ線
に充分表れるまでセンスアンプの起動を遅らせるためで
ある。従ってＮ２２は接地レベルから電源レベルとなる
ためトランジスタＱＮ９がオンし、節点Ｎ２５は１／２
ＶＣＣから接地レベルに移行する。
低レベルに移行し遅延回路Ｄ３を通して、節点Ｎ１３も
高レベルから低レベルどなる。この遅延は選択ワード線
にパルスが入った後、メモリセルの信号電圧がデータ線
に充分表れるまでセンスアンプの起動を遅らせるためで
ある。従ってＮ２２は接地レベルから電源レベルとなる
ためトランジスタＱＮ９がオンし、節点Ｎ２５は１／２
ＶＣＣから接地レベルに移行する。
一方、節点Ｎ２２の反転信号が供給されて節点Ｎ２３も
少し遅れて電源レベルから接地レベルとなるためトラン
ジスタＱＰ６がオンするため、節点Ｎ２４も１／２ＶＣ
Ｃから、電源レベルに移行する。こうして、節点Ｎ２４
とＮ２５に接続されている全センスアンプは起動され、
データ線に読出されたメモリセルの信号電圧を差動増幅
する。ここで重要なのは、前述したように、選択ワード
線Ｗが上昇し、メモリセルの信号電圧が充分データ線に
出た後、トランジスタＱＮ９．ＱＰ６をオンし、センス
アンプを起動させなくてはならないことである。しかし
、あまり充分に余裕をとると、チップのアクセスタイム
が長くなるので調整は難しい。
少し遅れて電源レベルから接地レベルとなるためトラン
ジスタＱＰ６がオンするため、節点Ｎ２４も１／２ＶＣ
Ｃから、電源レベルに移行する。こうして、節点Ｎ２４
とＮ２５に接続されている全センスアンプは起動され、
データ線に読出されたメモリセルの信号電圧を差動増幅
する。ここで重要なのは、前述したように、選択ワード
線Ｗが上昇し、メモリセルの信号電圧が充分データ線に
出た後、トランジスタＱＮ９．ＱＰ６をオンし、センス
アンプを起動させなくてはならないことである。しかし
、あまり充分に余裕をとると、チップのアクセスタイム
が長くなるので調整は難しい。
［発明が解決しようとする問題点コ
上述した従来のメモリセルデータ読出回路に於て、節点
Ｎ２０から節点Ｎ２１の間の遅延回路Ｄ３は単に反転回
路を重ねたものか、それに容量や、抵抗をつけたもので
あったため、節点Ｎ２０から節点Ｎ２１の間の遅延時間
は、反転回路を構成するトランジスタの電流駆動能力の
温度依存に大きく影響され、それは通常の電界効果トラ
ンジスタの場合室温に比べ低温になるほど電流駆動能力
が増し、高温になるほど逆に能力が低下する。従って遅
延時間は低温はど短く、高温はど長くなる。
Ｎ２０から節点Ｎ２１の間の遅延回路Ｄ３は単に反転回
路を重ねたものか、それに容量や、抵抗をつけたもので
あったため、節点Ｎ２０から節点Ｎ２１の間の遅延時間
は、反転回路を構成するトランジスタの電流駆動能力の
温度依存に大きく影響され、それは通常の電界効果トラ
ンジスタの場合室温に比べ低温になるほど電流駆動能力
が増し、高温になるほど逆に能力が低下する。従って遅
延時間は低温はど短く、高温はど長くなる。
その結果、選択ワード線Ｗが接地レベルから電源レベル
に上がった時間から、トランジスタＱＮ９゜ＱＰ６がオ
ンし、差動増幅が開始されるまでの間隔が低温はど短く
、高温はど長いと言うことになる。ところが、センスア
ンプ１］の感度は通常の動作範囲での温度変化では、そ
れほど変わらないので、低温でのセンスマージンの方が
、選択ワードが上がってからトランジスタＱＮ９．ＱＰ
６がオンするまでの間隔が短い分、高温時に較べ悪くな
るという欠点があり、また低温でのセンスマージンを広
げるために遅延回路Ｄ３の遅延時間を延ばせばアクセス
が遅くなるという欠点がある。
に上がった時間から、トランジスタＱＮ９゜ＱＰ６がオ
ンし、差動増幅が開始されるまでの間隔が低温はど短く
、高温はど長いと言うことになる。ところが、センスア
ンプ１］の感度は通常の動作範囲での温度変化では、そ
れほど変わらないので、低温でのセンスマージンの方が
、選択ワードが上がってからトランジスタＱＮ９．ＱＰ
６がオンするまでの間隔が短い分、高温時に較べ悪くな
るという欠点があり、また低温でのセンスマージンを広
げるために遅延回路Ｄ３の遅延時間を延ばせばアクセス
が遅くなるという欠点がある。
［発明の従来技術に対する相違点］
上述した従来の半導体集積回路に対し、本発明は温度検
知回路を使用して、ワードの立ち上がりからセンス開始
までの間の時間を高温と低温とで変化させることにより
、スペック上のアクセスタイムを犠牲としないでセンス
マージンを高めることができるという相違点を有する。
知回路を使用して、ワードの立ち上がりからセンス開始
までの間の時間を高温と低温とで変化させることにより
、スペック上のアクセスタイムを犠牲としないでセンス
マージンを高めることができるという相違点を有する。
口問題点を解決するための手段］
本発明の要旨はアドレス信号に基づき選択的に活性化さ
れるワード線と、ワード線が活性化されると蓄積してい
るデータをデータ線に出力しデータ線対に電圧差を発生
させるメモリセルと、データ線対上の電圧差を増幅する
センスアンプと、該センスアンプを活性化する活性化回
路とを備えた半導体集積回路において、上記活性化回路
は、ワード線の活性化からセンスアンプの活性化までの
遅延時間を発生させる遅延回路と、動作状態の温度を検
出し制御信号を発生する温度検知回路と、制御信号に基
づき上記遅延時間を変更する遅延変更回路とを有するこ
とである。
れるワード線と、ワード線が活性化されると蓄積してい
るデータをデータ線に出力しデータ線対に電圧差を発生
させるメモリセルと、データ線対上の電圧差を増幅する
センスアンプと、該センスアンプを活性化する活性化回
路とを備えた半導体集積回路において、上記活性化回路
は、ワード線の活性化からセンスアンプの活性化までの
遅延時間を発生させる遅延回路と、動作状態の温度を検
出し制御信号を発生する温度検知回路と、制御信号に基
づき上記遅延時間を変更する遅延変更回路とを有するこ
とである。
［実施例コ
次に本発明の実施例について図面を参照して説明する。
第１図と第２図は本発明の一実施例を示す回路図である
。第１図において１は外部制御信号である行アドレス起
動信号ＲＡＳに基づき内部制御信号を形成して、出力す
るタイミング発生回路、２はタイミング発生回路１の出
力信号により活性化され外部アドレスを取り込む行アド
レスバッファ２、Ｘｉ、Ｙ〒はその出力信号（ｌは行ア
ドレスのヒツト数）、３は出力信号Ｘｉ、Ｔｊを入力し
、メモリセルアレイ内の任意のワード線Ｗを選択する行
デコーダ、４はメモリセル、５はデータ線り。
。第１図において１は外部制御信号である行アドレス起
動信号ＲＡＳに基づき内部制御信号を形成して、出力す
るタイミング発生回路、２はタイミング発生回路１の出
力信号により活性化され外部アドレスを取り込む行アド
レスバッファ２、Ｘｉ、Ｙ〒はその出力信号（ｌは行ア
ドレスのヒツト数）、３は出力信号Ｘｉ、Ｔｊを入力し
、メモリセルアレイ内の任意のワード線Ｗを選択する行
デコーダ、４はメモリセル、５はデータ線り。
■の電位差を増幅するセンスアンプ、６はタイミング発
生回路１の出力信号の１つであるＲＡＳ １を入力信号
としＴＩを出力信号とする温度検知回路、Ｎ０ＲＩはＮ
ＯＲ回路、Ｎ１〜ＮｌｌはＮＡＮＤ回路、■１〜Ｉ４は
反転回路、ＤＩ、Ｄ２は遅延回路、ＱＰＩ〜ＱＰ３はＰ
チャンネル型トランジスタ、ＱＮＩ〜ＱＮ４はＮチャン
ネル型トランジスタ、Ｃ１は容量、Ｎ１〜Ｎｌｌは節点
をそれぞれ示す。６の温度検知回路の詳細は第２図に示
してあり、第２図において、■６〜■９は反転回路、Ｑ
Ｎ４〜ＱＮ８はＮチャンネル型トランジスタ、ＱＰ４．
ＱＰ５はＰチャンネル型トランジスタ、Ｒ１−Ｒ３は抵
抗、Ｎ１２〜Ｎ１４は節点を示す。
生回路１の出力信号の１つであるＲＡＳ １を入力信号
としＴＩを出力信号とする温度検知回路、Ｎ０ＲＩはＮ
ＯＲ回路、Ｎ１〜ＮｌｌはＮＡＮＤ回路、■１〜Ｉ４は
反転回路、ＤＩ、Ｄ２は遅延回路、ＱＰＩ〜ＱＰ３はＰ
チャンネル型トランジスタ、ＱＮＩ〜ＱＮ４はＮチャン
ネル型トランジスタ、Ｃ１は容量、Ｎ１〜Ｎｌｌは節点
をそれぞれ示す。６の温度検知回路の詳細は第２図に示
してあり、第２図において、■６〜■９は反転回路、Ｑ
Ｎ４〜ＱＮ８はＮチャンネル型トランジスタ、ＱＰ４．
ＱＰ５はＰチャンネル型トランジスタ、Ｒ１−Ｒ３は抵
抗、Ｎ１２〜Ｎ１４は節点を示す。
次に第１図、第２図に示した実施例の動作を説明する。
外部クロックτに茗が人力され、行アドレスバッファ２
が活性され、その出力Ｘｉ、ＹＴにより、行デコーダ３
を通して、メモリセルアレイ内の任意のワード線Ｗが選
択され、該ワード線Ｗに電源電圧ＶＣＣ以上のパルス電
圧が印加され、そのワード線Ｗに接続されたメモリセル
４のスイッチングＮチャンネル型トランジスタ（第１図
ではＱ Ｎ ４ ）がオンする。メモリセル４内の容量
Ｃ１に蓄積されていた情報を示す電圧に応じて、続出信
号電圧が、メモリセル４に接続されているデータ線りに
のみに出力され、この電位差をもとに各センスアンプ５
は差動増幅する。ここまでは従来例と同様である。この
時、各センスアンプを起動させるのは従来と同様に行ア
ドレスバッファの出力Ｘｉ、Ｔ′Ｖのうちの一つの信号
（第１図ではＸＩ、ＴＴを使用）を使って行われる。す
なわち信号ＸＩ、ＴＴはリセット時には共に低レベルで
あるが、行アドレスバッファ２が活性化されると、その
時のアドレス情報により信号ＸＩ、￥Ｔのうちどちらか
が高レベルとなり、Ｎ０ＲＩの出力節点Ｎ１が高レベル
から低レベルとなる。次にＮ２は低レベルから高レベル
となるのであるが、節点Ｎ９が高レベルであれば、Ｎ３
は高レベルから低レベルとなり遅延回路Ｄ１を通してＮ
４も高レベルから低レベルとなる。従ってトランジスタ
ＱＮ】がまずオンし、次に節点Ｎ６が高レベルから低レ
ベルとなるため、トランジスタＱＰＩもオンする。よっ
て節点ＮｌｌとＮＩＯはそれぞれ１／２■ＣＣから接地
レベルと電源レベルとに変化し、各センスアンプ５が起
動される。ここて節点Ｎ１からＮ４までの間の遅延時間
は従来例と第４図における節点Ｎ２０からＮ２１の間と
同様の遅延時間に設定している。この時節点Ｎ９のレベ
ルは温度検知回路の出力Ｔ１が低レベルであった場合は
、前述のように全サイクルを通して高レベルであるため
、従来例と変わらないが、Ｔ１のレベルが高レベルの時
はＸＩ、ＴＴが共に低レベルから高レベルとなり、節点
Ｎ２が低レベルから高レベルとなっても節点Ｎ９はすぐ
には高レベルとならないため節点Ｎ３は直ちに高レベル
から低レベルとはならずに、１４．ＮＡ２．Ｄ２の各素
子を介して節点Ｎ９が低レベルから高レベルとなった後
に節点Ｎ２とＮ９が共に高レベルとなるので、節点Ｎ３
が低レベルとなりＤｌを通して、Ｎ４も低レベルとなる
。したがって節点Ｎ５が高レベル、Ｎ６が低レベルとな
る。つまり、Ｎ１からＮ４までの間の遅延時間はＴ１が
低レベルの時は従来例と同じであるが、Ｔ１が高レベル
の時は従来時に遅延Ｄ２がプラスされるのてＮ１からＮ
４までの間の遅延時間が長くなる。ここで温度検知回路
６の動作説明を第２図を用いて行う。第２図において抵
抗Ｒ１〜Ｒ３は負の抵抗温度係数を有するか、あるいは
ほとんど温度依存を持たない素子であり、Ｎチャンネル
トランジスタＱＮ４は、その電流能力の温度依存から、
正の抵抗温度係数を有する素子である。抵抗Ｒ２とＲ３
の抵抗値を同一にし、動作温度範囲の中間温度域におい
て、Ｒ１の抵抗値とＮチャンネルトランジスタＱＮ４の
オン抵抗（電流能力）を同等になるように設定する。こ
うすると節点Ｎ１６の電位は常に１／２ＶＣＣであるが
、節点Ｎ１２の電位は動作温度範囲の上側では１／２Ｖ
ＣＣ＋αだが、下側では１／２ＶＣＣ−αとなる（αは
正の値であり、中間温度から離れるほど大きくなる）。
が活性され、その出力Ｘｉ、ＹＴにより、行デコーダ３
を通して、メモリセルアレイ内の任意のワード線Ｗが選
択され、該ワード線Ｗに電源電圧ＶＣＣ以上のパルス電
圧が印加され、そのワード線Ｗに接続されたメモリセル
４のスイッチングＮチャンネル型トランジスタ（第１図
ではＱ Ｎ ４ ）がオンする。メモリセル４内の容量
Ｃ１に蓄積されていた情報を示す電圧に応じて、続出信
号電圧が、メモリセル４に接続されているデータ線りに
のみに出力され、この電位差をもとに各センスアンプ５
は差動増幅する。ここまでは従来例と同様である。この
時、各センスアンプを起動させるのは従来と同様に行ア
ドレスバッファの出力Ｘｉ、Ｔ′Ｖのうちの一つの信号
（第１図ではＸＩ、ＴＴを使用）を使って行われる。す
なわち信号ＸＩ、ＴＴはリセット時には共に低レベルで
あるが、行アドレスバッファ２が活性化されると、その
時のアドレス情報により信号ＸＩ、￥Ｔのうちどちらか
が高レベルとなり、Ｎ０ＲＩの出力節点Ｎ１が高レベル
から低レベルとなる。次にＮ２は低レベルから高レベル
となるのであるが、節点Ｎ９が高レベルであれば、Ｎ３
は高レベルから低レベルとなり遅延回路Ｄ１を通してＮ
４も高レベルから低レベルとなる。従ってトランジスタ
ＱＮ】がまずオンし、次に節点Ｎ６が高レベルから低レ
ベルとなるため、トランジスタＱＰＩもオンする。よっ
て節点ＮｌｌとＮＩＯはそれぞれ１／２■ＣＣから接地
レベルと電源レベルとに変化し、各センスアンプ５が起
動される。ここて節点Ｎ１からＮ４までの間の遅延時間
は従来例と第４図における節点Ｎ２０からＮ２１の間と
同様の遅延時間に設定している。この時節点Ｎ９のレベ
ルは温度検知回路の出力Ｔ１が低レベルであった場合は
、前述のように全サイクルを通して高レベルであるため
、従来例と変わらないが、Ｔ１のレベルが高レベルの時
はＸＩ、ＴＴが共に低レベルから高レベルとなり、節点
Ｎ２が低レベルから高レベルとなっても節点Ｎ９はすぐ
には高レベルとならないため節点Ｎ３は直ちに高レベル
から低レベルとはならずに、１４．ＮＡ２．Ｄ２の各素
子を介して節点Ｎ９が低レベルから高レベルとなった後
に節点Ｎ２とＮ９が共に高レベルとなるので、節点Ｎ３
が低レベルとなりＤｌを通して、Ｎ４も低レベルとなる
。したがって節点Ｎ５が高レベル、Ｎ６が低レベルとな
る。つまり、Ｎ１からＮ４までの間の遅延時間はＴ１が
低レベルの時は従来例と同じであるが、Ｔ１が高レベル
の時は従来時に遅延Ｄ２がプラスされるのてＮ１からＮ
４までの間の遅延時間が長くなる。ここで温度検知回路
６の動作説明を第２図を用いて行う。第２図において抵
抗Ｒ１〜Ｒ３は負の抵抗温度係数を有するか、あるいは
ほとんど温度依存を持たない素子であり、Ｎチャンネル
トランジスタＱＮ４は、その電流能力の温度依存から、
正の抵抗温度係数を有する素子である。抵抗Ｒ２とＲ３
の抵抗値を同一にし、動作温度範囲の中間温度域におい
て、Ｒ１の抵抗値とＮチャンネルトランジスタＱＮ４の
オン抵抗（電流能力）を同等になるように設定する。こ
うすると節点Ｎ１６の電位は常に１／２ＶＣＣであるが
、節点Ｎ１２の電位は動作温度範囲の上側では１／２Ｖ
ＣＣ＋αだが、下側では１／２ＶＣＣ−αとなる（αは
正の値であり、中間温度から離れるほど大きくなる）。
この節点Ｎ１２とＮ１６の差電位だけでは反転回路を動
作させることは難しいため、この差電位を増幅するため
にミラー型の増幅器を使用する。Ｐチャンネル型トラン
ジスタＱＰ４．ＱＰ５とＮチャンネル型トランジスタＱ
Ｎ５〜ＱＮ７によって構成されるものであり、ＱＮ７は
動作開始用のトランジスタである。つまりＫＷ３の人力
から第１図の１のタイミング発生回路により、ＲＡＳ
１が低レベルから高レベルとなりミラー型増幅器が、節
点Ｎ１２とＮ１６の差電位を増幅する。Ｎ１２の電位〉
Ｎ１６の電位（高温側）では、ミラー型増幅器の出力節
点Ｎ１５は１／２ＶＣＣ＋β（βは正の数、β）２）と
なり、ＲＡＳ １が高レベルの時オン状態となるトラン
スファゲートＮチャンネル型トランジスタＱＮ８を通し
て、節点Ｎ１７を１／２ＶＣＣ十βとなり、Ｎ１８は低
レベル、Ｎ１９は高レベルとなり結局出力Ｔ１は低レベ
ルとなる。逆にＮＩ２の電位くＮ１６の電位（低温側）
では逆にミラー型増幅器の出力は１／２ＶＣＣ−βとな
り、最終的に出力Ｔ１は高レベルとなる。ここで反転回
路Ｉ７はミラー型増幅器の出力Ｎ１５のレベルが１７２
ＶＣＣに近づきすぎた場合に次段の節点Ｎ１Ｂの出力も
中間電位となることを防ぐためのものであり、かつリセ
ット時（”ＦＩＡｌ高Ａｌル、ＲＡＳ １低レベル時）
のオン−オン電流を防ぐためのものである。
作させることは難しいため、この差電位を増幅するため
にミラー型の増幅器を使用する。Ｐチャンネル型トラン
ジスタＱＰ４．ＱＰ５とＮチャンネル型トランジスタＱ
Ｎ５〜ＱＮ７によって構成されるものであり、ＱＮ７は
動作開始用のトランジスタである。つまりＫＷ３の人力
から第１図の１のタイミング発生回路により、ＲＡＳ
１が低レベルから高レベルとなりミラー型増幅器が、節
点Ｎ１２とＮ１６の差電位を増幅する。Ｎ１２の電位〉
Ｎ１６の電位（高温側）では、ミラー型増幅器の出力節
点Ｎ１５は１／２ＶＣＣ＋β（βは正の数、β）２）と
なり、ＲＡＳ １が高レベルの時オン状態となるトラン
スファゲートＮチャンネル型トランジスタＱＮ８を通し
て、節点Ｎ１７を１／２ＶＣＣ十βとなり、Ｎ１８は低
レベル、Ｎ１９は高レベルとなり結局出力Ｔ１は低レベ
ルとなる。逆にＮＩ２の電位くＮ１６の電位（低温側）
では逆にミラー型増幅器の出力は１／２ＶＣＣ−βとな
り、最終的に出力Ｔ１は高レベルとなる。ここで反転回
路Ｉ７はミラー型増幅器の出力Ｎ１５のレベルが１７２
ＶＣＣに近づきすぎた場合に次段の節点Ｎ１Ｂの出力も
中間電位となることを防ぐためのものであり、かつリセ
ット時（”ＦＩＡｌ高Ａｌル、ＲＡＳ １低レベル時）
のオン−オン電流を防ぐためのものである。
第２図の温度検知回路により第１図における節点Ｎｌと
Ｎ４の間の遅延時間を高温側では、従来と同じだが低温
側では、従来より長い遅延時間を確保することができる
ため、従来てはきびしかった低温側でのセンスマージン
をよくすることができる。また、従来低温側でのアクセ
スは高温側より速いため、動作温度範囲の中間以下の温
度において多少遅延を延ばしても、動作温度範囲のＭａ
Ｘ側の高温時よりもアクセスが速ければ、チップ自体の
特性（あるいはスペック）には、影響しないため、問題
はない。つまり第３図におけるａとＣの実線のようなア
クセス（ＴＲＡＣ，■Ｘ３からのアクセスタイム）の温
度依存を示すようになる。ａからＣへの変化は負連続で
あり、第２図の温度検知回路の特性から不感帯内におい
て変化が起こる。ここてｂは従来の回路でのアクセスの
温度依存であり、ｂからＣへの移行は連続的である。
Ｎ４の間の遅延時間を高温側では、従来と同じだが低温
側では、従来より長い遅延時間を確保することができる
ため、従来てはきびしかった低温側でのセンスマージン
をよくすることができる。また、従来低温側でのアクセ
スは高温側より速いため、動作温度範囲の中間以下の温
度において多少遅延を延ばしても、動作温度範囲のＭａ
Ｘ側の高温時よりもアクセスが速ければ、チップ自体の
特性（あるいはスペック）には、影響しないため、問題
はない。つまり第３図におけるａとＣの実線のようなア
クセス（ＴＲＡＣ，■Ｘ３からのアクセスタイム）の温
度依存を示すようになる。ａからＣへの変化は負連続で
あり、第２図の温度検知回路の特性から不感帯内におい
て変化が起こる。ここてｂは従来の回路でのアクセスの
温度依存であり、ｂからＣへの移行は連続的である。
ここでａの線のアクセスのＭ ａ ｘ （ｌｆとＣの線
のアクセスのＭａｘ値では後者の方が大きい値となって
いる。上記反転回路Ｉｔ、Ｉ４、ＮＡＮＤ回路ＮＡＩ、
ＮＡ２、遅延回路Ｄ２は全体として遅延変更回路１００
を構成する。
のアクセスのＭａｘ値では後者の方が大きい値となって
いる。上記反転回路Ｉｔ、Ｉ４、ＮＡＮＤ回路ＮＡＩ、
ＮＡ２、遅延回路Ｄ２は全体として遅延変更回路１００
を構成する。
［発明の効果］
以上説明したように本発明は動作温度範囲内において低
温側においては、ワード線の立ち上がりから、センス開
始時間までを従来と比較して長くとれるためセンスマー
ジンが広がりなおかつ高温側においては、従来と同じ遅
延時間であるため最終的（最悪時の）アクセスは変化し
ないためスペックをゆるめる必要がないという効果があ
る。
温側においては、ワード線の立ち上がりから、センス開
始時間までを従来と比較して長くとれるためセンスマー
ジンが広がりなおかつ高温側においては、従来と同じ遅
延時間であるため最終的（最悪時の）アクセスは変化し
ないためスペックをゆるめる必要がないという効果があ
る。
第１図は本発明の１実施例の回路図、第２図は１実施例
の温度検知回路を示す回路図、第３図はそのアクセスタ
イム（ＴＲＡＣ）の温度依存グラフ、第４図は従来例の
回路図である。 ＱＰＩ〜ＱＰ８・・Ｐチャンネル型トランジスタ、ＱＮ
Ｉ−ＱＮＩＩ・・φ・・・・Ｎチャンネル型トランジス
タ、 ■１〜Ｉｌｌ・・・・・・反転回路、 ＮＯＲ１〜Ｎ０Ｒ２−−−−ＮＯＲ回路、Ｎ１〜Ｎ２５ Ｄ１〜Ｄ３・・・・・・・・遅延回路、Ｎ１〜Ｎ２５・
・・・・・・節点、 １．７・・・・・・・・・・タイミング発生回路、２．
８・・・・・・・・・・行アドレスバッファ、３．９・
・・・・・・・・行デコーダ、４．１０・・・・・・・
・◆メモリセル、５．１１・・・・・・・・・センスア
ンプ、６・・・・・・・・・・・・温度検知回路、１０
０・・・・・・・・・・遅延変更回路。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 −
の温度検知回路を示す回路図、第３図はそのアクセスタ
イム（ＴＲＡＣ）の温度依存グラフ、第４図は従来例の
回路図である。 ＱＰＩ〜ＱＰ８・・Ｐチャンネル型トランジスタ、ＱＮ
Ｉ−ＱＮＩＩ・・φ・・・・Ｎチャンネル型トランジス
タ、 ■１〜Ｉｌｌ・・・・・・反転回路、 ＮＯＲ１〜Ｎ０Ｒ２−−−−ＮＯＲ回路、Ｎ１〜Ｎ２５ Ｄ１〜Ｄ３・・・・・・・・遅延回路、Ｎ１〜Ｎ２５・
・・・・・・節点、 １．７・・・・・・・・・・タイミング発生回路、２．
８・・・・・・・・・・行アドレスバッファ、３．９・
・・・・・・・・行デコーダ、４．１０・・・・・・・
・◆メモリセル、５．１１・・・・・・・・・センスア
ンプ、６・・・・・・・・・・・・温度検知回路、１０
０・・・・・・・・・・遅延変更回路。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 −
Claims (1)
- 【特許請求の範囲】 アドレス信号に基づき選択的に活性化されるワード線と
、ワード線が活性化されると蓄積しているデータをデー
タ線に出力しデータ線対に電圧差を発生させるメモリセ
ルと、データ線対上の電圧差を増幅するセンスアンプと
、該センスアンプを活性化する活性化回路とを備えた半
導体集積回路において、 上記活性化回路は、ワード線の活性化からセンスアンプ
の活性化までの遅延時間を発生させる遅延回路と、動作
状態の温度を検出し制御信号を発生する温度検知回路と
、制御信号に基づき上記遅延時間を変更する遅延変更回
路とを有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299969A JPH0758591B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299969A JPH0758591B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02146178A true JPH02146178A (ja) | 1990-06-05 |
| JPH0758591B2 JPH0758591B2 (ja) | 1995-06-21 |
Family
ID=17879161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299969A Expired - Lifetime JPH0758591B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758591B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010112597A (ko) * | 2000-06-12 | 2001-12-20 | 가네꼬 히사시 | 반도체 메모리 장치 |
| JP2009110624A (ja) * | 2007-10-31 | 2009-05-21 | Elpida Memory Inc | 半導体記憶装置及びその制御方法 |
| US7995414B2 (en) | 2008-03-27 | 2011-08-09 | Fujitsu Semiconductor Limited | Semiconductor memory device, method of operating semiconductor memory device, and memory system |
-
1988
- 1988-11-28 JP JP63299969A patent/JPH0758591B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010112597A (ko) * | 2000-06-12 | 2001-12-20 | 가네꼬 히사시 | 반도체 메모리 장치 |
| JP2009110624A (ja) * | 2007-10-31 | 2009-05-21 | Elpida Memory Inc | 半導体記憶装置及びその制御方法 |
| US7995414B2 (en) | 2008-03-27 | 2011-08-09 | Fujitsu Semiconductor Limited | Semiconductor memory device, method of operating semiconductor memory device, and memory system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758591B2 (ja) | 1995-06-21 |
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