JP2009110624A - 半導体記憶装置及びその制御方法 - Google Patents

Abstract

【課題】低温時において十分なリストアレベルを確保するとともに、高温時においてもtRASなどの特性を悪化させることがない半導体記憶装置を提供する。
【解決手段】複数の論理回路を直列に接続することで構成され所定の遅延時間を発生する複数のディレイ段21〜23を用い、ディレイ段選択信号に基づいてゲート回路24〜26のいずれかを動作させ、そのゲート回路に接続されたディレイ段が発生した遅延時間を有し、リフレッシュ動作時にワード線を選択するワード線活性化信号の継続時間を制御する継続時間制御信号を出力する切替ゲート付ディレイ段回路と、温度に応じてレベルが変化する温度制御信号に基づいて、ディレイ段選択信号を生成するディレイ段選択用論理回路とを有する。
【選択図】図１

Description

本発明は、ダイナミック・ランダム・アクセスメモリ（DRAM）からなる半導体記憶装置及びその制御方法に関する。

SDR DRAM（Synchronous DRAM）、DDR SDRAM（Double Data Rate Synchronous DRAM）、DDR2 SDRAM、DDR3 SDRAM等のDRAMは、キャパシタと選択用トランジスタとからなるメモリセルに電荷を蓄えることでデータを保持する。キャパシタに蓄えられた電荷は時間とともに放電するため、データを継続して保持するには一定時間毎にデータの再書き込み、すなわちリフレッシュ動作を行う必要がある。

リフレッシュ動作では、ワード線を立ち上げ、メモリセルを選択してディジット線上にデータを読み出し、そのデータをセンスアンプで増幅することでメモリセルへのデータの再書き込み（リストア）が行われる。リストアにおいては、キャパシタに蓄えられる電荷のレベル（リストアレベル）が、ワード線の立ち上げ時間の長さなどによって変化する。例えば立ち上げ時間が短すぎるとリストアレベルが低下し、メモリセルデータの保持時間が短くなる。他方、立ち上げ時間が長くなると、tRAS（min.）（すなわちバンクをアクティブにしてからプリチャージするまでに必要な時間；Active to precharge delay（command）あるいはthe minimum bank active time）として規定される特性を悪化させることがある（特許文献１、特許文献２）。

なお、後述する本発明が課題とした動作条件の影響を抑制する技術を開示した先行文献として、特許文献３などがある。
特開平５−２５８５６２号公報 特開２００１−２８３５８６号公報 特開２００７−３３３７号公報

リフレッシュ動作におけるワード線の立ち上げ時間（RAS起動時間（ロウ・アドレス・ストローブ起動時間））は、内部の遅延回路によって一定時間継続するように制御されている。この継続時間は、直列接続された複数のインバータなどの論理回路の段数によって調整されている。そのため、温度特性によってタイミングに変化が発生する。

一般に、低温になると、メモリセルデータの保持時間は短くなる特性となり、リストア特性に悪影響を与える。特にWTR（Wide Temperature Range）仕様（例えば周囲温度−45℃からの動作が求められる仕様）においては顕著となる。また、インバータなどの論理回路による遅延時間は温度が高くなると長くなる傾向にある。この為、低温特性に合うように内部遅延特性を調整し、ワード線の立ち下げタイミング（RASリセットタイミング）を遅らせると、逆に高温側（例えば周囲温度93℃程度）では遅延時間が長くなりすぎてしまい、例えばtRAS特性を満たさなくなるといったことがある。実際には、これらはトレードオフの特性となるため、双方のバランスでRASリセットタイミング（遅延時間）の設計が行われている。

本発明は、上記の事情に鑑みてなされたものであり、広い温度範囲で良好な特性を有する半導体記憶装置を提供することを目的とするものであって、より詳細には、低温時において十分なリストアレベルを確保するとともに、高温時においてもtRASなどの特性を悪化させることがない半導体記憶装置及びその制御方法を提供することを目的とする。

上記課題を解決するため、請求項１記載の発明は、リフレッシュ動作によってメモリセルのリストアを行う半導体記憶装置において、複数の論理回路を直列に接続することで構成されていて所定の遅延時間を発生する複数のディレイ段と、複数のディレイ段の出力にそれぞれ設けられた複数のゲート回路とを有し、入力されるディレイ段選択信号に基づいて複数のゲート回路のいずれかを動作させ、そのゲート回路に接続されたディレイ段が発生した遅延時間を有し、リフレッシュ動作時にワード線を選択するワード線活性化信号の継続時間を制御する継続時間制御信号を出力する切替ゲート付ディレイ段回路と、温度に応じてレベルが変化する温度制御信号を入力し、それに基づいて、切替ゲート付ディレイ段回路における複数のディレイ段の出力に接続されたいずれかのゲート回路を選択するディレイ段選択信号を生成するディレイ段選択用論理回路とを有することを特徴とする。

請求項２記載の発明は、温度に応じてレベルが変化する信号に基づき、前記ワード線活性化信号に同期するように、前記温度制御信号を生成する温度制御信号同期化回路を具備することを特徴とする。請求項３記載の発明は、前記各ディレイ段が、互いに直列に接続されたものであることを特徴とする。

請求項４記載の発明は、リフレッシュ動作によってメモリセルのリストアを行う半導体記憶装置の制御方法において、複数の論理回路を直列に接続することで構成されていて所定の遅延時間を発生する複数のディレイ段と、複数のディレイ段の出力にそれぞれ設けられた複数のゲート回路とを用いて、入力されるディレイ段選択信号に基づいて複数のゲート回路のいずれかを動作させ、そのゲート回路に接続されたディレイ段が発生した遅延時間を有し、リフレッシュ動作時にワード線を選択するワード線活性化信号の継続時間を制御する継続時間制御信号を出力する切替ゲート付ディレイ段制御過程と、温度に応じてレベルが変化する温度制御信号を入力し、それに基づいて、切替ゲート付ディレイ段回路における複数のディレイ段の出力に接続されたいずれかのゲート回路を選択するディレイ段選択信号を生成するディレイ段選択用論理回路制御過程とを有することを特徴とする。

上記構成によれば、温度で変化する温度制御信号に基づいて遅延時間を発生するディレイ段の段数を選択することができるので、例えば低温時に段数を増やし、非低温時に段数を減らすことで、低温時におけるリストアレベルを十分なものに確保するとともに、高温時における性能の悪化を抑えることができる。

また、温度によって変化する信号を使用するときに、その信号をワード線活性化信号と同期させる手段を設けることで、非同期な温度変化による信号によってワード線活性化信号に誤動作が発生することを防止することができる。

以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態の基本構成を示すブロック図である。なお、図１に示す構成は、リフレッシュ動作によってメモリセルのリストアを行うDRAM（半導体記憶装置）の内部回路として構成されるものである。

また、ワード線活性化信号発生回路10が出力するRASB信号（ワード線活性化信号）は、リフレッシュ動作時にDRAM内の複数のメモリセルからなるメモリアレイに配線された複数のワード線を選択して活性化するための回路（X（ロウ）系回路）を活性化（動作）させるための信号であり、これが‘L’レベルの期間にワード線が選択され、選択されたメモリセルからデータの読み出し・書き込みが行われる。また、RASB信号がリセットされ（‘H’レベルにされ）ると、各ディジット線のイコライズが開始される。

ワード線活性化信号発生回路10に入力されるRASBA信号（RAS起動信号）は、RASB信号の立ち下がりを規定する信号であり、通常時は‘H’レベルで、RASB信号をアクティブ（‘L’レベル）にする時に‘L’レベルとなる。RASBA信号は、例えば、SDR DRAMやDDR SDRAMにおいて、外部から所定のコマンドが入力され、オートリフレッシュ動作（あるいはCBRリフレッシュ動作）が指示された場合に所定のタイミングで‘L’レベルとなる信号である。

また、ワード線活性化信号発生回路10に入力される他方の信号であるRASリセットタイミング信号（RTO信号）は、RASBA信号によって立ち下げられたRASB信号を、一定時間後にリセットして、‘H’レベルに戻すための信号（継続時間制御信号）である。すなわち、ワード線活性化信号発生回路10は、ワード線を活性化させる信号であるRASB信号を、RASBA信号の立ち下がりに応じてアクティブ（‘L’レベル）にするとともに、メモリセルからのデータの読み出し・書き込み時間分を確保した一定時間後に入力されるRTO信号によってRASB信号をリセットする（‘H’レベルに戻す）という機能を有している。

なお、本実施の形態においてRASBA信号は、非アクティブの状態（‘H’レベル）から、一旦アクティブ（‘L’レベル）となった後は、RASリセットタイミング信号（RTO信号）の発生タイミングより十分遅いタイミングで通常時の‘H’レベルに戻るように生成されていることとする。

切替ゲート付ディレイ段回路20は、それぞれがインバータ回路などの複数の論理回路を直列に接続することで構成されていて各所定の遅延時間を発生するものであって、互いに直列に接続されている複数のディレイ段21、22、23と、複数のディレイ段21、22、23の出力にそれぞれ設けられた複数のゲート回路24、25、26とを有して構成されている。この実施の形態では、ディレイ段21、22、23は、それぞれ直列接続されていて、切替ゲート付ディレイ段回路20に入力されたRASB信号を、ディレイ段21、ディレイ段22、そしてディレイ段23の順に伝送し、遅延時間を次第に長く発生させていく。切替ゲート付ディレイ段回路20は、ディレイ段選択用論理回路30から入力されるディレイ段選択信号に基づいて複数のゲート回路24、25、26のいずれかを動作させ、そのゲート回路に接続されたディレイ段が発生した遅延時間を有し、リフレッシュ動作時にワード線を選択するワード線活性化信号RASBの継続時間を制御するRASリセットタイミング信号RTO（継続時間制御信号）を出力する。

ゲート回路24に接続されたディレイ段はディレイ段21のみであるから、ゲート回路24が選択された場合には遅延時間が最も短くなり、他方、ゲート回路25が選択された場合にはゲート回路25に接続されたディレイ段はディレイ段21および22の２つを直列に接続したものであるから、ディレイ段21および22分の遅延時間となり、そして、ゲート回路26が選択された場合にはゲート回路26に接続されたディレイ段はディレイ段21〜23の３つであるから、遅延時間が最も長くなる。

ディレイ段選択用論理回路30は、温度に応じてレベルが変化する温度制御信号を入力し、それに基づいて、切替ゲート付ディレイ段回路20における複数のディレイ段21〜23の出力に接続された複数のゲート回路24〜26のいずれかを選択するディレイ段選択信号を生成する回路である。例えば温度制御信号が低温の状態を示している場合にはゲート回路26を選択して遅延時間を長くするようなディレイ段選択信号を生成し、他方、常温あるいは高温の状態を示している場合には、ゲート回路25あるいはゲート回路24を選択して遅延時間を短くするようなディレイ段選択信号を生成する。

温度制御信号同期化回路40は、RASBA信号と、温度に応じてレベルが変化する温度変化信号を入力し、RASBA信号（結果としてRASB信号）に同期するように、ディレイ段選択用論理回路30へ出力する温度制御信号を生成する回路である。温度変化信号は、例えば所定の温度未満では‘L’レベル、それ以上では‘H’レベルとなる信号で、ジャンクション温度 (TJ) が−10℃、20℃、50℃、80℃といった温度を基準となる所定温度としている。温度変化信号は、DRAMの外部から供給したり、内部の所定の回路で例えばMOSトランジスタ（金属酸化膜半導体トランジスタ）のオン抵抗の温度変化を利用することで生成することができる。

温度制御信号同期化回路40は、RASBA信号が‘H’レベルから‘L’レベルに変化した時に温度変化信号のレベルをラッチし、RASBA信号が‘L’レベルの間はそのレベルを保持して、それを温度制御信号として出力する。つまり、温度制御信号は、RASBA信号が‘H’レベルから‘L’レベルに変化したときに温度変化信号のその時点のレベルとなるように変化し、RASBA信号が‘L’レベルの間はその値を保持するものとなる。

一方、RASB信号は、上述したように、RASBA信号が‘L’レベルとなった時にアクティブになる信号である。また、RASBA信号は、RASB信号がリセットされる時刻においても‘L’レベルを継続している信号である。したがって、温度制御信号は、RASB信号がアクティブの間継続してRASB信号がアクティブとなる直前の値を保持する信号としてみることができる。つまり、温度制御信号の変化は、RASB信号の変化と同期していることになる。

次に、図２〜図４を参照して、図１の温度制御信号同期化回路40の一例について説明する。図２に示す温度制御信号同期化回路40は、４本の温度変化信号TJ10、TJ40、TJ70およびTJ100にそれぞれ対応する４個の回路ブロック41〜44で構成されている。各回路ブロック41〜44は、同一構成であるが、入力される温度変化信号TJ10、TJ40、TJ70およびTJ100が異なるとともに、フューズ回路415、425、435および445の設定状態が異なっている。

各回路ブロック41〜44は、RASBA信号を入力とするインバータ411、インバータの出力および温度変化信号TJ10、TJ40、TJ70またはTJ100のいずれかを入力としてSRラッチ回路を構成する２個のNAND（ナンド）412および413、NAND413の出力を入力とするインバータ414、外部から所定の電流を流して所定の回路をショートあるいはオープンさせることで出力レベルを一定値に設定できるフューズ回路415、425、435および445、フューズ回路の出力およびインバータ414の出力を入力とするNAND416、ならびにNAND416の出力を入力としてその出力が温度制御信号TJ10RTO、TJ40RTO、TJ70RTOまたはTJ100RTOとなるインバータ417から構成されている。

図３に示すように、温度変化信号TJ10、TJ40、TJ70およびTJ100は、ジャンクション温度（TJ）が所定の温度未満で‘L’レベル、それ以上で‘H’レベルとなる信号である。各温度変化信号TJ10、TJ40、TJ70およびTJ100が‘L’レベルから‘H’レベルとなる温度は、それぞれ−10℃、20℃、50℃および80℃である。

フューズ回路415、425、435および445は、４本の温度変化信号TJ10、TJ40、TJ70およびTJ100のいずれかを選択的に使用するために用いられるもので、選択する温度変化信号に対応するフューズ回路の出力を‘H’レベルとし、他のフューズ回路の出力を‘L’レベルとするように設定される。例えば温度変化信号TJ10を使用する場合には、フューズ回路415の出力を‘H’レベルにし、他のフューズ回路425、435および445の出力を‘L’レベルにする。この場合、温度制御信号TJ10RTOのみが温度変化に応じ、RASBA信号に同期して‘L’または‘H’レベルに変化するが、他の温度制御信号TJ40RTO、TJ70RTOおよびTJ100RTOは温度によらず‘L’レベル一定となる。本実施の形態では、温度変化信号TJ10を使用するよう上記の例のようにフューズ回路415、425、435および445が設定されているものとする。

図４に示すように、図２の温度制御信号同期化回路40の出力（温度制御信号TJ10TRO、…）は、RASBA信号がアクティブ（‘L’レベル）の時、非同期で変化する温度変化信号TJ10、…の変化によらず、一定のレベルで固定される（図４の例では、温度制御信号TJ10TRO、…は、RASBA信号が‘H’レベルから‘L’レベルになった時のレベル（‘H’レベル）で固定される）。

次に図５を参照して、図１のディレイ段選択用論理回路30の一例について説明する。図５に示すディレイ段選択用論理回路30は、図２に示す温度制御用同期化回路40から出力された温度制御信号TJ10RTO、TJ40RTO、TJ70RTOおよびTJ100RTOを入力し、各温度制御信号の組み合わせにてディレイ段選択用信号RTOER1、RTOER2、RTOER3およびRTOER4を生成する。なお、入力信号TRTOERは、テストモード用信号であり、この信号を‘H’または‘L’レベルとすることで、ディレイ段選択用信号RTOER1、RTOER2、RTOER3およびRTOER4を強制的に固定モードにすることができる。本実施の形態では、テストモード用信号TRTOERは‘L’に設定されているものとして説明を行う。

図５のディレイ段選択用論理回路30は、温度制御信号TJ10RTOおよびTJ40RTOまたはTJ70RTOおよびTJ100RTOを入力とするNOR（ノア）301および302、NOR301および302の出力を入力とするNAND303、NAND303の出力を入力とするインバータ304、インバータ304の出力を一方の入力とする２個のNAND305および306、NAND303の出力を一方の入力とするNAND307および308、テストモード用信号TRTOERを入力とし出力をNAND305および307の他方の入力とするインバータ309、NAND305の出力を入力とするインバータ310、インバータ310の出力を入力してディレイ段選択用信号RTOER1を出力するインバータ311、NAND306の出力を入力とするインバータ312、インバータ312の出力を入力してディレイ段選択用信号RTOER2を出力するインバータ313、NAND307の出力を入力とするインバータ314、インバータ314の出力を入力してディレイ段選択用信号RTOER3を出力するインバータ315、NAND308の出力を入力とするインバータ316ならびにインバータ316の出力を入力してディレイ段選択用信号RTOER4を出力するインバータ317から構成されている。また、NAND306および308の他方の入力はテストモード用信号TRTOERである。

本実施の形態では、温度制御信号TJ10RTOのみが温度変化に応じてRASBA信号に同期して‘L’または‘H’レベルに変化し、他の温度制御信号TJ40RTO、TJ70RTOおよびTJ100RTOが‘L’レベル一定となるように設定されている。そのため、ディレイ段選択用信号RTOER1、RTOER2、RTOER3およびRTOER4は、図６に示すように、温度制御信号TJ10RTOが‘L’レベルの場合、ディレイ段選択用信号RTOER1が‘L’、RTOER2、RTOER3およびRTOER4が‘H’となる。一方、温度制御信号TJ10RTOが‘H’レベルの場合、ディレイ段選択用信号RTOER1、RTOER2およびRTOER4は‘H’となり、RTOER3は‘L’となる。

次に、図７を参照して、図１の切替ゲート付ディレイ段回路20の構成例について説明する。図７の切替ゲート付ディレイ段回路20は、ワード線活性化信号RASBを入力とするインバータ201と、インバータ201の出力に直列に接続された６個のインバータ202〜207と、インバータ207の出力を一方の入力とするNAND208と、NAND208の出力に直列に接続された５個のインバータ209〜213と、インバータ213の出力を一方の入力とするNAND214と、NAND214の出力に直列に接続された５個のインバータ215〜219と、インバータ219の出力を一方の入力とするNAND220と、NAND220の出力に直列に接続された５個のインバータ221〜225と、インバータ225の出力を一方の入力とするNAND226とを有している。切替ゲート付ディレイ段回路20は、さらに、NAND226の出力に直列に接続された５個のインバータ227〜231と、インバータ231の出力を一方の入力とするNAND232と、NAND232の出力に直列に接続された４個のインバータ233〜236と、インバータ236の出力に直列に接続された５個のインバータ237〜241と、インバータ241の出力を一方の入力とするNAND242と、NAND242の出力に直列に接続された４個のインバータ243〜246と、インバータ246の出力に直列に接続された５個のインバータ247〜251と、インバータ251の出力を一方の入力とするNAND252と、NAND252の出力に直列に接続された４個のインバータ253〜256とを有している。

切替ゲート付ディレイ段回路20は、さらに、インバータ236の出力ならびにディレイ段選択用信号RTOER1、RTOER2およびRTOER3を４入力とするNAND257と、インバータ246の出力ならびにディレイ段選択用信号RTOER1およびRTOER4を３入力とするNAND258と、インバータ256の出力ならびにディレイ段選択用信号RTOER2、RTOER3およびRTOER4を４入力とするNAND259とを有している。切替ゲート付ディレイ段回路20は、さらに、NAND257〜259の出力を入力とするNAND260と、NAND260の出力を入力とするインバータ261と、インバータ261の出力を入力とするインバータ262とを有している。切替ゲート付ディレイ段回路20は、さらに、インバータ201の出力を一方の入力としてインバータ261の出力を他方の入力とするNAND263と、NAND263の出力を入力とするインバータ264と、インバータ201の出力を一方の入力としてインバータ262の出力を他方の入力とするNAND265と、NAND265の出力を入力とするインバータ266とを有している。

また、インバータ203の出力は、NAND208、214、220、226、232、242および252の他方の入力に接続されている。また、インバータ264の出力はRTO信号であり、インバータ266の出力がRTO2信号である。RTO信号は、図１に示すRASリセットタイミング信号であり、図１のワード線活性化信号発生回路10に入力される。RTO2信号は、RTO信号と同じタイミングで発生する逆極性信号であり、例えば、図示していない電源系の制御に使用される。

図７に示す構成において、論理回路201〜236が図１のディレイ段21に対応する構成であり、論理回路237〜246が図１のディレイ段22に対応する構成であり、そして、論理回路247〜256が図１のディレイ段23に対応する構成である。また、NAND257がゲート回路24に、NAND258がゲート回路25に、そして、NAND259がゲート回路26に、それぞれ対応している。

図７に示す切替ゲート付ディレイ段回路20に対しては、図６に示すように温度制御信号TJ10RTOが‘L’レベルの場合（すなわちジャンクション温度TJが−10℃未満の場合）、ディレイ段選択信号RTOER1＝‘L’およびRTOER2〜RTOER4＝‘H’が入力される。この場合、NAND257および258がオープンとなり、NAND259がクローズとなり、NAND259に接続されたインバータ256等で構成される遅延回路で生じた遅延時間を有する信号がNAND260以降の回路に伝達される。他方、切替ゲート付ディレイ段回路20に対して図６に示す温度制御信号TJ10RTOが‘H’レベルの場合（すなわちジャンクション温度TJが−10℃以上の場合）のディレイ段選択信号RTOER3＝‘L’およびRTOER1、2、4＝‘H’が入力されると、NAND257および259がオープンとなり、NAND258がクローズとなり、NAND258に接続されたインバータ246等で構成される遅延回路で生じた遅延時間を有する信号がNAND260以降の回路に伝達される。

すなわち、図７に示す切替ゲート付ディレイ段回路20は、図６に示すように、温度制御信号TJ10RTOが‘L’レベルの場合（すなわちジャンクション温度TJが−10℃未満の場合）、論理回路201〜256からなる遅延回路（図１の３段のディレイ段21〜23に相当）が選択され、温度制御信号TJ10RTOが‘H’レベルの場合（すなわちジャンクション温度TJが−10℃以上の場合）、論理回路201〜246からなる遅延回路（図１の２段のディレイ段21〜22に相当）が選択されることになる。このように、本実施の形態の構成によれば、所定の低温時には遅延時間を付加し、非低温時にはその遅延時間を付加しないようにすることができる。

図８は、本実施の形態の効果を説明するための図であり、RASB信号のリセット信号（RTO）における遅延時間の設定値と、リストアレベルおよびtRAS特性の要求値との関係を示している。RASB信号の遅延時間の設定（RASB信号を立ち上げてから立ち下げる（リセットする）までの時間（RTO信号を出力するまでの時間））は、低温時においてリストアレベル限界を満足するとともに、高温時にtRAS仕様を満足するように設定する必要がある。本発明のディレイ段選択手段を用いない場合、超低温時に十分なリストアレベルを得ようとすると、高温時に遅延時間が長くなりすぎてtRAS仕様を満足できなくなる可能性があった。しかし、超低温時に所定の遅延時間を追加し、高温時にはその遅延時間を追加しないようにすることで、十分なリストアレベルを確保するとともに、高温時の特性悪化を回避することが可能となる。

本発明の実施の形態では、温度によるトレードオフな特性を無効にするため、温度センサー信号を使用し、低温時（例えば−45℃）のみRASリセットタイミングを変更することによって、リストアレベルマージンの拡大を行う。また、温度による制御を行う為、温度センサー信号を使用するが、温度変化による信号変化は非同期な回路となるため、RAS起動信号（RASBA）によるラッチ起動方式とし、非同期によるRASリセット信号の誤動作の防止を可能とした。すなわち、低温時のみRASリセットタイミングを変更することによって、リストアレベルマージンの拡大が可能となると同時に高温時は現状性能を保持し、回路動作マージン性能の拡大が可能となる。また、温度センサー信号を使用するとき、通常、温度変化による信号変化は非同期な回路となるが、RAS起動信号によるラッチ起動方式とするため、非同期によるRASリセット信号の誤動作の防止が可能となる。

なお、本発明の実施の形態は上記のものに限定されない。例えば上記の実施の形態では、ジャンクション温度が−10℃を基準として、測定温度が−10℃より低い場合には３段のディレイを選択し、測定温度が−10℃以上の場合には２段のディレイを選択する場合のみについて説明したが、他の温度、例えば、−10℃から20℃、20℃から50℃、など、所定の温度範囲に基づいてディレイの段数を変更するようにディレイ段選択信号などを生成するような構成を採用することも可能である。

本発明の実施の形態の基本構成を示すブロック図である。 図１の温度制御信号同期化回路40の構成例を示す回路図である。 図２の温度変化信号TJ10〜TJ100の温度によるレベル変化を示す図である。 図２の温度制御信号同期化回路40の動作を説明するためのタイミングチャートである。 図１のディレイ段選択用論理回路30の構成例を示す回路図である。 図５のディレイ段選択用論理回路30の動作を説明するための図である。 図１の切替ゲート付ディレイ段回路20の構成例を示す回路図である。 本発明の実施の形態による効果を説明するための図である。

符号の説明

２０ 切替ゲート付ディレイ段回路
２１、２２、２３ ディレイ段
２４、２５、２６ ゲート回路
３０ ディレイ段選択用論理回路
４０ 温度制御信号同期化回路

Claims (4)

1. リフレッシュ動作によってメモリセルのリストアを行う半導体記憶装置において、
   複数の論理回路を直列に接続することで構成されていて所定の遅延時間を発生する複数のディレイ段と、複数のディレイ段の出力にそれぞれ設けられた複数のゲート回路とを有し、入力されるディレイ段選択信号に基づいて複数のゲート回路のいずれかを動作させ、そのゲート回路に接続されたディレイ段が発生した遅延時間を有し、リフレッシュ動作時にワード線を選択するワード線活性化信号の継続時間を制御する継続時間制御信号を出力する切替ゲート付ディレイ段回路と、
   温度に応じてレベルが変化する温度制御信号を入力し、それに基づいて、切替ゲート付ディレイ段回路における複数のディレイ段の出力に接続されたいずれかのゲート回路を選択するディレイ段選択信号を生成するディレイ段選択用論理回路と
   を有することを特徴とする半導体記憶装置。
2. 温度に応じてレベルが変化する信号に基づき、前記ワード線活性化信号に同期するように、前記温度制御信号を生成する温度制御信号同期化回路を具備する
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記各ディレイ段が、互いに直列に接続されたものである
   ことを特徴とする請求項１又は２に記載の半導体記憶装置。
4. リフレッシュ動作によってメモリセルのリストアを行う半導体記憶装置の制御方法において、
   複数の論理回路を直列に接続することで構成されていて所定の遅延時間を発生する複数のディレイ段と、複数のディレイ段の出力にそれぞれ設けられた複数のゲート回路とを用いて、入力されるディレイ段選択信号に基づいて複数のゲート回路のいずれかを動作させ、そのゲート回路に接続されたディレイ段が発生した遅延時間を有して、リフレッシュ動作時にワード線を選択するワード線活性化信号の継続時間を制御する継続時間制御信号を出力する切替ゲート付ディレイ段制御過程と、
   温度に応じてレベルが変化する温度制御信号を入力し、それに基づいて、切替ゲート付ディレイ段回路における複数のディレイ段の出力に接続されたいずれかのゲート回路を選択するディレイ段選択信号を生成するディレイ段選択用論理回路制御過程と
   を有することを特徴とする半導体記憶装置の制御方法。

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