CN113190273B - 一种多芯片设备及其pcie枚举方法、存储介质 - Google Patents

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Abstract

本发明公开了一种多芯片设备及其PCIE枚举方法，包括步骤：响应主机发送的复位信号，并开始计时延时时长；在所述延时时长达到预设延迟值T时，发起二次复位信号；发起由主机进行各PCIE节点枚举的操作。在系统加电后，芯片在接收到主机发出的复位信号后，经过一段时间延时，对板卡的各PCIE节点进行二次复位；使主机在枚举PCIE时，各节点都已完成复位操作，能够被主机枚举成功。从而解决在低温环境下，因为某个节点加载代码速度晚于主机枚举PCIE节点的时间，而不被枚举成功的问题。

Description

一种多芯片设备及其PCIE枚举方法、存储介质
技术领域
本发明涉及计算机软件系统技术，具体涉及一种多芯片设备及其PCIE枚举方法、存储介质。
背景技术
在卫星导航领域技术快速发展、竞争日益剧烈的背景下，卫星导航系统性能问题逐渐引起广泛关注，卫星导航系统性能直接影响其操作、服务水平。卫星导航监测评估的主要目标是通过建立导航卫星全弧段、多重覆盖的全球近实时跟踪网，以及具备数据采集、存储、分析、管理、发布等功能的信息服务平台，对全球卫星导航系统运行状况和主要性能指标进行监测和评估，实现星座可用性监测、空间信号质量监测评估、导航信息监测评估和导航服务性能监测评估，并生成各类监测评估产品，向用户提供卫星导航观测资料以及各类数据产品，支持卫星导航技术试验、监测评估、大地测量、科学研究和各类应用。
现有卫星导航监测站及评估系统主要有如下几类：一是卫星导航系统内部运控系统的监测站，二是由国际协作组织建设的国际卫星导航服务(IGS)，三是由中国卫星导航系统管理办公室测试评估研究中心建设的卫星导航监测评估系统(iGMAS)等，四是行业用户根据自身需求自建的监测系统。监测系统主要由采集站(或跟踪站)和监测中心两大部分组成。采集站部署于不同的地区组成采集站网络，主要完成卫星导航的信号接收和测量、原始观测数据的采集，部分采集站具备一定的数据分析和监测能力；监测中心接收采集站发送的数据，开展数据质量分析，实现星座可用性监测、空间信号质量监测评估、导航信息监测评估和导航服务性能监测评估，然后面向各类用户发布产品及服务。
然而，对于不断增长的海量卫星导航用户来说，最具时效性和实用价值的卫星导航监测信息主要为强时空关联度的观测数据质量信息，即任意时刻任意地点的卫星导航观测数据的可用性信息，观测数据包括伪距观测量、载波相位观测量和导航电文，是用户使用卫星导航实现定位导航的基础和关键。
为了获得实时可用的信息，通常采用的主机板+处理板通过高速PCIE总线互连的方案，由人机交互界面和信号处理单元解决对所接收到的数据进行高效快速的处理。在实现的过程中，建立主机和处理单元的PCIE总线互连有一个由主机进行各PCIE节点枚举的步骤，而此步骤有时在常温下是可以正常进行枚举到所有节点的，但在有些低温的环境下使用，可能会出现个别节点枚举不成功，不能互连的情况。
解决上面问题的一般方法是：延长从主机板上电到系统开始启动的这段时间，从而延缓枚举PCIE节点的时间。而延长从主机板上电到系统开始启动的这段时间，用户是没有权限的，需要返回PC厂家进行修改设置，造成了时间损失。并且由于系统启动时间的延长，上电后系统开机变得缓慢，造成使用的不便捷。
有鉴于此，亟需提供一种新的低温环境下的多芯片设备的PCIE枚举方法与系统，以解决上述技术问题。
发明内容
本发明的主要目的在于提出一种多芯片设备及其PCIE枚举方法，旨在解决低温环境下，因为某个节点加载代码速度晚于主机枚举PCIE节点的时间，而不被枚举成功的问题。
为实现上述目的，本发明提供一种多芯片设备的PCIE枚举方法，包括步骤：
响应主机发送的复位信号，并开始计时延时时长；
在所述延时时长达到预设延迟值T时，发起二次复位信号；
发起由主机进行各PCIE节点枚举的操作。
进一步的，还包括；获取预设低温环境下的第一芯片实际测试加载时间t2，以及预设低温环境下的主机系统启动并发出PCIE复位信号的时间t3；根据T+t3>t2，来设置所述预设延迟值T。
进一步的，所述T取整数秒。
进一步的，还包括从FPGA芯片根据根据所述二次复位信号对PCIE模块进行复位。
进一步的，所述第一芯片为主FPGA芯片。
本发明还提供一种多芯片设备，包括硬件板卡，所述硬件板卡包括信号处理板、主机板以及底板，所述信号处理板上设置有主芯片、从芯片、数字处理芯片以及PCIE总线接口模块；所述从芯片包括存储模块、处理模块以及存储在所述存储模块中并可在所述处理模块上运行的计算机程序；所述处理模块执行所述计算机程序时实现如上任一项所述的多芯片设备的PCIE枚举方法的步骤。
进一步的，所述信号处理板为VPX接口处理板，所述主机板为Intel平台的VPX接口主机板卡，挂载win7系统。
进一步的，所述多芯片设备为卫星导航设备。
本发明还提供一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时如上任一项所述的多芯片设备的PCIE枚举方法的步骤。
本发明提出的一种多芯片设备及其PCIE枚举方法，多芯片设备包括硬件板卡、存储模块、处理模块以及存储在所述存储模块中并可在所述处理模块上运行的计算机程序，其中，硬件板卡包括信号处理板、主机板以及底板，所述信号处理板上设置有主芯片、从芯片、数字处理芯片以及PCIE总线接口模块；通过响应主机发送的复位信号，并开始计时延时时长；在所述延时时长达到预设延迟值T时，发起二次复位信号；发起由主机进行各PCIE节点枚举的操作。在系统加电后，芯片在接收到主机发出的复位信号后，经过一段时间延时，对板卡的各PCIE节点进行二次复位；使主机在枚举PCIE时，各节点都已完成复位操作，能够被主机枚举成功。从而解决在低温环境下，因为某个节点加载代码速度晚于主机枚举PCIE节点的时间，而不被枚举成功的问题。
附图说明
图1为本发明一实施例的多芯片设备的模块示意图；
图2为本发明人一实施例的多芯片设备的PCIE枚举方法流程图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
请参考图1，通常的多芯片设备的一个板卡上具有多个FPGA\DSP等芯片。具体的，以一卫星导航设备的板卡为例：
硬件板卡100包括：信号处理板10，主机20，底板30。
在一具体实例中，信号处理板10主要由1片信号预处理主FPGA、1片整板控制从FPGA、1片算法处理DSP和1片PCIE switch组成各个PCIE设备节点的VPX接口处理板。主机板20为Intel平台的VPX接口主机板卡，挂载win7系统。底板30用于提供电源及各VPX板卡间PCIE信号的互连。
其中，主FPGA主要负责高速接口信号的缓存、处理及分发。DSP主要负责接收到数据的运算。从FPGA主要负责整板的统一复位及管理等功能。PCIE switch提供多链路PCIE切换功能，由从FPGA控制复位。
主机20在枚举PCIE节点时，需要对各节点进行复位才能成功完成枚举。由于主FPGA的代码量大，低温下加载速度更加缓慢。造成在板卡上电后，从FPGA已经加载完程序，对switch即各节点的PCIE功能复位时，主FPGA还没有加载完程序，造成复位失效，不能被主机枚举成功。
请一并参考图2，为本发明一实施例中的多芯片设备的PCIE枚举方法，包括步骤：
S1，响应主机发送的复位信号，并开始计时延时时长；具体的，由于从FPGA控制复位，在从FPGA在接收到主机发出的复位信号后，经过一段时间延时(需经过计算和实验确定，在主FPGA加载完程序和主机启动枚举PCIE节点前之间)，对板卡的各PCIE节点进行二次复位。
S2，在所述延时时长达到预设延迟值T时，发起二次复位信号；此时，主FPGA已经加载完程序，可正常接收复位信号并对PCIE模块复位，从而在主机枚举时可以被发现。
S3，发起由主机进行各PCIE节点枚举的操作。
具体的，在一具体示例中，主FPGA的加载方式为，上电后自动从BPI flash加载程序，flash的位宽为16bit。所需加载的程序大小是586Mb，加载的时钟速率是8Mbps。
程序加载时间的计算公式为：加载时间t(s)＝程序文件大小(bit)/(加载时钟速率(bps)*数据位宽)；则理论计算所需的加载时间为：t＝586Mb/(8Mbps*16)≈4.58s。
常温下实际测试加载时间为4.66s，低温-40℃环境下实际测试加载时间为5.5s。
主机系统启动并发出PCIE复位信号的时间，常温下实际测试是上电后5.1s，低温-40℃环境下实际测试时间为5.3s。
在常温环境下，主FPGA的加载时间是4.66s，早于主机发出PCIE复位信号的时间5.1s。此时PCIE枚举的结果是主FPGA及其他各PCIE节点都可以被主机发现。
而在-40℃低温环境下，主FPGA的加载时间是5.5s，晚于主机发出PCIE复位信号的时间5.3s。此时PCIE枚举的结果是其他各PCIE节点可以被主机发现，但主FPGA不能被主机发现。由此判定是由于主机给各节点复位时，主FPGA还没有加载好程序，对其复位失败，而导致在主机枚举时不能发现主FPGA这个节点。
例如，设置预设延迟值T＝1s，从FPGA在接收到主机的复位信号后延时1s，在6.3s时对各节点再次进行复位，主FPGA在5.5s时已经加载完程序。此时可正常接收复位信号并对PCIE模块复位，从而在主机枚举时可以被发现。
本发明提出的多芯片设备包括硬件板卡、存储模块、处理模块以及存储在所述存储模块中并可在所述处理模块上运行的计算机程序，其中，硬件板卡包括信号处理板、主机板以及底板，所述信号处理板上设置有主芯片、从芯片、数字处理芯片以及PCIE总线接口模块；通过响应主机发送的复位信号，并开始计时延时时长；在所述延时时长达到预设延迟值T时，发起二次复位信号；发起由主机进行各PCIE节点枚举的操作。在系统加电后，芯片在接收到主机发出的复位信号后，经过一段时间延时)，对板卡的各PCIE节点进行二次复位；使主机在枚举PCIE时，各节点都已完成复位操作，能够被主机枚举成功。从而解决在低温环境下，因为某个节点加载代码速度晚于主机枚举PCIE节点的时间，而不被枚举成功的问题。
进一步的，在一优选的实施方式中，获取预设低温环境下的第一芯片实际测试加载时间t2，以及预设低温环境下的主机系统启动并发出PCIE复位信号的时间t3；根据T+t3>t2，来设置所述预设延迟值T。其中，所述T可以取整数秒。
进一步的，在本实施方式中，从FPGA芯片根据根据所述二次复位信号对PCIE模块进行复位。
请一并结合图1和图2，本发明提供的另一实施例中的多芯片设备100，多芯片设备包括硬件板卡100，所述硬件板卡100包括信号处理板10、主机板20以及底板30，所述信号处理板10上设置有主FPGA芯片、从FPGA芯片、数字处理DSP芯片以及PCIE总线接口模块；所述从FPGA芯片包括存储模块、处理模块以及存储在所述存储模块中并可在所述处理模块上运行的计算机程序，所述处理模块执行所述计算机程序时实现如上任一项实施方式中所述的多芯片设备的PCIE枚举方法的步骤。
其中，所述信号处理板10为VPX接口处理板，所述主机板20为Intel平台的VPX接口主机板卡，挂载win7系统。所述多芯片设备100为卫星导航设备。
本发明还提供一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时如上任一项所述的多芯片设备的PCIE枚举方法的步骤。
示例性的，计算机可读存储介质的计算机程序包括计算机程序代码，计算机程序代码可以为源代码形式、对象代码形式、可执行文件或某些中间形式等。计算机可读介质可以包括：能够携带计算机程序代码的任何实体或装置、记录介质、U盘、移动硬盘、磁碟、光盘、计算机存储器、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，RandomAccess Memory)、电载波信号、电信信号以及软件分发介质等。
需要说明的是，由于计算机可读存储介质的计算机程序被处理器执行时实现上述的多芯片设备的PCIE枚举方法的步骤，因此上述方法的所有实施例均适用于该计算机可读存储介质，且均能达到相同或相似的有益效果，在此不再赘述。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。
以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (6)

1.一种多芯片设备的PCIE枚举方法，其特征在于，包括步骤：
响应主机发送的复位信号，并开始计时延时时长；
在所述延时时长达到预设延迟值T时，在主FPGA加载完程序和主机启动枚举PCIE节点前之间从FPGA芯片发起二次复位信号，对PCIE模块进行复位；
发起由主机进行各PCIE节点枚举的操作；
还包括；获取预设低温环境下的主FPGA芯片实际测试加载时间t2，以及预设低温环境下的主机系统启动并发出PCIE复位信号的时间t3；根据T+t3>t2，来设置所述预设延迟值T。
2.根据权利要求1所述的多芯片设备的PCIE枚举方法，其特征在于，所述T取整数秒。
3.一种多芯片设备，包括硬件板卡，所述硬件板卡包括信号处理板、主机板以及底板，所述信号处理板上设置有主芯片、从芯片、数字处理芯片以及PCIE总线接口模块；所述从芯片包括存储模块、处理模块以及存储在所述存储模块中并可在所述处理模块上运行的计算机程序，其特征在于，所述处理模块执行所述计算机程序时实现如权利要求1至2任一项所述的多芯片设备的PCIE枚举方法的步骤。
4.根据权利要求3所述的多芯片设备，其特征在于，所述信号处理板为VPX接口处理板，所述主机板为Intel平台的VPX接口主机板卡，挂载win7系统。
5.根据权利要求3所述的多芯片设备，其特征在于，所述多芯片设备为卫星导航设备。
6.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时如权利要求1至2任一项所述的多芯片设备的PCIE枚举方法的步骤。
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