JP2795848B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置に係り、特にダイナミック
にランダムアクセス可能な大容量の記憶装置に関する。
にランダムアクセス可能な大容量の記憶装置に関する。
（従来の技術） MOS型半導体メモリのうち特にダイナミック型RAM（DR
AM）は、その容量が４倍/3年の割合いで増加の一途を辿
ってきた。最近、1MビットDRAMが量産段階に入り、4Mビ
ットDRAMの商品化も近い。DRAMの集積度は今後更に、16
Mビット,64Mビットと増加するもの考えられる。DRAMの
更なる高集積化のために、高精度の微細加工技術が要求
され、また小さい占有面積で大きいキャパシタ容量を得
るために溝掘り型キャパシタ等の新しい技術も要求され
ている。
AM）は、その容量が４倍/3年の割合いで増加の一途を辿
ってきた。最近、1MビットDRAMが量産段階に入り、4Mビ
ットDRAMの商品化も近い。DRAMの集積度は今後更に、16
Mビット,64Mビットと増加するもの考えられる。DRAMの
更なる高集積化のために、高精度の微細加工技術が要求
され、また小さい占有面積で大きいキャパシタ容量を得
るために溝掘り型キャパシタ等の新しい技術も要求され
ている。
DRAMの大容量化のため、現在の技術の単なる延長では
なく、１個のメモリセルで多ビット情報を記憶可能とし
たDRAMも提案されている（例えば、1987年VSLIシンポジ
ウム予稿集p.49〜50）。この様な多値セルを用いたDRAM
は、プロセス技術としては確立されたものを用いるた
め、製造は比較的容易である。しかしながら、多値セル
をセンスする回路は一般に複雑になり、アクセスタイム
も長くなる。例えば、多値セルの情報読出しおよび書込
みに階段状のワード線信号を用いると、アクセスタイム
は通常のDRAMに比べて数100倍にもなってしまう。
なく、１個のメモリセルで多ビット情報を記憶可能とし
たDRAMも提案されている（例えば、1987年VSLIシンポジ
ウム予稿集p.49〜50）。この様な多値セルを用いたDRAM
は、プロセス技術としては確立されたものを用いるた
め、製造は比較的容易である。しかしながら、多値セル
をセンスする回路は一般に複雑になり、アクセスタイム
も長くなる。例えば、多値セルの情報読出しおよび書込
みに階段状のワード線信号を用いると、アクセスタイム
は通常のDRAMに比べて数100倍にもなってしまう。
（発明が解決しようとする課題） 以上のように従来提案されている多値セルを用いたDR
AMでは、アクセス時間が長くなる、という問題があっ
た。
AMでは、アクセス時間が長くなる、という問題があっ
た。
本発明は、この様な問題を解決した、全く新しい原理
による多値セルを用いたDRAMを提供することを目的とす
る。
による多値セルを用いたDRAMを提供することを目的とす
る。
［発明の構成］ （課題を解決するための手段） 本発明にかかるDRAMは、第１のビット線対と、容量が
第１のビット線対のそれの1/2である第２のビット線対
とがトランスファゲートを接続された分割ビット線構造
を有し、各ビット線対にはそれぞれ記憶ノードに４値の
電位のいずれかが書込まれるダイナミック型メモリセル
が複数個接続されることを基本構成とする。さらに望ま
しくは、第1,第２のビット線対にそれぞれ、第１および
第２のダミーセルが接続される。ダミーセルには、前記
４値の電位の上位２値と下位２値の中間に設定された第
１の参照電位が書込まれる。第１および第２のビット線
対にはそれぞれ、第１および第２のセンスアンプが設け
られる。第１のセンスアンプは、第１の参照電位を基準
として情報電位を“H"レベルまたは“L"レベルに振分け
て検出するものである。また第２のビット線対には、前
記４値の電位上位２値間を識別するための第２の参照電
位または下位２値間を識別するための第３の参照電位を
得るために、第３のダミーセルが設けられる。即ち、第
３のダミーセルと第２のダミーセルを同時に選択駆動し
て電位分配により、前記第２の参照電位または第３の参
照電位を得るようにし、これを基準として第２のセンス
アンプによって上位２値または下位２値の識別を行う。
第１のビット線対のそれの1/2である第２のビット線対
とがトランスファゲートを接続された分割ビット線構造
を有し、各ビット線対にはそれぞれ記憶ノードに４値の
電位のいずれかが書込まれるダイナミック型メモリセル
が複数個接続されることを基本構成とする。さらに望ま
しくは、第1,第２のビット線対にそれぞれ、第１および
第２のダミーセルが接続される。ダミーセルには、前記
４値の電位の上位２値と下位２値の中間に設定された第
１の参照電位が書込まれる。第１および第２のビット線
対にはそれぞれ、第１および第２のセンスアンプが設け
られる。第１のセンスアンプは、第１の参照電位を基準
として情報電位を“H"レベルまたは“L"レベルに振分け
て検出するものである。また第２のビット線対には、前
記４値の電位上位２値間を識別するための第２の参照電
位または下位２値間を識別するための第３の参照電位を
得るために、第３のダミーセルが設けられる。即ち、第
３のダミーセルと第２のダミーセルを同時に選択駆動し
て電位分配により、前記第２の参照電位または第３の参
照電位を得るようにし、これを基準として第２のセンス
アンプによって上位２値または下位２値の識別を行う。
（作用） 本発明によれば、分割ビット線構造と電荷の分配を利
用して、一つのメモリセル内に４値で表わされる２ビッ
ト情報を蓄積することができる。回路構成は、従来のDR
AMのそれに僅かな変更を加えるだけで実現することがで
き、またワード線駆動に階段状信号波形を用いる必要は
なく、通常のワード線駆動回路を用いることができる。
そして、一つのメモリセルで２ビット情報を読み書きで
きるため、従来と同じメモリセル数で２倍の容量が得ら
れ、また従来と同じ容量を小さいメモリチップ面積で実
現することができる。
用して、一つのメモリセル内に４値で表わされる２ビッ
ト情報を蓄積することができる。回路構成は、従来のDR
AMのそれに僅かな変更を加えるだけで実現することがで
き、またワード線駆動に階段状信号波形を用いる必要は
なく、通常のワード線駆動回路を用いることができる。
そして、一つのメモリセルで２ビット情報を読み書きで
きるため、従来と同じメモリセル数で２倍の容量が得ら
れ、また従来と同じ容量を小さいメモリチップ面積で実
現することができる。
（実施例） 以下、本発明の実施例を説明する。
第１図は、一実施例のDRAMの要部構成を示す。ビット
線対は、第１のビット線対BL1,▲▼と第２のビッ
ト線対BL2,▲▼に分けられ、これらがトランスフ
ァゲートQ9，Q10により接続された分割ビット線構成と
なっている。ここで、BL1,▲▼の容量をCB1と
し、BL2,▲▼の容量をCB2としたとき、CB2はおよ
そCB1の1/2になるように、容量に重みがつけられる。具
体的に、メモリセル容量をCSとして、CB1＋CSとCB2＋CS
の比が2:1になるようにする。第１のビット線対BL1,▲
▼には、第１のセンスアンプSA1およびプリチャ
ージ回路PRE1が設けられている。第２のビット線対BL2,
▲▼には第２のセンスアンプSA2およびプリチャ
ージ回路PRE2が設けられている。センスアンプSA1,SA2
の内部構成例は、第２図に示す。またプリチャージ回路
PRE1,PRE2の内部構成例は第３図に示す。いずれも、従
来のDRAMでよく用いられているものと変わらない。
線対は、第１のビット線対BL1,▲▼と第２のビッ
ト線対BL2,▲▼に分けられ、これらがトランスフ
ァゲートQ9，Q10により接続された分割ビット線構成と
なっている。ここで、BL1,▲▼の容量をCB1と
し、BL2,▲▼の容量をCB2としたとき、CB2はおよ
そCB1の1/2になるように、容量に重みがつけられる。具
体的に、メモリセル容量をCSとして、CB1＋CSとCB2＋CS
の比が2:1になるようにする。第１のビット線対BL1,▲
▼には、第１のセンスアンプSA1およびプリチャ
ージ回路PRE1が設けられている。第２のビット線対BL2,
▲▼には第２のセンスアンプSA2およびプリチャ
ージ回路PRE2が設けられている。センスアンプSA1,SA2
の内部構成例は、第２図に示す。またプリチャージ回路
PRE1,PRE2の内部構成例は第３図に示す。いずれも、従
来のDRAMでよく用いられているものと変わらない。
ビット線対には、MOSトランジスタとMOSキャパシタか
らなるDRAMメモリセルが複数個配列接続されている。第
１図では、第１のビット線対BL1,▲▼にそれぞれ
一個ずつのメモリセルM1,M2を示し、第２のビット線対B
L2,▲▼にそれぞれ一個ずつのメモリセルME,M4を
示している。これらのメモリセルは、後述するように４
値の電位のうちいずれかの電位が書込まれる。これらの
メモリセル・キャパシタC3，C4，…の容量はCSである。
第１のビット線対BL1,▲▼には、第１のダミーセ
ル対D1,D2が接続されている。このダミーセルD1,D2に
は、メモリセルに蓄積される４値の電位を上位２値と下
位２値に分けて検出するための第１の参照電位、この実
施例では（1/2）VCCが書込まれる。これら第１のダミー
セルD1,D2のキャパシタC1，C2の容量もメモリセルの容
量と同じCSである。第２のビット線対BL2,▲▼に
は、第２のダミーセル対D3,D4および第３のダミーセル
対D3′,D4′が設けられている。第２のダミーセルD3,D4
は、第１のダミーセル対D1,D2と同様、第１の参照電位
が書込まれる。第３のダミーセル対D3′,D4′は、第２
のダミーセルD3,D4と同じダミーワード線DWL2,▲
▼で駆動されるもので、キャパシタC5とC7の容量の合
計値、キャパシタC6とC8の容量の合計値がそれぞれCSと
なるように、後に詳細に説明するように容量比が設定さ
れる。第３のダミーセルD3′,D4′は、MOSトランジスタ
Q11，Q12を介して第２のビット線対BL2,▲▼に接
続されると同時に、MOSトランジスタQ25，Q26を介して
第１のビット線対BL1,▲▼に接続されている。こ
れは、第３のダミーセルD3′,D4′が、第１のビット線
対BL1,▲▼に読み出された表情報電位を読み込ん
で、これと第２のダミーセルD3,D4との間で電位の分配
を行って後述するような第２または第３の参照電位を作
るために設けられているためである。
らなるDRAMメモリセルが複数個配列接続されている。第
１図では、第１のビット線対BL1,▲▼にそれぞれ
一個ずつのメモリセルM1,M2を示し、第２のビット線対B
L2,▲▼にそれぞれ一個ずつのメモリセルME,M4を
示している。これらのメモリセルは、後述するように４
値の電位のうちいずれかの電位が書込まれる。これらの
メモリセル・キャパシタC3，C4，…の容量はCSである。
第１のビット線対BL1,▲▼には、第１のダミーセ
ル対D1,D2が接続されている。このダミーセルD1,D2に
は、メモリセルに蓄積される４値の電位を上位２値と下
位２値に分けて検出するための第１の参照電位、この実
施例では（1/2）VCCが書込まれる。これら第１のダミー
セルD1,D2のキャパシタC1，C2の容量もメモリセルの容
量と同じCSである。第２のビット線対BL2,▲▼に
は、第２のダミーセル対D3,D4および第３のダミーセル
対D3′,D4′が設けられている。第２のダミーセルD3,D4
は、第１のダミーセル対D1,D2と同様、第１の参照電位
が書込まれる。第３のダミーセル対D3′,D4′は、第２
のダミーセルD3,D4と同じダミーワード線DWL2,▲
▼で駆動されるもので、キャパシタC5とC7の容量の合
計値、キャパシタC6とC8の容量の合計値がそれぞれCSと
なるように、後に詳細に説明するように容量比が設定さ
れる。第３のダミーセルD3′,D4′は、MOSトランジスタ
Q11，Q12を介して第２のビット線対BL2,▲▼に接
続されると同時に、MOSトランジスタQ25，Q26を介して
第１のビット線対BL1,▲▼に接続されている。こ
れは、第３のダミーセルD3′,D4′が、第１のビット線
対BL1,▲▼に読み出された表情報電位を読み込ん
で、これと第２のダミーセルD3,D4との間で電位の分配
を行って後述するような第２または第３の参照電位を作
るために設けられているためである。
第１のビット線対BL1,▲▼は、トランスファゲ
ートQ7，Q8を介して入出力線I/O1.▲▼に接続
されている。第２のビット線対BL2,▲▼は同様に
トランスファゲートQ19，Q20を介して入出力線I/O2,▲
▼に接続されている。
ートQ7，Q8を介して入出力線I/O1.▲▼に接続
されている。第２のビット線対BL2,▲▼は同様に
トランスファゲートQ19，Q20を介して入出力線I/O2,▲
▼に接続されている。
第１のビット線対BL1,▲▼には更に補助のダミ
ーセルD1′,D2′が設けられ、第２のビット線対BL2,▲
▼にも同様に補助のダミーセルD3″,D4″が設け
られている。これら補助ダミーセルは、ビット線の容量
バランスを保持するために用いられるものである。
ーセルD1′,D2′が設けられ、第２のビット線対BL2,▲
▼にも同様に補助のダミーセルD3″,D4″が設け
られている。これら補助ダミーセルは、ビット線の容量
バランスを保持するために用いられるものである。
このように構成されたDRAMの動作を次に説明する。第
４図〜第６図は読出し時の参照電位を説明するための図
であり、第７図は全体の動作波形図である。メモリセル
M1,M2,…の記憶ノードには、４値の電位のいずれかが書
込まれる。この実施例では、0V,（1/3）VCC，（2/3）V
CCおよびVCCの４値である。これら４値の電位は、２ビ
ット情報に対応する。即ち、0Vは（0,0）、（1/3）VCC
は（0,1）、（2/3）VCCは（1,0）、VCCは（1,1）であ
る。
４図〜第６図は読出し時の参照電位を説明するための図
であり、第７図は全体の動作波形図である。メモリセル
M1,M2,…の記憶ノードには、４値の電位のいずれかが書
込まれる。この実施例では、0V,（1/3）VCC，（2/3）V
CCおよびVCCの４値である。これら４値の電位は、２ビ
ット情報に対応する。即ち、0Vは（0,0）、（1/3）VCC
は（0,1）、（2/3）VCCは（1,0）、VCCは（1,1）であ
る。
先ず、読出し時には、選択されたワード線が一本、
“L"レベル（例えば0V）から、“H"レベル（例えば7V）
に立上がる。いま第１図のワード線WL1が選択されたと
する。このとき、メモリセルM1の記憶ノードN3の情報が
ビット線BL1に転送される。この時第７図に示すよう
に、クロックφTは“H"レベルであり、トランスファゲ
ートQ9，Q10がオン状態になっていて、読出した情報はB
L1のみならず、BL2にも転送される。またこのビット線B
L1のメモリセル選択と同時に、ビット線BL2に設けられ
た補助のダミーセルD3″を同時に選ぶ。補助ダミーセル
D3″,D4″はプリチャージ時に予め（1/2）VCCが書込ま
れた容量CSを持つダミーセルである。この様な選択駆動
により、BL1の容量はCB1＋CS、BL2の容量はCB2＋CSとな
る。
“L"レベル（例えば0V）から、“H"レベル（例えば7V）
に立上がる。いま第１図のワード線WL1が選択されたと
する。このとき、メモリセルM1の記憶ノードN3の情報が
ビット線BL1に転送される。この時第７図に示すよう
に、クロックφTは“H"レベルであり、トランスファゲ
ートQ9，Q10がオン状態になっていて、読出した情報はB
L1のみならず、BL2にも転送される。またこのビット線B
L1のメモリセル選択と同時に、ビット線BL2に設けられ
た補助のダミーセルD3″を同時に選ぶ。補助ダミーセル
D3″,D4″はプリチャージ時に予め（1/2）VCCが書込ま
れた容量CSを持つダミーセルである。この様な選択駆動
により、BL1の容量はCB1＋CS、BL2の容量はCB2＋CSとな
る。
なお、ビット線BL2側のメモリセルを選択するワード
線が立ち上がった場合には、これと同時にBL1側の補助
ダミーセルD1′を同時に選択する。これにより、やはり
ビット線容量比が上述のように保持される。
線が立ち上がった場合には、これと同時にBL1側の補助
ダミーセルD1′を同時に選択する。これにより、やはり
ビット線容量比が上述のように保持される。
全てのビット線対は予めプリチャージ回路PRE1,PRE2
により（1/2）VCCにプリチャージされており、上述のよ
うにワード線が選択された時、ビット線に得られる電位
は、メモリセルの書込まれた４値の電位に応じて、第４
図に示すような４つの電位VBLｉ（ｉ＝1,2,3,4）をと
る。この電位VBLｉは、より具体的に示せば次のように
なる。即ち、メモリセル・データの電位をVi（V1＝0,V2
＝（1/3）VCC,V3＝（2/3）VCC,V4＝VCC）とすると、 （CB＋CS）（1/2）VCC＋CSVi ＝（CB＋2CS）VBLｉ …（１） から、 VBLｉ＝（1/2）VCC（CB＋CS）／（CB＋2CS） ＋Vi CS／（CB＋2CS） …（２） となる。但し、CB＝CB1＋CB2である。
により（1/2）VCCにプリチャージされており、上述のよ
うにワード線が選択された時、ビット線に得られる電位
は、メモリセルの書込まれた４値の電位に応じて、第４
図に示すような４つの電位VBLｉ（ｉ＝1,2,3,4）をと
る。この電位VBLｉは、より具体的に示せば次のように
なる。即ち、メモリセル・データの電位をVi（V1＝0,V2
＝（1/3）VCC,V3＝（2/3）VCC,V4＝VCC）とすると、 （CB＋CS）（1/2）VCC＋CSVi ＝（CB＋2CS）VBLｉ …（１） から、 VBLｉ＝（1/2）VCC（CB＋CS）／（CB＋2CS） ＋Vi CS／（CB＋2CS） …（２） となる。但し、CB＝CB1＋CB2である。
ここで、 （CB1＋CS）：（CB2＋CS）＝2:1 …（３） なる関係があることは、既に述べた通りである。
具体的な数値例を挙げる。例えば、CB1＝250fF、CB2
＝100fF、CS＝50fFとすると、 （CB1＋CS）：（CB2＋CS）＝300:150＝2:1 である。そして、これらの数値を（２）式に代入する
と、 VBLｉ＝2.2222＋0.1111Vi …（４） となる。（３）式にそれぞれViを代入すると、 VBL1＝2.2222［Ｖ］ VBL2＝2.4074［Ｖ］ VBL3＝2.5926［Ｖ］ VBL4＝2.7778［Ｖ］ となる。
＝100fF、CS＝50fFとすると、 （CB1＋CS）：（CB2＋CS）＝300:150＝2:1 である。そして、これらの数値を（２）式に代入する
と、 VBLｉ＝2.2222＋0.1111Vi …（４） となる。（３）式にそれぞれViを代入すると、 VBL1＝2.2222［Ｖ］ VBL2＝2.4074［Ｖ］ VBL3＝2.5926［Ｖ］ VBL4＝2.7778［Ｖ］ となる。
次にこの様なビット線の電位をセンスする。先ずメモ
リセルのデータが上述のように完全にビット線に伝送さ
れた後、第１のビット線対BL1,▲▼と第２のビッ
ト線対BL2,▲▼間のトランスファゲートQ9，Q10
をオフにし、これらのビット線間を分離する。そして第
１のビット線対BL1,▲▼および第２のビット線対
BL2,▲▼に伝送されたデータが次のように別々に
センスされて、最終的に２ビットのディジタル値にA/D
変換される。
リセルのデータが上述のように完全にビット線に伝送さ
れた後、第１のビット線対BL1,▲▼と第２のビッ
ト線対BL2,▲▼間のトランスファゲートQ9，Q10
をオフにし、これらのビット線間を分離する。そして第
１のビット線対BL1,▲▼および第２のビット線対
BL2,▲▼に伝送されたデータが次のように別々に
センスされて、最終的に２ビットのディジタル値にA/D
変換される。
先ずセンス動作は、第１のビット線対BL1,▲▼
のセンスから始める。ダミーワード線▲▼が
“L"レベルから、“H"レベルになることにより、ダミー
セルD2のデータがビット線対▲▼に読み出され
る。ダミーセルD2のプリチャージ電位は（1/2）VCCであ
るから、ビット線は電位変化が生じない。このとき、第
１のビット線対BL1,▲▼のうちBL1の浮遊容量
は、それ自身の容量CB1とメモリセル容量CSの和CB1＋CS
である。他方のビット線▲▼の浮遊容量は、それ
自身の容量CB1とデミーセルの容量CSとなっている。即
ち容量バランスはとれている。次に、センスアンプ駆動
信号として、ｎチャネルフリップフロップ駆動信号SAN1
およびｐチャネルフリップフロップ駆動信号SAP1を立ち
上げる。この結果、ビット線BL1の電位が、VBL1またはV
BL2の場合、即ち４値のうち下位２値のいずれかである
場合には、▲▼の電位が（1/2）VCCであるため、
BL1がＯ［Ｖ］へ、▲▼が５［Ｖ］へそれぞれ増
幅される。BL1の電位が上位２値VBL3またはVBL4のいず
れかである場合は、BL1が５［Ｖ］へ、▲▼が０
［Ｖ］へそれぞれ増幅される。この様子は第４図に示す
通りである。
のセンスから始める。ダミーワード線▲▼が
“L"レベルから、“H"レベルになることにより、ダミー
セルD2のデータがビット線対▲▼に読み出され
る。ダミーセルD2のプリチャージ電位は（1/2）VCCであ
るから、ビット線は電位変化が生じない。このとき、第
１のビット線対BL1,▲▼のうちBL1の浮遊容量
は、それ自身の容量CB1とメモリセル容量CSの和CB1＋CS
である。他方のビット線▲▼の浮遊容量は、それ
自身の容量CB1とデミーセルの容量CSとなっている。即
ち容量バランスはとれている。次に、センスアンプ駆動
信号として、ｎチャネルフリップフロップ駆動信号SAN1
およびｐチャネルフリップフロップ駆動信号SAP1を立ち
上げる。この結果、ビット線BL1の電位が、VBL1またはV
BL2の場合、即ち４値のうち下位２値のいずれかである
場合には、▲▼の電位が（1/2）VCCであるため、
BL1がＯ［Ｖ］へ、▲▼が５［Ｖ］へそれぞれ増
幅される。BL1の電位が上位２値VBL3またはVBL4のいず
れかである場合は、BL1が５［Ｖ］へ、▲▼が０
［Ｖ］へそれぞれ増幅される。この様子は第４図に示す
通りである。
第１のビット線対BL1,▲▼でのセンスが終了し
た後、そのデータを第３のダミーセルD3′,D4′に転送
する。即ちクロック／ΦＴを“H"レベルにしてトランス
ファゲートQ25，Q26をオンにし、BL1のデータをダミー
セルD4′のノードN6に▲▼のデータをダミーセル
D3′のノードN5にそれぞれ書込む。例えば、▲▼
がVCCであれば、ノードN5はVCCに、▲▼が０
［Ｖ］であればノードN5は０［Ｖ］になる。ノードN6は
ノードN5と反対になる。この後、トランスファゲートQ
25，Q26はオフとなる。
た後、そのデータを第３のダミーセルD3′,D4′に転送
する。即ちクロック／ΦＴを“H"レベルにしてトランス
ファゲートQ25，Q26をオンにし、BL1のデータをダミー
セルD4′のノードN6に▲▼のデータをダミーセル
D3′のノードN5にそれぞれ書込む。例えば、▲▼
がVCCであれば、ノードN5はVCCに、▲▼が０
［Ｖ］であればノードN5は０［Ｖ］になる。ノードN6は
ノードN5と反対になる。この後、トランスファゲートQ
25，Q26はオフとなる。
こうして、第１のビット線対BL1,▲▼のデータ
を第３のダミーセルD3′,D4′に書込んだ後、第２のビ
ット線対BL2,▲▼でのセンス動作に移る。ここで
のセンス動作は、第１のビット線対BL1,▲▼での
センス結果である“H"レベルがVBL3とVBL4のいずれであ
るか、また“L"レベルがVBL1とVBL2のいずれであるかを
判別する。そのために、第３のダミーセルD3′,D4′を
利用して、これと第２のダミーセルD3′,D4′の信号電
荷を混合して読み出すことにより、VBL1とVBL2の間の参
照電位VREFL、またはVBL3とVBL4の間の参照電位VREFHを
作る。そのためには、第２のダミーセルD3,D4のキャパ
シタC7,C8の容量と第３のダミーセルD3′,D4′のキャパ
シタC5,C6の容量の大きさがある関係を満たすように設
定されていることが必要になる。具体的には次の通りで
ある。第２のダミーセルD3,D4の容量をyCSとし、第３の
ダミーセルD3′,D4′の容量をxCSとする。但し、ｘ＋ｙ
＝１である。第２のダミーセルD3,D4には前述のように
（1/2）VCCが書込まれ、第３のダミーセルD3′,D4′に
は第１のビット線対BL1,▲▼での結果である０
［Ｖ］またはVCCが書込まれる。従って第２のダミーセ
ルD3と第３のダミーセルD3′を同時にビット線BL2に読
出し、第２のダミーセルD4と第３のダミーセルD4′を同
時にビット線の▲▼に読出したとき、次の関係が
得られる。
を第３のダミーセルD3′,D4′に書込んだ後、第２のビ
ット線対BL2,▲▼でのセンス動作に移る。ここで
のセンス動作は、第１のビット線対BL1,▲▼での
センス結果である“H"レベルがVBL3とVBL4のいずれであ
るか、また“L"レベルがVBL1とVBL2のいずれであるかを
判別する。そのために、第３のダミーセルD3′,D4′を
利用して、これと第２のダミーセルD3′,D4′の信号電
荷を混合して読み出すことにより、VBL1とVBL2の間の参
照電位VREFL、またはVBL3とVBL4の間の参照電位VREFHを
作る。そのためには、第２のダミーセルD3,D4のキャパ
シタC7,C8の容量と第３のダミーセルD3′,D4′のキャパ
シタC5,C6の容量の大きさがある関係を満たすように設
定されていることが必要になる。具体的には次の通りで
ある。第２のダミーセルD3,D4の容量をyCSとし、第３の
ダミーセルD3′,D4′の容量をxCSとする。但し、ｘ＋ｙ
＝１である。第２のダミーセルD3,D4には前述のように
（1/2）VCCが書込まれ、第３のダミーセルD3′,D4′に
は第１のビット線対BL1,▲▼での結果である０
［Ｖ］またはVCCが書込まれる。従って第２のダミーセ
ルD3と第３のダミーセルD3′を同時にビット線BL2に読
出し、第２のダミーセルD4と第３のダミーセルD4′を同
時にビット線の▲▼に読出したとき、次の関係が
得られる。
xCS・０＋yCS（1/2）VCC＝CSVL …（５） xCS・VCC＋yCS（1/2）VCC＝CSVH …（６） ここで、VL，VHは、第２のダミーセルと第３のダミーセ
ルの中に書込まれている平均の電位である。第２のビッ
ト線対BL2,BL2のセンスを行うには、参照電位VREFH，V
REFLとしてそれぞれ、第５図，第６図に示すように、 VREFH＝（VBL3＋VBL4）/2 VREFL＝（VBL1＋VBL2）/2 となっていることが最も好ましい。このとき次式が成立
つ。
ルの中に書込まれている平均の電位である。第２のビッ
ト線対BL2,BL2のセンスを行うには、参照電位VREFH，V
REFLとしてそれぞれ、第５図，第６図に示すように、 VREFH＝（VBL3＋VBL4）/2 VREFL＝（VBL1＋VBL2）/2 となっていることが最も好ましい。このとき次式が成立
つ。
CB2（1/2）VCC＋CSVH ＝（CB2＋CS）（1/2）（VBL3＋VBL4） …（７） CB2（1/2）VCC＋CSVL ＝（CB2＋CS）（1/2）（VBL1＋VBL2） …（８） これらから、 VH＋VL＝VCC …（９） という関係がある。また、（５），（６）式から、 VH−VL＝xCS …（10） （７），（８）式から、 CS（VH−VL） ＝（CB2＋CS）（1/2）｛（VBL3＋VBL4）−（VBL1＋
VBL2）｝ …（11） CS（VH−VL） ＝（2/3）（CB2＋CS）CS VCC／（CB＋2CS） …（12） ここで、（３）式より、 （CB2＋CS）／（CB＋2CS） ＝（CB2＋CS）／｛（CB1＋CS）＋（CB2＋CS）｝ ＝α／（２α＋α）＝1/3 という関係が成立する。但し、αは定数である。従って
（10）式から、 ｘ＝2/9 …（14） となり、また、 ｙ＝7/9 …（15） となる。
VBL2）｝ …（11） CS（VH−VL） ＝（2/3）（CB2＋CS）CS VCC／（CB＋2CS） …（12） ここで、（３）式より、 （CB2＋CS）／（CB＋2CS） ＝（CB2＋CS）／｛（CB1＋CS）＋（CB2＋CS）｝ ＝α／（２α＋α）＝1/3 という関係が成立する。但し、αは定数である。従って
（10）式から、 ｘ＝2/9 …（14） となり、また、 ｙ＝7/9 …（15） となる。
以上により、ビット線容量CB1やCB2、セル容量CSの大
きさによらず、第２のダミーセルD3,D4のキャパシタC7,
C8の容量は（2/9）CSに設定され、第３のダミーセルD
3′,D4′のキャパシタC5,C6の容量は（7/9）CSに設定さ
れる。
きさによらず、第２のダミーセルD3,D4のキャパシタC7,
C8の容量は（2/9）CSに設定され、第３のダミーセルD
3′,D4′のキャパシタC5,C6の容量は（7/9）CSに設定さ
れる。
そこで、ダミーワード線▲▼により第２のダ
ミーセルD4,第３のダミーセルD4′の情報が第２のビッ
ト線▲▼に伝わると、第１のビット線対BL1,▲
▼の電位がそれぞれ５［Ｖ］,0［Ｖ］である場合に
は、この第２のビット線▲▼の電位は、第５図に
示す高い方の参照電位VREFHとなる。この結果、第２の
ビット線対BL2の電位がVBL3であれば、センスアンプSA2
の駆動により、この第２のビット線▲▼の電位は
０［Ｖ］に、もう一方の第２のビット線BL2の電位は５
［Ｖ］にそれぞれ増幅される。第２のビット線▲
▼の電位がVBL4であれば、センスアンプSA2の駆動によ
って上記と逆に、BL2の電位が５［Ｖ］に、▲▼
の電位が０［Ｖ］にそれぞれ増幅される。この様子は第
５図に示される通りである。第１のビット線対BL1,▲
▼の電位がそれぞれ、０［Ｖ］,5［Ｖ］である場合
には、第２のビット線▲▼の電位は、第６図に示
す低い方の参照電位VREFLとなる。この結果、第２のビ
ット線▲▼の電位がVBL1であれば、センスアンプ
SA2の駆動により、この第２のビット線BL2の電位は０
［Ｖ］に、もう一方の第２のビット線▲▼の電位
は５［Ｖ］にそれぞれ増幅される。第２のビット線BL2
の電位がVBL2であれば、センスアンプSA2の駆動によっ
て上記と逆に、▲▼の電位が５［Ｖ］に、BL2の
電位が０［Ｖ］にそれぞれ増幅される。この様子は第６
図に示される通りである。
ミーセルD4,第３のダミーセルD4′の情報が第２のビッ
ト線▲▼に伝わると、第１のビット線対BL1,▲
▼の電位がそれぞれ５［Ｖ］,0［Ｖ］である場合に
は、この第２のビット線▲▼の電位は、第５図に
示す高い方の参照電位VREFHとなる。この結果、第２の
ビット線対BL2の電位がVBL3であれば、センスアンプSA2
の駆動により、この第２のビット線▲▼の電位は
０［Ｖ］に、もう一方の第２のビット線BL2の電位は５
［Ｖ］にそれぞれ増幅される。第２のビット線▲
▼の電位がVBL4であれば、センスアンプSA2の駆動によ
って上記と逆に、BL2の電位が５［Ｖ］に、▲▼
の電位が０［Ｖ］にそれぞれ増幅される。この様子は第
５図に示される通りである。第１のビット線対BL1,▲
▼の電位がそれぞれ、０［Ｖ］,5［Ｖ］である場合
には、第２のビット線▲▼の電位は、第６図に示
す低い方の参照電位VREFLとなる。この結果、第２のビ
ット線▲▼の電位がVBL1であれば、センスアンプ
SA2の駆動により、この第２のビット線BL2の電位は０
［Ｖ］に、もう一方の第２のビット線▲▼の電位
は５［Ｖ］にそれぞれ増幅される。第２のビット線BL2
の電位がVBL2であれば、センスアンプSA2の駆動によっ
て上記と逆に、▲▼の電位が５［Ｖ］に、BL2の
電位が０［Ｖ］にそれぞれ増幅される。この様子は第６
図に示される通りである。
以上により、読出し後の電位がVBL1＝（2.2222
［Ｖ］）であれば、BL1とBL2の電位は共に０［Ｖ］に、
VBL2（＝2.4074［Ｖ］）であれば、BL1は０［Ｖ］で,BL
2は５［Ｖ］に、VBL3（＝2.5926［Ｖ］）であれば、BL1
とBL2の電位は共に５［Ｖ］に、VBL4（＝2.7778
［Ｖ］）であれば、BL1は５［Ｖ］でBL2は０［Ｖ］に、
それぞれ増幅される。つまりメモリセルのデータがV1＝
０［Ｖ］であれば、I/O1とI/O2から共に０［Ｖ］が、V2
＝（1/3）VCCであれば、I/O1かれ０［Ｖ］、I/O2から５
［Ｖ］が、V1＝（2/3）VCCであれば、I/O1から５
［Ｖ］、I/O2から０［Ｖ］が、V4＝VCCであれば、I/O1
とI/O2から共に５［Ｖ］が出力される。換言すれば、１
個のメモリセルに書かれた４値の電位が２ビットのディ
ジタル情報に変換されて出力されることになる。
［Ｖ］）であれば、BL1とBL2の電位は共に０［Ｖ］に、
VBL2（＝2.4074［Ｖ］）であれば、BL1は０［Ｖ］で,BL
2は５［Ｖ］に、VBL3（＝2.5926［Ｖ］）であれば、BL1
とBL2の電位は共に５［Ｖ］に、VBL4（＝2.7778
［Ｖ］）であれば、BL1は５［Ｖ］でBL2は０［Ｖ］に、
それぞれ増幅される。つまりメモリセルのデータがV1＝
０［Ｖ］であれば、I/O1とI/O2から共に０［Ｖ］が、V2
＝（1/3）VCCであれば、I/O1かれ０［Ｖ］、I/O2から５
［Ｖ］が、V1＝（2/3）VCCであれば、I/O1から５
［Ｖ］、I/O2から０［Ｖ］が、V4＝VCCであれば、I/O1
とI/O2から共に５［Ｖ］が出力される。換言すれば、１
個のメモリセルに書かれた４値の電位が２ビットのディ
ジタル情報に変換されて出力されることになる。
次に、外部からの２ビットのデータをメモリセルに４
値のデータとして書込む方法について説明する。
値のデータとして書込む方法について説明する。
（１）I/O1,I/O2を共に５［Ｖ］として（1,1）を書込む
場合 このとき、第１のビット線BL1及び第２のビット線BL2
はそれぞれセンスアンプSA1,SA2により５［Ｖ］にセン
スされる。第１のビット線BL1の容量と第２のビット線B
L2の容量は、前述のようにほぼ2/1に設定されている。
（前述の（４）式）。センスアンプSA1,SA2のセンス動
作が終了すると、センスアンプｎチャネル側活性化信号
SAN1およびSAN2を“L"レベルから中間レベル（例えば2.
5［Ｖ］）に変化させ、またｐチャネル側活性化信号SAP
1,SAP2は“H"レベルから中間レベルに変化させる。これ
により、ビット線BL1とBL2はフローティングになる。そ
の後、トランスファゲートQ9，Q10をオンにすると、BL1
とBL2は短絡して共に５［Ｖ］になり、▲▼と▲
▼は短絡して共に０［Ｖ］になる。そしてこの
後、書込みたいメモリセルのワード線を閉じることによ
り、そのメモリセルに５［Ｖ］、即ちデータ（1,1）が
記憶される。この様子を第８図に示す。
場合 このとき、第１のビット線BL1及び第２のビット線BL2
はそれぞれセンスアンプSA1,SA2により５［Ｖ］にセン
スされる。第１のビット線BL1の容量と第２のビット線B
L2の容量は、前述のようにほぼ2/1に設定されている。
（前述の（４）式）。センスアンプSA1,SA2のセンス動
作が終了すると、センスアンプｎチャネル側活性化信号
SAN1およびSAN2を“L"レベルから中間レベル（例えば2.
5［Ｖ］）に変化させ、またｐチャネル側活性化信号SAP
1,SAP2は“H"レベルから中間レベルに変化させる。これ
により、ビット線BL1とBL2はフローティングになる。そ
の後、トランスファゲートQ9，Q10をオンにすると、BL1
とBL2は短絡して共に５［Ｖ］になり、▲▼と▲
▼は短絡して共に０［Ｖ］になる。そしてこの
後、書込みたいメモリセルのワード線を閉じることによ
り、そのメモリセルに５［Ｖ］、即ちデータ（1,1）が
記憶される。この様子を第８図に示す。
（２）I/O1をVCC＝５［Ｖ］,I/O2を０［Ｖ］として（1,
0）を書込む場合 このとき、第１のビット線BL1はセンスアンプSA1によ
り５［Ｖ］に、第２のビット線BL2はSA2により０［Ｖ］
にそれぞれセンスされる。センス終了後センスアンプを
非活性化すると、ビット線BL1とBL2はフローティングに
なる。その後、トランスファゲートQ9，Q10をオンにす
ると、BL1とBL2は短絡してその電位は次式により、 （CB1＋CS）・VCC／（CB＋2CS）＋（CB2＋CS）・0/（CB
＋2CS）＝（2/3）VCC＝3.333［Ｖ］ となる。一方、▲▼，▲▼は、 （1/3）VCC＝1.667［Ｖ］ となる。この後、書込みたいメモリセルのワード線を閉
じることにより、そのメモリセルに（2/3）VCC、即ちデ
ータ（1,0）が記憶される。この様子を第９図に示す。
0）を書込む場合 このとき、第１のビット線BL1はセンスアンプSA1によ
り５［Ｖ］に、第２のビット線BL2はSA2により０［Ｖ］
にそれぞれセンスされる。センス終了後センスアンプを
非活性化すると、ビット線BL1とBL2はフローティングに
なる。その後、トランスファゲートQ9，Q10をオンにす
ると、BL1とBL2は短絡してその電位は次式により、 （CB1＋CS）・VCC／（CB＋2CS）＋（CB2＋CS）・0/（CB
＋2CS）＝（2/3）VCC＝3.333［Ｖ］ となる。一方、▲▼，▲▼は、 （1/3）VCC＝1.667［Ｖ］ となる。この後、書込みたいメモリセルのワード線を閉
じることにより、そのメモリセルに（2/3）VCC、即ちデ
ータ（1,0）が記憶される。この様子を第９図に示す。
（３） I/O1をVCC＝０［Ｖ］,I/O2を５［Ｖ］として
（0,1）を書込む場合 このとき、第１のビット線BL1はセンスアンプSA1によ
り０［Ｖ］に、第２のビット線BL2はSA2により５［Ｖ］
にそれぞれセンスされる。センス終了後センスアンプを
非活性化すると、ビット線BL1とBL2はフローティングに
なる。その後、トランスファゲートQ9，Q10をオンにす
ると、BL1とBL2は短絡してその電位は次式により、 （CB1＋CS）・0/（CB＋2CS）＋（CB2＋CS）・VCC／（CB
＋2CS）＝（1/3）VCC＝1.667［Ｖ］ となる。一方、▲▼，▲▼は、 （2/3）VCC＝3.333［Ｖ］ となる。この後、書込みたいメモリセルのワード線を閉
じることにより、そのメモリセルに（1/3）VCC、即ちデ
ータ（0,1）が記憶される。この様子を第10図に示す。
（0,1）を書込む場合 このとき、第１のビット線BL1はセンスアンプSA1によ
り０［Ｖ］に、第２のビット線BL2はSA2により５［Ｖ］
にそれぞれセンスされる。センス終了後センスアンプを
非活性化すると、ビット線BL1とBL2はフローティングに
なる。その後、トランスファゲートQ9，Q10をオンにす
ると、BL1とBL2は短絡してその電位は次式により、 （CB1＋CS）・0/（CB＋2CS）＋（CB2＋CS）・VCC／（CB
＋2CS）＝（1/3）VCC＝1.667［Ｖ］ となる。一方、▲▼，▲▼は、 （2/3）VCC＝3.333［Ｖ］ となる。この後、書込みたいメモリセルのワード線を閉
じることにより、そのメモリセルに（1/3）VCC、即ちデ
ータ（0,1）が記憶される。この様子を第10図に示す。
（４） I.O1,I/O2を共に０［Ｖ］として（0,0）を書込
む場合 このとき、第１のビット線BL1および第２のビット線B
L2はそれぞれセンスアンプSA1,SA2により０［Ｖ］にセ
ンスされる。センス終了後、センスアンプSA1,SA2を非
活性化する。これにより、ビット線BL1とBL2はフローテ
ィングになる。その後、トランスファゲートQ9，Q10を
オンにすると、BL1とBL2は短絡して共に０［Ｖ］にな
り、BL1とBL2は短絡して共に５［Ｖ］になる。この後、
書込みたいメモリセルのワード線を閉じることにより、
そのメモリセルに０［Ｖ］、即ちデータ（0,0）が記憶
される。この様子を第11図に示す。
む場合 このとき、第１のビット線BL1および第２のビット線B
L2はそれぞれセンスアンプSA1,SA2により０［Ｖ］にセ
ンスされる。センス終了後、センスアンプSA1,SA2を非
活性化する。これにより、ビット線BL1とBL2はフローテ
ィングになる。その後、トランスファゲートQ9，Q10を
オンにすると、BL1とBL2は短絡して共に０［Ｖ］にな
り、BL1とBL2は短絡して共に５［Ｖ］になる。この後、
書込みたいメモリセルのワード線を閉じることにより、
そのメモリセルに０［Ｖ］、即ちデータ（0,0）が記憶
される。この様子を第11図に示す。
以上述べたようにこの実施例によれば、２ビットのデ
ィジタル情報を１メモリセルに蓄積してランダムアクセ
スできる大容量DRAMが実現する。プロセス技術は従来の
DRAMと変わらず、集積度を実質的に従来のほぼ２倍に上
げることができるので、極めて実用上有利である。また
書込みが可能であるから当然リフレッシュも可能であ
り、従来のDRAMと同様の操作で制御することができ、ユ
ーザーにとっても使い易い。更に従来提案されている多
値セルと比べると、ワード線の駆動に階段状信号を用い
る必要がなく、数100倍の高速性能が得られる。アクセ
スタイムは、一般的な１ビット／セルのDRAMに比べて、
１回のアクティブ・サイクルに２回のセンス動作を行う
必要上遅くなるが、それは高々２〜３倍に過ぎない。
ィジタル情報を１メモリセルに蓄積してランダムアクセ
スできる大容量DRAMが実現する。プロセス技術は従来の
DRAMと変わらず、集積度を実質的に従来のほぼ２倍に上
げることができるので、極めて実用上有利である。また
書込みが可能であるから当然リフレッシュも可能であ
り、従来のDRAMと同様の操作で制御することができ、ユ
ーザーにとっても使い易い。更に従来提案されている多
値セルと比べると、ワード線の駆動に階段状信号を用い
る必要がなく、数100倍の高速性能が得られる。アクセ
スタイムは、一般的な１ビット／セルのDRAMに比べて、
１回のアクティブ・サイクルに２回のセンス動作を行う
必要上遅くなるが、それは高々２〜３倍に過ぎない。
本発明は、上記実施例に限られるものではない。例え
ば実施例では、第１のビット線対と第２のビット線対の
容量を、それらにそれぞれ一個のメモリセルが接続され
た状態で2/1になるように設定した。これは実施例の説
明から明らかなように、この容量比によって等分された
４値の記憶電位を得るためである。しかし４値の記憶電
位は必ずしも等分でなくてもよいのであって、従ってビ
ット線の容量比は厳密に実施例のように設定されなくて
もよい。第２のダミーセルと第３のダミーセルのキャパ
シタ容量比に関しても同様に、必要な参照電位が得られ
ればよく、実施例の値に限定されない。
ば実施例では、第１のビット線対と第２のビット線対の
容量を、それらにそれぞれ一個のメモリセルが接続され
た状態で2/1になるように設定した。これは実施例の説
明から明らかなように、この容量比によって等分された
４値の記憶電位を得るためである。しかし４値の記憶電
位は必ずしも等分でなくてもよいのであって、従ってビ
ット線の容量比は厳密に実施例のように設定されなくて
もよい。第２のダミーセルと第３のダミーセルのキャパ
シタ容量比に関しても同様に、必要な参照電位が得られ
ればよく、実施例の値に限定されない。
その他本発明は、その趣旨を逸脱しない範囲で種々変
形して実施することができる。
形して実施することができる。
［発明の効果］ 以上のように本発明によれば、１メモリセルに４値の
電位で２ビット情報を蓄えることが可能でしかも、ワー
ド線駆動信号に階段状波形を用いることなく４値の電位
をセンスすることを可能としたDRAMを得ることができ
る。また本発明によれば、従来のプロセス技術を変更す
ることなく、DRAMの大容量化を図ることができる。
電位で２ビット情報を蓄えることが可能でしかも、ワー
ド線駆動信号に階段状波形を用いることなく４値の電位
をセンスすることを可能としたDRAMを得ることができ
る。また本発明によれば、従来のプロセス技術を変更す
ることなく、DRAMの大容量化を図ることができる。
第１図は本発明の一実施例のDRAMの要部構成を示す図、
第２図はそのセンスアンプの構成例を示す図、第３図は
同じくプリチャージ回路の構成例を示す図、第４図は第
１のビット線対によるセンス動作を説明するための図、
第５図および第６図は第２のビット線対によるセンス動
作を説明するための図、第７図は全体のセンス動作の流
れを示す波形図、第８図〜第11図はデータ書込みの動作
を説明するための図である。 BL1,▲▼…第１のビット線対、BL2,▲▼…
第２のビット線、M1,M2,M3,M4…メモリセル、D1,D2…第
１のダミーセル、D3,D4…第２のダミーセル、D3′,D4′
…第３のダミーセル、D1′,D2′,D3″,D4″…補助ダミ
ーセル、WL1,WL2,WL3,WL4…ワード線、DWL1,▲
▼,DWL1′，▲▼′,DWL2,▲▼,DWL
2′，▲▼′…ダミーワード線、SA1…第１のセ
ンスアンプ、PRE1…第１のプリチャージ回路、SA2…第
２のセンスアンプ、PRE2…第２のプリチャージ回路、I/
O1,▲▼,I/O2,▲▼…入出力線、Q9，Q
10…トランスファゲート。
第２図はそのセンスアンプの構成例を示す図、第３図は
同じくプリチャージ回路の構成例を示す図、第４図は第
１のビット線対によるセンス動作を説明するための図、
第５図および第６図は第２のビット線対によるセンス動
作を説明するための図、第７図は全体のセンス動作の流
れを示す波形図、第８図〜第11図はデータ書込みの動作
を説明するための図である。 BL1,▲▼…第１のビット線対、BL2,▲▼…
第２のビット線、M1,M2,M3,M4…メモリセル、D1,D2…第
１のダミーセル、D3,D4…第２のダミーセル、D3′,D4′
…第３のダミーセル、D1′,D2′,D3″,D4″…補助ダミ
ーセル、WL1,WL2,WL3,WL4…ワード線、DWL1,▲
▼,DWL1′，▲▼′,DWL2,▲▼,DWL
2′，▲▼′…ダミーワード線、SA1…第１のセ
ンスアンプ、PRE1…第１のプリチャージ回路、SA2…第
２のセンスアンプ、PRE2…第２のプリチャージ回路、I/
O1,▲▼,I/O2,▲▼…入出力線、Q9，Q
10…トランスファゲート。
Claims (4)
- 【請求項１】記憶ノードに４値の電位のいずれかが書込
まれる複数のダイナミック型メモリセルおよび前記４値
電位の上位２値と下位２値の中間値に設定された第１の
参照電位が書込まれる第１のダミーセル対が接続された
第１のビット線対と、 記憶ノードに前記４値の電位のいずれかが書込まれる複
数のダイナミック型メモリセルおよび前記第１の参照電
位が書込まれる第２のダミーセル対が接続された、容量
が第１のビット線対の約1/2である第２のビット線対
と、 第１のビット線対と第２のビット線対を選択的に接続す
るトランスファゲートと、 第１のビット線対に接続され、前記メモリセルの情報電
位を前記第１の参照電位で“H"レベルと“L"レベルに振
分けて情報検出を行う第１のセンスアンプと、 第２のビット線対に接続され、前記メモリセルの情報電
位を前記トランスファゲートをオンして第１および第２
のビット線対に分配して、その上位２値の中間または下
位２値の中間に設定された第２または第３の参照電位で
“H"レベルと“L"レベルに振分けて情報検出を行う第２
のセンスアンプと、 前記第２のダミーセル対と同時に選択駆動されて第２の
ビット線対に接続され、前記第２または第３の参照電位
を得るための第３のダミーセル対と を備えたことを特徴とする半導体記憶装置。 - 【請求項２】４値の電位のいずれかが書込まれたメモリ
セルが複数個接続された第１のビット線対と、 この第１のビット線対に接続された第１のセンスアンプ
と、 前記第１のビット線対にトランスファゲートを介して接
続され、前記第１のビット線対の約1/2の容量を有する
第２のビット線対と、 この第２のビット線対に接続された第２のセンスアンプ
と、 を備えたことを特徴とする半導体記憶装置。 - 【請求項３】前記第１のビット線対をセンスし、第１の
参照電位に対して“H"レベルの２電位のデータか“L"レ
ベルの２電位のデータかに振分け、そのデータを前記第
２のビット線対に転送し、前記“H"レベルの２電位およ
び“L"レベルの２電位をさらに別の参照電位に対して
“H"レベルか“L"レベルかをセンスすることを特徴とす
る請求項２記載の半導体記憶装置。 - 【請求項４】前記別の参照電位として前記“H"レベルの
２電位の“H"“L"をセンスするのは第２の参照電位であ
り、前記“L"レベルの２電位の“H"“L"をセンスするの
は第３の参照電位であって、これら第２および第３の参
照電位を得るためのダミーセル対が第２のビット線対に
接続されたことを特徴とする請求項２記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63021219A JP2795848B2 (ja) | 1988-02-02 | 1988-02-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63021219A JP2795848B2 (ja) | 1988-02-02 | 1988-02-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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1988
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Patent Citations (1)
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