JP2004145931A - 半導体記憶装置 - Google Patents
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Abstract
【課題】十分に書込動作マージンのテストを行なうことができる半導体記憶装置を提供する。
【解決手段】シェアードセンスアンプ構成を有する半導体記憶装置において、テストモード時、ビット線対とセンスアンプとの接続/分離を制御するBLI制御回路は、選択されたメモリブロックに対応するビット線接続信号BLILの電圧レベルを電圧Vddpから電圧Vppに上昇させるタイミングを、通常動作モード時のセンスアンプ活性化後から時刻T1におけるACTコマンドの入力タイミングにシフトさせる。
【選択図】 図10
【解決手段】シェアードセンスアンプ構成を有する半導体記憶装置において、テストモード時、ビット線対とセンスアンプとの接続/分離を制御するBLI制御回路は、選択されたメモリブロックに対応するビット線接続信号BLILの電圧レベルを電圧Vddpから電圧Vppに上昇させるタイミングを、通常動作モード時のセンスアンプ活性化後から時刻T1におけるACTコマンドの入力タイミングにシフトさせる。
【選択図】 図10
Description
【0001】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、書込動作マージンをテストするテストモードを備える半導体記憶装置に関する。
【0002】
【従来の技術】
従来より、ビット線対を分割し、その分割されたビット線対でセンスアンプを共有する、いわゆるシェアードセンスアンプ構成を有するダイナミックアクセスランダムメモリ(DRAM)が知られている(たとえば、非特許文献1参照。)。
【0003】
シェアードセンスアンプ構成を有するDRAMにおいては、センスアンプが活性化された後、センスアンプによる増幅動作がある程度進行するまでの一定期間(以下、「初期期間」とも称する。)が経過するまでは、ビット線対をセンスアンプと接続するゲート回路を構成するNチャネルMOSトランジスタ(以下、「ゲートトランジスタ」とも称する。)のゲートには、周辺回路用の電源電圧Vddpが印加されている。そして、初期期間経過後、ゲートに印加される電圧は、電圧Vppに上昇する。
【0004】
ここで、この電圧Vppは、H(論理ハイ)レベルのデータをメモリセルに書込む際の書込電圧Vddsよりもゲートトランジスタのしきい値電圧Vth以上高い電圧である。また、書込電圧Vddsは、センスアンプを活性化するためにセンスアンプに供給される電圧でもある。
【0005】
このように、シェアードセンスアンプ構成を有するDRAMにおいては、センスアンプの初期期間が経過するまでは、ゲートトランジスタのゲート電圧が電圧Vddp(Vddp<Vdds+Vth)であるので、ゲートトランジスタは完全にONしている状態ではなく、完全なON状態と比べて抵抗値が大きい。すなわち、センスアンプによる増幅動作時に負荷となるビット線対がセンスアンプと完全には接続されていないため、センスアンプの動作が高速化される。
【0006】
そして、センスアンプが活性化され、ビット線間の電位差がある程度大きくなった後は、ゲートトランジスタのゲート電圧を電圧Vppにしてビット線対をセンスアンプと完全に接続しても、ビット線間の電位差が十分にあるので、センスアンプは引き続き高速に動作する。
【0007】
【非特許文献1】
ロン・テーラー(Ron Taylor)、マーク・ジョンソン(Mark Johnson),「ア1メガビット シーモス ディーラム ウィズ ア ディバイディッド ビットライン マトリクス アーキテクチャー(A 1Mb CMOS DRAM with a Divided Bitline Matrix Architecture)」,1985 アイトリプルイー インターナショナル・ソリッド−ステート・サーキッツ・カンファレンス(1985 IEEE International Solid−State Circuits Conference),ダイジェスト・オブ・テクニカル・ペーパーズ(DIGEST OF TECHNICAL PAPERS),P.242−243
【0008】
【発明が解決しようとする課題】
半導体装置が製造されると、出荷される製品の品質レベルを確保するため、出荷前に種々のテストを実施して、動作マージンの小さい製品を出荷しないようにする。DRAMにおいては、そのようなテストの1つとして、書込動作マージンのテストが行なわれる。このテストは、I/O線対からセンスアンプへのデータ書込みが、ある程度の動作マージンを有しているか否かをチェックするものである。
【0009】
書込動作マージンのテストにおいては、センスアンプを活性化する駆動電圧(上述した電圧Vdds)を高くし、I/O線対をセンスアンプに接続するトランジスタのゲートに入力される列選択信号Yiの電圧(周辺回路用の電源電圧Vddp)を低くして、センスアンプを構成するラッチ回路が正常に機能するか否かがテストされる。
【0010】
しかしながら、上述したように、センスアンプにおいて初期期間が経過するまでゲートトランジスタのゲートに印加される電圧および列選択信号Yiの電圧は、いずれも周辺回路用の電源電圧Vddpであるので、電圧Vddpを低くするとゲートトランジスタのゲート電圧も低くなる。
【0011】
そうすると、ゲートトランジスタにおける抵抗値が大きくなりすぎ、選択メモリセルからビット線対に読出されたデータがセンスアンプへ十分に伝達されず、センスアンプにおいてセンス不良が生じることがあるという問題があった。
【0012】
この発明は、かかる課題を解決するためになされたものであり、その目的は、十分に書込動作マージンのテストを行なうことができる半導体記憶装置を提供することである。
【0013】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、行列状に配置された複数のメモリセルを含むメモリセルアレイと、各メモリセル行に対応して配置される複数のワード線と、各メモリセル列に対応して配置される複数のビット線対と、複数のビット線対に対応して設けられる複数のセンスアンプと、複数のセンスアンプおよび複数のビット線対に対応して設けられ、各々が対応するセンスアンプとビット線対との間に設けられる複数のゲート回路と、複数のゲート回路の各々の抵抗値を制御するゲート制御回路とを備え、ゲート制御回路は、通常動作モード時、ゲート回路に対応するセンスアンプが活性化される前においては、センスアンプからメモリセルにデータが書込まれる際の第1の抵抗値よりも高い第2の抵抗値に抵抗値を制御し、対応するセンスアンプが活性化された後においては、第2の抵抗値よりも低い第3の抵抗値に抵抗値を制御し、テストモード時、ワード線が活性化される前に、第2の抵抗値よりも低い第4の抵抗値に抵抗値を制御する。
【0014】
また、この発明によれば、半導体記憶装置は、行列状に配置された複数のメモリセルを含むメモリセルアレイと、各メモリセル行に対応して配置される複数のワード線と、各メモリセル列に対応して配置される複数のビット線対と、複数のビット線対に対応して設けられる複数のセンスアンプと、複数のセンスアンプおよび複数のビット線対に対応して設けられ、各々が対応するセンスアンプとビット線対との間に設けられる複数のゲート回路と、複数のゲート回路の各々の抵抗値を制御するために複数のゲート回路の各々に供給する制御電圧のレベルを制御するゲート制御回路と、複数のセンスアンプに対して書込データおよび読出データを伝達するI/O線対と、電圧が印加されるか否かに応じてI/O線対を対応するセンスアンプと接続する複数のI/O接続回路と、第1の内部電圧を発生する第1の内部電圧発生回路と、第1の内部電圧よりも低い第2の内部電圧を発生する第2の内部電圧発生回路と、第1および第2の内部電圧を受け、通常動作モード時、第1の内部電圧を複数のI/O接続回路へ出力し、テストモード時、第2の内部電圧を複数のI/O接続回路へ出力するスイッチ回路とを備える。
【0015】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【0016】
[実施の形態1]
図1は、この発明の実施の形態1による半導体記憶装置の全体構成を示す概略ブロック図である。
【0017】
図1を参照して、半導体記憶装置10は、制御信号端子12と、クロック端子14と、アドレス端子16と、データ入出力端子18とを備える。また、半導体記憶装置10は、制御信号バッファ20と、クロックバッファ22と、アドレスバッファ24と、入出力バッファ26とを備える。さらに、半導体記憶装置10は、制御回路28と、行アドレスデコーダ30と、列アドレスデコーダ32と、メモリアレイ34とを備える。
【0018】
制御信号端子12は、チップセレクト信号/CS、行アドレスストローブ信号/RAS、列アドレスストローブ信号/CASおよびライトイネーブル信号/WEのコマンド制御信号を受ける。クロック端子14は、外部クロックCLKおよびクロックイネーブル信号CKEを受ける。アドレス端子16は、アドレス信号A0〜An(nは自然数)を受ける。
【0019】
クロックバッファ22は、外部クロックCLKを受けて内部クロックを発生し、制御信号バッファ20、アドレスバッファ24、入出力バッファ26および制御回路28へ内部クロックを出力する。制御信号バッファ20は、クロックバッファ22から受ける内部クロックに応じて、チップセレクト信号/CS、行アドレスストローブ信号/RAS、列アドレスストローブ信号/CASおよびライトイネーブル信号/WEを取込んでラッチし、制御回路28へ出力する。アドレスバッファ24は、クロックバッファ22から受ける内部クロックに応じてアドレス信号A0〜Anを取込んでラッチし、内部アドレス信号を発生して行アドレスデコーダ30および列アドレスデコーダ32へ出力する。
【0020】
データ入出力端子18は、半導体記憶装置10において読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部から入力されるデータDQ0〜DQi(iは自然数)を受け、データ読出時はデータDQ0〜DQiを外部へ出力する。
【0021】
入出力バッファ26は、データ書込時は、クロックバッファ22から受ける内部クロックに応じてデータDQ0〜DQiを取込んでラッチし、内部データIDQをメモリアレイ34へ出力する。一方、入出力バッファ26は、データ読出時は、クロックバッファ22から受ける内部クロックに応じて、メモリアレイ34から受ける内部データIDQをデータ入出力端子18へ出力する。
【0022】
制御回路28は、クロックバッファ22から受ける内部クロックに応じて制御信号バッファ20からコマンド制御信号を取込み、取込んだコマンド制御信号に基づいて行アドレスデコーダ30、列アドレスデコーダ32および入出力バッファ26を制御する。これによって、データDQ0〜DQiのメモリアレイ34への読み書きが行なわれる。
【0023】
行アドレスデコーダ30は、制御回路28からの指示に基づいて、アドレス信号A0〜Anに対応するメモリアレイ34上のワード線を選択し、図示されないワードドライバによって選択されたワード線を活性化する。また、列アドレスデコーダ32は、制御回路28からの指示に基づいて、アドレス信号A0〜Anに対応するメモリアレイ34上のビット線対を選択する。
【0024】
メモリアレイ34は、データを記憶するメモリセルが行列状に配列されたメモリブロックと、センスアンプと、入出力制御回路とを含む。メモリブロックは、各行に対応するワード線を介して行アドレスデコーダ30と接続され、また、各列に対応するビット線対を介してセンスアンプと接続される。
【0025】
データ書込時は、入出力バッファ26から受ける内部データIDQを入出力制御回路が受けると、入出力制御回路は、その受けた内部データIDQをセンスアンプへ出力する。センスアンプは、内部データIDQの論理レベルに応じて、列アドレスデコーダ32によって選択されたビット線および相補ビット線の電圧レベルをそれぞれ電源電圧Vddsおよび接地電圧GNDまたは接地電圧GNDおよび電源電圧Vddsにする。これによって、行アドレスデコーダ30によって活性化されたワード線と、列アドレスデコーダ32によって選択され、センスアンプによって上記電圧レベルにされたビット線対とに接続されるメモリブロック上のメモリセルに内部データIDQが書込まれる。
【0026】
一方、データ読出時は、データ読出前に列アドレスデコーダ32によって選択されたビット線対をセンスアンプが電圧Vdds/2にプリチャージし、選択されたビット線対において読出データに対応する微小電圧変化が発生すると、センスアンプは、その微小電圧変化を検出/増幅して読出データの論理レベルを判定し、入出力制御回路へ出力する。そして、入出力制御回路は、センスアンプから受けた読出データを入出力バッファ26へ出力する。
【0027】
図2は、図1に示したメモリアレイ34の構成を概略的に説明するためのブロック図である。
【0028】
図2を参照して、メモリアレイ34は、メモリブロックBL1,BL2,BL3,…と、センスアンプSA1,SA2,SA3,…と、ゲート回路46.1,46.2,46.3,…とを含む。
【0029】
メモリブロックBL1,BL2,BL3,…は、行列状に配置された複数のメモリセルを含む記憶素子群である。センスアンプSA1,SA2,SA3,…は、隣接する2つのメモリブロックに共有されるシェアードセンスアンプである。ゲート回路46.1,46.2,46.3,…は、NチャネルMOSトランジスタで構成され、後述するBLI制御回路から受けるゲート電圧に応じて、データ授受の際に、隣接する2つのメモリブロックのいずれか一方を対応するセンスアンプと接続し、他方のメモリブロックをそのセンスアンプから分離する。また、ゲート回路46.1,46.2,46.3,…は、単に接続/分離回路として機能するだけでなく、BLI制御回路から受けるゲート電圧のレベルに応じて抵抗値を変化させる可変抵抗回路として機能する。
【0030】
また、メモリアレイ34は、BLI制御回路42.1,42.2,42.3,…と、信号生成回路48とをさらに含む。なお、信号生成回路48は、図1に示した制御回路28に含まれるようにしてもよい。
【0031】
BLI制御回路42.1,42.2,42.3,…は、対応するゲート回路を構成するNチャネルMOSトランジスタのゲート電圧を制御する。BLI制御回路42.1,42.2,42.3,…は、信号生成回路48から内部信号φE,φPを受け、また、隣接するメモリブロックに対応する行アドレスデコーダからその隣接するメモリブロックが選択されているか否かを示すブロック選択信号BSiを受け、それらの信号に基づいて選択した電圧をゲート電圧として、対応するゲート回路へ出力する。
【0032】
信号生成回路48は、内部RAS信号int.RASおよびテストモード信号TESTを受け、それらの信号に基づいて内部信号φE,φPを生成して各BLI制御回路へ出力する。BLI制御回路および信号生成回路48の詳細については、後ほど回路構成を説明する際に述べる。
【0033】
図3は、図1に示したメモリアレイ34の回路図である。なお、図3においては、図示の関係上、1つのセンスアンプ周辺の回路のみが示されているが、実際には、その他の部分の構成は、図2に示したように繰返し構成となっている。以下では、図3に示された範囲で説明を行なう。また、特に必要がない場合は、構成数を示す符号(センスアンプSA1の「1」など)は付せずに説明を行なう。
【0034】
図3を参照して、メモリアレイ34は、ワード線WL0とビット線/BLLとの交点に対応して設けられるメモリセルMC0と、ワード線WL1とビット線BLLとの交点に対応して設けられるメモリセルMC1と、ワード線WL2とビット線/BLRとの交点に対応して設けられるメモリセルMC2と、ワード線WL3とビット線BLRとの交点に対応して設けられるメモリセルMC3とを含む。
【0035】
メモリセルMC0は、一方端がセルプレートCPに接続されるキャパシタC0と、キャパシタC0の他方端とビット線/BLLとの間に接続され、ワード線WL0にゲートが接続されるNチャネルMOSトランジスタN0とを含む。メモリセルMC1〜MC3も、メモリセルMC0と同様の構成を有しており、各メモリセルの構成の説明は繰返さない。
【0036】
また、メモリアレイ34は、センスアンプSAと、イコライズ回路58,60と、I/O接続回路62と、ゲート回路64,66とを含む。
【0037】
センスアンプSAは、PチャネルMOSトランジスタP1,P2と、NチャネルMOSトランジスタN1,N2と、センスアンプノードSAN,/SANとを含む。PチャネルMOSトランジスタP1は、駆動電圧SPが印加されるノードとセンスアンプノードSANとの間に接続され、センスアンプノード/SANにゲートが接続される。PチャネルMOSトランジスタP2は、駆動電圧SPが印加されるノードとセンスアンプノード/SANとの間に接続され、センスアンプノードSANにゲートが接続される。NチャネルMOSトランジスタN1は、駆動電圧SNが印加されるノードとセンスアンプノードSANとの間に接続され、センスアンプノード/SANにゲートが接続される。NチャネルMOSトランジスタN2は、駆動電圧SNが印加されるノードとセンスアンプノード/SANとの間に接続され、センスアンプノードSANにゲートが接続される。
【0038】
センスアンプSAは、駆動電圧SP,SNによって制御される。すなわち、駆動電圧SPとして電源電圧Vddsを与え、駆動電圧SNとして接地電圧GNDを与えることによって、センスアンプSAが活性化される。
【0039】
イコライズ回路58は、NチャネルMOSトランジスタN3〜N5を含む。NチャネルMOSトランジスタN3は、電位VBLが与えられるノードとビット線BLLとの間に接続され、信号BLEQLをゲートに受ける。NチャネルMOSトランジスタN4は、電位VBLが与えられるノードとビット線/BLLとの間に接続され、信号BLEQLをゲートに受ける。NチャネルMOSトランジスタN5は、ビット線BLLとビット線/BLLとの間に接続され、信号BLEQLをゲートに受ける。
【0040】
イコライズ回路58は、ゲート回路64がビット線対BLL,/BLLをセンスアンプノード対SAN,/SANと電気的に分離しているとき、信号BLEQLが活性化されると、ビット線対BLL,/BLLを電位VBLにイコライズする。
【0041】
イコライズ回路60は、信号BLEQLに代えて信号BLEQRを受ける点でイコライズ回路58と異なるが、回路構成は、イコライズ回路58と同じであるので、その説明は繰返さない。
【0042】
イコライズ回路60は、ゲート回路66がビット線対BLR,/BLRをセンスアンプノード対SAN,/SANと電気的に分離しているとき、信号BLEQRが活性化されると、ビット線対BLR,/BLRを電位VBLにイコライズする。
【0043】
I/O接続回路62は、NチャネルMOSトランジスタN9,N10を含む。NチャネルMOSトランジスタN9は、ローカルIO線LIOとセンスアンプノードSANとの間に接続され、列選択信号Yiをゲートに受ける。NチャネルMOSトランジスタN10は、ローカルIO線/LIOとセンスアンプノード/SANとの間に接続され、列選択信号Yiをゲートに受ける。
【0044】
I/O接続回路62は、列選択信号Yiが活性化されると、ローカルIO線LIOをセンスアンプノードSANと電気的に接続し、ローカルIO線/LIOをセンスアンプノード/SANと電気的に接続する。
【0045】
ゲート回路64は、NチャネルMOSトランジスタN11,N12を含む。NチャネルMOSトランジスタN11は、ビット線BLLとセンスアンプノードSANとの間に接続され、ビット線接続信号BLILをゲートに受ける。NチャネルMOSトランジスタN12は、ビット線/BLLとセンスアンプノード/SANとの間に接続され、ビット線接続信号BLILをゲートに受ける。
【0046】
ビット線接続信号BLILは、動作状態に応じて、その電圧レベルが電圧Vddp,Vppおよび接地電圧GNDのいずれかを取り得る信号である。電圧Vddpは、周辺回路用の電源電圧である。電圧Vppは、書込電圧VddsよりもNチャネルMOSトランジスタN11,N12のしきい値電圧Vth以上の電圧レベルである。
【0047】
ゲート回路64は、ビット線接続信号BLILの電圧レベルが接地電圧GNDのときは、ビット線対BLL,/BLLをそれぞれセンスアンプノード対SAN,/SANと電気的に分離する。また、ゲート回路64は、ビット線接続信号BLILの電圧レベルが電圧Vppのときは、ビット線対BLL,/BLLをそれぞれセンスアンプノード対SAN,/SANと電気的に完全に接続する。
【0048】
さらに、ゲート回路64は、ビット線接続信号BLILの電圧レベルが電圧Vddpのときは、ビット線対BLL,/BLLをそれぞれセンスアンプノード対SAN,/SANと電気的に接続するが、ビット線接続信号BLILの電圧レベルが電圧Vppのときと比べて抵抗値の高い状態で接続する。電圧Vddpは、電圧(Vdds+Vth)よりも低く、NチャネルMOSトランジスタN11,N12は、電圧Vppよりも低い電圧Vddpをゲートに受けているとき、その抵抗値が電圧Vppを受けているときに比べて高くなるからである。
【0049】
ゲート回路66は、NチャネルMOSトランジスタN13,N14を含む。NチャネルMOSトランジスタN13は、ビット線BLRとセンスアンプノードSANとの間に接続され、ビット線接続信号BLIRをゲートに受ける。NチャネルMOSトランジスタN14は、ビット線/BLRとセンスアンプノード/SANとの間に接続され、ビット線接続信号BLIRをゲートに受ける。
【0050】
ビット線接続信号BLIRも、ビット線接続信号BLILと同様に、動作状態に応じて、その電圧レベルが電圧Vddp,Vppおよび接地電圧GNDのいずれかを取り得る信号である。すなわち、ゲート回路66は、ビット線接続信号BLIRの電圧レベルが接地電圧GNDのときは、ビット線対BLR,/BLRをそれぞれセンスアンプノード対SAN,/SANと電気的に分離し、ビット線接続信号BLIRの電圧レベルが電圧Vppのときは、ビット線対BLR,/BLRをそれぞれセンスアンプノード対SAN,/SANと電気的に完全に接続する。また、ビット線接続信号BLIRの電圧レベルが電圧Vddpのときは、ゲート回路66は、ビット線対BLR,/BLRをそれぞれセンスアンプノード対SAN,/SANと電気的に接続するが、ビット線接続信号BLIRの電圧レベルが電圧Vppのときと比べて抵抗値の高い状態で接続する。
【0051】
図4は、図2に示したBLI制御回路の構成を示す回路図である。各BLI制御回路には、ビット線接続信号BLIRi(iは自然数)およびビット線接続信号BLILiを生成する回路が含まれるが、図4においては、ビット線接続信号BLIRiを生成する回路について示されている。ビット線接続信号BLILiを生成する回路については、図4に示すビット線接続信号BLIRiを生成する回路において入力信号がカッコ書きで示される信号に置き換わるのみであり、その回路構成は同じであるので、説明は繰返さない。
【0052】
図4を参照して、BLI制御回路42.1〜42.4の各々は、NANDゲートG1,G2,G4と、インバータG3,G5,G6と、PチャネルMOSトランジスタP3〜P7と、NチャネルMOSトランジスタN15〜N20と、ノードND1〜ND8とからなる。
【0053】
NANDゲートG1は、ブロック選択信号BSiおよび内部信号φPの論理積を演算し、その演算結果を反転した信号をノードND1に出力する。ここで、内部信号φPは、信号発生回路48から出力される信号であって、ビット線接続信号BLIRiを電圧Vppレベルにする期間を決める信号である。
【0054】
PチャネルMOSトランジスタP3は、電圧Vppが印加された電源ノード(以下、「電源ノードVpp」とも称する。)とノードND3との間に接続され、ノードND4にゲートが接続される。PチャネルMOSトランジスタP4は、電源ノードVppとノードND4との間に接続され、ノードND3にゲートが接続される。
【0055】
NチャネルMOSトランジスタN15は、接地電圧GNDが印加されたノード(以下、「接地ノードGND」とも称する。)とノードND3との間に接続され、NANDゲートG1からの出力信号をゲートに受ける。インバータG3は、NANDゲートG1からの出力信号を反転した信号を出力する。NチャネルMOSトランジスタN16は、ノードND4と接地ノードGNDとの間に接続され、インバータG3からの出力信号をゲートに受ける。
【0056】
NANDゲートG2は、ブロック選択信号BSi−1および内部信号φEの論理積を演算し、その演算結果を反転した信号をノードND2に出力する。ここで、内部信号φEは、信号発生回路48から出力される信号であって、ビット線接続信号BLIRiを接地電圧GNDに立下げるための信号である。NANDゲートG4は、NANDゲートG1,G2からの出力信号の論理積を演算し、その演算結果を反転した信号をノードND5に出力する。
【0057】
インバータG5は、NANDゲートG4からの出力信号を反転した信号を出力する。PチャネルMOSトランジスタP5は、電源ノードVppとノードND6との間に接続され、ノードND7にゲートが接続される。PチャネルMOSトランジスタP6は、電源ノードVppとノードND7との間に接続され、ノードND6にゲートが接続される。
【0058】
NチャネルMOSトランジスタN17は、ノードND6と接地ノードGNDとの間に接続され、インバータG5からの出力信号をゲートに受ける。NチャネルMOSトランジスタN18は、ノードND7と接地ノードGNDとの間に接続され、NANDゲートG4からの出力信号をゲートに受ける。
【0059】
NチャネルMOSトランジスタN19は、電圧Vddpが印加された電源ノード(以下、「電源ノードVddp」とも称する。)と出力ノードであるノードND8との間に接続され、ノードND7にゲートが接続される。PチャネルMOSトランジスタP7は、電源ノードVppとノードND8との間に接続され、ノードND4にゲートが接続される。インバータG6は、NANDゲートG2からの出力信号を反転した信号を出力する。NチャネルMOSトランジスタN20は、ノードND8と接地ノードGNDとの間に接続され、インバータG6からの出力信号をゲートに受ける。
【0060】
図5は、図2に示した信号生成回路の構成を示す回路図である。
図5を参照して、信号生成回路48は、NORゲートG7,G16と、NANDゲートG14と、インバータG8〜G13,G15と、キャパシタC1〜C4と、ノードND9〜ND12とからなる。
【0061】
インバータG8,G9およびキャパシタC1,C2は、遅延回路を構成する(以下、この遅延回路を「第1の遅延回路」とも称する。)。NORゲートG7は、内部RAS信号int.RASおよび第1の遅延回路からの出力信号の論理和を演算し、その演算結果を反転した信号をノードND11へ出力する。ここで、内部RAS信号int.RASは、アクティベートコマンド(ACTコマンド)が入力されてからプリチャージコマンド(PREコマンド)が入力されるまでのワード線が活性化される期間、Hレベルとなる信号である。そして、インバータG10は、NORゲートG7からの出力信号を反転した信号を内部信号φEとして出力する。
【0062】
インバータG11,G12およびキャパシタC3,C4は、遅延回路を構成する(以下、この遅延回路を「第2の遅延回路」とも称する。)。インバータG13は、テストモード信号TESTを反転した信号を出力する。ここで、テストモード信号TESTは、この半導体記憶装置10の書込動作マージンをテストするテストモード時にHレベルとなる信号である。
【0063】
NANDゲートG14は、第2の遅延回路およびインバータG13からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。インバータG15は、NANDゲートG14からの出力信号を反転した信号を出力する。そして、NORゲートG16は、NORゲートG7およびインバータG15からの出力信号の論理和を演算し、その演算結果を反転した信号を内部信号φPとして出力する。
【0064】
図6は、図5に示した信号発生回路48の動作波形図である。
図6および図5を参照して、時刻T1においてACTコマンドが入力され、内部RAS信号int.RASがHレベルになると、直ちに内部信号φEはHレベルになる。ここで、テストモード時は、テストモード信号TESTがHレベルであり、インバータG15の出力がLレベルに固定されているので、内部RAS信号int.RASがHレベルになると、内部信号φPも直ちにL(論理ロー)レベルからHレベルとなる。
【0065】
一方、通常動作時は、テストモード信号TESTがLレベルであるので、内部RAS信号int.RASがHレベルとなり第2の遅延回路による遅延時間が経過した後、NANDゲートG14の出力がLレベルからHレベルに反転し、その結果、内部信号φPがHレベルとなる。
【0066】
そして、時刻T2においてPREコマンドが入力されると、内部RAS信号int.RASがLレベルとなり、第1および第2の遅延回路による遅延時間経過後の時刻T3において、内部信号φE,φPは、それぞれLレベルとなる。
【0067】
図7は、図4に示したBLI制御回路により発生されるビット線接続信号BLIRiの電圧状態を示す図である。
【0068】
図7および図4を参照して、ブロック選択信号BSi−1が活性化されているとき、内部信号φEがHレベルになると、NチャネルMOSトランジスタN20がONし、BLI制御回路の出力ノードであるノードND8の電圧レベルすなわちビット線接続信号BLIRiの電圧レベルは、接地電圧GNDとなる。
【0069】
ブロック選択信号BSiが活性化されているときは、内部信号φPがHレベルになると、ノードND4,ND7およびインバータG6の出力の電圧レベルは、いずれもLレベルになる。そうすると、PチャネルMOSトランジスタP7およびNチャネルMOSトランジスタN19,N20は、それぞれON,OFF,OFFとなるので、ビット線接続信号BLIRiの電圧レベルは、電圧Vppとなる。
【0070】
また、ブロック選択信号BSi−1,BSiのいずれも選択されていないときは、ノードND4,ND7およびインバータG6の出力の電圧レベルは、Hレベル,Hレベル,Lレベルになる。そうすると、PチャネルMOSトランジスタP7およびNチャネルMOSトランジスタN19,N20は、それぞれOFF,ON,OFFとなるので、ビット線接続信号BLIRiの電圧レベルは、電圧Vddpとなる。
【0071】
図8は、図4に示したBLI制御回路により発生されるビット線接続信号BLILiの電圧状態を示す図である。
【0072】
図8および図4を参照して、ビット線接続信号BLILiを生成する回路については、上述したように、ビット線接続信号BLIRiを生成する回路において、入力信号であるブロック選択信号BSi,BSi−1がそれぞれ入れ替わっているのみであるので、ブロック選択信号BSiが活性化されているとき、内部信号φEがHレベルになると、ビット線接続信号BLILiの電圧レベルは、接地電圧GNDとなる。
【0073】
また、ブロック選択信号BSi−1が活性化されているときは、内部信号φPがHレベルになると、ビット線接続信号BLILiの電圧レベルは、電圧Vppとなる。さらに、ブロック選択信号BSi−1,BSiのいずれも選択されていないときは、ビット線接続信号BLILiの電圧レベルは、電圧Vddpとなる。
【0074】
図9は、図3に示したメモリアレイ34の通常動作時の動作波形図である。
図9を参照して、時刻T1前においては、BLI制御回路は、ビット線接続信号BLIL,BLIRをいずれも電圧Vddpレベルで出力する。時刻T1において、ACTコマンドが入力され、メモリセルMC1が含まれるメモリブロックが選択されると、BLI制御回路は、ビット線接続信号BLIRを接地電圧GNDで出力し、ビット線対BLR,/BLRがセンスアンプSAから切離される。
【0075】
時刻T2において、ワード線WL1が活性化されると、メモリセルMC1に記憶されているデータに応じてビット線BLLおよびセンスアンプノードSANの電位が微小変化する。そして、時刻T3において、駆動電圧SP,SNとしてそれぞれ書込電圧Vddsおよび接地電圧GNDが与えられ、センスアンプSAが活性化されると、センスアンプノード対SAN,/SANの電圧レベルが互いに反対方向に増幅される。
【0076】
時刻T4において、センスアンプSAによる増幅動作の初期期間が経過すると、BLI制御回路は、ビット線接続信号BLILの電圧レベルを電圧Vddpから電圧Vppに上昇させる。この初期時間は、図5に示した第2の遅延回路による遅延時間に対応する。
【0077】
時刻T5以降は復帰動作であり、時刻T5において、ワード線WL1が不活性化され、時刻T6において、BLI制御回路は、ビット線接続信号BLIL,BLIRの電圧レベルを電圧Vddpに復帰する。
【0078】
図10は、図3に示したメモリアレイ34のテストモード時の動作波形図である。
【0079】
図10を参照して、時刻T1前においては、BLI制御回路は、通常動作時と同様に、ビット線接続信号BLIL,BLIRをいずれも電圧Vddpレベルで出力する。時刻T1において、ACTコマンドが入力され、メモリセルMC1が含まれるメモリブロックが選択されると、BLI制御回路は、ビット線接続信号BLIRを接地電圧GNDで出力し、ビット線対BLR,/BLRをセンスアンプSAから切離すとともに、ビット線接続信号BLILの電圧レベルを電圧Vddpから電圧Vppに上昇させる。これによって、書込動作マージンをテストするために電圧Vddpを低くしてVddsを高くしていても、上述したようなセンス不良が生じることはなく、十分に書込動作マージンのテストを行なうことができる
そして、時刻T2において、ワード線WL1が活性化されると、メモリセルMC1に記憶されているデータに応じてビット線BLLおよびセンスアンプノードSANの電位が微小変化し、時刻T3において、駆動電圧SP,SNとしてそれぞれ書込電圧Vddsおよび接地電圧GNDが与えられ、センスアンプSAが活性化されると、センスアンプノード対SAN,/SANの電圧レベルが互いに反対方向に増幅される。
【0080】
時刻T4以降の動作は、図9に示した通常動作時の時刻T5以降と同じであり、その説明は繰返さない。
【0081】
以上のように、実施の形態1による半導体記憶装置10によれば、テストモード時、ACTコマンドが入力されるとビット線接続信号の電圧レベルを電圧Vppに上昇させるので、書込動作マージンテストのために周辺回路用の電圧Vddpの電圧レベルを低くしても、メモリセルからビット線対に読出されたデータがセンスアンプへ十分に伝達され、したがってセンス不良を起こすことなく、十分な書込動作マージンのテストを行なうことができる。
【0082】
[実施の形態2]
テストモード時、実施の形態1では、ACTコマンドの入力に応じてビット線接続信号の電圧レベルを電圧Vddpから電圧Vppに上昇させるが、実施の形態2では、スタンバイ期間中、電圧Vppとされる。すなわち、ビット線対をセンスアンプから分離するとき以外は、常時ビット線接続信号の電圧レベルは、電圧Vppに維持される。
【0083】
実施の形態2による半導体記憶装置10Aは、実施の形態1による半導体記憶装置10とBLI制御回路の構成が異なるのみで、その他の構成は同じである。したがって、BLI制御回路を除くその他の回路構成の説明は繰返さない。
【0084】
図11は、実施の形態2による半導体記憶装置10AにおけるBLI制御回路の構成を示す回路図である。なお、この図11においても、図4と同様に、ビット線接続信号BLIRiを生成する回路について示されており、ビット線接続信号BLILiを生成する回路については、図11に示すビット線接続信号BLIRiを生成する回路において入力信号がカッコ書きで示される信号に置き換わるのみであり、回路構成は同じであるので、その説明は繰返さない。
【0085】
図11を参照して、半導体記憶装置10AにおけるBLI制御回路42.1A〜42.4Aの各々は、図4に示した実施の形態1による半導体記憶装置10におけるBLI制御回路42.1〜42.4の各々の構成において、NANDゲートG1に代えてANDゲートG17,G18およびNORゲートG19を含み、また、NANDゲートG4に代えてNANDゲートG21を含み、さらに、インバータG20を含む。
【0086】
ANDゲートG17は、ブロック選択信号BSiおよび内部信号φPの論理積を演算した信号を出力する。ANDゲートG18は、テストモード信号TESTおよびNANDゲートG2からの出力信号の論理積を演算した信号を出力する。NORゲートG19は、ANDゲートG17,G18からの出力信号の論理和を演算し、その演算結果を反転した信号をノードND1へ出力する。
【0087】
インバータG20は、テストモード信号TESTを反転した信号を出力する。NANDゲートG21は、NORゲートG19、インバータG20およびNANDゲートG2からの出力信号の論理積を演算し、その演算結果を反転した信号をノードND5へ出力する。
【0088】
その他の構成は、図4に示した実施の形態1による半導体記憶装置10におけるBLI制御回路42.1〜42.4の各々の構成と同じであるので、説明は繰返さない。
【0089】
図12は、図11に示したBLI制御回路により発生されるビット線接続信号BLIRiのテストモード時の電圧状態を示す図である。
【0090】
図12および図11を参照して、ブロック選択信号BSi−1が活性化されているとき、内部信号φEがHレベルになると、NチャネルMOSトランジスタN20がONし、ビット線接続信号BLIRiの電圧レベルは、接地電圧GNDとなる。
【0091】
ブロック選択信号BSiが活性化されているときは、内部信号φPがHレベルになると、ノードND1,ND5はそれぞれLレベル,Hレベルとなり、ノードND4,ND7およびインバータG6の出力の電圧レベルは、いずれもLレベルになる。したがって、この場合は、ビット線接続信号BLIRiの電圧レベルは、実施の形態1におけるBLI制御回路と同様に、電圧Vppとなる。
【0092】
一方、ブロック選択信号BSi−1,BSiのいずれも選択されていないときは、テストモード信号TESTがHレベルであるので、ノードND1はLレベルとなり、また、ノードND5はHレベルに固定される。したがって、ノードND4,ND7およびインバータG6の出力の電圧レベルは、いずれもLレベルになる。そうすると、PチャネルMOSトランジスタP7およびNチャネルMOSトランジスタN19,N20は、それぞれON,OFF,OFFとなるので、ビット線接続信号BLIRiの電圧レベルは、電圧Vppとなる。
【0093】
なお、通常動作時においては、ブロック選択信号BSi−1,BSiのいずれも選択されていないとき、ノードND1,ND5は、それぞれHレベル,Lレベルとなる。したがって、ノードND4,ND7およびインバータG6の出力の電圧レベルは、それぞれHレベル,Hレベル,Lレベルになる。そうすると、PチャネルMOSトランジスタP7およびNチャネルMOSトランジスタN19,N20は、それぞれOFF,ON,OFFとなるので、ビット線接続信号BLIRiの電圧レベルは、電圧Vddpとなる。
【0094】
図13は、図11に示したBLI制御回路により発生されるビット線接続信号BLILiのテストモード時の電圧状態を示す図である。
【0095】
図13および図11を参照して、ビット線接続信号BLILiを生成する回路については、上述したように、ビット線接続信号BLIRiを生成する回路において、入力信号であるブロック選択信号BSi,BSi−1がそれぞれ入れ替わっているのみであるので、ブロック選択信号BSiが活性化されているとき、内部信号φEがHレベルになると、ビット線接続信号BLILiの電圧レベルは、接地電圧GNDとなる。
【0096】
また、ブロック選択信号BSi−1が活性化されているときは、内部信号φPがHレベルになると、ビット線接続信号BLILiの電圧レベルは、電圧Vppとなる。さらに、ブロック選択信号BSi−1,BSiのいずれも選択されていないときも、ビット線接続信号BLILiの電圧レベルは、電圧Vppとなる。
【0097】
なお、通常動作時においては、ブロック選択信号BSi−1,BSiのいずれも選択されていないとき、ビット線接続信号BLILiの電圧レベルは、ビット線接続信号BLIRiと同様に、電圧Vddpとなる。
【0098】
図14は、実施の形態2による半導体記憶装置10Aにおけるメモリアレイ34のテストモード時の動作波形図である。
【0099】
図14を参照して、時刻T1にACTコマンドが入力される前のスタンバイ期間において、BLI制御回路は、ビット線接続信号BLIL,BLIRをいずれも電圧Vppで出力する。
【0100】
時刻T1において、ACTコマンドが入力され、メモリセルMC1が含まれるメモリブロックが選択されると、BLI制御回路は、ビット線接続信号BLIRを接地電圧GNDで出力し、ビット線対BLR,/BLRをセンスアンプSAから切離す。一方、ビット線接続信号BLILは、スタンバイ期間中から電圧Vppのままである。したがって、書込動作マージンをテストするために電圧Vddpを低くしてVddsを高くしても、上述したようなセンス不良が生じることはなく、十分な書込動作マージンのテストを行なうことができる。
【0101】
時刻T2以降の動作は、図10において説明した実施の形態1による半導体記憶装置10のテストモード時の動作波形と同じであるので、その説明は繰返さない。
【0102】
以上のように、実施の形態2による半導体記憶装置10Aによれば、テストモード時、ビット線対をセンスアンプから分離するとき以外は、ビット線接続信号の電圧レベルを常時電圧Vppにしているので、書込動作マージンテストのために周辺回路用の電圧Vddpの電圧レベルを低くしても、実施の形態1による半導体記憶装置10と同様に、メモリセルからビット線対に読出されたデータがセンスアンプへ十分に伝達され、したがってセンス不良を起こすことなく、十分な書込動作マージンのテストを行なうことができる。
【0103】
[実施の形態3]
これまでに述べたように、書込動作マージンのテストについては列選択信号Yiの電圧レベルを低くすることが有効であるが、従来は、それに伴ってビット線接続信号BLIR,BLIL(以下の説明では、ビット線接続信号BLIR,BLILを特に分けずに「ビット線接続信号BLI」と称する。)の電圧レベルも低下してしまうため、センス不良が生じていた。これは、そもそも列選択信号Yiおよびビット線接続信号BLIのいずれも、周辺回路用の内部電圧発生回路(電圧降下回路:VDC(Voltage Down Converter)とも称する。)から受ける電圧に基づいて発生されることに起因している。そこで、実施の形態3では、テストモード時の列選択信号Yiの電圧レベルを発生するテストモード用VDCが別途設けられる。
【0104】
実施の形態3による半導体記憶装置10Bは、図1に示した実施の形態1による半導体記憶装置10の全体構成において、内部電圧発生回路(図1において図示せず)の構成が異なるのみで、その他の構成は同じである。したがって、半導体記憶装置10Bの全体構成の説明は繰返さない。
【0105】
図15は、実施の形態3による半導体記憶装置10Bにおける内部電圧の発生を説明するための機能ブロック図である。なお、図15においては、本発明の内容に直接関係する列選択信号Yiおよびビット線接続信号BLIの電圧発生に関連する部分のみが示されている。そして、以下では、図15に示された範囲内でその説明を行なう。
【0106】
図15を参照して、半導体記憶装置10Bは、通常動作用VDC72と、テストモード用VDC74と、PチャネルMOSトランジスタP8とを備える。通常動作用VDC72は、図示されない基準電圧発生回路から受ける基準電圧Vrefp1に基づいて、周辺回路の電源電圧として用いられる電圧Vddp1を発生する。テストモード用VDC74は、テストモード信号TESTがHレベルのときに活性化され、図示されない基準電圧発生回路から受ける基準電圧Vrefp2(Vrefp2<Vrefp1)に基づいて、テストモード時に列アドレスデコーダ32に供給する電圧Vddp2(Vddp2<Vddp1)を発生する。PチャネルMOSトランジスタP8は、通常動作用VDC72の出力ノードとテストモード用VDC74の出力ノードとの間に接続され、テストモード信号TESTをゲートに受ける。
【0107】
通常動作時は、テストモード信号TESTがLレベルであるので、PチャネルMOSトランジスタP8がONし、また、テストモード用VDC74は不活性化される。したがって、BLI制御回路42.1〜42.4および列アドレスデコーダ32には、通常動作用VDC72から出力される電圧Vddp1が供給される。
【0108】
一方、テストモード時は、テストモード信号TESTがHレベルであるので、PチャネルMOSトランジスタP8がOFFし、テストモード用VDC74が活性化される。したがって、列アドレスデコーダ32には、テストモード用VDC74から出力される電圧Vddp2が供給される。
【0109】
このように、テストモード時は、BLI制御回路42.1〜42.4および列アドレスデコーダ32に供給される電圧をそれぞれ別電源から供給するようにしたので、書込動作マージンのテストを行なうため、列選択信号Yiの電圧レベルを下げるべく基準電圧Vrefp2の電圧レベルを低くしても、BLI制御回路42.1〜42.4に供給される電圧にその影響はなく、書込動作マージンテストにおけるセンス不良の問題は発生しない。
【0110】
以上のように、実施の形態3による半導体記憶装置10Bによれば、通常動作時にBLI制御回路42.1〜42.4および列アドレスデコーダ32に電圧を供給する通常動作用VDC72に加えて、テストモード時における列選択信号Yiの電圧を発生するテストモード用VDC74を別途設けたので、テストモード時にビット線接続信号BLIの電圧レベルを下げることなく、列選択信号Yiの電圧レベルを下げることができ、十分な書込動作マージンのテストを行なうことができる。
【0111】
[実施の形態4]
通常動作時の列選択信号Yiの電圧レベルは、書込電圧Vddsとすることもできるが、この場合、センスアンプを活性化するための駆動電圧SPの電圧レベルと同じになるので、列選択信号Yiの電圧レベルを下げ、駆動電圧SPの電圧レベルを上げる書込動作マージンのテストを行なうことができない。
【0112】
そこで、実施の形態4では、通常動作時の列選択信号Yiの電圧レベルが電圧Vddsである半導体記憶装置において、書込動作マージンのテストを行なうことができる半導体記憶装置が示される。
【0113】
実施の形態4による半導体記憶装置10Cも、実施の形態3による半導体記憶装置10Bと同様に、図1に示した実施の形態1による半導体記憶装置10の全体構成において、内部電圧発生回路(図1において図示せず)の構成が異なるのみで、その他の構成は同じである。したがって、半導体記憶装置10Cの全体構成の説明は繰返さない。
【0114】
図16は、実施の形態4による半導体記憶装置10Cにおける内部電圧の発生を説明するための機能ブロック図である。なお、図16においては、本発明の内容に直接関係する列選択信号Yi、ビット線接続信号BLIおよび駆動電圧SPの電圧発生に関連する部分のみが示されている。そして、以下では、図16に示された範囲内でその説明を行なう。
【0115】
図16を参照して、半導体記憶装置10Cは、通常動作用VDC82,86と、テストモード用VDC84と、PチャネルMOSトランジスタP9と、センスアンプドライバ88とを備える。通常動作用VDC82は、図示されない基準電圧発生回路から受ける基準電圧Vrefp1に基づいて、周辺回路の電源電圧として用いられる電圧Vddp1を発生する。テストモード用VDC84は、テストモード信号TESTがHレベルのときに活性化され、図示されない基準電圧発生回路から受ける基準電圧Vrefp2(Vrefp2<Vrefs,Vrefp1)に基づいて、テストモード時に列アドレスデコーダ32に供給する電圧Vddp2(Vddp2<Vdds)を発生する。
【0116】
通常動作用VDC86は、図示されない基準電圧発生回路から受ける基準電圧Vrefsに基づいて電圧Vddsを発生する。PチャネルMOSトランジスタP9は、テストモード用VDC84の出力ノードと通常動作用VDC86の出力ノードとの間に接続され、テストモード信号TESTをゲートに受ける。センスアンプドライバ88は、通常動作用VDC86から出力される電圧Vddsを受け、センスアンプSAを活性化する駆動電圧SPをセンスアンプSAへ出力する。
【0117】
通常動作時は、テストモード信号TESTがLレベルであるので、PチャネルMOSトランジスタP9がONし、また、テストモード用VDC84は不活性化される。したがって、列アドレスデコーダ32およびセンスアンプドライバ88には、通常動作用VDC86から出力される電圧Vddsが供給される。
【0118】
一方、テストモード時は、テストモード信号TESTがHレベルであるので、PチャネルMOSトランジスタP9がOFFし、テストモード用VDC84が活性化される。したがって、列アドレスデコーダ32には、テストモード用VDC84から出力される電圧Vddp2が供給される。
【0119】
なお、BLI制御回路42.1(42.2〜42.4)には、動作モードに拘わらず、通常動作用VDC82から出力される電圧Vddp1が供給される。
【0120】
このように、テストモード時は、列アドレスデコーダ32およびセンスアンプドライバ88に供給される電圧をそれぞれ別電源から供給するようにしたので、書込動作マージンのテストを行なうため、列選択信号Yiの電圧レベルを下げるべく基準電圧Vrefp2の電圧レベルを低くしても、センスアンプドライバ88に供給される電圧Vddsにその影響はなく、書込動作マージンテストを行なうことができる。
【0121】
以上のように、実施の形態4による半導体記憶装置10Cによれば、通常動作時に列アドレスデコーダ32およびセンスアンプドライバ88に電圧を供給する通常動作用VDC86に加えて、テストモード時における列選択信号Yiの電圧を発生するテストモード用VDC84を別途設けたので、テストモード時にセンスアンプSAに供給される駆動電圧SPと切離して列選択信号Yiの電圧レベルを下げることができ、その結果、書込動作マージンのテストを行なうことができる。
【0122】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0123】
【発明の効果】
この発明によれば、テストモード時、遅くともワード線が活性化される前にビット線接続信号の電圧レベルを上昇させるので、書込動作マージンテストのために周辺回路用の電源電圧のレベルを低くしても、メモリセルからビット線対に読出されたデータがゲート回路を介してセンスアンプへ十分に伝達され、したがってセンス不良を起こすことなく、十分な書込動作マージンのテストを行なうことができる。
【0124】
また、この発明によれば、テストモード時、ビット線接続信号の電圧レベルを発生するための内部電圧発生回路と列選択信号の電圧レベルを発生するための内部電圧発生回路とを分離したので、ビット線接続信号の電圧レベルを下げることなく列選択信号の電圧レベルを下げることができ、十分な書込動作マージンのテストを行なうことができる。
【図面の簡単な説明】
【図1】この発明の実施の形態1による半導体記憶装置の全体構成を示す概略ブロック図である。
【図2】図1に示すメモリアレイの構成を概略的に説明するためのブロック図である。
【図3】図1に示すメモリアレイの回路図である。
【図4】図2に示すBLI制御回路の構成を示す回路図である。
【図5】図2に示す信号生成回路の構成を示す回路図である。
【図6】図5に示す信号発生回路の動作波形図である。
【図7】図4に示すBLI制御回路により発生されるビット線接続信号BLIRiの電圧状態を示す図である。
【図8】図4に示すBLI制御回路により発生されるビット線接続信号BLILiの電圧状態を示す図である。
【図9】図3に示すメモリアレイの通常動作時の動作波形図である。
【図10】図3に示すメモリアレイのテストモード時の動作波形図である。
【図11】実施の形態2による半導体記憶装置におけるBLI制御回路の構成を示す回路図である。
【図12】図11に示すBLI制御回路により発生されるビット線接続信号BLIRiのテストモード時の電圧状態を示す図である。
【図13】図11に示すBLI制御回路により発生されるビット線接続信号BLILiのテストモード時の電圧状態を示す図である。
【図14】実施の形態2による半導体記憶装置におけるメモリアレイのテストモード時の動作波形図である。
【図15】実施の形態3による半導体記憶装置における内部電圧の発生を説明するための機能ブロック図である。
【図16】実施の形態4による半導体記憶装置における内部電圧の発生を説明するための機能ブロック図である。
【符号の説明】
10,10A,10B,10C 半導体記憶装置、12 制御信号端子、14クロック端子、16 アドレス端子、18 データ入出力端子、20 制御信号バッファ、22 クロックバッファ、24 アドレスバッファ、26 入出力バッファ、28 制御回路、30,30.1〜30.3 行アドレスデコーダ、32 列アドレスデコーダ、34 メモリアレイ、42.1〜42.4 BLI制御回路、46.1〜46.8,64,66 ゲート回路、48 信号生成回路、58,60 イコライズ回路、62 I/O接続回路、72,82,86 通常動作用VDC、74,84 テストモード用VDC、88 センスアンプドライバ、BL1〜BL3 メモリブロック、BL,/BL,BLL,/BLL,BLR,/BLR ビット線、LIO,/LIO ローカルIO線、MC0〜MC3 メモリセル、SA,SA1〜SA4 センスアンプ、WL0〜WL3 ワード線。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、書込動作マージンをテストするテストモードを備える半導体記憶装置に関する。
【0002】
【従来の技術】
従来より、ビット線対を分割し、その分割されたビット線対でセンスアンプを共有する、いわゆるシェアードセンスアンプ構成を有するダイナミックアクセスランダムメモリ(DRAM)が知られている(たとえば、非特許文献1参照。)。
【0003】
シェアードセンスアンプ構成を有するDRAMにおいては、センスアンプが活性化された後、センスアンプによる増幅動作がある程度進行するまでの一定期間(以下、「初期期間」とも称する。)が経過するまでは、ビット線対をセンスアンプと接続するゲート回路を構成するNチャネルMOSトランジスタ(以下、「ゲートトランジスタ」とも称する。)のゲートには、周辺回路用の電源電圧Vddpが印加されている。そして、初期期間経過後、ゲートに印加される電圧は、電圧Vppに上昇する。
【0004】
ここで、この電圧Vppは、H(論理ハイ)レベルのデータをメモリセルに書込む際の書込電圧Vddsよりもゲートトランジスタのしきい値電圧Vth以上高い電圧である。また、書込電圧Vddsは、センスアンプを活性化するためにセンスアンプに供給される電圧でもある。
【0005】
このように、シェアードセンスアンプ構成を有するDRAMにおいては、センスアンプの初期期間が経過するまでは、ゲートトランジスタのゲート電圧が電圧Vddp(Vddp<Vdds+Vth)であるので、ゲートトランジスタは完全にONしている状態ではなく、完全なON状態と比べて抵抗値が大きい。すなわち、センスアンプによる増幅動作時に負荷となるビット線対がセンスアンプと完全には接続されていないため、センスアンプの動作が高速化される。
【0006】
そして、センスアンプが活性化され、ビット線間の電位差がある程度大きくなった後は、ゲートトランジスタのゲート電圧を電圧Vppにしてビット線対をセンスアンプと完全に接続しても、ビット線間の電位差が十分にあるので、センスアンプは引き続き高速に動作する。
【0007】
【非特許文献1】
ロン・テーラー(Ron Taylor)、マーク・ジョンソン(Mark Johnson),「ア1メガビット シーモス ディーラム ウィズ ア ディバイディッド ビットライン マトリクス アーキテクチャー(A 1Mb CMOS DRAM with a Divided Bitline Matrix Architecture)」,1985 アイトリプルイー インターナショナル・ソリッド−ステート・サーキッツ・カンファレンス(1985 IEEE International Solid−State Circuits Conference),ダイジェスト・オブ・テクニカル・ペーパーズ(DIGEST OF TECHNICAL PAPERS),P.242−243
【0008】
【発明が解決しようとする課題】
半導体装置が製造されると、出荷される製品の品質レベルを確保するため、出荷前に種々のテストを実施して、動作マージンの小さい製品を出荷しないようにする。DRAMにおいては、そのようなテストの1つとして、書込動作マージンのテストが行なわれる。このテストは、I/O線対からセンスアンプへのデータ書込みが、ある程度の動作マージンを有しているか否かをチェックするものである。
【0009】
書込動作マージンのテストにおいては、センスアンプを活性化する駆動電圧(上述した電圧Vdds)を高くし、I/O線対をセンスアンプに接続するトランジスタのゲートに入力される列選択信号Yiの電圧(周辺回路用の電源電圧Vddp)を低くして、センスアンプを構成するラッチ回路が正常に機能するか否かがテストされる。
【0010】
しかしながら、上述したように、センスアンプにおいて初期期間が経過するまでゲートトランジスタのゲートに印加される電圧および列選択信号Yiの電圧は、いずれも周辺回路用の電源電圧Vddpであるので、電圧Vddpを低くするとゲートトランジスタのゲート電圧も低くなる。
【0011】
そうすると、ゲートトランジスタにおける抵抗値が大きくなりすぎ、選択メモリセルからビット線対に読出されたデータがセンスアンプへ十分に伝達されず、センスアンプにおいてセンス不良が生じることがあるという問題があった。
【0012】
この発明は、かかる課題を解決するためになされたものであり、その目的は、十分に書込動作マージンのテストを行なうことができる半導体記憶装置を提供することである。
【0013】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、行列状に配置された複数のメモリセルを含むメモリセルアレイと、各メモリセル行に対応して配置される複数のワード線と、各メモリセル列に対応して配置される複数のビット線対と、複数のビット線対に対応して設けられる複数のセンスアンプと、複数のセンスアンプおよび複数のビット線対に対応して設けられ、各々が対応するセンスアンプとビット線対との間に設けられる複数のゲート回路と、複数のゲート回路の各々の抵抗値を制御するゲート制御回路とを備え、ゲート制御回路は、通常動作モード時、ゲート回路に対応するセンスアンプが活性化される前においては、センスアンプからメモリセルにデータが書込まれる際の第1の抵抗値よりも高い第2の抵抗値に抵抗値を制御し、対応するセンスアンプが活性化された後においては、第2の抵抗値よりも低い第3の抵抗値に抵抗値を制御し、テストモード時、ワード線が活性化される前に、第2の抵抗値よりも低い第4の抵抗値に抵抗値を制御する。
【0014】
また、この発明によれば、半導体記憶装置は、行列状に配置された複数のメモリセルを含むメモリセルアレイと、各メモリセル行に対応して配置される複数のワード線と、各メモリセル列に対応して配置される複数のビット線対と、複数のビット線対に対応して設けられる複数のセンスアンプと、複数のセンスアンプおよび複数のビット線対に対応して設けられ、各々が対応するセンスアンプとビット線対との間に設けられる複数のゲート回路と、複数のゲート回路の各々の抵抗値を制御するために複数のゲート回路の各々に供給する制御電圧のレベルを制御するゲート制御回路と、複数のセンスアンプに対して書込データおよび読出データを伝達するI/O線対と、電圧が印加されるか否かに応じてI/O線対を対応するセンスアンプと接続する複数のI/O接続回路と、第1の内部電圧を発生する第1の内部電圧発生回路と、第1の内部電圧よりも低い第2の内部電圧を発生する第2の内部電圧発生回路と、第1および第2の内部電圧を受け、通常動作モード時、第1の内部電圧を複数のI/O接続回路へ出力し、テストモード時、第2の内部電圧を複数のI/O接続回路へ出力するスイッチ回路とを備える。
【0015】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【0016】
[実施の形態1]
図1は、この発明の実施の形態1による半導体記憶装置の全体構成を示す概略ブロック図である。
【0017】
図1を参照して、半導体記憶装置10は、制御信号端子12と、クロック端子14と、アドレス端子16と、データ入出力端子18とを備える。また、半導体記憶装置10は、制御信号バッファ20と、クロックバッファ22と、アドレスバッファ24と、入出力バッファ26とを備える。さらに、半導体記憶装置10は、制御回路28と、行アドレスデコーダ30と、列アドレスデコーダ32と、メモリアレイ34とを備える。
【0018】
制御信号端子12は、チップセレクト信号/CS、行アドレスストローブ信号/RAS、列アドレスストローブ信号/CASおよびライトイネーブル信号/WEのコマンド制御信号を受ける。クロック端子14は、外部クロックCLKおよびクロックイネーブル信号CKEを受ける。アドレス端子16は、アドレス信号A0〜An(nは自然数)を受ける。
【0019】
クロックバッファ22は、外部クロックCLKを受けて内部クロックを発生し、制御信号バッファ20、アドレスバッファ24、入出力バッファ26および制御回路28へ内部クロックを出力する。制御信号バッファ20は、クロックバッファ22から受ける内部クロックに応じて、チップセレクト信号/CS、行アドレスストローブ信号/RAS、列アドレスストローブ信号/CASおよびライトイネーブル信号/WEを取込んでラッチし、制御回路28へ出力する。アドレスバッファ24は、クロックバッファ22から受ける内部クロックに応じてアドレス信号A0〜Anを取込んでラッチし、内部アドレス信号を発生して行アドレスデコーダ30および列アドレスデコーダ32へ出力する。
【0020】
データ入出力端子18は、半導体記憶装置10において読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部から入力されるデータDQ0〜DQi(iは自然数)を受け、データ読出時はデータDQ0〜DQiを外部へ出力する。
【0021】
入出力バッファ26は、データ書込時は、クロックバッファ22から受ける内部クロックに応じてデータDQ0〜DQiを取込んでラッチし、内部データIDQをメモリアレイ34へ出力する。一方、入出力バッファ26は、データ読出時は、クロックバッファ22から受ける内部クロックに応じて、メモリアレイ34から受ける内部データIDQをデータ入出力端子18へ出力する。
【0022】
制御回路28は、クロックバッファ22から受ける内部クロックに応じて制御信号バッファ20からコマンド制御信号を取込み、取込んだコマンド制御信号に基づいて行アドレスデコーダ30、列アドレスデコーダ32および入出力バッファ26を制御する。これによって、データDQ0〜DQiのメモリアレイ34への読み書きが行なわれる。
【0023】
行アドレスデコーダ30は、制御回路28からの指示に基づいて、アドレス信号A0〜Anに対応するメモリアレイ34上のワード線を選択し、図示されないワードドライバによって選択されたワード線を活性化する。また、列アドレスデコーダ32は、制御回路28からの指示に基づいて、アドレス信号A0〜Anに対応するメモリアレイ34上のビット線対を選択する。
【0024】
メモリアレイ34は、データを記憶するメモリセルが行列状に配列されたメモリブロックと、センスアンプと、入出力制御回路とを含む。メモリブロックは、各行に対応するワード線を介して行アドレスデコーダ30と接続され、また、各列に対応するビット線対を介してセンスアンプと接続される。
【0025】
データ書込時は、入出力バッファ26から受ける内部データIDQを入出力制御回路が受けると、入出力制御回路は、その受けた内部データIDQをセンスアンプへ出力する。センスアンプは、内部データIDQの論理レベルに応じて、列アドレスデコーダ32によって選択されたビット線および相補ビット線の電圧レベルをそれぞれ電源電圧Vddsおよび接地電圧GNDまたは接地電圧GNDおよび電源電圧Vddsにする。これによって、行アドレスデコーダ30によって活性化されたワード線と、列アドレスデコーダ32によって選択され、センスアンプによって上記電圧レベルにされたビット線対とに接続されるメモリブロック上のメモリセルに内部データIDQが書込まれる。
【0026】
一方、データ読出時は、データ読出前に列アドレスデコーダ32によって選択されたビット線対をセンスアンプが電圧Vdds/2にプリチャージし、選択されたビット線対において読出データに対応する微小電圧変化が発生すると、センスアンプは、その微小電圧変化を検出/増幅して読出データの論理レベルを判定し、入出力制御回路へ出力する。そして、入出力制御回路は、センスアンプから受けた読出データを入出力バッファ26へ出力する。
【0027】
図2は、図1に示したメモリアレイ34の構成を概略的に説明するためのブロック図である。
【0028】
図2を参照して、メモリアレイ34は、メモリブロックBL1,BL2,BL3,…と、センスアンプSA1,SA2,SA3,…と、ゲート回路46.1,46.2,46.3,…とを含む。
【0029】
メモリブロックBL1,BL2,BL3,…は、行列状に配置された複数のメモリセルを含む記憶素子群である。センスアンプSA1,SA2,SA3,…は、隣接する2つのメモリブロックに共有されるシェアードセンスアンプである。ゲート回路46.1,46.2,46.3,…は、NチャネルMOSトランジスタで構成され、後述するBLI制御回路から受けるゲート電圧に応じて、データ授受の際に、隣接する2つのメモリブロックのいずれか一方を対応するセンスアンプと接続し、他方のメモリブロックをそのセンスアンプから分離する。また、ゲート回路46.1,46.2,46.3,…は、単に接続/分離回路として機能するだけでなく、BLI制御回路から受けるゲート電圧のレベルに応じて抵抗値を変化させる可変抵抗回路として機能する。
【0030】
また、メモリアレイ34は、BLI制御回路42.1,42.2,42.3,…と、信号生成回路48とをさらに含む。なお、信号生成回路48は、図1に示した制御回路28に含まれるようにしてもよい。
【0031】
BLI制御回路42.1,42.2,42.3,…は、対応するゲート回路を構成するNチャネルMOSトランジスタのゲート電圧を制御する。BLI制御回路42.1,42.2,42.3,…は、信号生成回路48から内部信号φE,φPを受け、また、隣接するメモリブロックに対応する行アドレスデコーダからその隣接するメモリブロックが選択されているか否かを示すブロック選択信号BSiを受け、それらの信号に基づいて選択した電圧をゲート電圧として、対応するゲート回路へ出力する。
【0032】
信号生成回路48は、内部RAS信号int.RASおよびテストモード信号TESTを受け、それらの信号に基づいて内部信号φE,φPを生成して各BLI制御回路へ出力する。BLI制御回路および信号生成回路48の詳細については、後ほど回路構成を説明する際に述べる。
【0033】
図3は、図1に示したメモリアレイ34の回路図である。なお、図3においては、図示の関係上、1つのセンスアンプ周辺の回路のみが示されているが、実際には、その他の部分の構成は、図2に示したように繰返し構成となっている。以下では、図3に示された範囲で説明を行なう。また、特に必要がない場合は、構成数を示す符号(センスアンプSA1の「1」など)は付せずに説明を行なう。
【0034】
図3を参照して、メモリアレイ34は、ワード線WL0とビット線/BLLとの交点に対応して設けられるメモリセルMC0と、ワード線WL1とビット線BLLとの交点に対応して設けられるメモリセルMC1と、ワード線WL2とビット線/BLRとの交点に対応して設けられるメモリセルMC2と、ワード線WL3とビット線BLRとの交点に対応して設けられるメモリセルMC3とを含む。
【0035】
メモリセルMC0は、一方端がセルプレートCPに接続されるキャパシタC0と、キャパシタC0の他方端とビット線/BLLとの間に接続され、ワード線WL0にゲートが接続されるNチャネルMOSトランジスタN0とを含む。メモリセルMC1〜MC3も、メモリセルMC0と同様の構成を有しており、各メモリセルの構成の説明は繰返さない。
【0036】
また、メモリアレイ34は、センスアンプSAと、イコライズ回路58,60と、I/O接続回路62と、ゲート回路64,66とを含む。
【0037】
センスアンプSAは、PチャネルMOSトランジスタP1,P2と、NチャネルMOSトランジスタN1,N2と、センスアンプノードSAN,/SANとを含む。PチャネルMOSトランジスタP1は、駆動電圧SPが印加されるノードとセンスアンプノードSANとの間に接続され、センスアンプノード/SANにゲートが接続される。PチャネルMOSトランジスタP2は、駆動電圧SPが印加されるノードとセンスアンプノード/SANとの間に接続され、センスアンプノードSANにゲートが接続される。NチャネルMOSトランジスタN1は、駆動電圧SNが印加されるノードとセンスアンプノードSANとの間に接続され、センスアンプノード/SANにゲートが接続される。NチャネルMOSトランジスタN2は、駆動電圧SNが印加されるノードとセンスアンプノード/SANとの間に接続され、センスアンプノードSANにゲートが接続される。
【0038】
センスアンプSAは、駆動電圧SP,SNによって制御される。すなわち、駆動電圧SPとして電源電圧Vddsを与え、駆動電圧SNとして接地電圧GNDを与えることによって、センスアンプSAが活性化される。
【0039】
イコライズ回路58は、NチャネルMOSトランジスタN3〜N5を含む。NチャネルMOSトランジスタN3は、電位VBLが与えられるノードとビット線BLLとの間に接続され、信号BLEQLをゲートに受ける。NチャネルMOSトランジスタN4は、電位VBLが与えられるノードとビット線/BLLとの間に接続され、信号BLEQLをゲートに受ける。NチャネルMOSトランジスタN5は、ビット線BLLとビット線/BLLとの間に接続され、信号BLEQLをゲートに受ける。
【0040】
イコライズ回路58は、ゲート回路64がビット線対BLL,/BLLをセンスアンプノード対SAN,/SANと電気的に分離しているとき、信号BLEQLが活性化されると、ビット線対BLL,/BLLを電位VBLにイコライズする。
【0041】
イコライズ回路60は、信号BLEQLに代えて信号BLEQRを受ける点でイコライズ回路58と異なるが、回路構成は、イコライズ回路58と同じであるので、その説明は繰返さない。
【0042】
イコライズ回路60は、ゲート回路66がビット線対BLR,/BLRをセンスアンプノード対SAN,/SANと電気的に分離しているとき、信号BLEQRが活性化されると、ビット線対BLR,/BLRを電位VBLにイコライズする。
【0043】
I/O接続回路62は、NチャネルMOSトランジスタN9,N10を含む。NチャネルMOSトランジスタN9は、ローカルIO線LIOとセンスアンプノードSANとの間に接続され、列選択信号Yiをゲートに受ける。NチャネルMOSトランジスタN10は、ローカルIO線/LIOとセンスアンプノード/SANとの間に接続され、列選択信号Yiをゲートに受ける。
【0044】
I/O接続回路62は、列選択信号Yiが活性化されると、ローカルIO線LIOをセンスアンプノードSANと電気的に接続し、ローカルIO線/LIOをセンスアンプノード/SANと電気的に接続する。
【0045】
ゲート回路64は、NチャネルMOSトランジスタN11,N12を含む。NチャネルMOSトランジスタN11は、ビット線BLLとセンスアンプノードSANとの間に接続され、ビット線接続信号BLILをゲートに受ける。NチャネルMOSトランジスタN12は、ビット線/BLLとセンスアンプノード/SANとの間に接続され、ビット線接続信号BLILをゲートに受ける。
【0046】
ビット線接続信号BLILは、動作状態に応じて、その電圧レベルが電圧Vddp,Vppおよび接地電圧GNDのいずれかを取り得る信号である。電圧Vddpは、周辺回路用の電源電圧である。電圧Vppは、書込電圧VddsよりもNチャネルMOSトランジスタN11,N12のしきい値電圧Vth以上の電圧レベルである。
【0047】
ゲート回路64は、ビット線接続信号BLILの電圧レベルが接地電圧GNDのときは、ビット線対BLL,/BLLをそれぞれセンスアンプノード対SAN,/SANと電気的に分離する。また、ゲート回路64は、ビット線接続信号BLILの電圧レベルが電圧Vppのときは、ビット線対BLL,/BLLをそれぞれセンスアンプノード対SAN,/SANと電気的に完全に接続する。
【0048】
さらに、ゲート回路64は、ビット線接続信号BLILの電圧レベルが電圧Vddpのときは、ビット線対BLL,/BLLをそれぞれセンスアンプノード対SAN,/SANと電気的に接続するが、ビット線接続信号BLILの電圧レベルが電圧Vppのときと比べて抵抗値の高い状態で接続する。電圧Vddpは、電圧(Vdds+Vth)よりも低く、NチャネルMOSトランジスタN11,N12は、電圧Vppよりも低い電圧Vddpをゲートに受けているとき、その抵抗値が電圧Vppを受けているときに比べて高くなるからである。
【0049】
ゲート回路66は、NチャネルMOSトランジスタN13,N14を含む。NチャネルMOSトランジスタN13は、ビット線BLRとセンスアンプノードSANとの間に接続され、ビット線接続信号BLIRをゲートに受ける。NチャネルMOSトランジスタN14は、ビット線/BLRとセンスアンプノード/SANとの間に接続され、ビット線接続信号BLIRをゲートに受ける。
【0050】
ビット線接続信号BLIRも、ビット線接続信号BLILと同様に、動作状態に応じて、その電圧レベルが電圧Vddp,Vppおよび接地電圧GNDのいずれかを取り得る信号である。すなわち、ゲート回路66は、ビット線接続信号BLIRの電圧レベルが接地電圧GNDのときは、ビット線対BLR,/BLRをそれぞれセンスアンプノード対SAN,/SANと電気的に分離し、ビット線接続信号BLIRの電圧レベルが電圧Vppのときは、ビット線対BLR,/BLRをそれぞれセンスアンプノード対SAN,/SANと電気的に完全に接続する。また、ビット線接続信号BLIRの電圧レベルが電圧Vddpのときは、ゲート回路66は、ビット線対BLR,/BLRをそれぞれセンスアンプノード対SAN,/SANと電気的に接続するが、ビット線接続信号BLIRの電圧レベルが電圧Vppのときと比べて抵抗値の高い状態で接続する。
【0051】
図4は、図2に示したBLI制御回路の構成を示す回路図である。各BLI制御回路には、ビット線接続信号BLIRi(iは自然数)およびビット線接続信号BLILiを生成する回路が含まれるが、図4においては、ビット線接続信号BLIRiを生成する回路について示されている。ビット線接続信号BLILiを生成する回路については、図4に示すビット線接続信号BLIRiを生成する回路において入力信号がカッコ書きで示される信号に置き換わるのみであり、その回路構成は同じであるので、説明は繰返さない。
【0052】
図4を参照して、BLI制御回路42.1〜42.4の各々は、NANDゲートG1,G2,G4と、インバータG3,G5,G6と、PチャネルMOSトランジスタP3〜P7と、NチャネルMOSトランジスタN15〜N20と、ノードND1〜ND8とからなる。
【0053】
NANDゲートG1は、ブロック選択信号BSiおよび内部信号φPの論理積を演算し、その演算結果を反転した信号をノードND1に出力する。ここで、内部信号φPは、信号発生回路48から出力される信号であって、ビット線接続信号BLIRiを電圧Vppレベルにする期間を決める信号である。
【0054】
PチャネルMOSトランジスタP3は、電圧Vppが印加された電源ノード(以下、「電源ノードVpp」とも称する。)とノードND3との間に接続され、ノードND4にゲートが接続される。PチャネルMOSトランジスタP4は、電源ノードVppとノードND4との間に接続され、ノードND3にゲートが接続される。
【0055】
NチャネルMOSトランジスタN15は、接地電圧GNDが印加されたノード(以下、「接地ノードGND」とも称する。)とノードND3との間に接続され、NANDゲートG1からの出力信号をゲートに受ける。インバータG3は、NANDゲートG1からの出力信号を反転した信号を出力する。NチャネルMOSトランジスタN16は、ノードND4と接地ノードGNDとの間に接続され、インバータG3からの出力信号をゲートに受ける。
【0056】
NANDゲートG2は、ブロック選択信号BSi−1および内部信号φEの論理積を演算し、その演算結果を反転した信号をノードND2に出力する。ここで、内部信号φEは、信号発生回路48から出力される信号であって、ビット線接続信号BLIRiを接地電圧GNDに立下げるための信号である。NANDゲートG4は、NANDゲートG1,G2からの出力信号の論理積を演算し、その演算結果を反転した信号をノードND5に出力する。
【0057】
インバータG5は、NANDゲートG4からの出力信号を反転した信号を出力する。PチャネルMOSトランジスタP5は、電源ノードVppとノードND6との間に接続され、ノードND7にゲートが接続される。PチャネルMOSトランジスタP6は、電源ノードVppとノードND7との間に接続され、ノードND6にゲートが接続される。
【0058】
NチャネルMOSトランジスタN17は、ノードND6と接地ノードGNDとの間に接続され、インバータG5からの出力信号をゲートに受ける。NチャネルMOSトランジスタN18は、ノードND7と接地ノードGNDとの間に接続され、NANDゲートG4からの出力信号をゲートに受ける。
【0059】
NチャネルMOSトランジスタN19は、電圧Vddpが印加された電源ノード(以下、「電源ノードVddp」とも称する。)と出力ノードであるノードND8との間に接続され、ノードND7にゲートが接続される。PチャネルMOSトランジスタP7は、電源ノードVppとノードND8との間に接続され、ノードND4にゲートが接続される。インバータG6は、NANDゲートG2からの出力信号を反転した信号を出力する。NチャネルMOSトランジスタN20は、ノードND8と接地ノードGNDとの間に接続され、インバータG6からの出力信号をゲートに受ける。
【0060】
図5は、図2に示した信号生成回路の構成を示す回路図である。
図5を参照して、信号生成回路48は、NORゲートG7,G16と、NANDゲートG14と、インバータG8〜G13,G15と、キャパシタC1〜C4と、ノードND9〜ND12とからなる。
【0061】
インバータG8,G9およびキャパシタC1,C2は、遅延回路を構成する(以下、この遅延回路を「第1の遅延回路」とも称する。)。NORゲートG7は、内部RAS信号int.RASおよび第1の遅延回路からの出力信号の論理和を演算し、その演算結果を反転した信号をノードND11へ出力する。ここで、内部RAS信号int.RASは、アクティベートコマンド(ACTコマンド)が入力されてからプリチャージコマンド(PREコマンド)が入力されるまでのワード線が活性化される期間、Hレベルとなる信号である。そして、インバータG10は、NORゲートG7からの出力信号を反転した信号を内部信号φEとして出力する。
【0062】
インバータG11,G12およびキャパシタC3,C4は、遅延回路を構成する(以下、この遅延回路を「第2の遅延回路」とも称する。)。インバータG13は、テストモード信号TESTを反転した信号を出力する。ここで、テストモード信号TESTは、この半導体記憶装置10の書込動作マージンをテストするテストモード時にHレベルとなる信号である。
【0063】
NANDゲートG14は、第2の遅延回路およびインバータG13からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。インバータG15は、NANDゲートG14からの出力信号を反転した信号を出力する。そして、NORゲートG16は、NORゲートG7およびインバータG15からの出力信号の論理和を演算し、その演算結果を反転した信号を内部信号φPとして出力する。
【0064】
図6は、図5に示した信号発生回路48の動作波形図である。
図6および図5を参照して、時刻T1においてACTコマンドが入力され、内部RAS信号int.RASがHレベルになると、直ちに内部信号φEはHレベルになる。ここで、テストモード時は、テストモード信号TESTがHレベルであり、インバータG15の出力がLレベルに固定されているので、内部RAS信号int.RASがHレベルになると、内部信号φPも直ちにL(論理ロー)レベルからHレベルとなる。
【0065】
一方、通常動作時は、テストモード信号TESTがLレベルであるので、内部RAS信号int.RASがHレベルとなり第2の遅延回路による遅延時間が経過した後、NANDゲートG14の出力がLレベルからHレベルに反転し、その結果、内部信号φPがHレベルとなる。
【0066】
そして、時刻T2においてPREコマンドが入力されると、内部RAS信号int.RASがLレベルとなり、第1および第2の遅延回路による遅延時間経過後の時刻T3において、内部信号φE,φPは、それぞれLレベルとなる。
【0067】
図7は、図4に示したBLI制御回路により発生されるビット線接続信号BLIRiの電圧状態を示す図である。
【0068】
図7および図4を参照して、ブロック選択信号BSi−1が活性化されているとき、内部信号φEがHレベルになると、NチャネルMOSトランジスタN20がONし、BLI制御回路の出力ノードであるノードND8の電圧レベルすなわちビット線接続信号BLIRiの電圧レベルは、接地電圧GNDとなる。
【0069】
ブロック選択信号BSiが活性化されているときは、内部信号φPがHレベルになると、ノードND4,ND7およびインバータG6の出力の電圧レベルは、いずれもLレベルになる。そうすると、PチャネルMOSトランジスタP7およびNチャネルMOSトランジスタN19,N20は、それぞれON,OFF,OFFとなるので、ビット線接続信号BLIRiの電圧レベルは、電圧Vppとなる。
【0070】
また、ブロック選択信号BSi−1,BSiのいずれも選択されていないときは、ノードND4,ND7およびインバータG6の出力の電圧レベルは、Hレベル,Hレベル,Lレベルになる。そうすると、PチャネルMOSトランジスタP7およびNチャネルMOSトランジスタN19,N20は、それぞれOFF,ON,OFFとなるので、ビット線接続信号BLIRiの電圧レベルは、電圧Vddpとなる。
【0071】
図8は、図4に示したBLI制御回路により発生されるビット線接続信号BLILiの電圧状態を示す図である。
【0072】
図8および図4を参照して、ビット線接続信号BLILiを生成する回路については、上述したように、ビット線接続信号BLIRiを生成する回路において、入力信号であるブロック選択信号BSi,BSi−1がそれぞれ入れ替わっているのみであるので、ブロック選択信号BSiが活性化されているとき、内部信号φEがHレベルになると、ビット線接続信号BLILiの電圧レベルは、接地電圧GNDとなる。
【0073】
また、ブロック選択信号BSi−1が活性化されているときは、内部信号φPがHレベルになると、ビット線接続信号BLILiの電圧レベルは、電圧Vppとなる。さらに、ブロック選択信号BSi−1,BSiのいずれも選択されていないときは、ビット線接続信号BLILiの電圧レベルは、電圧Vddpとなる。
【0074】
図9は、図3に示したメモリアレイ34の通常動作時の動作波形図である。
図9を参照して、時刻T1前においては、BLI制御回路は、ビット線接続信号BLIL,BLIRをいずれも電圧Vddpレベルで出力する。時刻T1において、ACTコマンドが入力され、メモリセルMC1が含まれるメモリブロックが選択されると、BLI制御回路は、ビット線接続信号BLIRを接地電圧GNDで出力し、ビット線対BLR,/BLRがセンスアンプSAから切離される。
【0075】
時刻T2において、ワード線WL1が活性化されると、メモリセルMC1に記憶されているデータに応じてビット線BLLおよびセンスアンプノードSANの電位が微小変化する。そして、時刻T3において、駆動電圧SP,SNとしてそれぞれ書込電圧Vddsおよび接地電圧GNDが与えられ、センスアンプSAが活性化されると、センスアンプノード対SAN,/SANの電圧レベルが互いに反対方向に増幅される。
【0076】
時刻T4において、センスアンプSAによる増幅動作の初期期間が経過すると、BLI制御回路は、ビット線接続信号BLILの電圧レベルを電圧Vddpから電圧Vppに上昇させる。この初期時間は、図5に示した第2の遅延回路による遅延時間に対応する。
【0077】
時刻T5以降は復帰動作であり、時刻T5において、ワード線WL1が不活性化され、時刻T6において、BLI制御回路は、ビット線接続信号BLIL,BLIRの電圧レベルを電圧Vddpに復帰する。
【0078】
図10は、図3に示したメモリアレイ34のテストモード時の動作波形図である。
【0079】
図10を参照して、時刻T1前においては、BLI制御回路は、通常動作時と同様に、ビット線接続信号BLIL,BLIRをいずれも電圧Vddpレベルで出力する。時刻T1において、ACTコマンドが入力され、メモリセルMC1が含まれるメモリブロックが選択されると、BLI制御回路は、ビット線接続信号BLIRを接地電圧GNDで出力し、ビット線対BLR,/BLRをセンスアンプSAから切離すとともに、ビット線接続信号BLILの電圧レベルを電圧Vddpから電圧Vppに上昇させる。これによって、書込動作マージンをテストするために電圧Vddpを低くしてVddsを高くしていても、上述したようなセンス不良が生じることはなく、十分に書込動作マージンのテストを行なうことができる
そして、時刻T2において、ワード線WL1が活性化されると、メモリセルMC1に記憶されているデータに応じてビット線BLLおよびセンスアンプノードSANの電位が微小変化し、時刻T3において、駆動電圧SP,SNとしてそれぞれ書込電圧Vddsおよび接地電圧GNDが与えられ、センスアンプSAが活性化されると、センスアンプノード対SAN,/SANの電圧レベルが互いに反対方向に増幅される。
【0080】
時刻T4以降の動作は、図9に示した通常動作時の時刻T5以降と同じであり、その説明は繰返さない。
【0081】
以上のように、実施の形態1による半導体記憶装置10によれば、テストモード時、ACTコマンドが入力されるとビット線接続信号の電圧レベルを電圧Vppに上昇させるので、書込動作マージンテストのために周辺回路用の電圧Vddpの電圧レベルを低くしても、メモリセルからビット線対に読出されたデータがセンスアンプへ十分に伝達され、したがってセンス不良を起こすことなく、十分な書込動作マージンのテストを行なうことができる。
【0082】
[実施の形態2]
テストモード時、実施の形態1では、ACTコマンドの入力に応じてビット線接続信号の電圧レベルを電圧Vddpから電圧Vppに上昇させるが、実施の形態2では、スタンバイ期間中、電圧Vppとされる。すなわち、ビット線対をセンスアンプから分離するとき以外は、常時ビット線接続信号の電圧レベルは、電圧Vppに維持される。
【0083】
実施の形態2による半導体記憶装置10Aは、実施の形態1による半導体記憶装置10とBLI制御回路の構成が異なるのみで、その他の構成は同じである。したがって、BLI制御回路を除くその他の回路構成の説明は繰返さない。
【0084】
図11は、実施の形態2による半導体記憶装置10AにおけるBLI制御回路の構成を示す回路図である。なお、この図11においても、図4と同様に、ビット線接続信号BLIRiを生成する回路について示されており、ビット線接続信号BLILiを生成する回路については、図11に示すビット線接続信号BLIRiを生成する回路において入力信号がカッコ書きで示される信号に置き換わるのみであり、回路構成は同じであるので、その説明は繰返さない。
【0085】
図11を参照して、半導体記憶装置10AにおけるBLI制御回路42.1A〜42.4Aの各々は、図4に示した実施の形態1による半導体記憶装置10におけるBLI制御回路42.1〜42.4の各々の構成において、NANDゲートG1に代えてANDゲートG17,G18およびNORゲートG19を含み、また、NANDゲートG4に代えてNANDゲートG21を含み、さらに、インバータG20を含む。
【0086】
ANDゲートG17は、ブロック選択信号BSiおよび内部信号φPの論理積を演算した信号を出力する。ANDゲートG18は、テストモード信号TESTおよびNANDゲートG2からの出力信号の論理積を演算した信号を出力する。NORゲートG19は、ANDゲートG17,G18からの出力信号の論理和を演算し、その演算結果を反転した信号をノードND1へ出力する。
【0087】
インバータG20は、テストモード信号TESTを反転した信号を出力する。NANDゲートG21は、NORゲートG19、インバータG20およびNANDゲートG2からの出力信号の論理積を演算し、その演算結果を反転した信号をノードND5へ出力する。
【0088】
その他の構成は、図4に示した実施の形態1による半導体記憶装置10におけるBLI制御回路42.1〜42.4の各々の構成と同じであるので、説明は繰返さない。
【0089】
図12は、図11に示したBLI制御回路により発生されるビット線接続信号BLIRiのテストモード時の電圧状態を示す図である。
【0090】
図12および図11を参照して、ブロック選択信号BSi−1が活性化されているとき、内部信号φEがHレベルになると、NチャネルMOSトランジスタN20がONし、ビット線接続信号BLIRiの電圧レベルは、接地電圧GNDとなる。
【0091】
ブロック選択信号BSiが活性化されているときは、内部信号φPがHレベルになると、ノードND1,ND5はそれぞれLレベル,Hレベルとなり、ノードND4,ND7およびインバータG6の出力の電圧レベルは、いずれもLレベルになる。したがって、この場合は、ビット線接続信号BLIRiの電圧レベルは、実施の形態1におけるBLI制御回路と同様に、電圧Vppとなる。
【0092】
一方、ブロック選択信号BSi−1,BSiのいずれも選択されていないときは、テストモード信号TESTがHレベルであるので、ノードND1はLレベルとなり、また、ノードND5はHレベルに固定される。したがって、ノードND4,ND7およびインバータG6の出力の電圧レベルは、いずれもLレベルになる。そうすると、PチャネルMOSトランジスタP7およびNチャネルMOSトランジスタN19,N20は、それぞれON,OFF,OFFとなるので、ビット線接続信号BLIRiの電圧レベルは、電圧Vppとなる。
【0093】
なお、通常動作時においては、ブロック選択信号BSi−1,BSiのいずれも選択されていないとき、ノードND1,ND5は、それぞれHレベル,Lレベルとなる。したがって、ノードND4,ND7およびインバータG6の出力の電圧レベルは、それぞれHレベル,Hレベル,Lレベルになる。そうすると、PチャネルMOSトランジスタP7およびNチャネルMOSトランジスタN19,N20は、それぞれOFF,ON,OFFとなるので、ビット線接続信号BLIRiの電圧レベルは、電圧Vddpとなる。
【0094】
図13は、図11に示したBLI制御回路により発生されるビット線接続信号BLILiのテストモード時の電圧状態を示す図である。
【0095】
図13および図11を参照して、ビット線接続信号BLILiを生成する回路については、上述したように、ビット線接続信号BLIRiを生成する回路において、入力信号であるブロック選択信号BSi,BSi−1がそれぞれ入れ替わっているのみであるので、ブロック選択信号BSiが活性化されているとき、内部信号φEがHレベルになると、ビット線接続信号BLILiの電圧レベルは、接地電圧GNDとなる。
【0096】
また、ブロック選択信号BSi−1が活性化されているときは、内部信号φPがHレベルになると、ビット線接続信号BLILiの電圧レベルは、電圧Vppとなる。さらに、ブロック選択信号BSi−1,BSiのいずれも選択されていないときも、ビット線接続信号BLILiの電圧レベルは、電圧Vppとなる。
【0097】
なお、通常動作時においては、ブロック選択信号BSi−1,BSiのいずれも選択されていないとき、ビット線接続信号BLILiの電圧レベルは、ビット線接続信号BLIRiと同様に、電圧Vddpとなる。
【0098】
図14は、実施の形態2による半導体記憶装置10Aにおけるメモリアレイ34のテストモード時の動作波形図である。
【0099】
図14を参照して、時刻T1にACTコマンドが入力される前のスタンバイ期間において、BLI制御回路は、ビット線接続信号BLIL,BLIRをいずれも電圧Vppで出力する。
【0100】
時刻T1において、ACTコマンドが入力され、メモリセルMC1が含まれるメモリブロックが選択されると、BLI制御回路は、ビット線接続信号BLIRを接地電圧GNDで出力し、ビット線対BLR,/BLRをセンスアンプSAから切離す。一方、ビット線接続信号BLILは、スタンバイ期間中から電圧Vppのままである。したがって、書込動作マージンをテストするために電圧Vddpを低くしてVddsを高くしても、上述したようなセンス不良が生じることはなく、十分な書込動作マージンのテストを行なうことができる。
【0101】
時刻T2以降の動作は、図10において説明した実施の形態1による半導体記憶装置10のテストモード時の動作波形と同じであるので、その説明は繰返さない。
【0102】
以上のように、実施の形態2による半導体記憶装置10Aによれば、テストモード時、ビット線対をセンスアンプから分離するとき以外は、ビット線接続信号の電圧レベルを常時電圧Vppにしているので、書込動作マージンテストのために周辺回路用の電圧Vddpの電圧レベルを低くしても、実施の形態1による半導体記憶装置10と同様に、メモリセルからビット線対に読出されたデータがセンスアンプへ十分に伝達され、したがってセンス不良を起こすことなく、十分な書込動作マージンのテストを行なうことができる。
【0103】
[実施の形態3]
これまでに述べたように、書込動作マージンのテストについては列選択信号Yiの電圧レベルを低くすることが有効であるが、従来は、それに伴ってビット線接続信号BLIR,BLIL(以下の説明では、ビット線接続信号BLIR,BLILを特に分けずに「ビット線接続信号BLI」と称する。)の電圧レベルも低下してしまうため、センス不良が生じていた。これは、そもそも列選択信号Yiおよびビット線接続信号BLIのいずれも、周辺回路用の内部電圧発生回路(電圧降下回路:VDC(Voltage Down Converter)とも称する。)から受ける電圧に基づいて発生されることに起因している。そこで、実施の形態3では、テストモード時の列選択信号Yiの電圧レベルを発生するテストモード用VDCが別途設けられる。
【0104】
実施の形態3による半導体記憶装置10Bは、図1に示した実施の形態1による半導体記憶装置10の全体構成において、内部電圧発生回路(図1において図示せず)の構成が異なるのみで、その他の構成は同じである。したがって、半導体記憶装置10Bの全体構成の説明は繰返さない。
【0105】
図15は、実施の形態3による半導体記憶装置10Bにおける内部電圧の発生を説明するための機能ブロック図である。なお、図15においては、本発明の内容に直接関係する列選択信号Yiおよびビット線接続信号BLIの電圧発生に関連する部分のみが示されている。そして、以下では、図15に示された範囲内でその説明を行なう。
【0106】
図15を参照して、半導体記憶装置10Bは、通常動作用VDC72と、テストモード用VDC74と、PチャネルMOSトランジスタP8とを備える。通常動作用VDC72は、図示されない基準電圧発生回路から受ける基準電圧Vrefp1に基づいて、周辺回路の電源電圧として用いられる電圧Vddp1を発生する。テストモード用VDC74は、テストモード信号TESTがHレベルのときに活性化され、図示されない基準電圧発生回路から受ける基準電圧Vrefp2(Vrefp2<Vrefp1)に基づいて、テストモード時に列アドレスデコーダ32に供給する電圧Vddp2(Vddp2<Vddp1)を発生する。PチャネルMOSトランジスタP8は、通常動作用VDC72の出力ノードとテストモード用VDC74の出力ノードとの間に接続され、テストモード信号TESTをゲートに受ける。
【0107】
通常動作時は、テストモード信号TESTがLレベルであるので、PチャネルMOSトランジスタP8がONし、また、テストモード用VDC74は不活性化される。したがって、BLI制御回路42.1〜42.4および列アドレスデコーダ32には、通常動作用VDC72から出力される電圧Vddp1が供給される。
【0108】
一方、テストモード時は、テストモード信号TESTがHレベルであるので、PチャネルMOSトランジスタP8がOFFし、テストモード用VDC74が活性化される。したがって、列アドレスデコーダ32には、テストモード用VDC74から出力される電圧Vddp2が供給される。
【0109】
このように、テストモード時は、BLI制御回路42.1〜42.4および列アドレスデコーダ32に供給される電圧をそれぞれ別電源から供給するようにしたので、書込動作マージンのテストを行なうため、列選択信号Yiの電圧レベルを下げるべく基準電圧Vrefp2の電圧レベルを低くしても、BLI制御回路42.1〜42.4に供給される電圧にその影響はなく、書込動作マージンテストにおけるセンス不良の問題は発生しない。
【0110】
以上のように、実施の形態3による半導体記憶装置10Bによれば、通常動作時にBLI制御回路42.1〜42.4および列アドレスデコーダ32に電圧を供給する通常動作用VDC72に加えて、テストモード時における列選択信号Yiの電圧を発生するテストモード用VDC74を別途設けたので、テストモード時にビット線接続信号BLIの電圧レベルを下げることなく、列選択信号Yiの電圧レベルを下げることができ、十分な書込動作マージンのテストを行なうことができる。
【0111】
[実施の形態4]
通常動作時の列選択信号Yiの電圧レベルは、書込電圧Vddsとすることもできるが、この場合、センスアンプを活性化するための駆動電圧SPの電圧レベルと同じになるので、列選択信号Yiの電圧レベルを下げ、駆動電圧SPの電圧レベルを上げる書込動作マージンのテストを行なうことができない。
【0112】
そこで、実施の形態4では、通常動作時の列選択信号Yiの電圧レベルが電圧Vddsである半導体記憶装置において、書込動作マージンのテストを行なうことができる半導体記憶装置が示される。
【0113】
実施の形態4による半導体記憶装置10Cも、実施の形態3による半導体記憶装置10Bと同様に、図1に示した実施の形態1による半導体記憶装置10の全体構成において、内部電圧発生回路(図1において図示せず)の構成が異なるのみで、その他の構成は同じである。したがって、半導体記憶装置10Cの全体構成の説明は繰返さない。
【0114】
図16は、実施の形態4による半導体記憶装置10Cにおける内部電圧の発生を説明するための機能ブロック図である。なお、図16においては、本発明の内容に直接関係する列選択信号Yi、ビット線接続信号BLIおよび駆動電圧SPの電圧発生に関連する部分のみが示されている。そして、以下では、図16に示された範囲内でその説明を行なう。
【0115】
図16を参照して、半導体記憶装置10Cは、通常動作用VDC82,86と、テストモード用VDC84と、PチャネルMOSトランジスタP9と、センスアンプドライバ88とを備える。通常動作用VDC82は、図示されない基準電圧発生回路から受ける基準電圧Vrefp1に基づいて、周辺回路の電源電圧として用いられる電圧Vddp1を発生する。テストモード用VDC84は、テストモード信号TESTがHレベルのときに活性化され、図示されない基準電圧発生回路から受ける基準電圧Vrefp2(Vrefp2<Vrefs,Vrefp1)に基づいて、テストモード時に列アドレスデコーダ32に供給する電圧Vddp2(Vddp2<Vdds)を発生する。
【0116】
通常動作用VDC86は、図示されない基準電圧発生回路から受ける基準電圧Vrefsに基づいて電圧Vddsを発生する。PチャネルMOSトランジスタP9は、テストモード用VDC84の出力ノードと通常動作用VDC86の出力ノードとの間に接続され、テストモード信号TESTをゲートに受ける。センスアンプドライバ88は、通常動作用VDC86から出力される電圧Vddsを受け、センスアンプSAを活性化する駆動電圧SPをセンスアンプSAへ出力する。
【0117】
通常動作時は、テストモード信号TESTがLレベルであるので、PチャネルMOSトランジスタP9がONし、また、テストモード用VDC84は不活性化される。したがって、列アドレスデコーダ32およびセンスアンプドライバ88には、通常動作用VDC86から出力される電圧Vddsが供給される。
【0118】
一方、テストモード時は、テストモード信号TESTがHレベルであるので、PチャネルMOSトランジスタP9がOFFし、テストモード用VDC84が活性化される。したがって、列アドレスデコーダ32には、テストモード用VDC84から出力される電圧Vddp2が供給される。
【0119】
なお、BLI制御回路42.1(42.2〜42.4)には、動作モードに拘わらず、通常動作用VDC82から出力される電圧Vddp1が供給される。
【0120】
このように、テストモード時は、列アドレスデコーダ32およびセンスアンプドライバ88に供給される電圧をそれぞれ別電源から供給するようにしたので、書込動作マージンのテストを行なうため、列選択信号Yiの電圧レベルを下げるべく基準電圧Vrefp2の電圧レベルを低くしても、センスアンプドライバ88に供給される電圧Vddsにその影響はなく、書込動作マージンテストを行なうことができる。
【0121】
以上のように、実施の形態4による半導体記憶装置10Cによれば、通常動作時に列アドレスデコーダ32およびセンスアンプドライバ88に電圧を供給する通常動作用VDC86に加えて、テストモード時における列選択信号Yiの電圧を発生するテストモード用VDC84を別途設けたので、テストモード時にセンスアンプSAに供給される駆動電圧SPと切離して列選択信号Yiの電圧レベルを下げることができ、その結果、書込動作マージンのテストを行なうことができる。
【0122】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0123】
【発明の効果】
この発明によれば、テストモード時、遅くともワード線が活性化される前にビット線接続信号の電圧レベルを上昇させるので、書込動作マージンテストのために周辺回路用の電源電圧のレベルを低くしても、メモリセルからビット線対に読出されたデータがゲート回路を介してセンスアンプへ十分に伝達され、したがってセンス不良を起こすことなく、十分な書込動作マージンのテストを行なうことができる。
【0124】
また、この発明によれば、テストモード時、ビット線接続信号の電圧レベルを発生するための内部電圧発生回路と列選択信号の電圧レベルを発生するための内部電圧発生回路とを分離したので、ビット線接続信号の電圧レベルを下げることなく列選択信号の電圧レベルを下げることができ、十分な書込動作マージンのテストを行なうことができる。
【図面の簡単な説明】
【図1】この発明の実施の形態1による半導体記憶装置の全体構成を示す概略ブロック図である。
【図2】図1に示すメモリアレイの構成を概略的に説明するためのブロック図である。
【図3】図1に示すメモリアレイの回路図である。
【図4】図2に示すBLI制御回路の構成を示す回路図である。
【図5】図2に示す信号生成回路の構成を示す回路図である。
【図6】図5に示す信号発生回路の動作波形図である。
【図7】図4に示すBLI制御回路により発生されるビット線接続信号BLIRiの電圧状態を示す図である。
【図8】図4に示すBLI制御回路により発生されるビット線接続信号BLILiの電圧状態を示す図である。
【図9】図3に示すメモリアレイの通常動作時の動作波形図である。
【図10】図3に示すメモリアレイのテストモード時の動作波形図である。
【図11】実施の形態2による半導体記憶装置におけるBLI制御回路の構成を示す回路図である。
【図12】図11に示すBLI制御回路により発生されるビット線接続信号BLIRiのテストモード時の電圧状態を示す図である。
【図13】図11に示すBLI制御回路により発生されるビット線接続信号BLILiのテストモード時の電圧状態を示す図である。
【図14】実施の形態2による半導体記憶装置におけるメモリアレイのテストモード時の動作波形図である。
【図15】実施の形態3による半導体記憶装置における内部電圧の発生を説明するための機能ブロック図である。
【図16】実施の形態4による半導体記憶装置における内部電圧の発生を説明するための機能ブロック図である。
【符号の説明】
10,10A,10B,10C 半導体記憶装置、12 制御信号端子、14クロック端子、16 アドレス端子、18 データ入出力端子、20 制御信号バッファ、22 クロックバッファ、24 アドレスバッファ、26 入出力バッファ、28 制御回路、30,30.1〜30.3 行アドレスデコーダ、32 列アドレスデコーダ、34 メモリアレイ、42.1〜42.4 BLI制御回路、46.1〜46.8,64,66 ゲート回路、48 信号生成回路、58,60 イコライズ回路、62 I/O接続回路、72,82,86 通常動作用VDC、74,84 テストモード用VDC、88 センスアンプドライバ、BL1〜BL3 メモリブロック、BL,/BL,BLL,/BLL,BLR,/BLR ビット線、LIO,/LIO ローカルIO線、MC0〜MC3 メモリセル、SA,SA1〜SA4 センスアンプ、WL0〜WL3 ワード線。
Claims (10)
- 行列状に配置された複数のメモリセルを含むメモリセルアレイと、
各メモリセル行に対応して配置される複数のワード線と、
各メモリセル列に対応して配置される複数のビット線対と、
前記複数のビット線対に対応して設けられる複数のセンスアンプと、
前記複数のセンスアンプおよび前記複数のビット線対に対応して設けられ、各々が対応するセンスアンプとビット線対との間に設けられる複数のゲート回路と、
前記複数のゲート回路の各々の抵抗値を制御するゲート制御回路とを備え、
前記ゲート制御回路は、
通常動作モード時、前記ゲート回路に対応するセンスアンプが活性化される前においては、前記センスアンプから前記メモリセルにデータが書込まれる際の第1の抵抗値よりも高い第2の抵抗値に前記抵抗値を制御し、前記対応するセンスアンプが活性化された後においては、前記第2の抵抗値よりも低い第3の抵抗値に前記抵抗値を制御し、
テストモード時、前記ワード線が活性化される前に、前記第2の抵抗値よりも低い第4の抵抗値に前記抵抗値を制御する、半導体記憶装置。 - 前記複数のゲート回路は、前記ゲート制御回路から受ける制御電圧のレベルに応じて前記抵抗値が変化し、
前記ゲート制御回路は、前記制御電圧のレベルを制御して前記抵抗値を制御する、請求項1に記載の半導体記憶装置。 - 前記複数のゲート回路の各々は、
前記対応するセンスアンプに一方端が接続され、前記対応するビット線対の一方に他方端が接続され、前記制御電圧をゲートに受ける第1のトランジスタと、
前記対応するセンスアンプに一方端が接続され、前記対応するビット線対の他方に他方端が接続され、前記制御電圧をゲートに受ける第2のトランジスタと含む、請求項2に記載の半導体記憶装置。 - 基準電圧に基づいて内部電圧を発生する内部電圧発生回路と、
前記複数のセンスアンプに対して書込データおよび読出データを伝達するI/O線対と、
前記内部電圧が印加されるか否かに応じて前記I/O線対を対応するセンスアンプと接続する複数のI/O接続回路とをさらに備え、
前記ゲート制御回路は、前記内部電圧発生回路から受ける前記内部電圧に基づいて前記第2の抵抗値に対応する制御電圧を前記ゲート回路へ出力し、
前記内部電圧発生回路は、前記テストモード時、前記発生する内部電圧を前記通常動作モード時よりも低くする、請求項2または請求項3に記載の半導体記憶装置。 - 前記メモリセルアレイは、複数のメモリブロックを含み、
前記複数のセンスアンプの各々は、シェアードセンスアンプであり、
前記ゲート制御回路は、
選択されていないメモリブロックに対応するゲート回路に対しては、前記選択されていないメモリブロックを前記センスアンプから電気的に分離するように前記ゲート回路の抵抗値を制御し、
選択されたメモリブロックに対応するゲート回路に対しては、前記通常動作モードまたは前記テストモードで動作するように前記ゲート回路の抵抗値を制御する、請求項1から請求項4のいずれか1項に記載の半導体記憶装置。 - 前記ゲート制御回路は、テストモード時、前記メモリセルアレイに含まれるメモリセルへのアクセスを指示する活性化指令に応じて前記抵抗値を前記第4の抵抗値に制御する、請求項1から請求項5のいずれか1項に記載の半導体記憶装置。
- 前記ゲート制御回路は、テストモード時、スタンバイ期間中の前記抵抗値を前記第4の抵抗値に制御する、請求項1から請求項5のいずれか1項に記載の半導体記憶装置。
- 行列状に配置された複数のメモリセルを含むメモリセルアレイと、
各メモリセル行に対応して配置される複数のワード線と、
各メモリセル列に対応して配置される複数のビット線対と、
前記複数のビット線対に対応して設けられる複数のセンスアンプと、
前記複数のセンスアンプおよび前記複数のビット線対に対応して設けられ、各々が対応するセンスアンプとビット線対との間に設けられる複数のゲート回路と、前記複数のゲート回路の各々の抵抗値を制御するために前記複数のゲート回路の各々に供給する制御電圧のレベルを制御するゲート制御回路と、
前記複数のセンスアンプに対して書込データおよび読出データを伝達するI/O線対と、
電圧が印加されるか否かに応じて前記I/O線対を対応するセンスアンプと接続する複数のI/O接続回路と、
第1の内部電圧を発生する第1の内部電圧発生回路と、
前記第1の内部電圧よりも低い第2の内部電圧を発生する第2の内部電圧発生回路と、
前記第1および第2の内部電圧を受け、通常動作モード時、前記第1の内部電圧を前記複数のI/O接続回路へ出力し、テストモード時、前記第2の内部電圧を前記複数のI/O接続回路へ出力するスイッチ回路とを備える、半導体記憶装置。 - 前記スイッチ回路は、前記第1の内部電圧を前記ゲート制御回路へさらに出力し、
前記ゲート制御回路は、前記第1の内部電圧を用いて前記制御電圧のレベルを制御する、請求項8に記載の半導体記憶装置。 - 前記第2の内部電圧よりも高い第3の内部電圧を発生する第3の内部電圧発生回路をさらに備え、
前記第3の内部電圧発生回路は、前記第3の内部電圧を前記ゲート制御回路へ出力し、
前記スイッチ回路は、前記複数のセンスアンプを駆動する回路へ前記第1の内部電圧をさらに出力する、請求項8に記載の半導体記憶装置。
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JP2008004159A (ja) * | 2006-06-21 | 2008-01-10 | Toshiba Corp | 半導体記憶装置及びそのテスト方法 |
US7633818B2 (en) | 2006-08-31 | 2009-12-15 | Fujitsu Microelectronics Limited | Test method for semiconductor memory device and semiconductor memory device therefor |
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2002
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |