KR20190093371A - 멀티 레벨 센싱 회로 및 이를 포함하는 반도체 장치 - Google Patents

멀티 레벨 센싱 회로 및 이를 포함하는 반도체 장치 Download PDF

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Abstract

본 발명은 멀티 레벨 센싱 회로 및 이를 포함하는 반도체 장치에 관한 것으로, 멀티 레벨을 센싱할 수 있도록 하는 기술이다. 이러한 본 발명은 센싱 모드시 이퀄라이징신호에 대응하여 비트라인 쌍을 비트라인 프리차지 전압 레벨로 프리차지시키는 프리차지 제어부, 리드 제어신호에 대응하여 센싱 동작시 비트라인 쌍의 전압을 프리차지 전압 레벨로 유지시키는 리드 제어부, 센싱 모드시 비트라인 쌍의 데이터를 센싱하는 센스앰프 및 비트라인의 전압과 기준전압를 비교하여 이퀄라이징신호를 생성하는 프리차지 전압 감지부를 포함한다.

Description

멀티 레벨 센싱 회로 및 이를 포함하는 반도체 장치{Multi level sensing circuit and semiconductor device including the same}
본 발명은 멀티 레벨 센싱 회로 및 이를 포함하는 반도체 장치에 관한 것으로, 멀티 레벨을 센싱할 수 있도록 하는 기술이다.
반도체 장치 중 디램(Dynamic Random Access Memory, DRAM)은 대표적인 휘발성 메모리(Volatile Memory)이다. 디램(DRAM)의 메모리 셀(Memory Cell)은 셀 트랜지스터 및 셀 커패시터로 구성된다.
여기서, 셀 트랜지스터는 셀 커패시터에 대한 접근을 제어하는 역할을 하고, 셀 커패시터는 데이터에 대응하는 전하를 저장한다. 즉, 셀 커패시터에 저장된 전하량에 따라 하이 레벨의 데이터 또는 로우 레벨의 데이터를 구분할 수 있다. 반도체 장치에서 워드라인이 활성화되면 비트라인과 비트라인 바 사이에 차지 쉐어링(Charge Sharing)이 일어나고, 그 이후에 센스앰프가 동작한다.
반도체 장치는 라인 또는 버스를 통해 신호를 전송하기 위해 드라이버 및/또는 센스앰프를 구비한다. 일 예로, 메모리 장치는 복수의 메모리 셀로부터 출력되는 데이터를 데이터 전송라인으로 출력하기 위해 센스앰프를 구비할 수 있다.
반도체 장치의 테크 쉬링크(Technology shirnk)가 진행되면서 스케일링 한계(Scaling limit)의 문제가 점점 더 심각해지고 있다. 즉, 반도체 장치가 고집적화 되어 가면서 셀(Cell) 및 그 공정을 계속 미세화하여도 그 칩(Chip) 사이즈를 줄이는 데에는 한계가 있다. 이에, 하나의 셀에 데이터 "0" 또는 데이터 "1"의 2비트만 저장하는 것이 아니라, 3개 이상의 멀티 레벨을 저장하게 되면 동일한 셀 면적에 더 많은 데이터를 저장할 수 있게 된다.
본 발명은 센싱 동작시 비트라인 프리차지 전압(VBLP) 레벨을 유지하도록 하여 멀티 레벨을 센싱할 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 멀티 레벨 센싱 회로는, 센싱 모드시 이퀄라이징신호에 대응하여 비트라인 쌍을 비트라인 프리차지 전압 레벨로 프리차지시키는 프리차지 제어부; 리드 제어신호에 대응하여 센싱 동작시 비트라인 쌍의 전압을 프리차지 전압 레벨로 유지시키는 리드 제어부; 센싱 모드시 비트라인 쌍의 데이터를 센싱하는 센스앰프; 및 비트라인의 전압과 기준전압를 비교하여 이퀄라이징신호를 생성하는 프리차지 전압 감지부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 제 1풀다운 전원라인과 제 2풀다운 전원라인을 구비하고, 센싱 동작시 제 1 및 제 2풀다운 전원라인에 인가되는 구동전압에 대응하여 비트라인 쌍의 데이터를 센싱하는 센스앰프; 센싱 동작시 서로 다른 타이밍에 활성화되는 구동신호들에 대응하여 제 1 및 제 2풀다운 전원라인에 서로 다른 레벨을 갖는 바이어스 전압을 선택적으로 공급하는 전압 제어부; 및 비트라인 쌍으로부터 첫 번째 센싱된 데이터와 두 번째 센싱된 데이터를 비교하되, 비교된 데이터의 반전 여부에 대응하여 데이터를 판별하는 데이터 변환부를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 멀티 레벨 센싱 회로는, 제 2풀다운 전원라인과 제 4풀다운 전원라인을 통해 구동전압이 인가되는 제 1센스앰프; 제 1풀다운 전원라인과 제 3풀다운 전원라인을 통해 구동전압이 인가되는 제 2센스앰프; 센싱 모드시 제 1 및 제 2구동신호에 대응하여 제 1 및 제 2풀다운 전원라인에 서로 다른 레벨을 갖는 바이어스 전압을 공급하는 제 1전압 제어부; 및 센싱 모드시 제 1구동신호 및 제 3구동신호에 대응하여 제 3 및 제 4풀다운 전원라인에 서로 다른 레벨을 갖는 바이어스 전압을 공급하는 제 2전압 제어부를 포함하는 것을 특징으로 한다.
본 발명은 동일한 셀에 멀티 레벨의 데이터를 저장하여 동일한 면적에 더 많은 데이터를 저장할 수 있으므로 칩 면적을 개선할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 2는 도 1의 멀티 레벨 센싱회로에 관한 상세 회로도.
도 3은 도 2의 멀티 레벨 센싱회로에 관한 동작 타이밍도.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 구성도.
도 5는 도 4의 멀티 레벨 센싱회로에 관한 상세 회로도.
도 6은 도 5의 멀티 레벨 센싱회로에 관한 동작 타이밍도.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치의 구성도.
도 8은 도 7의 멀티 레벨 센싱회로에 관한 상세 회로도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 장치는 셀 어레이(100), 멀티 레벨 센싱회로(200) 및 데이터 변환부(300)를 포함한다.
여기서, 셀 어레이(100)는 복수의 단위 셀 MC1, MC2을 포함한다. 단위 셀 MC1은 하나의 스위칭 소자 T1와 하나의 커패시터 C1를 포함하여 데이터를 저장한다. 스위칭 소자 T1는 비트라인 BL과 커패시터 C1 사이에 연결되어 게이트 단자가 워드라인 WL에 연결된다. 그리고, 커패시터 C1는 스위칭 소자 T1와 접지전압단 사이에 연결된다. 또한, 단위 셀 MC2은 하나의 스위칭 소자 T2와 하나의 커패시터 C2를 포함하여 데이터를 저장한다. 스위칭 소자 T2는 비트라인 BL과 커패시터 C2 사이에 연결되어 게이트 단자가 워드라인 WL에 연결된다. 그리고, 커패시터 C2는 스위칭 소자 T2와 접지전압단 사이에 연결된다.
그리고, 멀티 레벨 센싱회로(200)는 셀 어레이(100)에 저장된 데이터를 센싱하는 복수의 센싱회로(210, 220)를 포함한다. 여기서, 센싱회로(210)는 라이트 모드시 라이트 제어신호 WVBLP에 대응하여 비트라인 BL을 프리차지시킨다. 그리고, 센싱회로(210)는 리드 모드시 리드 제어신호 RVBLP와 기준전압 VREF1, VREF2에 대응하여 단위 셀 MC1의 데이터를 리드하고 센싱신호 CD1를 출력한다. 마찬가지로, 센싱회로(220)는 라이트 모드시 라이트 제어신호 WVBLP에 대응하여 비트라인 BL을 프리차지시킨다. 그리고, 센싱회로(220)는 리드 모드시 리드 제어신호 RVBLP와 기준전압 VREF1, VREF2에 대응하여 단위 셀 MC2의 데이터를 리드하고 센싱신호 CD2를 출력한다.
데이터 변환부(300)는 멀티 레벨 센싱회로(200)로부터 인가되는 센싱신호 CD1, CD2를 변환하여 데이터 BIT1~BIT3를 출력한다. 본 발명의 실시예에서 데이터 변환부(300)에 입력되는 센싱신호 CD1, CD2의 로직 레벨은 아래의 [표 1]과 같이 설정될 수 있다.
CD1 CD2
0 0
0 1
1 0
1 1
0 VBLP
VBLP 0
1 VBLP
VBLP 1
그리고, 데이터 변환부(300)에서 출력되는 3 비트 데이터 BIT1~BIT3의 로직 레벨은 아래의 [표 2]와 같이 설정될 수 있다.
BIT1 BIT2 BIT3
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
이와 같이, 본 발명의 실시예에서는 멀티 레벨 센싱회로(200)에서 센싱되는 센싱신호 CD1, CD2가 데이터 "0", 데이터 "1" 이외에도 비트라인 프리차지 전압 VBLP 레벨로 출력될 수 있다. 여기서, 비트라인 프리차지 전압 VBLP 레벨은 1/2×VCC(전원전압 VCC의 절반 레벨)로 설정될 수 있다. 데이터 변환부(300)는 센싱신호 CD1, CD2를 디코딩하여 3 비트의 데이터 BIT1~BIT3로 출력할 수 있다.
도 2는 도 1의 멀티 레벨 센싱회로(200)에 관한 상세 회로도이다. 멀티 레벨 센싱회로(200)에서 센싱회로(210)와 센싱회로(220)의 구성은 같으므로 도 2에서는 센싱회로(210)의 상세 회로를 일 예로 설명하기로 한다.
센싱회로(210)는 프리차지 제어부(211)와, 리드 제어부(212)와, 센스앰프(213) 및 프리차지 전압 감지부(214)를 포함한다.
여기서, 프리차지 제어부(211)는 비트라인 이퀄라이징신호 BLEQ와 이퀄라이징신호 EQ 및 라이트 제어신호 WVBLP에 대응하여 비트라인 쌍 BL, BLB을 비트라인 프리차지 전압 VBLP 레벨로 프리차지시킨다.
이러한 프리차지 제어부(211)는 복수의 NMOS 트랜지스터 N1~N3와 오아게이트 OR1를 포함한다. 복수의 NMOS 트랜지스터 N1~N3는 공통 게이트 단자를 통해 오아게이트 OR1의 출력이 인가된다. NMOS 트랜지스터 N1는 비트라인 쌍 BL, BLB 사이에 연결된다. 그리고, NMOS 트랜지스터 N2, N3는 비트라인 쌍 BL, BLB 사이에 직렬 연결되어 공통 연결 노드를 통해 비트라인 프리차지 전압 VBLP 레벨이 인가된다. 오아게이트 OR1는 비트라인 이퀄라이징신호 BLEQ와 이퀄라이징신호 EQ 및 라이트 제어신호 WVBLP를 오아연산한다. 이러한 오아게이트 OR1는 비트라인 이퀄라이징신호 BLEQ와 이퀄라이징신호 EQ 및 라이트 제어신호 WVBLP 중 적어도 어느 하나가 활성화되는 경우 하이 레벨의 신호를 출력한다.
리드 제어부(212)는 리드 제어신호 RVBLP에 대응하여 센싱 동작시 비트라인 쌍 BL, BLB에 흐르는 전류를 조정한다. 즉, 리드 제어부(212)는 센싱 동작시 리드 제어신호 RVBLP가 활성화되면 비트라인 쌍 BL, BLB이 비트라인 프리차지 전압 VBLP 레벨을 유지하도록 한다. 여기서, 리드 제어신호 RVBLP는 센싱 동작시 센스앰프(213)의 활성화에 동기하여 인에이블 되는 신호일 수 있다.
리드 제어부(212)는 복수의 NMOS 트랜지스터 N4, N5와 저항 R을 포함한다. 여기서, NMOS 트랜지스터 N4, N5는 프리차지 제어부(211)와 센스앰프(213)에 구비된 트랜지스터들 보다 긴 채널(Long length) 길이를 갖으며 작은 전류로 구동되는 트랜지스터로 구현될 수 있다.
이러한 NMOS 트랜지스터 N4, N5는 비트라인 쌍 BL, BLB 사이에 직렬 연결되어 공통 게이트 단자를 통해 리드 제어신호 RVBLP가 인가된다. 그리고, 저항 R은 비트라인 프리차지 전압 VBLP 인가단과 NMOS 트랜지스터 N4, N5의 공통 노드 사이에 연결된다.
또한, 센스앰프(213)는 센싱 동작시 비트라인 쌍 BL, BLB의 데이터를 래치한다. 휘발성 메모리 장치 중 디램(Dynamic Random Access Memory)과 같은 반도체 메모리 장치는 센스앰프(213)를 포함한다. 센스앰프(213)는 메모리 셀(memory cell)이 액세스(access) 된 후 메모리 셀과 비트라인 쌍 BL, BLB과의 전하 분배(charge sharing)가 이루어진다. 이에 의해 비트라인 쌍 BL, BLB에 발생한 작은 신호 차이를 증폭한다.
이러한 센스앰프(213)는 복수의 NMOS 트랜지스터 N6, N7와 복수의 PMOS 트랜지스터 P1, P2를 포함한다. PMOS 트랜지스터 P1, P2는 공통 소스단자가 풀업 전원라인 LA에 연결된다. 그리고, NMOS 트랜지스터 N6, N7는 공통 소스단자가 풀다운 전원라인 LAB에 연결된다. PMOS 트랜지스터 P1와 NMOS 트랜지스터 N6는 공통 게이트 단자가 비트라인 BL에 연결된다. 그리고, PMOS 트랜지스터 P2와 NMOS 트랜지스터 N7는 공통 게이트 단자가 비트라인 바 BLB에 연결된다.
그리고, 프리차지 전압 감지부(214)는 비트라인 BL의 전압과 기준전압 VREF1, VREF2를 비교하여 이퀄라이징신호 EQ를 출력한다. 이러한 프리차지 전압 감지부(214)는 비교기 A1, A2와 조합부(215)를 포함한다. 비교기 A1는 비트라인 BL의 전압과 기준전압 VREF1를 비교한다. 그리고, 비교기 A2는 비트라인 BL의 전압과 기준전압 VREF2을 비교한다.
여기서, 기준전압 VREF1과 기준전압 VREF2은 서로 다른 전압 레벨을 가지며, 기준전압 VREF1은 기준전압 VREF2 보다 높은 레벨을 가질 수 있다. 예를 들면, 기준전압 VREF1는 1/2×VCC(전원전압 VCC의 절반 레벨) 보다 높은 레벨로 설정되고, 기준전압 VREF2는 1/2×VCC 보다 낮은 레벨로 설정될 수 있다.
조합부(215)는 비교기 A1, A2의 출력을 조합하여 이퀄라이징신호 EQ를 출력한다. 여기서, 조합부(215)는 오아게이트 OR2를 포함할 수 있으며, 비교기 A1, A2의 출력 중 적어도 어느 하나가 활성화되는 경우 이퀄라이징신호 EQ를 활성화시켜 출력한다.
도 3은 도 2의 멀티 레벨 센싱회로(200)에 관한 타이밍도이다. 도 2에 기재된 센싱회로(210)의 동작은 도 3의 동작 타이밍도를 참고로 하여 설명하기로 한다.
먼저, 라이트 모드시에 라이트 제어신호 WVBLP가 활성화되어 프리차지 제어부(211)의 NMOS 트랜지스터 N1~N3가 모두 턴 온 되면 비트라인 쌍 BL, BLB이 비트라인 프리차지 전압(VBLP) 레벨로 프리차지된다. 이후에, 비트라인 쌍 BL, BLB을 통해 인가되는 라이트 데이터가 도 1에 도시된 셀 어레이(100)에 저장된다. 그리고, 프리차지 모드시 이퀄라이징신호 BLEQ가 활성화되면 비트라인 쌍 BL, BLB이 비트라인 프리차지 전압 VBLP 레벨로 다시 프리차지된다.
이어서, 디램소자를 동작시키는 주 신호인 라스(RAS) 신호가 액티브 상태로 변하면서 로오 어드레스(Row Address) 버퍼(미도시)로 입력되는 어드레스 신호가 입력된다. 이때에 입력된 로오 어드레스 신호들을 디코딩하여 셀 어레이(100)의 워드라인 WL 중에서 하나를 선택하는 로오 디코딩(row decoding) 동작이 수행된다.
이때, 선택된 워드라인 WL에 연결되어 있는 셀 들의 데이터가 비트라인 쌍 BL, BLB에 실리게 된다. 그러면, 센스앰프(213)의 동작시점을 알리는 센스앰프 인에이블 신호가 인에이블되어 로오 어드레스에 의하여 선택된 셀 블럭의 센스앰프 구동회로를 구동시키게 된다.
즉, 리드 모드시 비트라인 이퀄라이징신호 BLEQ가 비활성화되고 워드라인 WL이 활성화되면 센스앰프(213)가 동작하게 된다.(T1 구간 진입) 그리고, 센스앰프(213)의 동작시 풀 업 전원라인 LA과 풀다운 전원라인 LAB에 구동 전압이 인가된다.(T2 구간 진입) 센스앰프(213)가 동작을 시작하면 서로 간에 미세한 전위차를 유지하고 있던 비트라인 쌍 BL,BLB이 큰 전위차로 천이 된다.
그리고, 리드 제어신호 RVBLP가 하이 레벨로 활성화면 센싱회로(210)는 비트라인 BL, BLB의 데이터를 센싱하여 센싱신호 CD1로 출력한다. 여기서, 단위 셀 MC1에 데이터 "1"이 저장된 경우 비트라인 BL을 통해 기준전압 VREF1 보다 높은 데이터 "1"의 레벨을 센싱한다. 그러면, 센싱신호 CD1가 데이터 "1"로 출력된다. 그리고, 단위 셀 MC1에 데이터 "0"이 저장된 경우 비트라인 바 BLB를 통해 기준전압 VREF2 보다 낮은 데이터 "0"의 레벨을 센싱한다. 그러면, 센싱신호 CD1가 데이터 "0"으로 출력된다.
또한, 단위 셀 MC1에 1/2×VCC 레벨의 데이터가 저장된 경우 프리차지 전압 감지부(214)가 비트라인 BL의 전압 레벨을 감지하여 이퀄라이징신호 EQ를 활성화시킨다. 예를 들어, 프리차지 전압 감지부(214)는 비트라인 BL의 전압의 기준전압 VREF1 보다 낮고 기준전압 VREF2 보다 높은 경우 이퀄라이징신호 EQ를 활성화시킨다.
이퀄라이징신호 EQ가 활성화되면 센싱모드에서 프리차지 제어부(211)에 의해 비트라인 쌍 BL, BLB이 비트라인 프리차지 전압 VBLP 레벨로 프리차지된다. 그리고, 리드 제어신호 RVBLP가 하이 레벨로 활성화되는 구간(T2~T6 구간)에서는 리드 제어부(212)의 NMOS 트랜지스터 N4, N5가 턴 온 상태가 된다. 그러면, 센싱동작시 비트라인 BL, BLB이 비트라인 프리차지 전압 VBLP 레벨을 유지하도록 한다. 그리고, 저항 R에 의해 비트라인 프리차지 전압 VBLP이 비트라인 쌍 BL, BLB에 서서히 인가되도록 하여 비트라인 쌍 BL, BLB의 전압 레벨이 1/2×VCC 레벨을 그대로 유지할 수 있게 된다.
즉, 본 발명의 실시예에서 프리차지 제어부(211)는 프리차지 모드에서 동작하는 것 뿐만 아니라, 센싱 모드에서 이퀄라이징신호 EQ에 의해 프리차지 동작을 수행하여 비트라인 쌍 BL, BLB이 비트라인 프리차지 전압 VBLP 레벨을 센싱할 수 있도록 한다.
이후에, T6 구간이 지나면 비트라인 이퀄라이징신호 BLEQ가 활성화되고 리드 제어신호 RVBLP가 비활성화되어 비트라인 쌍 BL, BLB이 다시 프리차지 상태가 된다.
이에 따라, 본 발명의 실시예는 센싱 모드시 데이터 "1" , 데이터 "0" 이외에도 1/2×VCC 레벨(비트라인 프리차지 전압 레벨)을 리드하여 3 비트 이상의 멀티 전압 레벨의 센싱이 가능하다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 구성도이다.
도 4의 실시예에 따른 반도체 장치는, 셀 어레이(100_1), 멀티 레벨 센싱회로(400) 및 데이터 변환부(500)를 포함한다. 도 4의 실시예에서 셀 어레이(100_1)의 구성은 도 1의 셀 어레이(100)와 동일하므로 중복되는 설명은 생략하기로 한다.
그리고, 도 4의 실시예에서 멀티 레벨 센싱회로(400)는 셀 어레이(100_1)에 저장된 데이터를 센싱하는 복수의 센싱회로(410, 420)를 포함한다. 여기서, 센싱회로(410)는 리드 모드시 리드 제어신호 RVBLP에 대응하여 단위 셀 MC1의 데이터를 리드하고 센싱신호 CD1를 출력한다. 마찬가지로, 센싱회로(420)는 리드 모드시 리드 제어신호 RVBLP에 대응하여 단위 셀 MC2의 데이터를 리드하고 센싱신호 CD2를 출력한다.
도 4의 실시예에 따른 멀티 레벨 센싱회로(400)는 셀 어레이(100_1)로부터 센싱된 전압 레벨을 일정 시간차를 두어 여러 번(예를 들면 2번) 센싱하도록 한다. 그리고, 멀티 레벨 센싱회로(400)는 셀 어레이(100_1)로부터 센싱된 전압 레벨을 기준전압과 비교하는 것이 아니라 센스앰프의 래치단에 인가되는 전압을 미스매칭시켜 센싱 동작시 데이터의 레벨을 구분하도록 한다. 이러한 멀티 레벨 센싱회로(400)의 동작에 관해서는 후술하는 도 5에서 상세하게 설명하기로 한다.
데이터 변환부(500)는 멀티 레벨 센싱회로(400)로부터 인가되는 센싱신호 CD1, CD2를 변환하여 데이터 BIT1~BIT3를 출력한다. 센싱신호 CD1, CD2를 디코딩하여 3 비트 데이터 BIT1~BIT3를 출력하는 데이터 변환부(500)의 동작은 도 1의 데이터 변환부(300)와 동일하므로 그 상세한 설명은 생략하기로 한다.
다만, 도 4의 실시예에서 센싱신호 CD1는 일정 시간차를 두고 데이터 변환부(500)에 입력된다. 그리고, 데이터 변환부(500)는 먼저 입력된 센싱신호 CD1와 나중에 입력된 센싱신호 CD2를 비교하여 데이터를 구분한다. 그러므로, 데이터 변환부(500)는 먼저 입력된 센싱신호 CD1를 저장하기 위해 래치부(510)를 포함할 수 있다.
도 5는 도 4의 멀티 레벨 센싱회로(400)에 관한 상세 회로도이다. 멀티 레벨 센싱회로(400)에서 센싱회로(410)와 센싱회로(420)의 구성은 같으므로 도 5에서는 센싱회로(410)의 상세 회로를 일 예로 설명하기로 한다.
센싱회로(410)는 프리차지 제어부(411)와, 센스앰프(412)와, 전압 제어부(413), 구동신호 생성부(414) 및 전압 생성부(415)를 포함한다.
여기서, 프리차지 제어부(411)는 프리차지 모드시 비트라인 이퀄라이징신호 BLEQ에 대응하여 비트라인 쌍 BL, BLB을 비트라인 프리차지 전압 VBLP 레벨로 프리차지시킨다.
이러한 프리차지 제어부(411)는 복수의 NMOS 트랜지스터 N8~N10를 포함한다. 복수의 NMOS 트랜지스터 N8~N10는 공통 게이트 단자를 통해 비트라인 이퀄라이징신호 BLEQ가 인가된다. NMOS 트랜지스터 N8는 비트라인 쌍 BL, BLB 사이에 연결된다. 그리고, NMOS 트랜지스터 N9, N10는 비트라인 쌍 BL, BLB 사이에 직렬 연결되어 공통 연결 노드를 통해 비트라인 프리차지 전압 VBLP 레벨이 인가된다.
또한, 센스앰프(412)는 센싱 동작시 비트라인 쌍 BL, BLB의 데이터를 센싱 및 증폭한다. 이러한 센스앰프(412)는 복수의 NMOS 트랜지스터 N11, N12와 복수의 PMOS 트랜지스터 P3, P4를 포함한다. PMOS 트랜지스터 P3, P4는 공통 소스단자가 풀업 전원라인 RTO에 연결된다. 그리고, PMOS 트랜지스터 P3, P4는 게이트 단자가 크로스 커플드 연결된다.
또한, NMOS 트랜지스터 N11는 PMOS 트랜지스터 P3와 풀다운 전원라인 SB1 사이에 연결되어 게이트 단자가 비트라인 BL과 연결된다. 그리고, NMOS 트랜지스터 N12는 PMOS 트랜지스터 P4와 풀다운 전원라인 SB2 사이에 연결되어 게이트 단자가 비트라인 바 BLB와 연결된다. 그리고, 인버터 IV1는 PMOS 트랜지스터 P3와 NMOS 트랜지스터 N11의 공통 연결 노드 신호를 반전하여 센싱신호 CD1를 출력한다.
또한, 전압 제어부(413)는 센싱 모드시 구동신호 SAN1, SAN2에 대응하여 풀다운 전원라인 SB1, SB2에 바이어스 전압 VBIAS0, VBIAS1을 선택적으로 공급한다. 이러한 전압 제어부(413)는 복수의 NMOS 트랜지스터 N13~N16를 포함한다.
여기서, NMOS 트랜지스터 N13는 풀다운 전원라인 SB1과 바이어스 전압 VBIAS0 인가단 사이에 연결되어 게이트 단자를 통해 구동신호 SAN1가 인가된다. 그리고, NMOS 트랜지스터 N14는 풀다운 전원라인 SB2과 바이어스 전압 VBIAS1 인가단 사이에 연결되어 게이트 단자를 통해 구동신호 SAN1가 인가된다. 그리고, NMOS 트랜지스터 N15는 풀다운 전원라인 SB1과 바이어스 전압 VBIAS1 인가단 사이에 연결되어 게이트 단자를 통해 구동신호 SAN2가 인가된다. 그리고, NMOS 트랜지스터 N16는 풀다운 전원라인 SB2과 바이어스 전압 VBIAS0 인가단 사이에 연결되어 게이트 단자를 통해 구동신호 SAN2가 인가된다.
본 발명의 실시예에서 센스앰프(412)는 인접한 영역에 형성된 복수의 센스앰프(SA)와 풀다운 전원라인 SB1, SB2를 공유할 수 있다. 그리고, 본 발명의 실시예에서 전압 제어부(413)는 서브 홀(Sub Hole) 영역에 구비될 수 있다. 여기서, 서브 홀 영역은 센스앰프(412)와 워드라인 구동회로가 만나는 교차지역을 나타낼 수 있다. 예를 들어, 서브 홀 영역은 서브 워드라인 구동회로와, 센스앰프 구동 신호를 발생하는 센스앰프 드라이버, 비트라인 이퀄라이징신호 BLEQ를 발생하는 비트라인 이퀄라이즈 드라이버 및 비트라인 아이숄레이션 신호를 발생하는 비트라인 아이숄레이션 드라이버 등이 배치되는 영역을 나타낼 수 있다.
또한, 구동신호 생성부(414)는 리드 제어신호 RVBLP에 대응하여 구동신호 SAN1, SAN2를 생성한다. 즉, 구동신호 생성부(414)는 리드 제어신호 RVBLP의 활성화시 구동신호 SAN1, SAN2를 일정 시간차를 두고 활성화시킨다.
그리고, 전압 생성부(415)는 서로 다른 전압 레벨을 갖는 바이어스 전압 VBIAS0, VBIAS1을 생성한다. 예를 들어, 바이어스 전압 VBIAS0은 바이어스 전압 VBIAS1 보다 높은 레벨을 가질 수 있다. 그리고, 바이어스 전압 VBIAS0은 1/2×VCC 레벨보다 낮은 전압 레벨을 갖는다. 그리고, 바이어스 전압 VBIAS1은 접지전압 VSS 레벨과 같거나 더 높은 레벨로 설정될 수 있다.
도 6은 도 5의 멀티 레벨 센싱회로(400)에 관한 타이밍도이다. 도 5에 기재된 센싱회로(410)의 동작은 도 6의 동작 타이밍도를 참고로 하여 설명하기로 한다.
먼저, 프리차지 모드시 이퀄라이징신호 BLEQ가 활성화되면 비트라인 쌍 BL, BLB이 비트라인 프리차지 전압 VBLP 레벨로 프리차지된다.
이어서, 리드 모드시 비트라인 이퀄라이징신호 BLEQ가 비활성화되고 워드라인 WL이 활성화되면 센스앰프(412)가 동작하게 된다. 센스앰프(412)의 동작시 풀 업 전원라인 RTO과 풀다운 전원라인 SB1, SB2에 구동 전압이 인가된다.
구동신호 생성부(414)는 리드 제어신호 RVBLP가 하이 레벨로 활성화면 센스앰프(412)의 풀다운 전원라인 SB1, SB2에 바이어스 전압 VBIAS0, VBIAS1을 선택적으로 공급하기 위한 구동신호 SAN1, SAN2를 일정 시간차를 두고 활성화시킨다. 구동신호 SAN1는 구동신호 SAN2 보다 먼저 활성화된다.
먼저, 구동신호 SAN1가 활성화되면 NMOS 트랜지스터 N13, N14가 턴 온 된다. 그러면, 풀다운 전원라인 SB1에 바이어스 전압 VBIAS0이 인가되고, 풀다운 전원라인 SB2에 바이어스 전압 VBIAS1이 인가된다. 그리고, 센스앰프(412)는 비트라인 BL의 데이터를 첫 번째 센싱하여 센싱신호 CD1로 출력한다.
이후에, 구동신호 SAN2가 활성화되면 NMOS 트랜지스터 N15, N16가 턴 온 된다. 그러면, 풀다운 전원라인 SB1에 바이어스 전압 VBIAS1이 인가되고, 풀다운 전원라인 SB2에 바이어스 전압 VBIAS0이 인가된다. 그리고, 센스앰프(412)는 비트라인 BL의 데이터를 두 번째 센싱하여 센싱신호 CD1로 출력한다.
이와 같이, 본 발명의 실시예는 비트라인 쌍 BL, BL에 동일한 전압(비트라인 프리차지 전압 VBLP)을 인가하고, 센스앰프(412)의 풀다운 전원라인 SB1, SB2에 인가되는 바이어스 전압 VBIAS0, VBIAS1을 조정하여 데이터를 구분한다. 즉, 풀다운 전원라인 SB1, SB2의 문턱전압을 다르게 조정하여 래치단에 인가되는 전압을 의도적으로 미스매칭시켜 데이터 레벨을 센싱하도록 한다.
예를 들어, 첫 번째 및 두 번째 센싱 동작시 풀다운 전원라인 SB1에 인가된 전압이 도 6의 실선에 표시된 전압 레벨로 출력된다. 반면에, 첫 번째 및 두 번째 센싱 동작시 풀다운 전원라인 SB2에 인가된 전압이 도 6의 점선에 표시된 전압 레벨로 출력된다.
데이터 변환부(500)는 센싱회로(410)에서 출력되는 센싱신호 CD1를 판별하여 멀티 레벨을 센싱하게 된다. 즉, 데이터 변환부(500)는 첫 번째 센싱 동작시 센싱회로(410)로부터 인가되는 센싱신호 CD1를 래치부(510)에 저장한다. 그리고, 데이터 변환부(500)는 두 번째 센싱 동작시 센싱회로(410)로부터 인가되는 센싱신호 CD1를 래치부(510)에 저장된 신호를 비교하여 데이터를 판별한다.
예를 들어, 데이터 변환부(500)는 첫 번째 센싱신호와 두 번째 센싱신호가 모두 데이터 "1"(하이 레벨)로 출력되는 경우 데이터 "1"로 판별한다. 그리고, 데이터 변환부(500)는 첫 번째 센싱신호와 두 번째 센싱신호가 모두 데이터 "0"(로우 레벨)로 출력되는 경우 데이터 "0"으로 판별한다.
그리고, 데이터 변환부(500)는 도 6의 타이밍도와 같이 첫 번째 센싱신호와 두 번째 센싱신호가 달라지는 경우 1/2×VCC 레벨로 판별한다. 도 6의 타이밍도를 살펴보면, 풀다운 전원라인 SB1에 인가되는 전압은 첫 번째 센싱시와 두 번째 센싱시 서로 다른 전압 레벨을 갖는 것을 알 수 있다. 마찬가지로, 풀다운 전원라인 SB2에 인가되는 전압은 첫 번째 센싱시와 두 번째 센싱시 서로 다른 전압 레벨을 갖는 것을 알 수 있다.
즉, 데이터 변환부(500)는 첫 번째 센싱동작시 데이터 "1"을 감지하고 두 번째 센싱동작시 데이터 "0"을 감지한 경우 센싱 데이터를 1/2×VCC 레벨로 판별한다. 반대로, 데이터 변환부(500)는 첫 번째 센싱동작시 데이터 "0"을 감지하고 두 번째 센싱동작시 데이터 "1"을 감지한 경우 센싱 데이터를 1/2×VCC 레벨로 판별한다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치의 구성도이다.
도 7의 실시예에 따른 반도체 장치는, 셀 어레이(100_1), 멀티 레벨 센싱회로(600) 및 데이터 변환부(700)를 포함한다. 도 7의 실시예에서 셀 어레이(100_1)의 구성은 도 1의 셀 어레이(100)와 동일하므로 중복되는 설명은 생략하기로 한다.
그리고, 도 7의 실시예에서 멀티 레벨 센싱회로(600)는 셀 어레이(100_1)에 저장된 데이터를 센싱하는 복수의 센싱회로(610, 620)를 포함한다. 여기서, 센싱회로(610)는 리드 모드시 리드 제어신호 RVBLP에 대응하여 단위 셀 MC1의 데이터를 리드하고 센싱신호 CD3, CD4를 출력한다. 마찬가지로, 센싱회로(620)는 리드 모드시 리드 제어신호 RVBLP에 대응하여 단위 셀 MC2의 데이터를 리드하고 센싱신호 CD5, CD6를 출력한다.
도 7의 실시예에 따른 멀티 레벨 센싱회로(600)는 센스앰프의 래치단에 인가되는 전압을 미스매칭시켜 데이터의 레벨을 구분하도록 한다. 그리고, 도 7의 실시예에 따른 멀티 레벨 센싱회로(600)는 한 번에 두 개 센스앰프에서 래치단 전압을 동시에 센싱하도록 한다. 그리고, 멀티 레벨 센싱회로(600)는 두 개의 센스앰프의 래치단에 인가되는 바이어스 전압 레벨을 미스매칭시켜 비트라인 쌍 BL, BLB에서 센싱되는 레벨을 달리함으로써 멀티 레벨을 센싱하도록 한다. 이러한 멀티 레벨 센싱회로(600)의 동작에 관해서는 후술하는 도 8에서 상세하게 설명하기로 한다.
데이터 변환부(700)는 멀티 레벨 센싱회로(600)로부터 인가되는 센싱신호 CD3~CD6를 변환하여 데이터 BIT1~BIT3를 출력한다. 센싱신호 CD3~CD6를 디코딩하여 데이터 BIT1~BIT3를 출력하는 데이터 변환부(700)의 동작은 도 1의 데이터 변환부(300)와 동일하므로 그 상세한 설명은 생략하기로 한다.
다만, 도 7의 실시예에서 센싱회로(610)는 두 개의 래치단으로부터 두 개의 센싱신호 CD3, CD4를 동시에 센싱하므로 두 센싱신호 CD3, CD4의 값을 비교하여 데이터 레벨을 판별하게 된다.
도 8은 도 7의 멀티 레벨 센싱회로(600)에 관한 상세 회로도이다. 멀티 레벨 센싱회로(600)에서 센싱회로(610)와 센싱회로(620)의 구성은 같으므로 도 8에서는 센싱회로(610)의 상세 회로를 일 예로 설명하기로 한다.
센싱회로(610)는 복수의 센스앰프 그룹 SA_G1~SA_G3과, 전압 제어부(614, 615)와, 전압 생성부(616) 및 구동신호 생성부(617)를 포함한다.
여기서, 복수의 센스앰프 그룹 SA_G1~SA_G3은 서로 동일한 구성을 가지므로, 센스앰프 그룹 SA_G1의 구성을 일 예로 설명하기로 한다. 센스앰프 그룹 SA_G1은 제 1센스앰프(611)와 제 2센스앰프(612) 및 제어부(613)를 포함한다. 그리고, 제 1센스앰프(611)와 제 2센스앰프(612)의 상세 회로 구성은 도 5의 회로 구성과 동일하므로 그 상세한 구조의 설명은 생략하기로 한다.
여기서, 제 1센스앰프(611)는 풀다운 전원라인 SB2을 통해 전압 제어부(614)로부터 구동전압이 인가되고, 풀다운 전원라인 SB4를 통해 전압 제어부(615)로부터 구동전압이 인가된다. 그리고, 제 1센스앰프(611)는 센싱노드 SA_F를 통해 센싱된 센싱신호 CD3를 출력할 수 있다.
그리고, 제 2센스앰프(612)는 풀다운 전원라인 SB1을 통해 전압 제어부(614)로부터 구동전압이 인가되고, 풀다운 전원라인 SB3를 통해 전압 제어부(615)로부터 구동전압이 인가된다. 그리고, 제 2센스앰프(612)는 센싱노드 SA_S를 통해 센싱된 센싱신호 CD4를 출력할 수 있다.
또한, 제어부(613)는 센싱 인에이블신호 SEN에 대응하여 제 1센스앰프(611)와 제 2센스앰프(612)의 동작을 선택적으로 제어한다. 예를 들어, 제어부(613)는 센싱 인에이블신호 SEN가 활성화되는 센싱 구간에서는 제 1센스앰프(611)와 제 2센스앰프(612)와 모두 동작하여 센싱노드 SA_F, SA_S를 통해 센싱된 센싱신호 CD3, CD4가 모두 출력되도록 한다. 반면에, 제어부(613)는 센싱 인에이블신호 SEN가 비활성화되는 구간에서는 제 1센스앰프(611)와 제 2센스앰프(612)의 동작을 차단하여 센싱신호 CD3, CD4가 출력되지 않도록 한다.
그리고, 전압 제어부(614)는 센싱 모드시 풀다운 전원라인 SB1, SB2에 바이어스 전압 VBIAS1 또는 접지전압 VSS을 공급한다. 이러한 전압 제어부(614)는 복수의 NMOS 트랜지스터 N17~N20를 포함한다.
여기서, NMOS 트랜지스터 N17는 풀다운 전원라인 SB1과 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 구동신호 SAN1가 인가된다. 그리고, NMOS 트랜지스터 N18는 풀다운 전원라인 SB2과 바이어스 전압 VBIAS1 인가단 사이에 연결되어 게이트 단자를 통해 구동신호 SAN1가 인가된다. 그리고, NMOS 트랜지스터 N19는 풀다운 전원라인 SB1과 바이어스 전압 VBIAS1 인가단 사이에 연결되어 게이트 단자를 통해 구동신호 SAN가 인가된다. 그리고, NMOS 트랜지스터 N20는 풀다운 전원라인 SB2과 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 구동신호 SAN가 인가된다.
그리고, 전압 제어부(615)는 센싱 모드시 풀다운 전원라인 SB3, SB4에 바이어스 전압 VBIAS2 또는 접지전압 VSS을 공급한다. 이러한 전압 제어부(615)는 복수의 NMOS 트랜지스터 N21~N24를 포함한다.
여기서, NMOS 트랜지스터 N21는 풀다운 전원라인 SB3과 바이어스 전압 VBIAS2 인가단 사이에 연결되어 게이트 단자를 통해 구동신호 SAN2가 인가된다. 그리고, NMOS 트랜지스터 N22는 풀다운 전원라인 SB4과 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 구동신호 SAN2가 인가된다. 그리고, NMOS 트랜지스터 N23는 풀다운 전원라인 SB3과 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 구동신호 SAN가 인가된다. 그리고, NMOS 트랜지스터 N24는 풀다운 전원라인 SB4과 바이어스 전압 VBIAS2 인가단 사이에 연결되어 게이트 단자를 통해 구동신호 SAN가 인가된다.
본 발명의 실시예에서 복수의 센스앰프 그룹 SA_G1~SA_G3은 각각의 센스앰프들이 풀다운 전원라인 SB1~SB4를 공유할 수 있다.
그리고, 전압 생성부(616)는 서로 다른 전압 레벨을 갖는 바이어스 전압 VBIAS1, VBIAS2을 생성한다. 예를 들어, 바이어스 전압 VBIAS1은 바이어스 전압 VBIAS2 보다 높은 레벨을 가질 수 있다. 그리고, 바이어스 전압 VBIAS1은 1/2×VCC 레벨보다 낮은 전압 레벨을 갖는다. 그리고, 바이어스 전압 VBIAS2은 접지전압 VSS 레벨과 같거나 더 높은 레벨로 설정될 수 있다.
또한, 구동신호 생성부(617)는 리드 제어신호 RVBLP에 대응하여 구동신호 SAN, SAN1, SAN2를 생성한다. 즉, 구동신호 생성부(617)는 리드 제어신호 RVBLP의 활성화시 구동신호 SAN, SAN1, SAN2를 활성화시킨다.
도 8의 센싱회로(610)에 관한 동작 과정을 상세하게 설명하면 다음과 같다.
리드 모드시 워드라인 WL이 활성화되면 센스앰프 그룹 SA_G1이 동작하게 된다. 제 1센스앰프(611)와 제 2센스앰프(612)의 동작시 풀다운 전원라인 SB1~SB4에 구동 전압이 인가된다.
구동신호 생성부(617)는 리드 제어신호 RVBLP가 하이 레벨로 활성화면 제 1센스앰프(611)와 제 2센스앰프(612)의 풀다운 전원라인 SB1~SB4에 바이어스 전압 VBIAS1, VBIAS2 또는 접지전압 VSS을 선택적으로 공급하기 위한 구동신호 SAN, SAN1, SAN2를 활성화시킨다. 여기서, 구동신호 SAN, SAN1, SAN2는 동시에 활성화되는 구동신호일 수 있다.
구동신호 SAN가 활성화되면 NMOS 트랜지스터 N19, N20, N23, N24가 턴 온 된다. 그러면, 풀다운 전원라인 SB1에 바이어스 전압 VBIAS1이 인가되고, 풀다운 전원라인 SB2에 접지전압 VSS이 인가된다. 그리고, 풀다운 전원라인 SB3에 접지전압 VSS이 인가되고, 풀다운 전원라인 SB4에 바이어스 전압 VBIAS2이 인가된다.
그리고, 구동신호 SAN1, SAN2가 활성화되면 NMOS 트랜지스터 N17, N18, N21, N22가 턴 온 된다. 그러면, 풀다운 전원라인 SB1에 접지전압 VSS이 인가되고, 풀다운 전원라인 SB2에 바이어스 전압 VBIAS1이 인가된다. 그리고, 풀다운 전원라인 SB3에 바이어스 전압 VBIAS2이 인가되고, 풀다운 전원라인 SB4에 접지전압 VSS이 인가된다. 그러면, 제 1센스앰프(611)와 제 2센스앰프(612)의 센싱노드 SA_F, SA_S를 통해 센싱된 센싱신호 CD3, CD4가 출력된다.
데이터 변환부(700)는 센싱회로(610)에서 출력되는 센싱신호 CD3,CD4를 판별하여 멀티 레벨을 센싱하게 된다. 예를 들어, 두 센싱신호 CD3, CD4가 모두 데이터 "1"의 로직 레벨로 센싱되는 경우 데이터 "1"로 판별한다. 그리고, 두 센싱신호 CD3, CD4가 모두 데이터 "0"의 로직 레벨로 센싱되는 경우 데이터 "0"으로 판별한다. 그리고, 두 센싱신호 CD3, CD4가 서로 반대의 로직 레벨로 센싱되는 경우 1/2×VCC 레벨로 판별한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 센싱 모드시 이퀄라이징신호에 대응하여 비트라인 쌍을 비트라인 프리차지 전압 레벨로 프리차지시키는 프리차지 제어부;
    리드 제어신호에 대응하여 센싱 동작시 상기 비트라인 쌍의 전압을 상기 프리차지 전압 레벨로 유지시키는 리드 제어부;
    상기 센싱 모드시 상기 비트라인 쌍의 데이터를 센싱하는 센스앰프; 및
    비트라인의 전압과 기준전압을 비교하여 상기 이퀄라이징신호를 생성하는 프리차지 전압 감지부를 포함하는 것을 특징으로 하는 멀티 레벨 센싱 회로.
  2. 제 1항에 있어서, 상기 프리차지 제어부는
    프리차지 모드시 활성화되는 비트라인 이퀄라이징신호, 라이트 모드시 활성화되는 라이트 제어신호 및 상기 이퀄라이징신호 중 적어도 어느 하나가 활성화되는 경우 상기 비트라인 쌍을 프리차지시키는 것을 특징으로 하는 멀티 레벨 센싱 회로.
  3. 제 1항에 있어서, 상기 리드 제어부는
    상기 비트라인 쌍 사이에 직렬 연결되어 공통 게이트 단자를 통해 상기 리드 제어신호가 인가되는 제 1 및 제 2트랜지스터; 및
    상기 비트라인 프리차지 전압의 인가단과 상기 제 1 및 제 2트랜지스터의 공통 노드 사이에 연결된 저항을 포함하는 것을 특징으로 하는 멀티 레벨 센싱 회로.
  4. 제 3항에 있어서, 상기 제 1 및 제 2트랜지스터는
    상기 프리차지 제어부와 상기 센스앰프에 구비된 트랜지스터들 보다 긴 채널 길이를 갖는 것을 특징으로 하는 멀티 레벨 센싱 회로.
  5. 제 1항에 있어서, 상기 프리차지 전압 감지부는
    상기 비트라인의 전압과 제 1기준전압을 비교하는 제 1비교기;
    상기 비트라인의 전압과 상기 제 1기준전압과 서로 다른 레벨을 갖는 제 2기준전압을 비교하는 제 2비교기; 및
    상기 제 1비교기의 출력과 상기 제 2비교기의 출력을 조합하여 상기 이퀄라이징신호를 출력하는 조합부를 포함하는 것을 특징으로 하는 멀티 레벨 센싱 회로.
  6. 제 5항에 있어서,
    상기 제 1준전압은 상기 비트라인 프리차지 전압보다 높은 레벨로 설정되고, 상기 제 2기준전압은 상기 비트라인 프리차지 전압보다 낮은 레벨로 설정되는 것을 특징으로 하는 멀티 레벨 센싱 회로.
  7. 제 1풀다운 전원라인과 제 2풀다운 전원라인을 구비하고, 센싱 동작시 상기 제 1 및 제 2풀다운 전원라인에 인가되는 구동전압에 대응하여 비트라인 쌍의 데이터를 센싱하는 센스앰프;
    상기 센싱 동작시 서로 다른 타이밍에 활성화되는 구동신호들에 대응하여 상기 제 1 및 제 2풀다운 전원라인에 서로 다른 레벨을 갖는 바이어스 전압을 선택적으로 공급하는 전압 제어부; 및
    상기 비트라인 쌍으로부터 첫 번째 센싱된 데이터와 두 번째 센싱된 데이터를 비교하되, 비교된 데이터의 반전 여부에 대응하여 데이터를 판별하는 데이터 변환부를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 7항에 있어서, 상기 센스앰프는
    공통 소스단자가 풀업 전원라인에 연결되어 게이트 단자가 크로스 커플드 연결되는 제 3 및 제 4트랜지스터;
    상기 제 3트랜지스터와 제 1풀다운 전원라인 사이에 연결되어 게이트 단자가 비트라인과 연결되는 제 5트랜지스터; 및
    상기 제 4트랜지스터와 제 2풀다운 전원라인 사이에 연결되어 게이트 단자가 비트라인 바와 연결되는 제 6트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 7항에 있어서,
    상기 비트라인 쌍에는 비트라인 프리차지 전압 레벨이 인가되는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서,
    상기 전압 제어부에 서로 다른 전압 레벨을 갖는 제 1바이어스 전압과 제 2바이어스 전압을 출력하는 전압 생성부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 제 1바이어스 전압은 상기 제 2바이어스 바이어스 전압 보다 높은 레벨이고,
    상기 제 1바이어스 전압은 비트라인 프리차지 전압 보다 낮은 전압 레벨을 갖으며,
    상기 제 2바이어스 전압은 접지전압 레벨과 같거나 더 높은 레벨로 설정되는 것을 특징으로 하는 반도체 장치.
  12. 제 7항에 있어서,
    상기 전압 제어부에 서로 다른 타이밍에 활성화되는 제 1구동신호와 제 2구동신호를 공급하는 구동신호 생성부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 7항에 있어서, 상기 전압 제어부는
    상기 제 1풀다운 전원라인과 제 1바이어스 전압 인가단 사이에 연결되어 제 1구동신호에 의해 제어되는 제 7트랜지스터;
    상기 제 2풀다운 전원라인과 제 2바이어스 전압 인가단 사이에 연결되어 제 1구동신호에 의해 제어되는 제 8트랜지스터;
    상기 제 1풀다운 전원라인과 제 2바이어스 전압 인가단 사이에 연결되어 제 2구동신호에 의해 제어되는 제 9트랜지스터; 및
    상기 제 2풀다운 전원라인과 제 1바이어스 전압 인가단 사이에 연결되어 제 2구동신호에 의해 제어되는 제 10트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제 7항에 있어서, 상기 전압 제어부는 서브 홀 영역에 구비되는 것을 특징으로 하는 반도체 장치.
  15. 제 7항에 있어서,
    상기 센스앰프는 인접한 영역에 형성된 센스앰프와 상기 제 1 및 제 2풀다운 전원라인이 공유되는 것을 특징으로 하는 반도체 장치.
  16. 제 7항에 있어서, 상기 데이터 변환부는
    첫 번째 센싱신호와 두 번째 센싱신호가 모두 데이터 "1"로 출력되는 경우 데이터 "1"로 판별하고, 첫 번째 센싱신호와 두 번째 센싱신호가 모두 데이터 "0"으로 출력되는 경우 데이터 "0"으로 판별하며,
    첫 번째 센싱신호와 두 번째 센싱신호가 달라지는 경우 비트라인 프리차지 전압 레벨을 판별하는 것을 특징을 하는 반도체 장치.
  17. 제 2풀다운 전원라인과 제 4풀다운 전원라인을 통해 구동전압이 인가되는 제 1센스앰프;
    제 1풀다운 전원라인과 제 3풀다운 전원라인을 통해 구동전압이 인가되는 제 2센스앰프;
    센싱 모드시 제 1 및 제 2구동신호에 대응하여 상기 제 1 및 제 2풀다운 전원라인에 서로 다른 레벨을 갖는 바이어스 전압을 공급하는 제 1전압 제어부; 및
    상기 센싱 모드시 상기 제 1구동신호 및 제 3구동신호에 대응하여 상기 제 3 및 제 4풀다운 전원라인에 서로 다른 레벨을 갖는 바이어스 전압을 공급하는 제 2전압 제어부를 포함하는 것을 특징으로 하는 멀티 레벨 센싱 회로.
  18. 제 17항에 있어서,
    센싱 인에이블신호의 활성화 구간에서 상기 제 1센스앰프와 상기 제 2센스앰프의 동작을 활성화시키는 제어부를 더 포함하는 것을 특징으로 하는 멀티 레벨 센싱 회로.
  19. 제 17항에 있어서, 제 1전압 제어부는
    상기 제 1풀다운 전원라인과 접지전압 인가단 사이에 연결되어 상기 제 2구동신호에 의해 제어되는 제 11트랜지스터;
    상기 제 2풀다운 전원라인과 제 1바이어스 전압 인가단 사이에 연결되어 상기 제 2구동신호에 의해 제어되는 제 12트랜지스터;
    상기 제 1풀다운 전원라인과 제 1바이어스 전압 인가단 사이에 연결되어 제 1구동신호에 의해 제어되는 제 13트랜지스터; 및
    상기 제 2풀다운 전원라인과 접지전압 인가단 사이에 연결되어 제 1구동신호에 의해 제어되는 제 14트랜지스터를 포함하는 것을 특징으로 하는 멀티 레벨 센싱 회로.
  20. 제 17항에 있어서, 제 2전압 제어부는
    상기 제 3풀다운 전원라인과 제 2바이어스 전압 인가단 사이에 연결되어 상기 제 3구동신호에 의해 제어되는 제 15트랜지스터;
    상기 제 4풀다운 전원라인과 접지전압 인가단 사이에 연결되어 상기 제 3구동신호에 의해 제어되는 제 16트랜지스터;
    상기 제 3풀다운 전원라인과 접지전압 인가단 사이에 연결되어 제 1구동신호에 의해 제어되는 제 17트랜지스터; 및
    상기 제 4풀다운 전원라인과 제 2바이어스 전압 인가단 사이에 연결되어 제 1구동신호에 의해 제어되는 제 18트랜지스터를 포함하는 것을 특징으로 하는 멀티 레벨 센싱 회로.
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