JP2001189648A - 高速ダイナミックラッチ - Google Patents

高速ダイナミックラッチ

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JP2001189648A JP2000371950A JP2000371950A JP2001189648A JP 2001189648 A JP2001189648 A JP 2001189648A JP 2000371950 A JP2000371950 A JP 2000371950A JP 2000371950 A JP2000371950 A JP 2000371950A JP 2001189648 A JP2001189648 A JP 2001189648A
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Abstract

(57)【要約】 【課題】 高速アナログ/デジタル変換器に使用可能な
ダイナミックラッチを提供する。 【解決手段】 差動入力信号中で一つと第２出力ノード
の信号に応答して並列で第１出力ノードをディスチャー
ジし、差動入力信号中で他の一つと第１出力ノードの信
号に応答して並列で第２出力ノードをディスチャージす
るディスチャージ部と、クロック信号に応答して前記デ
ィスチャージ部から電流をシンキングする電流源とを具
備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は高速ダイナミックラ
ッチに係り、特に高速用アナログ/デジタル変換器に使
用可能なダイナミックラッチに関する。
【０００２】
【従来の技術】一般にラッチはアドレス、データ、また
は内部クロック信号を一定期間ラッチする時や特定モー
ドを維持する時に用いられる。HDTV(High Definition T
elevision)とPRML用アナログ/デジタル変換器において
高速ラッチは必要不可欠である。
【０００３】図１は、従来のダイナミックラッチ回路を
示す図である。図１を参照すれば、ラッチ回路は、クロ
ックCLKが"Low"のトラックモードとクロックCLKが"Hig
h"のラッチモードに区分されて動作する。即ち、トラッ
クモードの場合、PMOSトランジスタP０及びP１、NMOSト
ランジスタN４及びN５はノードVA及びVBをプリチャージ
する。またPMOSトランジスタP２及びP３、NMOSトランジ
スタN０及びN１はインバータラッチを形成し、ラッチモ
ードの場合二つの入力信号inn、inpを各々"High"と"Lo
w"にラッチする。
【０００４】先ず、クロックCLKが"ロー"であればNMOS
トランジスタN４及びN５はターンオフ状態であり、PMOS
トランジスタP０及びP１及び入力端スイッチP５及びP６
はターンオン状態を維持する。従ってノードVA及びVBは
全て"ハイ"状態になり、インバータINV１及びINV２を経
た最後の出力outn及びoutpは全て"ロー"を維持する。こ
の時NMOSトランジスタN２及びN３のゲートにアナログ入
力信号が印加される状態である。
【０００５】またクロックCLKが"ロー"から"ハイ"に遷
移される瞬間PMOSトランジスタP０及びP１及び入力端ス
イッチP５及びP６がターンオフされ、NMOSトランジスタ
N４及びN５がターンオンされる。従ってノードVA及びVB
の電荷は直列連結されたNMOSトランジスタN０、N２及び
N１、N３を通じて各々ディスチャージされる。この時ノ
ードNAの信号及びノードNBの信号、即ち、完全差動入力
はNMOSトランジスタN２及びN３に流れる電流を相互差が
あるようにする。結局ノードVA及びVB間に電圧差が形成
され、PMOSトランジスタP２及びP３及びNMOSトランジス
タN０及びN１よりなされたインバータラッチにより完全
差動出力outn、outpは各々"ハイ"と"ロー"にラッチされ
る。
【０００６】このように図１は、トラックモードから静
電流の消耗を除去したラッチ回路である。しかし図１の
ラッチ回路は、NMOSトランジスタN０、N２及びN１、N３
が直列で連結されているためにディスチャージ時間が延
びる。
【０００７】図２Ａは、図１の回路でクロックCLKによ
るノードNA及びNB間にアナログ入力の電圧差を示す図で
ある。図２Ａを参照すれば、クロックCLKの周波数が２
００MHz(クロック周期＝５ns)の場合、完全差動入力信
号、即ち、ノードNAの信号及びノードNBの信号間の電圧
差がキック-バック効果により縮まっている。これはラ
ッチが高速で動作する場合、次のクロック周期に影響を
与えられる問題点がある。
【０００８】図２Ｂは、図１の回路で２００Mspsのクロ
ックCLKによるノードVA及びVB電圧を示す図である。図
２Ｂを参照すれば、NMOSトランジスタN２及びN３がラッ
チモードで全てリニア領域で動作し、NMOSトランジスタ
N２とNMOSトランジスタN０が直列で連結されており、NM
OSトランジスタN３とNMOSトランジスタN１が直列で連結
されているためにディスチャージするのにかかる時間が
延びる。これは高速動作が要求されるシステムで使用で
きないという短所がある。
【０００９】
【発明が解決しようとする課題】本発明が解決しようと
する技術的課題は、既存ラッチで発生するキック-バッ
ク効果を除去し低速の充放電による短所を補完した高速
ダイナミックラッチを提供することにある。
【００１０】
【課題を解決するための手段】本発明の技術的課題を達
成するために本発明は、第１出力ノードと、第２出力ノ
ードと、クロック信号、前記第１出力ノードの信号及び
前記第２出力ノードの信号に応答して前記第１出力ノー
ド及び前記第２出力ノードをプリチャージするプリチャ
ージ部と、差動入力信号中で一つと前記第２出力ノード
の信号に応答して並列で前記第１出力ノードをディスチ
ャージし、前記差動入力信号中で他の一つと前記第１出
力ノードの信号に応答して並列で前記第２出力ノードを
ディスチャージするディスチャージ部と、前記クロック
信号に応答して前記ディスチャージ部から電流をシンキ
ングする電流源とを具備することを特徴とする高速ダイ
ナミックラッチを提供する。
【００１１】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施例を説明する。
【００１２】図３は、本発明に係るダイナミックラッチ
回路を示す図である。図３を参照すれば、前記ダイナミ
ックラッチ回路は、プリチャージ部３１０、ディスチャ
ージ部３４０、電流源３６０、第１及び第２入力部３２
０、３３０、第１及び第２出力部３７０、３８０を具備
する。
【００１３】前記プリチャージ部３１０は、クロック信
号CLK、第１出力ノードVAの信号及び第２出力ノードVB
の信号に応答して第１出力ノードVA及び第２出力ノード
VBをプリチャージする。
【００１４】前記ディスチャージ部３４０は差動入力信
号中で一つ、即ち、ノードNAの信号と第２出力ノードVB
の信号に応答して並列で第１出力ノードVAをディスチャ
ージし、差動入力信号中で他の一つ、即ち、ノードNBの
信号と第１出力ノードVAの信号に応答して並列で第２出
力ノードVBをディスチャージする。
【００１５】前記電流源３６０は、クロック信号CLKに
応答してディスチャージ部３４０から電流をシンキング
する。
【００１６】前記第１入力部３２０は、クロック信号CL
Kに応答して第１入力信号innをノードNAに伝送する。
【００１７】前記第２入力部３３０は、クロック信号CL
Kに応答して第２入力信号inpをノードNBに伝送する。
【００１８】前記第１及び第２入力信号inn、inpは差動
入力信号であり、従ってノードNAの信号及びノードNBの
信号も差動入力信号である。
【００１９】前記第１出力部３７０は、第１出力ノード
VAの信号を反転バッファリングしてその結果を第１出力
信号outnとして出力する。
【００２０】前記第２出力部３８０は、第２出力ノード
VBの信号を反転バッファリングしてその結果を第２出力
信号outpとして出力する。
【００２１】より詳細には、前記プリチャージ部３１０
は、第１及び第２プリチャージ部３１０a、３１０bに区
分される。第１プリチャージ部３１０aは第１基準電圧
ノード、即ち、電源電圧ノードVDDにソースが接続さ
れ、クロック信号CLKにゲートが接続され、第１出力ノ
ードVAにドレインが接続されるPMOSトランジスタP１、
第１基準電圧ノードVDDにソースが接続され、第２出力
ノードVBにゲートが接続され、第１出力ノードVAにドレ
インが接続されるPMOSトランジスタP３を具備する。第
２プリチャージ部３１０bは、第１基準電圧ノードVDDに
ソースが接続され、クロック信号CLKにゲートが接続さ
れ、第２出力ノードVBにドレインが接続されるPMOSトラ
ンジスタP０、第１基準電圧ノードVDDにソースが接続さ
れ、第１出力ノードVAにゲートが接続され、第２出力ノ
ードVBにドレインが接続されるPMOSトランジスタP２を
具備する。
【００２２】前記ディスチャージ部３４０は、第１及び
第２ディスチャージ部３４０a、３４０bに区分される。
第１ディスチャージ部３４０aは、第１出力ノードVAに
ドレインが接続され、差動入力信号中で一つ、即ち、ノ
ードNAの信号にゲートが接続され、ノードNCにソースが
接続されるNMOSトランジスタN２、第１出力ノードVAに
ドレインが接続され、第２出力ノードVBにゲートが接続
され、ノードNCにソースが接続されるNMOSトランジスタ
N０を具備する。前記第２ディスチャージ部３４０bは、
第２出力ノードVBにドレインが接続され、差動入力信号
中で他の一つ、即ち、ノードNBの信号にゲートが接続さ
れ、第３出力ノードにソースが接続されるNMOSトランジ
スタN３、第２出力ノードVBにドレインが接続され、第
１出力モードVAにゲートが接続され、ノードNCにソース
が接続されるNMOSトランジスタN１を具備する。
【００２３】前記電流源３６０は、ディスチャージ部３
４０のノードNCと第２基準電圧ノード、即ち、接地電圧
ノードGNDとの間に接続され、ゲートにクロック信号CLK
が印加されるNMOSトランジスタN５を具備する。
【００２４】図３を参照して詳細な回路動作を説明す
る。先ず、クロック信号CLKが"ロー"のトラックモード
でNMOSトランジスタN５はターンオフ状態であり、プリ
チャージ部３１０のPMOSトランジスタP１及びP０及び第
１、第２入力部３２０、３３０の伝送ゲートG１、G２が
ターンオン状態を維持する。これにより第１、第２出力
ノードVA及びVBは全て"ハイ"状態であり、第１及び第２
出力部３７０、３８０のインバータINV１及びINV２を通
した最後の出力信号outn、outpは全て"ロー"を維持す
る。この時第１入力部３２０及び第２入力部３３０の伝
送ゲートG１、G２にアナログ差動入力信号inn、inpが印
加される状態である。
【００２５】クロック信号CLKが"ロー"から"ハイ"に遷
移されるラッチモードで、PMOSトランジスタP１及びP０
及び第１、第２入力部３２０、３３０の伝送ゲートG
１、G２がターンオフされ、NMOSトランジスタN５はター
ンオンされる。これにより第１、第２出力ノードVA及び
VBの電荷は、第１、第２ディスチャージ部３４０a、３
４０b内で各々並列で対で連結されたNMOSトランジスタN
０とN２及びN１とN３を通じてディスチャージされ始め
る。この時ノードNAの信号及びノードNBの信号、即ち、
完全差動入力はNMOSトランジスタN２、N３に流れる電流
を相互差があるようにする。従ってノードVA及びVB間に
電圧差が形成されてPMOSトランジスタP２及びP３及びNM
OSトランジスタN０、N１よりなされたインバータラッチ
によりインバータINV１及びINV２を通じた完全差動出力
outn、outpは各々"ハイ"と"ロー"にラッチされる。
【００２６】そしてノードVA、VBのプリチャージ及びデ
ィスチャージを制御する役割をするNMOSトランジスタN
５がディスチャージ部３４０内のNMOSトランジスタN
０、N２、N１、N３のソースに共通で連結されることに
よってキック-バック効果による高速動作の制限を解決
できる。
【００２７】図４は、図３に示したダイナミックラッチ
回路のキック-バック効果に対するシミュレーション結
果を示すグラフである。(a)は２００MspsのクロックCLK
信号であり、(b)は完全差動入力信号、即ち、ノードNA
の信号及びノードNBの信号間の電圧差を示す図である。
図４に示したようにキック-バック効果によりアナログ
入力信号inn、inpがクロックCLKにより影響されるが、
既存のラッチ(図１参照)とは違って完全差動入力信号、
即ち、ノードNAの信号及びノードNBの信号間の電圧差が
縮まらない。従って高速動作時次のクロック周期でアナ
ログ入力信号の電圧差は縮まらない。
【００２８】またノードVA及びVBのディスチャージ時間
が高速動作に大きな影響を及ぼす。即ち、二つのノード
のフォーリング及びライジング時間が動作周波数パルス
幅の１/２以下であるべきである。ところが図３に示し
たダイナミックラッチ回路では、NMOSトランジスタN
０、N１が既存のようにNMOSトランジスタN２、N３に各
々直列で連結されずに並列で連結されているためにノー
ドVA及びVBのディスチャージ時間が速まる。図５は、図
３の回路でノードVA及びVBのディスチャージ時間に対す
るシミュレーション結果を示すグラフであり、(a)は２
００MHzのクロックCLK信号であり、(b)はノードVA及びV
Bの電圧波形を示す図である。図５に示したようにノー
ドVA及びVBのディスチャージ時間が約１ns以下であるの
で５００MHz以上の動作速度を得られる。この時図５の
シミュレーションでは０.６um CMOS工程モデルパラメー
タを使用した。
【００２９】
【発明の効果】前述したように本発明によれば、既存ラ
ッチで発生するキック-バック効果を除去し低速の充放
電による短所を補完して動作速度を改善でき、５００MH
z以上の高速アナログ/デジタル変換器に使用可能であ
る。
【図面の簡単な説明】
【図１】 従来のダイナミックラッチ回路を示す図であ
る。
【図２】 図２Ａ及び図２Ｂは、図１の回路のシミュレ
ーション結果を示すグラフである。
【図３】 本発明に係るダイナミックラッチ回路を示す
図である。
【図４】 図３のシミュレーション結果を示すグラフで
ある。
【図５】 図３のディスチャージ時間に対するシミュレ
ーション結果を示すグラフである。
【符号の説明】
３１０ プリチャージ部 ３１０a、３１０b 第１及び第２プリチャージ部 ３２０、３３０ 第１、第２入力部 ３４０ ディスチャージ部 ３４０a、３４０b 第１、第２ディスチャージ部 ３６０ 電流源 ３７０、３８０ 第１及び第２出力部

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 第１出力ノードと、 第２出力ノードと、 クロック信号、前記第１出力ノードの信号及び前記第２
    出力ノードの信号に応答して前記第１出力ノード及び前
    記第２出力ノードをプリチャージするプリチャージ部
    と、 差動入力信号中で一つと前記第２出力ノードの信号に応
    答して並列で前記第１出力ノードをディスチャージし、
    前記差動入力信号中で他の一つと前記第１出力ノードの
    信号に応答して並列で前記第２出力ノードをディスチャ
    ージするディスチャージ部と、 前記クロック信号に応答して前記ディスチャージ部から
    電流をシンキングする電流源とを具備することを特徴と
    する高速ダイナミックラッチ。
  2. 【請求項２】 前記高速ダイナミックラッチは、前記ク
    ロック信号に応答して前記差動入力信号中で一つを受信
    する第１入力部と、 前記クロック信号に応答して前記差動入力信号中で他の
    一つを受信する第２入力部とをさらに具備することを特
    徴とする請求項１に記載の高速ダイナミックラッチ。
  3. 【請求項３】 前記高速ダイナミックラッチは、 前記第１出力ノードの信号を反転バッファリングして出
    力する第１出力部と、 前記第２出力ノードの信号を反転バッファリングして出
    力する第２出力部とをさらに具備することを特徴とする
    請求項１に記載の高速ダイナミックラッチ。
  4. 【請求項４】 前記プリチャージ部は、 前記クロック信号及び前記第２出力ノードの信号に応答
    して前記第１出力ノードをプリチャージする第１プリチ
    ャージ部と、 前記クロック信号及び前記第１出力ノードの信号に応答
    して前記第２出力ノードをプリチャージする第２プリチ
    ャージ部とを具備することを特徴とする請求項１に記載
    の高速ダイナミックラッチ。
  5. 【請求項５】 前記ディスチャージ部は、 前記差動入力信号中で一つと前記第２出力ノードの信号
    に応答して並列で前記第１出力ノードをディスチャージ
    する第１ディスチャージ部と、 前記差動入力信号中で他の一つと前記第１出力ノードの
    信号に応答して並列で前記第２出力ノードをディスチャ
    ージする第２ディスチャージ部とを具備することを特徴
    とする請求項１に記載の高速ダイナミックラッチ。
  6. 【請求項６】 前記第１プリチャージ部は、 第１基準電圧ノードにソースが接続され、前記クロック
    信号にゲートが接続され、前記第１出力ノードにドレイ
    ンが接続される第１MOSトランジスタと、 前記第１基準電圧ノードにソースが接続され、前記第２
    出力ノードにゲートが接続され、前記第１出力ノードに
    ドレインが接続される第２MOSトランジスタとを具備す
    ることを特徴とする請求項４に記載の高速ダイナミック
    ラッチ。
  7. 【請求項７】 前記第２プリチャージ部は、 第１基準電圧ノードにソースが接続され、前記クロック
    信号にゲートが接続され、前記第２出力ノードにドレイ
    ンが接続される第１MOSトランジスタと、 前記第１基準電圧ノードにソースが接続され、前記第１
    出力ノードにゲートが接続され、前記第２出力ノードに
    ドレインが接続される第２MOSトランジスタとを具備す
    ることを特徴とする請求項４に記載の高速ダイナミック
    ラッチ。
  8. 【請求項８】 前記第１ディスチャージ部は、前記第１
    出力ノードにドレインが接続され、前記差動入力信号中
    で一つにゲートが接続され、共通ノードにソースが接続
    される第１MOSトランジスタと、 前記第１出力ノードにドレインが接続され、前記第２出
    力モードにゲートが接続され、前記共通ノードにソース
    が接続される第２MOSトランジスタとを具備することを
    特徴とする請求項５に記載の高速ダイナミックラッチ。
  9. 【請求項９】 前記第２ディスチャージ部は、 前記第２出力ノードにドレインが接続され、前記差動入
    力信号中で他の一つにゲートが接続され、共通ノードに
    ソースが接続される第１MOSトランジスタと、 前記第２出力ノードにドレインが接続され、前記第１出
    力ノードにゲートが接続され、前記共通ノードにソース
    が接続される第２MOSトランジスタとを具備することを
    特徴とする請求項５に記載の高速ダイナミックラッチ。
  10. 【請求項１０】 前記電流源は、 前記ディスチャージ部と第２基準電圧ノードとの間に接
    続され、ゲートに前記クロック信号が印加されるMOSト
    ランジスタを具備することを特徴とする請求項１に記載
    の高速ダイナミックラッチ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3939122B2 (ja) * 2001-07-19 2007-07-04 富士通株式会社 レシーバ回路
JP4680448B2 (ja) * 2001-09-04 2011-05-11 ルネサスエレクトロニクス株式会社 高速サンプリングレシーバー
US6882201B1 (en) * 2004-01-07 2005-04-19 Hewlett-Packard Development Company, L.P. Triple redundant latch design using a fail-over mechanism with backup
KR101533496B1 (ko) * 2013-04-30 2015-07-02 인하대학교 산학협력단 저전력 동적 전류 모드 래치 및 플립플롭 회로
KR102261300B1 (ko) * 2015-06-22 2021-06-09 삼성전자주식회사 고속으로 동작하는 클록 게이팅 회로
US9438211B1 (en) * 2015-07-16 2016-09-06 Huawei Technologies Co., Ltd. High speed latch and method
CN108347234A (zh) * 2017-12-29 2018-07-31 成都华微电子科技有限公司 基于反相器设计的高速比较器电路
CN108494406B (zh) * 2018-03-23 2022-03-18 上海唯捷创芯电子技术有限公司 一种高速动态锁存型比较器、芯片及通信终端

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5182560A (en) * 1989-12-22 1993-01-26 Texas Instruments Incorporated Analog-to-digital converter for high speed low power applications
JP3031486B2 (ja) * 1990-11-30 2000-04-10 日本テキサス・インスツルメンツ株式会社 差動チョッパ形コンパレータ
KR960005196B1 (ko) * 1993-12-03 1996-04-22 재단법인한국전자통신연구소 비교기 회로

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