JP3407709B2 - 電流比較型ラッチ - Google Patents
電流比較型ラッチInfo
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- JP3407709B2 JP3407709B2 JP2000090343A JP2000090343A JP3407709B2 JP 3407709 B2 JP3407709 B2 JP 3407709B2 JP 2000090343 A JP2000090343 A JP 2000090343A JP 2000090343 A JP2000090343 A JP 2000090343A JP 3407709 B2 JP3407709 B2 JP 3407709B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356182—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes
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- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ・デジタ
ル変換器等に用いられる電流比較型ラッチに関するもの
である。
ル変換器等に用いられる電流比較型ラッチに関するもの
である。
【０００２】
【従来の技術】従来、アナログ・デジタル変換器等に用
いられるラッチとしては電圧比較型が主流であった。し
かし、近年のLSIの低電圧化によって、信号処理が電流
で行われることが多くなり、電流比較型ラッチへのニー
ズが高まってきている。
いられるラッチとしては電圧比較型が主流であった。し
かし、近年のLSIの低電圧化によって、信号処理が電流
で行われることが多くなり、電流比較型ラッチへのニー
ズが高まってきている。
【０００３】従来の電流比較型ラッチとしては、文献
「１００メガヘルツ８ビットシーモスインターポレーテ
ィング エーデーコンバータ」（A １００ MHz ８ BIT
CMOSINTERPOLATING A/D CONVERTER」M. Steyaert, R. R
oovers and J. Craninckx(IEEE １９９３CUSTOM INTEGR
ATED CIRCUITS CONFERENCE ２８.１.１〜２８.１.４)）
に開示されているように、入出力間が互いに接続された
２つのインバータの入力端子間にあるスイッチをON、OF
Fすることによって、リセット及び比較を行う構成とな
っている。
「１００メガヘルツ８ビットシーモスインターポレーテ
ィング エーデーコンバータ」（A １００ MHz ８ BIT
CMOSINTERPOLATING A/D CONVERTER」M. Steyaert, R. R
oovers and J. Craninckx(IEEE １９９３CUSTOM INTEGR
ATED CIRCUITS CONFERENCE ２８.１.１〜２８.１.４)）
に開示されているように、入出力間が互いに接続された
２つのインバータの入力端子間にあるスイッチをON、OF
Fすることによって、リセット及び比較を行う構成とな
っている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、ラッチのリセット期間に出力電位がロジ
ックレベル(“H”(高電位側電源VDDに相当)または“L”
(低電位側電源VSSに相当))に決まらず、中間電位になっ
てしまう。そのため、貫通電流が流れ、消費電力が大き
くなってしまうという欠点があった。
来の構成では、ラッチのリセット期間に出力電位がロジ
ックレベル(“H”(高電位側電源VDDに相当)または“L”
(低電位側電源VSSに相当))に決まらず、中間電位になっ
てしまう。そのため、貫通電流が流れ、消費電力が大き
くなってしまうという欠点があった。
【０００５】また、上記構成では、リセット時の出力電
位がロジックレベル(“H”または“L”)にないために、
クロック１サイクルのデータに変換するためには、さら
にもう１段のラッチが必要となり、高速動作が困難とな
る。
位がロジックレベル(“H”または“L”)にないために、
クロック１サイクルのデータに変換するためには、さら
にもう１段のラッチが必要となり、高速動作が困難とな
る。
【０００６】本発明はこうした問題点を鑑みてなされた
もので、リセット時の出力電位をロジックレベル(“H”
または“L”)に固定して貫通電流をなくし、低消費電力
化を実現するとともに、高速かつ高精度な比較を行うこ
のできる電流比較型ラッチを提供することを目的とす
る。
もので、リセット時の出力電位をロジックレベル(“H”
または“L”)に固定して貫通電流をなくし、低消費電力
化を実現するとともに、高速かつ高精度な比較を行うこ
のできる電流比較型ラッチを提供することを目的とす
る。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１、第２及び第３の入力端子と、第
１、第２の出力端子を備えた電流比較型ラッチであっ
て、ゲートに所定の電圧が与えられた第１極性の第１及
び第２のトランジスタと、前記第１のトランジスタのド
レインにソースが接続された第１極性の第３のトランジ
スタと、前記第２のトランジスタのドレインにソースが
接続された第１極性の第４のトランジスタと、前記第３
のトランジスタのドレインにソースが接続された第１極
性の第５のトランジスタと、前記第４のトランジスタの
ドレインにソースが接続された第１極性の第６のトラン
ジスタと、前記第５のトランジスタのドレインにドレイ
ンが接続された第２極性の第７のトランジスタと、前記
第６のトランジスタのドレインにドレインが接続された
第２極性の第８のトランジスタと、ゲートが前記第３の
トランジスタのゲートと前記第６のトランジスタのドレ
インに接続され、前記第５のトランジスタのドレインに
ドレインが接続された第２極性の第９のトランジスタ
と、ゲートが前記第４のトランジスタのゲートと前記第
５のトランジスタのドレインに接続され、前記第６のト
ランジスタのドレインにドレインが接続された第２極性
の第１０のトランジスタと、前記第３のトランジスタと
ゲートが互いに接続され、前記第４のトランジスタのゲ
ートにドレインが接続された第１極性の第１１のトラン
ジスタと、前記第４のトランジスタとゲートが互いに接
続され、前記第３のトランジスタのゲートにドレインが
接続された第１極性の第１２のトランジスタと、前記第
１１及び前記第１２のトランジスタのソースとドレイン
が接続された第１極性の第１３のトランジスタを具備
し、前記第１及び前記第２のトランジスタのドレインに
接続された前記第１及び前記第２の入力端子には入力信
号、前記第５、前記第６、前記第７、前記第８及び前記
第１３のトランジスタのゲートに接続された前記第３の
入力端子にはクロック信号が入力され、前記第8及び前
記第7のトランジスタのドレインに接続された前記第１
及び前記第２の出力端子からは出力信号が出力される構
成としたものである。
に、本発明は、第１、第２及び第３の入力端子と、第
１、第２の出力端子を備えた電流比較型ラッチであっ
て、ゲートに所定の電圧が与えられた第１極性の第１及
び第２のトランジスタと、前記第１のトランジスタのド
レインにソースが接続された第１極性の第３のトランジ
スタと、前記第２のトランジスタのドレインにソースが
接続された第１極性の第４のトランジスタと、前記第３
のトランジスタのドレインにソースが接続された第１極
性の第５のトランジスタと、前記第４のトランジスタの
ドレインにソースが接続された第１極性の第６のトラン
ジスタと、前記第５のトランジスタのドレインにドレイ
ンが接続された第２極性の第７のトランジスタと、前記
第６のトランジスタのドレインにドレインが接続された
第２極性の第８のトランジスタと、ゲートが前記第３の
トランジスタのゲートと前記第６のトランジスタのドレ
インに接続され、前記第５のトランジスタのドレインに
ドレインが接続された第２極性の第９のトランジスタ
と、ゲートが前記第４のトランジスタのゲートと前記第
５のトランジスタのドレインに接続され、前記第６のト
ランジスタのドレインにドレインが接続された第２極性
の第１０のトランジスタと、前記第３のトランジスタと
ゲートが互いに接続され、前記第４のトランジスタのゲ
ートにドレインが接続された第１極性の第１１のトラン
ジスタと、前記第４のトランジスタとゲートが互いに接
続され、前記第３のトランジスタのゲートにドレインが
接続された第１極性の第１２のトランジスタと、前記第
１１及び前記第１２のトランジスタのソースとドレイン
が接続された第１極性の第１３のトランジスタを具備
し、前記第１及び前記第２のトランジスタのドレインに
接続された前記第１及び前記第２の入力端子には入力信
号、前記第５、前記第６、前記第７、前記第８及び前記
第１３のトランジスタのゲートに接続された前記第３の
入力端子にはクロック信号が入力され、前記第8及び前
記第7のトランジスタのドレインに接続された前記第１
及び前記第２の出力端子からは出力信号が出力される構
成としたものである。
【０００８】また、第３及び第４の出力端子と、前記第
２の出力端子とゲートが接続された第２極性の第１４の
トランジスタと、前記第１の出力端子とゲートが接続さ
れた第２極性の第１５のトランジスタと、前記第１４の
トランジスタのドレインとドレインが接続され、ゲート
が前記第１５トランジスタのドレインに接続された第１
極性の第１６のトランジスタと、前記第１５のトランジ
スタのドレインとドレインが接続され、ゲートが前記第
１４トランジスタのドレインに接続された第１極性の第
１７のトランジスタとを具備し、前記第１４及び前記第
１５のトランジスタのドレインに接続された前記第３及
び前記第４の出力端子から出力信号が出力される構成と
したものである。
２の出力端子とゲートが接続された第２極性の第１４の
トランジスタと、前記第１の出力端子とゲートが接続さ
れた第２極性の第１５のトランジスタと、前記第１４の
トランジスタのドレインとドレインが接続され、ゲート
が前記第１５トランジスタのドレインに接続された第１
極性の第１６のトランジスタと、前記第１５のトランジ
スタのドレインとドレインが接続され、ゲートが前記第
１４トランジスタのドレインに接続された第１極性の第
１７のトランジスタとを具備し、前記第１４及び前記第
１５のトランジスタのドレインに接続された前記第３及
び前記第４の出力端子から出力信号が出力される構成と
したものである。
【０００９】また、前記第１４トランジスタとドレイ
ン、ソースが互いに接続され、ゲートが前記第１５トラ
ンジスタのドレインと接続された第２極性の第１８のト
ランジスタと、前記第１５トランジスタとドレインとソ
ースが互いに接続され、ゲートが前記第１４トランジス
タのドレインと接続された第２極性の第１９のトランジ
スタとを具備する構成としたものである。
ン、ソースが互いに接続され、ゲートが前記第１５トラ
ンジスタのドレインと接続された第２極性の第１８のト
ランジスタと、前記第１５トランジスタとドレインとソ
ースが互いに接続され、ゲートが前記第１４トランジス
タのドレインと接続された第２極性の第１９のトランジ
スタとを具備する構成としたものである。
【００１０】また、第４及び第５の入力端子と、電流源
と、前記第１の入力端子とドレインが接続され、前記電
流源にソースが接続された第２極性の第２０のトランジ
スタと、前記第２の入力端子とドレインが接続され、前
記電流源にソースが接続された第２極性の第２１のトラ
ンジスタとを具備し、前記第２０及び前記第２１のトラ
ンジスタのゲートにそれぞれ接続された前記第４及び第
５の入力端子には入力信号が入力される構成としたもの
である。
と、前記第１の入力端子とドレインが接続され、前記電
流源にソースが接続された第２極性の第２０のトランジ
スタと、前記第２の入力端子とドレインが接続され、前
記電流源にソースが接続された第２極性の第２１のトラ
ンジスタとを具備し、前記第２０及び前記第２１のトラ
ンジスタのゲートにそれぞれ接続された前記第４及び第
５の入力端子には入力信号が入力される構成としたもの
である。
【００１１】
【発明の実施の形態】（第１の実施形態）図１に、本発
明（請求項１）における電流比較型ラッチの実施形態を
示す。
明（請求項１）における電流比較型ラッチの実施形態を
示す。
【００１２】本電流比較型ラッチは、第1の入力端子IN
1、第2の入力端子IN2、第3の入力端子IN3、第1の出力端
子OUT、第2の出力端子OUTB、第１極性のトランジスタQ
１、Q２、Q３、Q４、Q５、Q６、Q１１、Q１２、Q１３、
第２極性のトランジスタQ７、Q８、Q９、Q１０から構成
される。
1、第2の入力端子IN2、第3の入力端子IN3、第1の出力端
子OUT、第2の出力端子OUTB、第１極性のトランジスタQ
１、Q２、Q３、Q４、Q５、Q６、Q１１、Q１２、Q１３、
第２極性のトランジスタQ７、Q８、Q９、Q１０から構成
される。
【００１３】この電流比較型ラッチでは、トランジスタ
Q１、Q２のゲートが線形領域で動作するように所定の電
圧VB１に接続されている。
Q１、Q２のゲートが線形領域で動作するように所定の電
圧VB１に接続されている。
【００１４】第1の入力端子IN1、第2の入力端子IN2に
は、比較すべき２つの電流が入力され、このためトラン
ジスタQ１、Q２のドレインにはその差電流に応じた電圧
が発生する。
は、比較すべき２つの電流が入力され、このためトラン
ジスタQ１、Q２のドレインにはその差電流に応じた電圧
が発生する。
【００１５】次に、第3の入力端子IN3には、ラッチの動
作モードを制御するためのストローブ信号が入力され
る。動作について説明すると、まず、ストローブ信号が
“L”の時には、トランジスタQ５、Q６、Q１３がオフ
（OFF）し、トランジスタQ７、Q８がオン（ON）するの
で、電流比較型ラッチの第1及び第2の出力端子OUT、OUT
Bは電源電位VDDと等しくなり、リセット動作が行われ
る。
作モードを制御するためのストローブ信号が入力され
る。動作について説明すると、まず、ストローブ信号が
“L”の時には、トランジスタQ５、Q６、Q１３がオフ
（OFF）し、トランジスタQ７、Q８がオン（ON）するの
で、電流比較型ラッチの第1及び第2の出力端子OUT、OUT
Bは電源電位VDDと等しくなり、リセット動作が行われ
る。
【００１６】次に、ストローブ信号が“H”の時には、
トランジスタQ５、Q６、Q１３がオンし、トランジスタQ
７、Q８がオフするので、電流比較動作及びラッチ動作
が行われる。
トランジスタQ５、Q６、Q１３がオンし、トランジスタQ
７、Q８がオフするので、電流比較動作及びラッチ動作
が行われる。
【００１７】ここで、IN1＞IN2の時は、トランジスタQ
３のソース電位はトランジスタQ4のそれより高くなる。
３のソース電位はトランジスタQ4のそれより高くなる。
【００１８】一方、リセット時は、トランジスタQ3、Q4
のゲートは共にVDDに接続されているため、トランジス
タQ4のドレイン電流はトランジスタQ3のそれよりも大き
くなる。
のゲートは共にVDDに接続されているため、トランジス
タQ4のドレイン電流はトランジスタQ3のそれよりも大き
くなる。
【００１９】これにより、トランジスタQ6のドレイン、
すなわちOUT端子の電圧は、トランジスタQ5のドレイ
ン、すなわちOUTBより低くなる。
すなわちOUT端子の電圧は、トランジスタQ5のドレイ
ン、すなわちOUTBより低くなる。
【００２０】この電位差がトランジスタQ3、Q4、Q9、Q1
0、Q11、Q12による正帰還動作により増幅され、第1の出
力端子OUTは“L”に、第2の出力端子OUTBは“H”に等し
くなる。
0、Q11、Q12による正帰還動作により増幅され、第1の出
力端子OUTは“L”に、第2の出力端子OUTBは“H”に等し
くなる。
【００２１】また、IN1＜IN2の時は、トランジスタQ４
のソース電位はトランジスタQ３のそれより高くなる。
のソース電位はトランジスタQ３のそれより高くなる。
【００２２】一方、リセット時は、トランジスタQ3、Q4
のゲートは共にVDDに接続されているため、トランジス
タQ３のドレイン電流はトランジスタQ４のそれよりも大
きくなる。
のゲートは共にVDDに接続されているため、トランジス
タQ３のドレイン電流はトランジスタQ４のそれよりも大
きくなる。
【００２３】これにより、トランジスタQ５のドレイ
ン、すなわちOUTB端子の電圧は、トランジスタQ６のド
レイン、すなわちOUTより低くなる。
ン、すなわちOUTB端子の電圧は、トランジスタQ６のド
レイン、すなわちOUTより低くなる。
【００２４】この電位差がトランジスタQ3、Q4、Q9、Q1
0、Q11、Q12による正帰還動作により増幅され、第1の出
力端子OUTは“H”に、第2の出力端子OUTBは“L”に等し
くなる。
0、Q11、Q12による正帰還動作により増幅され、第1の出
力端子OUTは“H”に、第2の出力端子OUTBは“L”に等し
くなる。
【００２５】以上のように、本実施形態によれば、リセ
ット時の出力電位をロジックレベル(“H”レベル)に固
定して貫通電流をなくし、低消費電力化を実現するとと
もに、電流比較時には、正帰還を用いた正確なラッチ動
作を行うことが可能となる。
ット時の出力電位をロジックレベル(“H”レベル)に固
定して貫通電流をなくし、低消費電力化を実現するとと
もに、電流比較時には、正帰還を用いた正確なラッチ動
作を行うことが可能となる。
【００２６】ここで、図４、図５に従来例及び本発明の
第１の実施形態におけるシミュレーション結果を示す。
第１の実施形態におけるシミュレーション結果を示す。
【００２７】前記第1、第2の出力端子OUT、OUTBをOUTPU
Tに、電源の貫通電流をIvddに示す。
Tに、電源の貫通電流をIvddに示す。
【００２８】従来例では、図４に示すように、リセット
時の出力電圧が中間レベルとなり、大きな貫通電流が流
れている。
時の出力電圧が中間レベルとなり、大きな貫通電流が流
れている。
【００２９】しかしながら本実施形態では、図５に示す
ように、リセット時の出力電圧がロジックレベル
（“H”）へ固定されるため、比較する時には過渡的に
電流が流れるが、リセット時には貫通電流が流れないこ
とがわかる。これより、大幅な消費電力の削減が可能と
なる。
ように、リセット時の出力電圧がロジックレベル
（“H”）へ固定されるため、比較する時には過渡的に
電流が流れるが、リセット時には貫通電流が流れないこ
とがわかる。これより、大幅な消費電力の削減が可能と
なる。
【００３０】（第２の実施形態）図２に、本発明（請求
項２，３）における電流比較型ラッチの実施形態を示
す。
項２，３）における電流比較型ラッチの実施形態を示
す。
【００３１】本電流比較型ラッチは、図１の構成に、第
3の出力端子OUT1、第４の出力端子OUTB1、第１極性のト
ランジスタQ１６、Ｑ１７、第２極性のトランジスタQ１
４，Ｑ１５，Ｑ１８，Ｑ１９を付加した構成となってい
る。
3の出力端子OUT1、第４の出力端子OUTB1、第１極性のト
ランジスタQ１６、Ｑ１７、第２極性のトランジスタQ１
４，Ｑ１５，Ｑ１８，Ｑ１９を付加した構成となってい
る。
【００３２】ここで、図１の構成に付加した回路の動作
を説明する。ストローブ信号が“H”で、かつ、第1の出
力端子OUTからの出力が“L”、第２の出力端子OUTBから
の出力が“H”の場合には、トランジスタQ１４、Q１
７、Q１８がオン、トランジスタQ１５、Q１６、Q１９が
オフするので、第3の出力端子OUT1からは“H”、第4の
出力端子OUTB1からは“L”が出力される。
を説明する。ストローブ信号が“H”で、かつ、第1の出
力端子OUTからの出力が“L”、第２の出力端子OUTBから
の出力が“H”の場合には、トランジスタQ１４、Q１
７、Q１８がオン、トランジスタQ１５、Q１６、Q１９が
オフするので、第3の出力端子OUT1からは“H”、第4の
出力端子OUTB1からは“L”が出力される。
【００３３】同様に、ストローブ信号が“H”で、か
つ、第1の出力端子OUTからの出力が“H”、第２の出力
端子OUTBからの出力が“L”の場合には、トランジスタQ
１５、Q１６、Q１９がオン、トランジスタQ１４、Q１
７、Q１８がオフするので、第3の出力端子OUT1からは
“L”、第4の出力端子OUTB1からは“H”が出力される。
つ、第1の出力端子OUTからの出力が“H”、第２の出力
端子OUTBからの出力が“L”の場合には、トランジスタQ
１５、Q１６、Q１９がオン、トランジスタQ１４、Q１
７、Q１８がオフするので、第3の出力端子OUT1からは
“L”、第4の出力端子OUTB1からは“H”が出力される。
【００３４】次に、ストローブ信号が“L”になってリ
セット期間に入ると、第1の出力端子OUT，第２の出力端
子OUTBから共に“H”が入力されるので、トランジスタQ
１４、Q１５はオフとなり、第３の出力端子OUT1、第4の
出力端子OUTB1はトランジスタQ１６、Q１７、Q１８、Q
１９の正帰還動作により前の結果を出力し続けることに
なる。
セット期間に入ると、第1の出力端子OUT，第２の出力端
子OUTBから共に“H”が入力されるので、トランジスタQ
１４、Q１５はオフとなり、第３の出力端子OUT1、第4の
出力端子OUTB1はトランジスタQ１６、Q１７、Q１８、Q
１９の正帰還動作により前の結果を出力し続けることに
なる。
【００３５】これにより、ストローブ信号１周期にわた
るデジタル信号に容易に変換することが可能となる。
るデジタル信号に容易に変換することが可能となる。
【００３６】このように、この電流比較型ラッチによれ
ば、リセット時にロジックレベル（“H”）に固定され
ることにより、リセット時の貫通電流をなくし、データ
のラッチ、ホールド動作を可能とし、さらにもう１段ラ
ッチの構成を付加することなく、クロック１／２サイク
ルのデータをクロック１サイクルのデータへの変換が可
能となっている。
ば、リセット時にロジックレベル（“H”）に固定され
ることにより、リセット時の貫通電流をなくし、データ
のラッチ、ホールド動作を可能とし、さらにもう１段ラ
ッチの構成を付加することなく、クロック１／２サイク
ルのデータをクロック１サイクルのデータへの変換が可
能となっている。
【００３７】但し、今回付加した構成で、正帰還動作は
トランジスタQ１６、Q１７のみでも十分実現可能であ
る。
トランジスタQ１６、Q１７のみでも十分実現可能であ
る。
【００３８】しかし、トランジスタQ１８、Q１９を用い
ることによって、さらに確実な正帰還動作を実現できる
構成となっている。
ることによって、さらに確実な正帰還動作を実現できる
構成となっている。
【００３９】（第３の実施形態）図３に、本発明（請求
項４）における電流比較型ラッチの実施形態を示す。
項４）における電流比較型ラッチの実施形態を示す。
【００４０】本電流比較型ラッチは、図２の構成に、第
４の入力端子IN４、第５の入力端子IN５、第２極性のト
ランジスタQ２０，Ｑ２１，電流源I１を付加した構成と
なっている。
４の入力端子IN４、第５の入力端子IN５、第２極性のト
ランジスタQ２０，Ｑ２１，電流源I１を付加した構成と
なっている。
【００４１】ここで、図２の構成に付加した回路の動作
を説明する。本実施形態では、前記トランジスタQ２０
及びQ２１の各々のゲートに前記第４の入力端子IN４及
び前記第５の入力端子IN５が接続されている。
を説明する。本実施形態では、前記トランジスタQ２０
及びQ２１の各々のゲートに前記第４の入力端子IN４及
び前記第５の入力端子IN５が接続されている。
【００４２】そのため、比較すべき２つの電圧を前記第
４及び前記第５の入力端子IN４、IN５から入力すること
ができ、各々のゲート電圧に比例した電流がトランジス
タQ２０、Q２１に流れるので、第１の実施形態と同様に
トランジスタQ１−Q１３で電流比較が行われる。
４及び前記第５の入力端子IN４、IN５から入力すること
ができ、各々のゲート電圧に比例した電流がトランジス
タQ２０、Q２１に流れるので、第１の実施形態と同様に
トランジスタQ１−Q１３で電流比較が行われる。
【００４３】このように、本実施形態の構成を用いるこ
とによって、電流比較型ラッチを、容易に電圧比較型ラ
ッチに変換することが可能となる。
とによって、電流比較型ラッチを、容易に電圧比較型ラ
ッチに変換することが可能となる。
【００４４】しかも、電圧―電流変換と、電流比較及び
ラッチ動作が別々に行われるため、ラッチ動作に伴うキ
ックバックノイズによる影響を極めて小さく出来る特徴
がある。
ラッチ動作が別々に行われるため、ラッチ動作に伴うキ
ックバックノイズによる影響を極めて小さく出来る特徴
がある。
【００４５】また、本実施形態においては、第１の極性
のトランジスタとしてNch-MOSトランジスタ、第２の極
性のトランジスタとしてPch-MOSトランジスタを用いた
が、本発明は係る場合に限定されるものではなく、両者
の極性を入れ替えてもかまわない。
のトランジスタとしてNch-MOSトランジスタ、第２の極
性のトランジスタとしてPch-MOSトランジスタを用いた
が、本発明は係る場合に限定されるものではなく、両者
の極性を入れ替えてもかまわない。
【００４６】この場合、高電位側電源VDDと低電位側電
源VSSを入れ替えればよい。
源VSSを入れ替えればよい。
【００４７】さらに、今回のように電流比較を行うラッ
チは、電圧比較を行うラッチに対して、電圧を電流に変
換する構成を具備する必要がなくなることから、より高
速な比較が可能となっている。
チは、電圧比較を行うラッチに対して、電圧を電流に変
換する構成を具備する必要がなくなることから、より高
速な比較が可能となっている。
【００４８】
【発明の効果】以上のように、本発明によれば、リセッ
ト時の電位をロジックレベル(“H”または“L”)に固定
することができるので、リセット時の貫通電流をなく
し、低消費電力化を実現することができる。
ト時の電位をロジックレベル(“H”または“L”)に固定
することができるので、リセット時の貫通電流をなく
し、低消費電力化を実現することができる。
【００４９】また、リセット時の電位をロジックレベル
(“H”または“L”)に固定することによって、さらにも
う１段ラッチの構成を付加することなく、データのラッ
チ、ホールドを行うことができ、容易にクロック１サイ
クルのデータへの変換が可能となり、高速でかつ高精度
なラッチ動作を実現することができる。
(“H”または“L”)に固定することによって、さらにも
う１段ラッチの構成を付加することなく、データのラッ
チ、ホールドを行うことができ、容易にクロック１サイ
クルのデータへの変換が可能となり、高速でかつ高精度
なラッチ動作を実現することができる。
【図１】本発明の第１の実施形態に係わる電流比較型ラ
ッチの回路図
ッチの回路図
【図２】本発明の第２の実施形態に係わる電流比較型ラ
ッチの回路図
ッチの回路図
【図３】本発明の第３の実施形態に係わる電流比較型ラ
ッチの回路図
ッチの回路図
【図４】従来例の電流比較型ラッチのシミュレーション
結果を示す特性図
結果を示す特性図
【図５】本実施形態の電流比較型ラッチのシミュレーシ
ョン結果を示す特性図
ョン結果を示す特性図
１ 第1の入力端子
２ 第２の入力端子
３ 第３の入力端子
４ 第1の出力端子
５ 第２の出力端子
６ 第３の出力端子
７ 第４の出力端子
８ 第４の入力端子
９ 第５の入力端子
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−29852（ＪＰ，Ａ)
特開 平11−168382（ＪＰ，Ａ)
特開 平10−336007（ＪＰ，Ａ)
特開 平５−243867（ＪＰ，Ａ)
特表 平９−509499（ＪＰ，Ａ)
Claims (4)
- 【請求項１】第１、第２及び第３の入力端子と、第１、
第２の出力端子を備えた電流比較型ラッチであって、 ゲートに所定の電圧が与えられた第１極性の第１及び第
２のトランジスタと、前記第１のトランジスタのドレイ
ンにソースが接続された第１極性の第３のトランジスタ
と、前記第２のトランジスタのドレインにソースが接続
された第１極性の第４のトランジスタと、前記第３のト
ランジスタのドレインにソースが接続された第１極性の
第５のトランジスタと、前記第４のトランジスタのドレ
インにソースが接続された第１極性の第６のトランジス
タと、前記第５のトランジスタのドレインにドレインが
接続された第２極性の第７のトランジスタと、前記第６
のトランジスタのドレインにドレインが接続された第２
極性の第８のトランジスタと、ゲートが前記第３のトラ
ンジスタのゲートと前記第６のトランジスタのドレイン
に接続され、前記第５のトランジスタのドレインにドレ
インが接続された第２極性の第９のトランジスタと、ゲ
ートが前記第４のトランジスタのゲートと前記第５のト
ランジスタのドレインに接続され、前記第６のトランジ
スタのドレインにドレインが接続された第２極性の第１
０のトランジスタと、前記第３のトランジスタとゲート
が互いに接続され、前記第４のトランジスタのゲートに
ドレインが接続された第１極性の第１１のトランジスタ
と、前記第４のトランジスタとゲートが互いに接続さ
れ、前記第３のトランジスタのゲートにドレインが接続
された第１極性の第１２のトランジスタと、前記第１１
及び前記第１２のトランジスタのソースとドレインが接
続された第１極性の第１３のトランジスタを具備し、 前記第１及び前記第２のトランジスタのドレインに接続
された前記第１及び前記第２の入力端子には入力信号、
前記第５、前記第６、前記第７、前記第８及び前記第１
３のトランジスタのゲートに接続された前記第３の入力
端子にはクロック信号が入力され、前記第８及び前記第
７のトランジスタのドレインに接続された前記第１及び
前記第２の出力端子からは出力信号が出力されることを
特徴とする電流比較型ラッチ。 - 【請求項２】第３及び第４の出力端子と、前記第２の出
力端子とゲートが接続された第２極性の第１４のトラン
ジスタと、前記第１の出力端子とゲートが接続された第
２極性の第１５のトランジスタと、前記第１４のトラン
ジスタのドレインとドレインが接続され、ゲートが前記
第１５トランジスタのドレインに接続された第１極性の
第１６のトランジスタと、前記第１５のトランジスタの
ドレインとドレインが接続され、ゲートが前記第１４ト
ランジスタのドレインに接続された第１極性の第１７の
トランジスタとを具備し、 前記第１４及び前記第１５のトランジスタのドレインに
接続された前記第３及び前記第４の出力端子から出力信
号が出力されることを特徴とする請求項１記載の電流比
較型ラッチ。 - 【請求項３】前記第１４トランジスタとドレイン、ソー
スが互いに接続され、ゲートが前記第１５トランジスタ
のドレインと接続された第２極性の第１８のトランジス
タと、前記第１５トランジスタとドレインとソースが互
いに接続され、ゲートが前記第１４トランジスタのドレ
インと接続された第２極性の第１９のトランジスタとを
具備することを特徴とする請求項２記載の電流比較型ラ
ッチ。 - 【請求項４】第４及び第５の入力端子と、電流源と、前
記第１の入力端子とドレインが接続され、前記電流源に
ソースが接続された第２極性の第２０のトランジスタ
と、前記第２の入力端子とドレインが接続され、前記電
流源にソースが接続された第２極性の第２１のトランジ
スタとを具備し、 前記第２０及び前記第２１のトランジスタのゲートにそ
れぞれ接続された前記第４及び第５の入力端子には入力
信号が入力されることを特徴とする請求項１記載の電流
比較型ラッチ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000090343A JP3407709B2 (ja) | 2000-03-29 | 2000-03-29 | 電流比較型ラッチ |
| US09/819,646 US6344761B2 (en) | 2000-03-29 | 2001-03-29 | Current comparison type latch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000090343A JP3407709B2 (ja) | 2000-03-29 | 2000-03-29 | 電流比較型ラッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001285045A JP2001285045A (ja) | 2001-10-12 |
| JP3407709B2 true JP3407709B2 (ja) | 2003-05-19 |
Family
ID=18605960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000090343A Expired - Fee Related JP3407709B2 (ja) | 2000-03-29 | 2000-03-29 | 電流比較型ラッチ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6344761B2 (ja) |
| JP (1) | JP3407709B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6825696B2 (en) * | 2001-06-27 | 2004-11-30 | Intel Corporation | Dual-stage comparator unit |
| US6556060B1 (en) * | 2002-06-06 | 2003-04-29 | Analog Devices, Inc. | Latch structures and systems with enhanced speed and reduced current drain |
| ATE335276T1 (de) * | 2002-08-28 | 2006-08-15 | Koninkl Philips Electronics Nv | Verfahren zur verringerung der stromaufnahme in einer zustandshalteschaltung, zustandshalteschaltung und elektronische einrichtung |
| US7236518B2 (en) * | 2002-10-24 | 2007-06-26 | Intel Corporation | Deskewing differential repeater |
| US6657471B1 (en) * | 2002-11-08 | 2003-12-02 | International Business Machines Corporation | High performance, low power differential latch |
| KR101013753B1 (ko) * | 2008-07-17 | 2011-02-14 | 주식회사 하이닉스반도체 | 래치회로 및 그를 포함하는 플립플롭 |
| CN102035528B (zh) * | 2010-11-30 | 2012-10-03 | 四川和芯微电子股份有限公司 | 高速动态比较锁存器 |
| CN110838829B (zh) * | 2019-11-20 | 2023-09-26 | 兆易创新科技集团股份有限公司 | 一种运算放大器 |
| TWI757105B (zh) * | 2021-02-25 | 2022-03-01 | 瑞昱半導體股份有限公司 | 閂鎖電路以及感測放大器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132576A (en) * | 1990-11-05 | 1992-07-21 | Ict International Cmos Technology, Inc. | Sense amplifier having load device providing improved access time |
| JP3319610B2 (ja) * | 1991-11-22 | 2002-09-03 | 日本テキサス・インスツルメンツ株式会社 | 信号伝達回路 |
| US5963061A (en) * | 1997-04-08 | 1999-10-05 | Micron Technology, Inc. | Switch for minimizing transistor exposure to high voltage |
| JP3609260B2 (ja) * | 1998-07-17 | 2005-01-12 | 沖電気工業株式会社 | 半導体装置の増幅回路 |
| US6184722B1 (en) * | 1998-09-02 | 2001-02-06 | Kabushiki Kaisha Toshiba | Latch-type sense amplifier for amplifying low level differential input signals |
-
2000
- 2000-03-29 JP JP2000090343A patent/JP3407709B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-29 US US09/819,646 patent/US6344761B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001285045A (ja) | 2001-10-12 |
| US20010026181A1 (en) | 2001-10-04 |
| US6344761B2 (en) | 2002-02-05 |
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