JP2853726B2 - Ｄ型フリップフロップ回路 - Google Patents
Ｄ型フリップフロップ回路Info
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Description
【０００１】
【産業上の利用分野】本発明はＤ型フリップフロップ回
路に関し、特にＣＭＯＳ・Ｄ型フリップフロップ回路に
関するものである。
路に関し、特にＣＭＯＳ・Ｄ型フリップフロップ回路に
関するものである。
【０００２】
【従来の技術】従来のＤ型フリップフロップ回路の構成
について図４を参照して説明する。図４において、ＣＭ
ＯＳインバータ回路１１１の入力には、入力端子ＣＫか
らの入力クロック信号ＣＬＫが入力され、ＣＭＯＳイン
バータ回路１１１の出力とＣＭＯＳインバータ回路１１
２の入力はノードＣＢに共通に接続され、ＣＭＯＳイン
バータ回路１１２の出力はノードＣに接続される。ＣＭ
ＯＳインバータ回路１０１の入力は入力端子Ｄに接続さ
れ、入力信号を受け、該入力信号を反転して反転信号を
送出する。ＣＭＯＳインバータ回路１０１の出力とＣＭ
ＯＳインバータ回路１０３の入力との間にＣＭＯＳトラ
ンスファーゲート１０２が接続される。又、ＣＭＯＳト
ランスファーゲート１０２のＰチャンネルゲートとＮチ
ャンネルゲートはそれぞれノードＣとノードＣＢに接続
される。
について図４を参照して説明する。図４において、ＣＭ
ＯＳインバータ回路１１１の入力には、入力端子ＣＫか
らの入力クロック信号ＣＬＫが入力され、ＣＭＯＳイン
バータ回路１１１の出力とＣＭＯＳインバータ回路１１
２の入力はノードＣＢに共通に接続され、ＣＭＯＳイン
バータ回路１１２の出力はノードＣに接続される。ＣＭ
ＯＳインバータ回路１０１の入力は入力端子Ｄに接続さ
れ、入力信号を受け、該入力信号を反転して反転信号を
送出する。ＣＭＯＳインバータ回路１０１の出力とＣＭ
ＯＳインバータ回路１０３の入力との間にＣＭＯＳトラ
ンスファーゲート１０２が接続される。又、ＣＭＯＳト
ランスファーゲート１０２のＰチャンネルゲートとＮチ
ャンネルゲートはそれぞれノードＣとノードＣＢに接続
される。
【０００３】ＣＭＯＳインバータ回路１０４の入力はＣ
ＭＯＳインバータ回路１０３の出力に接続され、ＣＭＯ
Ｓインバータ回路１０４の出力とＣＭＯＳインバータ回
路１０３の入力の間にＣＭＯＳトランスファーゲート１
０５が接続される。即ち、ＣＭＯＳトランスファーゲー
ト１０２の出力とＣＭＯＳインバータ回路１０３の入力
とＣＭＯＳトランスファーゲート１０５の出力とはノー
ドＥに共通に接続されている。又、ＣＭＯＳトランスフ
ァーゲート１０５のＰチャンネルゲートとＮチャンネル
ゲートはそれぞれノードＣＢとノードＣに接続される。
ＭＯＳインバータ回路１０３の出力に接続され、ＣＭＯ
Ｓインバータ回路１０４の出力とＣＭＯＳインバータ回
路１０３の入力の間にＣＭＯＳトランスファーゲート１
０５が接続される。即ち、ＣＭＯＳトランスファーゲー
ト１０２の出力とＣＭＯＳインバータ回路１０３の入力
とＣＭＯＳトランスファーゲート１０５の出力とはノー
ドＥに共通に接続されている。又、ＣＭＯＳトランスフ
ァーゲート１０５のＰチャンネルゲートとＮチャンネル
ゲートはそれぞれノードＣＢとノードＣに接続される。
【０００４】ＣＭＯＳインバータ回路１０３の出力とＣ
ＭＯＳインバータ回路１０７の入力の間にＣＭＯＳトラ
ンスファーゲート１０６が接続される。即ち、ＣＭＯＳ
インバータ回路１０３の出力とＣＭＯＳトランスファー
ゲート１０６の入力とＣＭＯＳインバータ回路１０４の
入力はノードＦに共通に接続されている。又、ＣＭＯＳ
トランスファーゲート１０６のＰチャンネルゲートとＮ
チャンネルゲートはそれぞれノードＣＢとノードＣに接
続される。
ＭＯＳインバータ回路１０７の入力の間にＣＭＯＳトラ
ンスファーゲート１０６が接続される。即ち、ＣＭＯＳ
インバータ回路１０３の出力とＣＭＯＳトランスファー
ゲート１０６の入力とＣＭＯＳインバータ回路１０４の
入力はノードＦに共通に接続されている。又、ＣＭＯＳ
トランスファーゲート１０６のＰチャンネルゲートとＮ
チャンネルゲートはそれぞれノードＣＢとノードＣに接
続される。
【０００５】ＣＭＯＳインバータ回路１０７の出力はＣ
ＭＯＳインバータ回路１０８の入力に接続される。ＣＭ
ＯＳインバータ回路１０８の入力はＣＭＯＳインバータ
回路１０７の出力に接続され、ＣＭＯＳインバータ回路
１０８の出力とＣＭＯＳインバータ回路１０７の入力の
間にＣＭＯＳトランスファーゲート１０９が接続され
る。即ち、ＣＭＯＳトランスファーゲート１０６の出力
とＣＭＯＳインバータ回路１０７の入力とＣＭＯＳトラ
ンスファーゲート１０９の出力とはノードＨに共通に接
続されている。又、ＣＭＯＳトランスファーゲート１０
９のＰチャンネルゲートとＮチャンネルゲートはそれぞ
れノードＣとノードＣＢに接続される。
ＭＯＳインバータ回路１０８の入力に接続される。ＣＭ
ＯＳインバータ回路１０８の入力はＣＭＯＳインバータ
回路１０７の出力に接続され、ＣＭＯＳインバータ回路
１０８の出力とＣＭＯＳインバータ回路１０７の入力の
間にＣＭＯＳトランスファーゲート１０９が接続され
る。即ち、ＣＭＯＳトランスファーゲート１０６の出力
とＣＭＯＳインバータ回路１０７の入力とＣＭＯＳトラ
ンスファーゲート１０９の出力とはノードＨに共通に接
続されている。又、ＣＭＯＳトランスファーゲート１０
９のＰチャンネルゲートとＮチャンネルゲートはそれぞ
れノードＣとノードＣＢに接続される。
【０００６】ＣＭＯＳインバータ回路１０７の出力と出
力端子Ｑの間にはＣＭＯＳインバータ回路１１０が接続
される。即ち、ＣＭＯＳインバータ回路１０７の出力と
ＣＭＯＳインバータ回路１１０の入力とＣＭＯＳインバ
ータ回路１０８の入力はノードＩに共通に接続されてい
る。
力端子Ｑの間にはＣＭＯＳインバータ回路１１０が接続
される。即ち、ＣＭＯＳインバータ回路１０７の出力と
ＣＭＯＳインバータ回路１１０の入力とＣＭＯＳインバ
ータ回路１０８の入力はノードＩに共通に接続されてい
る。
【０００７】次に、この従来のＤ型フリップフロップ回
路の動作について詳細に説明する。入力クロック信号
（ＣＬＫ）を反転した反転クロック信号（Ｉ−ＣＬＫ）
はノードＣＢへ送出され、反転クロック信号（ＮＩ−Ｃ
ＬＫ）を反転した非反転クロック信号（ＮＩ−ＣＬＫ）
はノードＣへ送出される。
路の動作について詳細に説明する。入力クロック信号
（ＣＬＫ）を反転した反転クロック信号（Ｉ−ＣＬＫ）
はノードＣＢへ送出され、反転クロック信号（ＮＩ−Ｃ
ＬＫ）を反転した非反転クロック信号（ＮＩ−ＣＬＫ）
はノードＣへ送出される。
【０００８】ノードＣにおける非反転クロック信号（Ｎ
Ｉ−ＣＬＫ）がローレベルの時、ＣＭＯＳトランスファ
ーゲート１０２，１０９がＯＮして時刻Ｔn の時の入力
端子Ｄに入力されるデータ信号Ｄn を取り入れて、非反
転クロック信号（ＮＩ−ＣＬＫ）がローレベルからハイ
レベルになった時、ＣＭＯＳトランスファーゲート１０
５，１０６がオンになり、ＣＭＯＳトランスファーゲー
ト１０２，１０９がオフとなり、ＣＭＯＳトランスファ
ーゲート１０２，１０５とＣＭＯＳインバータ回路１０
３，１０４で前記データ信号Ｄn を取り込む（ラッチす
る）。
Ｉ−ＣＬＫ）がローレベルの時、ＣＭＯＳトランスファ
ーゲート１０２，１０９がＯＮして時刻Ｔn の時の入力
端子Ｄに入力されるデータ信号Ｄn を取り入れて、非反
転クロック信号（ＮＩ−ＣＬＫ）がローレベルからハイ
レベルになった時、ＣＭＯＳトランスファーゲート１０
５，１０６がオンになり、ＣＭＯＳトランスファーゲー
ト１０２，１０９がオフとなり、ＣＭＯＳトランスファ
ーゲート１０２，１０５とＣＭＯＳインバータ回路１０
３，１０４で前記データ信号Ｄn を取り込む（ラッチす
る）。
【０００９】次に非反転クロック信号（ＮＩ−ＣＬＫ）
がハイレベルからローレベルに変わると、ＣＭＯＳトラ
ンスファーゲート１０２，１０９がオンになり、ＣＭＯ
Ｓトランスファーゲート１０５，１０６がオフして、次
の時刻Ｔn+1 のデータ信号Ｄn+1 に関係なく、非反転ク
ロック信号（ＮＩ−ＣＬＫ）がひとつ前の状態の時、即
ち時刻Ｔn の時に取り入れたデータ信号Ｄn をＣＭＯＳ
トランスファーゲート１０９とＣＭＯＳインバータ回路
１０７，１０８で保持する（ホールドする）。
がハイレベルからローレベルに変わると、ＣＭＯＳトラ
ンスファーゲート１０２，１０９がオンになり、ＣＭＯ
Ｓトランスファーゲート１０５，１０６がオフして、次
の時刻Ｔn+1 のデータ信号Ｄn+1 に関係なく、非反転ク
ロック信号（ＮＩ−ＣＬＫ）がひとつ前の状態の時、即
ち時刻Ｔn の時に取り入れたデータ信号Ｄn をＣＭＯＳ
トランスファーゲート１０９とＣＭＯＳインバータ回路
１０７，１０８で保持する（ホールドする）。
【００１０】図５は従来のＤ型フリップフロップ回路の
タイミングチャートを示した図である。入力データの状
態がＤn-1 →Ｄn （Ｄn ：入力端子Ｄに入力される時間
Ｔnの時の信号）と変わり、入力クロック信号ＣＬＫが
立ち上がる際、データを取り入れるための準備時間とし
て必要なセットアップ時間ｔ（ｓｅｔ）は、データ信号
Ｄn が入力端子ＤからノードＧまでのデータを認識する
までの遅延時間ｔpd（Ｄ）と、クロック信号が入力端子
ＣＫからノードＣに到達するまでの遅延時間ｔpd（ＣＬ
Ｋ）との差で与えられ、以下に示す数式１で表わされ
る。
タイミングチャートを示した図である。入力データの状
態がＤn-1 →Ｄn （Ｄn ：入力端子Ｄに入力される時間
Ｔnの時の信号）と変わり、入力クロック信号ＣＬＫが
立ち上がる際、データを取り入れるための準備時間とし
て必要なセットアップ時間ｔ（ｓｅｔ）は、データ信号
Ｄn が入力端子ＤからノードＧまでのデータを認識する
までの遅延時間ｔpd（Ｄ）と、クロック信号が入力端子
ＣＫからノードＣに到達するまでの遅延時間ｔpd（ＣＬ
Ｋ）との差で与えられ、以下に示す数式１で表わされ
る。
【００１１】
【数１】
【００１２】そのため、ＣＭＯＳトランスファーゲート
の遅延時間をｔ1 、ＣＭＯＳインバータ回路の遅延時間
をｔ2 とした時、セットアップ時間ｔ（ｓｅｔ）は、以
下に示す数式２で表される。
の遅延時間をｔ1 、ＣＭＯＳインバータ回路の遅延時間
をｔ2 とした時、セットアップ時間ｔ（ｓｅｔ）は、以
下に示す数式２で表される。
【００１３】
【数２】
【００１４】上記数式２で示されるｔ1 ＋ｔ2 がセット
アップタイムとして最低限必要となる時間である。
アップタイムとして最低限必要となる時間である。
【００１５】またデータＤn を認識し、ＣＭＯＳトラン
スファーゲート１０５，１０６かＯＮしてデータＤn を
出力するまでの遅延時間はノードＦから出力端子までの
ｔpd（Ｆ→Ｑ）とクロック信号の遅延時間ｔpd（ＣＬ
Ｋ）の和で与えられ、以下に示す数式３で表される。
スファーゲート１０５，１０６かＯＮしてデータＤn を
出力するまでの遅延時間はノードＦから出力端子までの
ｔpd（Ｆ→Ｑ）とクロック信号の遅延時間ｔpd（ＣＬ
Ｋ）の和で与えられ、以下に示す数式３で表される。
【００１６】
【数３】
【００１７】即ち、一端取り入れた入力データを出力端
子Ｑに読み出すまでの時間がｔ1 ＋４ｔ2 かかることを
意味する。
子Ｑに読み出すまでの時間がｔ1 ＋４ｔ2 かかることを
意味する。
【００１８】
【発明が解決しようとする課題】以上説明したように、
ＣＭＯＳインバータ２段とＣＭＯＳトランスファーゲー
ト１段を直列に接続して、フィードバックループを形成
しているため。セットアップ時間がｔ1 ＋ｔ2 、データ
を出力に読み出す時間がｔ1 ＋４ｔ2 と多くかかるた
め、高速化に向かないという問題がある。
ＣＭＯＳインバータ２段とＣＭＯＳトランスファーゲー
ト１段を直列に接続して、フィードバックループを形成
しているため。セットアップ時間がｔ1 ＋ｔ2 、データ
を出力に読み出す時間がｔ1 ＋４ｔ2 と多くかかるた
め、高速化に向かないという問題がある。
【００１９】本発明の課題は、上記問題点を解消し、セ
ットアップ時間及びデータを出力に読み出す時間があま
りかからず、セットアップ及びデータの読み出しの高速
化に寄与するＤ型フリップフロップ回路を提供すること
である。
ットアップ時間及びデータを出力に読み出す時間があま
りかからず、セットアップ及びデータの読み出しの高速
化に寄与するＤ型フリップフロップ回路を提供すること
である。
【００２０】
【課題を解決するための手段】本発明によれば、入力デ
ータ信号を入力クロック信号に応答してラッチして保持
し、出力データ信号を出力するＤ型フリップフロップ回
路において、前記入力クロック信号を反転した反転クロ
ック信号と該反転クロック信号を反転した非反転クロッ
ク信号とを発生するクロック発生手段と、前記入力デー
タ信号を反転して第１の反転データ信号を出力する第１
のインバータ回路と、前記反転クロック信号と前記非反
転クロック信号とに応答して、前記非反転クロック信号
がローレベルのときに前記第１の反転データ信号を取り
込み、前記非反転クロック信号がハイレベルのときには
前記第１の反転データ信号の取り込みを遮断し、第１の
転送データ信号を出力する第１のトランスファーゲート
と、前記第１のトランスファーゲートの出力端子に接続
され、基準電圧が与えられ、前記反転クロック信号と前
記非反転クロック信号とに応答して、該非反転クロック
信号の立上がりで前記第１の転送データ信号をラッチ
し、ラッチしたデータ信号を前記第１のトランスファー
ゲートの出力端子に出力するオープンループ型ラッチ用
フリップ・フロップ回路と、前記第１のトランスファー
ゲートの出力端子に接続され、前記反転クロック信号と
前記非反転クロック信号とに応答して、前記非反転クロ
ック信号がハイレベルのときに前記ラッチしたデータ信
号を取り込み、前記非反転クロック信号がロウレベルの
ときには前記ラッチしたデータ信号の取り込みを遮断
し、第２の転送データ信号を出力する第２のトランスフ
ァーゲートと、前記第２のトランスファーゲートの出力
端子に接続され、前記基準電圧が与えられ、前記反転ク
ロック信号と前記非反転クロック信号とに応答して、前
記非反転クロック信号の立下がりで前記第２の転送デー
タ信号を保持し、保持したデータ信号を前記第２のトラ
ンスファーゲートの出力端子に出力するオープンループ
型保持用フリップ・フロップ回路と、前記第２のトラン
スファーゲートの出力端子に接続され、前記第２の転送
データ信号および／または前記保持したデータ信号を反
転して第２の反転データ信号を前記出力データ信号とし
て出力する第２のインバータ回路とを具備することを特
徴とするＤ型フリップフロップ回路が得られる。
ータ信号を入力クロック信号に応答してラッチして保持
し、出力データ信号を出力するＤ型フリップフロップ回
路において、前記入力クロック信号を反転した反転クロ
ック信号と該反転クロック信号を反転した非反転クロッ
ク信号とを発生するクロック発生手段と、前記入力デー
タ信号を反転して第１の反転データ信号を出力する第１
のインバータ回路と、前記反転クロック信号と前記非反
転クロック信号とに応答して、前記非反転クロック信号
がローレベルのときに前記第１の反転データ信号を取り
込み、前記非反転クロック信号がハイレベルのときには
前記第１の反転データ信号の取り込みを遮断し、第１の
転送データ信号を出力する第１のトランスファーゲート
と、前記第１のトランスファーゲートの出力端子に接続
され、基準電圧が与えられ、前記反転クロック信号と前
記非反転クロック信号とに応答して、該非反転クロック
信号の立上がりで前記第１の転送データ信号をラッチ
し、ラッチしたデータ信号を前記第１のトランスファー
ゲートの出力端子に出力するオープンループ型ラッチ用
フリップ・フロップ回路と、前記第１のトランスファー
ゲートの出力端子に接続され、前記反転クロック信号と
前記非反転クロック信号とに応答して、前記非反転クロ
ック信号がハイレベルのときに前記ラッチしたデータ信
号を取り込み、前記非反転クロック信号がロウレベルの
ときには前記ラッチしたデータ信号の取り込みを遮断
し、第２の転送データ信号を出力する第２のトランスフ
ァーゲートと、前記第２のトランスファーゲートの出力
端子に接続され、前記基準電圧が与えられ、前記反転ク
ロック信号と前記非反転クロック信号とに応答して、前
記非反転クロック信号の立下がりで前記第２の転送デー
タ信号を保持し、保持したデータ信号を前記第２のトラ
ンスファーゲートの出力端子に出力するオープンループ
型保持用フリップ・フロップ回路と、前記第２のトラン
スファーゲートの出力端子に接続され、前記第２の転送
データ信号および／または前記保持したデータ信号を反
転して第２の反転データ信号を前記出力データ信号とし
て出力する第２のインバータ回路とを具備することを特
徴とするＤ型フリップフロップ回路が得られる。
【００２１】
【実施例】本発明の１実施例について図１、図２を参照
して説明する。図１は本発明に係るＤ型フリップフロッ
プ回路の１実施例を示した図である。入力端子ＣＫにＣ
ＭＯＳインバータ回路５の入力が接続され、クロック発
生手段としての前記ＣＭＯＳインバータ回路５の出力と
クロック発生手段としてのＣＭＯＳインバータ回路６の
入力は共通に第２のノードＣＢに接続され、ＣＭＯＳイ
ンバータ回路６の出力は第１のノードＣに接続されてい
る。
して説明する。図１は本発明に係るＤ型フリップフロッ
プ回路の１実施例を示した図である。入力端子ＣＫにＣ
ＭＯＳインバータ回路５の入力が接続され、クロック発
生手段としての前記ＣＭＯＳインバータ回路５の出力と
クロック発生手段としてのＣＭＯＳインバータ回路６の
入力は共通に第２のノードＣＢに接続され、ＣＭＯＳイ
ンバータ回路６の出力は第１のノードＣに接続されてい
る。
【００２２】ＣＭＯＳインバータ回路５は、入力端子Ｃ
Ｋからの入力クロック信号ＣＬＫを反転し、反転クロッ
ク信号Ｉ−ＣＬＫを発生する。反転クロック信号Ｉ−Ｃ
ＬＫは、ノードＣＢとＣＭＯＳインバータ回路６とに送
出される。ＣＭＯＳインバータ回路６は、反転クロック
信号Ｉ−ＣＬＫを反転し、非反転クロック信号ＮＩ−Ｃ
ＬＫを発生する。非反転クロック信号ＮＩ−ＣＬＫは、
ノードＣに送出される。
Ｋからの入力クロック信号ＣＬＫを反転し、反転クロッ
ク信号Ｉ−ＣＬＫを発生する。反転クロック信号Ｉ−Ｃ
ＬＫは、ノードＣＢとＣＭＯＳインバータ回路６とに送
出される。ＣＭＯＳインバータ回路６は、反転クロック
信号Ｉ−ＣＬＫを反転し、非反転クロック信号ＮＩ−Ｃ
ＬＫを発生する。非反転クロック信号ＮＩ−ＣＬＫは、
ノードＣに送出される。
【００２３】第１のインバータ回路としてのＣＭＯＳイ
ンバータ回路１は、入力データ信号Ｄを受け、第１の反
転データ信号を送出する。ＣＭＯＳインバータ回路１の
出力と出力端子Ａ（以下、ノードＡと呼ぶ）との間には
第１のトランスファーゲートとしてのＣＭＯＳトランス
ファーゲート２が接続されている。ＣＭＯＳトランスフ
ァーゲート２のＰチャンネルゲートはノードＣに接続さ
れ、前記ＣＭＯＳトランスファーゲート２のＮチャンネ
ルゲートはノードＣＢに接続され、ノードＡと出力端子
Ｂ（以下、ノードＢと呼ぶ）との間には第２のトランス
ファーゲートとしてのＣＭＯＳトランスファーゲート３
が接続されている。トランスファーゲート３のＰチャン
ネルゲートはノードＣＢに接続され、ＣＭＯＳトランス
ファーゲート３のＮチャンネルゲートはノードＣに接続
されている。オープンループ型ラッチ用フリップフロッ
プ回路としてのフリップフロップ回路１０はノードＡに
接続され、フリップフロップ回路２０はノードＢに接続
されている。ＣＭＯＳインバータ回路４の入力はノード
Ｂに接続されており、ＣＭＯＳインバータ回路４からは
出力データ信号Ｑが出力される。
ンバータ回路１は、入力データ信号Ｄを受け、第１の反
転データ信号を送出する。ＣＭＯＳインバータ回路１の
出力と出力端子Ａ（以下、ノードＡと呼ぶ）との間には
第１のトランスファーゲートとしてのＣＭＯＳトランス
ファーゲート２が接続されている。ＣＭＯＳトランスフ
ァーゲート２のＰチャンネルゲートはノードＣに接続さ
れ、前記ＣＭＯＳトランスファーゲート２のＮチャンネ
ルゲートはノードＣＢに接続され、ノードＡと出力端子
Ｂ（以下、ノードＢと呼ぶ）との間には第２のトランス
ファーゲートとしてのＣＭＯＳトランスファーゲート３
が接続されている。トランスファーゲート３のＰチャン
ネルゲートはノードＣＢに接続され、ＣＭＯＳトランス
ファーゲート３のＮチャンネルゲートはノードＣに接続
されている。オープンループ型ラッチ用フリップフロッ
プ回路としてのフリップフロップ回路１０はノードＡに
接続され、フリップフロップ回路２０はノードＢに接続
されている。ＣＭＯＳインバータ回路４の入力はノード
Ｂに接続されており、ＣＭＯＳインバータ回路４からは
出力データ信号Ｑが出力される。
【００２４】フリップフロップ回路１０，２０はクロッ
クドインバータで構成されるフリップフロップ回路であ
る。ここで、フリップフロップ回路１０，２０の構成を
詳細に説明する。フリップフロップ回路１０において、
Ｐ型ＭＯＳトランジスタ１３のゲートとＮ型ＭＯＳトラ
ンジスタ１４のゲートとＰ型ＭＯＳトランジスタ１１の
ドレインとＮ型ＭＯＳトランジスタ１２のドレインは出
力端子Ａに共通に接続されている。Ｐ型ＭＯＳトランジ
スタ１１のゲートとＮ型ＭＯＳトランジスタ１２のゲー
トとＰ型ＭＯＳトランジスタ１３のドレインとＮ型ＭＯ
Ｓトランジスタ１４のドレインとＮ型ＭＯＳトランジス
タ１７のドレインは、ノードＡ１０に共通に接続されて
いる。Ｐ型ＭＯＳトランジスタ１５のベースはノードＣ
Ｂに接続され、Ｐ型ＭＯＳトランジスタ１５のドレイン
とＰ型ＭＯＳトランジスタ１１のソースとＰ型ＭＯＳト
ランジスタ１３のソースは共通に接続されている。Ｐ型
ＭＯＳトランジスタ１５のソースには最高電位としての
電圧ＶＤＤが供給され、Ｎ型ＭＯＳトランジスタ１６の
ベースはノードＣに接続され、Ｎ型ＭＯＳトランジスタ
１６のドレインとＮ型ＭＯＳトランジスタ１２のソース
とＮ型ＭＯＳトランジスタ１４のソースは共通に接続さ
れている。Ｎ型ＭＯＳトランジスタ１６のソースは接地
され、Ｎ型ＭＯＳトランジスタ１７のソースは基準電源
ＶＲに接続され、基準電圧が供給され、Ｎ型ＭＯＳトラ
ンジスタ１７のベースはノードＣＢに接続されている。
クドインバータで構成されるフリップフロップ回路であ
る。ここで、フリップフロップ回路１０，２０の構成を
詳細に説明する。フリップフロップ回路１０において、
Ｐ型ＭＯＳトランジスタ１３のゲートとＮ型ＭＯＳトラ
ンジスタ１４のゲートとＰ型ＭＯＳトランジスタ１１の
ドレインとＮ型ＭＯＳトランジスタ１２のドレインは出
力端子Ａに共通に接続されている。Ｐ型ＭＯＳトランジ
スタ１１のゲートとＮ型ＭＯＳトランジスタ１２のゲー
トとＰ型ＭＯＳトランジスタ１３のドレインとＮ型ＭＯ
Ｓトランジスタ１４のドレインとＮ型ＭＯＳトランジス
タ１７のドレインは、ノードＡ１０に共通に接続されて
いる。Ｐ型ＭＯＳトランジスタ１５のベースはノードＣ
Ｂに接続され、Ｐ型ＭＯＳトランジスタ１５のドレイン
とＰ型ＭＯＳトランジスタ１１のソースとＰ型ＭＯＳト
ランジスタ１３のソースは共通に接続されている。Ｐ型
ＭＯＳトランジスタ１５のソースには最高電位としての
電圧ＶＤＤが供給され、Ｎ型ＭＯＳトランジスタ１６の
ベースはノードＣに接続され、Ｎ型ＭＯＳトランジスタ
１６のドレインとＮ型ＭＯＳトランジスタ１２のソース
とＮ型ＭＯＳトランジスタ１４のソースは共通に接続さ
れている。Ｎ型ＭＯＳトランジスタ１６のソースは接地
され、Ｎ型ＭＯＳトランジスタ１７のソースは基準電源
ＶＲに接続され、基準電圧が供給され、Ｎ型ＭＯＳトラ
ンジスタ１７のベースはノードＣＢに接続されている。
【００２５】オープンループ型保持用フリップ・フロッ
プとしてのフリップ・フロップ回路２０は、クロック信
号の位相がフリップフロップ回路１０に対し反転して入
るような構成となっている。Ｐ型ＭＯＳトランジスタ２
３のゲートとＮ型ＭＯＳトランジスタ２４のゲートとＰ
型ＭＯＳトランジスタ２１のドレインとＮ型ＭＯＳトラ
ンジスタ２２のドレインはトランスファーゲート３の出
力端子Ｂに共通に接続されている。Ｐ型ＭＯＳトランジ
スタ２１のゲートとＮ型ＭＯＳトランジスタ２２のゲー
トとＰ型ＭＯＳトランジスタ２３のドレインとＮ型ＭＯ
Ｓトランジスタ２４のドレインとＮ型ＭＯＳトランジス
タ２７のドレインはノードＢ２０に共通に接続されてい
る。Ｐ型ＭＯＳトランジスタ２５のベースはノードＣに
接続され、Ｐ型ＭＯＳトランジスタ２５のドレインとＰ
型ＭＯＳトランジスタ２１のソースとＰ型ＭＯＳトラン
ジスタ２３のソースは共通に接続されている。Ｎ型ＭＯ
Ｓトランジスタ２５のソースには電圧ＶＤＤが供給さ
れ、Ｎ型ＭＯＳトランジスタ２６のゲートはノードＣＢ
に接続され、Ｎ型ＭＯＳトランジスタ２６のドレインと
Ｎ型ＭＯＳトランジスタ２２のソースとＮ型ＭＯＳトラ
ンジスタ２４のソースは共通に接続されている。Ｎ型Ｍ
ＯＳトランジスタ２６のソースは接地され、Ｎ型ＭＯＳ
トランジスタ２７のソースは、基準電源ＶＲに接続さ
れ、基準電圧が供給され、Ｎ型ＭＯＳトランジスタ２７
のベースがノードＣに接続されている。
プとしてのフリップ・フロップ回路２０は、クロック信
号の位相がフリップフロップ回路１０に対し反転して入
るような構成となっている。Ｐ型ＭＯＳトランジスタ２
３のゲートとＮ型ＭＯＳトランジスタ２４のゲートとＰ
型ＭＯＳトランジスタ２１のドレインとＮ型ＭＯＳトラ
ンジスタ２２のドレインはトランスファーゲート３の出
力端子Ｂに共通に接続されている。Ｐ型ＭＯＳトランジ
スタ２１のゲートとＮ型ＭＯＳトランジスタ２２のゲー
トとＰ型ＭＯＳトランジスタ２３のドレインとＮ型ＭＯ
Ｓトランジスタ２４のドレインとＮ型ＭＯＳトランジス
タ２７のドレインはノードＢ２０に共通に接続されてい
る。Ｐ型ＭＯＳトランジスタ２５のベースはノードＣに
接続され、Ｐ型ＭＯＳトランジスタ２５のドレインとＰ
型ＭＯＳトランジスタ２１のソースとＰ型ＭＯＳトラン
ジスタ２３のソースは共通に接続されている。Ｎ型ＭＯ
Ｓトランジスタ２５のソースには電圧ＶＤＤが供給さ
れ、Ｎ型ＭＯＳトランジスタ２６のゲートはノードＣＢ
に接続され、Ｎ型ＭＯＳトランジスタ２６のドレインと
Ｎ型ＭＯＳトランジスタ２２のソースとＮ型ＭＯＳトラ
ンジスタ２４のソースは共通に接続されている。Ｎ型Ｍ
ＯＳトランジスタ２６のソースは接地され、Ｎ型ＭＯＳ
トランジスタ２７のソースは、基準電源ＶＲに接続さ
れ、基準電圧が供給され、Ｎ型ＭＯＳトランジスタ２７
のベースがノードＣに接続されている。
【００２６】ここで、入力クロック信号ＣＬＫの状態が
ローレベルのとき、ＣＭＯＳトランスファーゲート２
は、前記第１の反転データ信号を取り込み、非反転クロ
ック信号ＮＩ−ＣＬＫがハイレベルのときには、前記第
１の反転データ信号の取り込みを遮断し、第１の転送デ
ータ信号を出力する。
ローレベルのとき、ＣＭＯＳトランスファーゲート２
は、前記第１の反転データ信号を取り込み、非反転クロ
ック信号ＮＩ−ＣＬＫがハイレベルのときには、前記第
１の反転データ信号の取り込みを遮断し、第１の転送デ
ータ信号を出力する。
【００２７】入力クロック信号ＣＬＫの状態がローレベ
ルからハイレベルになると、Ｐ型ＭＯＳトランジスタ１
５とＮ型ＭＯＳトランジスタ１６がオンとなり、Ｎ型Ｍ
ＯＡトランジスタ１７がオフとなることによって、フリ
ップフロップ回路１０が動作し、前記第１の転送データ
信号がフリップフロップ回路１０にラッチされる。それ
と同時にラッチされたデータ信号はノードＡに出力され
る。このときＣＭＯＳトランスファーゲート３はオンし
ているので、前記ラッチされたデータ信号は出力データ
信号Ｑとして出力され続ける。
ルからハイレベルになると、Ｐ型ＭＯＳトランジスタ１
５とＮ型ＭＯＳトランジスタ１６がオンとなり、Ｎ型Ｍ
ＯＡトランジスタ１７がオフとなることによって、フリ
ップフロップ回路１０が動作し、前記第１の転送データ
信号がフリップフロップ回路１０にラッチされる。それ
と同時にラッチされたデータ信号はノードＡに出力され
る。このときＣＭＯＳトランスファーゲート３はオンし
ているので、前記ラッチされたデータ信号は出力データ
信号Ｑとして出力され続ける。
【００２８】ＣＭＯＳトランスファーゲート３は、非反
転クロック信号ＮＩ−ＣＬＫがハイレベルのとき、前記
ラッチされたデータ信号を取り込み、非反転クロック信
号ＮＩ−ＣＬＫがハイレベルからローレベルになると
き、前記ラッチされたデータ信号の取り込みを遮断し、
前記ラッチされたデータ信号を第２の転送データとして
出力する。
転クロック信号ＮＩ−ＣＬＫがハイレベルのとき、前記
ラッチされたデータ信号を取り込み、非反転クロック信
号ＮＩ−ＣＬＫがハイレベルからローレベルになると
き、前記ラッチされたデータ信号の取り込みを遮断し、
前記ラッチされたデータ信号を第２の転送データとして
出力する。
【００２９】又、入力クロック信号がハイレベルからロ
ーレベルになると、Ｐ型ＭＯＳトランジスタ１５とＮ型
ＭＯＳトランジスタ１６がオフで、Ｎ型ＭＯＳトランジ
スタ１７がオンであるのでフリップフロップ回路１０は
ノードＡ１０がＶＤＤ／２のレベルとなり、平衡状態と
なる。従って、入力クロック信号ＣＬＫの状態がハイレ
ベルになった瞬間はノードＡ１０のレベルがＶＤＤ／２
であるので、Ｐ型ＭＯＳトランジスタ１３とＮ型ＭＯＳ
トランジスタ１４で構成しているＣＭＯＳインバータ回
路が素早くオンすることができる。
ーレベルになると、Ｐ型ＭＯＳトランジスタ１５とＮ型
ＭＯＳトランジスタ１６がオフで、Ｎ型ＭＯＳトランジ
スタ１７がオンであるのでフリップフロップ回路１０は
ノードＡ１０がＶＤＤ／２のレベルとなり、平衡状態と
なる。従って、入力クロック信号ＣＬＫの状態がハイレ
ベルになった瞬間はノードＡ１０のレベルがＶＤＤ／２
であるので、Ｐ型ＭＯＳトランジスタ１３とＮ型ＭＯＳ
トランジスタ１４で構成しているＣＭＯＳインバータ回
路が素早くオンすることができる。
【００３０】入力クロック信号ＣＬＫの状態がハイレベ
ルからローレベルになると、フリップフロップ回路２０
は動作し、前記第２の転送データ信号がフリップフロッ
プ回路２０に保持される。それと同時に保持されたデー
タ信号はノードＢに出力される。即ち、前記保持された
データ信号は、ノードＢを通り、第２のインバータ回路
としてのＣＭＯＳインバータ回路４に入力される。ＣＭ
ＯＳインバータ回路４は、前記保持されたデータ信号を
受け、第２の反転データ信号を送出する。該第２の反転
データ信号は出力データ信号Ｑとして出力される。
ルからローレベルになると、フリップフロップ回路２０
は動作し、前記第２の転送データ信号がフリップフロッ
プ回路２０に保持される。それと同時に保持されたデー
タ信号はノードＢに出力される。即ち、前記保持された
データ信号は、ノードＢを通り、第２のインバータ回路
としてのＣＭＯＳインバータ回路４に入力される。ＣＭ
ＯＳインバータ回路４は、前記保持されたデータ信号を
受け、第２の反転データ信号を送出する。該第２の反転
データ信号は出力データ信号Ｑとして出力される。
【００３１】入力クロック信号ＣＬＫの状態がローレベ
ルのときは、ＣＭＯＳトランスファーゲート３がオフす
るため、入力クロック信号ＣＬＫの状態がハイレベルに
なるまでは前記第２の反転データ信号を出力し続ける。
ルのときは、ＣＭＯＳトランスファーゲート３がオフす
るため、入力クロック信号ＣＬＫの状態がハイレベルに
なるまでは前記第２の反転データ信号を出力し続ける。
【００３２】次に、図２に示すタイミングチャートを参
照して本発明に係るＤ型フリップフロップ回路の動作を
説明する。入力クロック信号ＣＬＫの状態がローレベル
のとき、ＣＭＯＳトランスファーゲート２がオンして、
ＣＭＯＳトランスファーゲート２に前記第１の反転デー
タ信号が取り込まれる。次に、入力クロック信号ＣＬＫ
がローレベルからハイレベルになると、ＣＭＯＳトラン
スファーゲート２はオフとなり、ＣＭＯＳトランスファ
ーゲート３はオンとなり、フリップフロップ回路１０が
動作する。この時、ラッチ動作に入る準備のために必要
なセットアップ時間ｔ（ｓｅｔ）は、入力データ信号が
入力されてその信号がフリップフロップ回路１０の入力
（ノードＡ）に到達するまでの遅延時間ｔpd（Ｄ）と入
力クロック信号ＣＬＫの遅延時間ｔpd（ＣＬＫ）の差で
与えられ、以下に示す数式４で表される。
照して本発明に係るＤ型フリップフロップ回路の動作を
説明する。入力クロック信号ＣＬＫの状態がローレベル
のとき、ＣＭＯＳトランスファーゲート２がオンして、
ＣＭＯＳトランスファーゲート２に前記第１の反転デー
タ信号が取り込まれる。次に、入力クロック信号ＣＬＫ
がローレベルからハイレベルになると、ＣＭＯＳトラン
スファーゲート２はオフとなり、ＣＭＯＳトランスファ
ーゲート３はオンとなり、フリップフロップ回路１０が
動作する。この時、ラッチ動作に入る準備のために必要
なセットアップ時間ｔ（ｓｅｔ）は、入力データ信号が
入力されてその信号がフリップフロップ回路１０の入力
（ノードＡ）に到達するまでの遅延時間ｔpd（Ｄ）と入
力クロック信号ＣＬＫの遅延時間ｔpd（ＣＬＫ）の差で
与えられ、以下に示す数式４で表される。
【００３３】
【数４】
【００３４】又、ＣＭＯＳトランスファーゲート２，３
の各遅延時間をｔ1 、ＣＭＯＳインバータ回路１，４，
５，６の各遅延時間をｔ2 とすると、入力データ信号が
入力されてその信号がフリップフロップ回路１０の入力
（ノードＡ）に到達するまでの遅延時間ｔpd（Ｄ）はｔ
1 とｔ2 の和となり、入力クロック信号ＣＬＫの遅延時
間ｔpd（ＣＬＫ）は２ｔ2 となり、セットアップ時間ｔ
（ｓｅｔ）は以下に示す数式５で表される。
の各遅延時間をｔ1 、ＣＭＯＳインバータ回路１，４，
５，６の各遅延時間をｔ2 とすると、入力データ信号が
入力されてその信号がフリップフロップ回路１０の入力
（ノードＡ）に到達するまでの遅延時間ｔpd（Ｄ）はｔ
1 とｔ2 の和となり、入力クロック信号ＣＬＫの遅延時
間ｔpd（ＣＬＫ）は２ｔ2 となり、セットアップ時間ｔ
（ｓｅｔ）は以下に示す数式５で表される。
【００３５】
【数５】
【００３６】一般にｔ1 ＜ｔ2 であるので、ｔ1 −ｔ2
は負となり、セットアップ時間ｔ（ｓｅｔ）は零とな
る。又、フリップフロップ回路１０にラッチされたデー
タを出力データ信号Ｑとして読み出すまでの時間は、ノ
ードＡから出力端子Ｑまでの遅延時間ｔpd（Ａ−Ｑ）と
クロック信号の遅延時間ｔpd（ＣＬＫ）の和で与えら
れ、以下に示す数式６で表される。
は負となり、セットアップ時間ｔ（ｓｅｔ）は零とな
る。又、フリップフロップ回路１０にラッチされたデー
タを出力データ信号Ｑとして読み出すまでの時間は、ノ
ードＡから出力端子Ｑまでの遅延時間ｔpd（Ａ−Ｑ）と
クロック信号の遅延時間ｔpd（ＣＬＫ）の和で与えら
れ、以下に示す数式６で表される。
【００３７】
【数６】
【００３８】ここで、前記数式５，数式６と上記した数
式２，数式３を参照して、本発明に係るＤ型フリップフ
ロップ回路と従来のＤ型フリップフロップ回路における
セットアップ時間及びデータを読み出す遅延時間につい
て比較し、検討する。
式２，数式３を参照して、本発明に係るＤ型フリップフ
ロップ回路と従来のＤ型フリップフロップ回路における
セットアップ時間及びデータを読み出す遅延時間につい
て比較し、検討する。
【００３９】本発明において、セットアップ時間ｔ（ｓ
ｅｔ）は、上記数式５で示されるので、例えば、ＣＭＯ
Ｓトランスファーゲートの遅延時間ｔ1 を０．２ｎｓ、
ＣＭＯＳインバータ回路の遅延時間ｔ2 を０．３ｎｓと
した場合、セットアップ時間ｔ（ｓｅｔ）は０となるこ
とがわかる。一方、従来のフリップフロップ回路によれ
ばセットアップ時間ｔ（ｓｅｔ）は、上記数式２で示さ
れるので、上記同様にｔ1 を０．２ｎｓ、ｔ2 を０．３
ｎｓとした場合、０．５ｎｓとなる。従って、本発明の
Ｄ型フリップフロップ回路はセットアップ時間を零にす
ることができ、セットアップに必要な時間が全くかから
ない。
ｅｔ）は、上記数式５で示されるので、例えば、ＣＭＯ
Ｓトランスファーゲートの遅延時間ｔ1 を０．２ｎｓ、
ＣＭＯＳインバータ回路の遅延時間ｔ2 を０．３ｎｓと
した場合、セットアップ時間ｔ（ｓｅｔ）は０となるこ
とがわかる。一方、従来のフリップフロップ回路によれ
ばセットアップ時間ｔ（ｓｅｔ）は、上記数式２で示さ
れるので、上記同様にｔ1 を０．２ｎｓ、ｔ2 を０．３
ｎｓとした場合、０．５ｎｓとなる。従って、本発明の
Ｄ型フリップフロップ回路はセットアップ時間を零にす
ることができ、セットアップに必要な時間が全くかから
ない。
【００４０】次に、本発明において、データを読み出す
遅延時間ｔpd（Ｑ）は、上記数式６で示されるので、例
えば、ＣＭＯＳトランスファーゲートの遅延時間ｔ1 を
０．２ｎｓ、ＣＭＯＳインバータ回路の遅延時間ｔ2 を
０．３ｎｓとした場合、１．１ｎｓとなる。一方、従来
のフリップフロップ回路によれば、データを読み出す遅
延時間ｔpd（Ｑ）は、上記数式３で示されるので上記同
様にｔ1 を０．２ｎｓ、ｔ2 を０．３ｎｓとした場合、
１．４ｎｓとなる。従って、本発明のＤ型フリップフロ
ップ回路は、従来に比べて、データを読み出す遅延時間
を０．３ｎｓ短縮することができる。
遅延時間ｔpd（Ｑ）は、上記数式６で示されるので、例
えば、ＣＭＯＳトランスファーゲートの遅延時間ｔ1 を
０．２ｎｓ、ＣＭＯＳインバータ回路の遅延時間ｔ2 を
０．３ｎｓとした場合、１．１ｎｓとなる。一方、従来
のフリップフロップ回路によれば、データを読み出す遅
延時間ｔpd（Ｑ）は、上記数式３で示されるので上記同
様にｔ1 を０．２ｎｓ、ｔ2 を０．３ｎｓとした場合、
１．４ｎｓとなる。従って、本発明のＤ型フリップフロ
ップ回路は、従来に比べて、データを読み出す遅延時間
を０．３ｎｓ短縮することができる。
【００４１】次に、本発明に係るＤ型フリップフロップ
回路の第２の実施例について図３を参照して説明する。
オープンループ型ラッチ用フリップフロップ回路として
のフリップフロップ回路３０とオープンループ型保持用
フリップフロップ回路としてのフリップフロップ回路４
０は、それぞれ上記した第１の実施例におけるフリップ
フロップ回路１０のＣＭＯＳインバータ回路１７を抵抗
３７に、フリップフロップ回路２０のＣＭＯＳインバー
タ回路２７を抵抗４７に置き換えた構成となっている。
回路の第２の実施例について図３を参照して説明する。
オープンループ型ラッチ用フリップフロップ回路として
のフリップフロップ回路３０とオープンループ型保持用
フリップフロップ回路としてのフリップフロップ回路４
０は、それぞれ上記した第１の実施例におけるフリップ
フロップ回路１０のＣＭＯＳインバータ回路１７を抵抗
３７に、フリップフロップ回路２０のＣＭＯＳインバー
タ回路２７を抵抗４７に置き換えた構成となっている。
【００４２】次に、第２の実施例におけるＤ型フリップ
フロップ回路の具体的な動作について説明する。フリッ
プフロップ回路３０はＰ型ＭＯＳトランジスタ３１，３
３とＮ型ＭＯＳトランジスタ３２，３４で構成されてい
る。クロック信号ＣＬＫの状態がローレベルからハイレ
ベルになるとＰ型ＭＯＳトランジスタ３５とＮ型ＭＯＳ
トランジスタ３６がオンして、フリップフロップ回路と
して動作し、ＣＭＯＳトランスファーゲート２から出力
される第１の転送データ信号をラッチする。それと同時
にＣＭＯＳトランスファーゲート３がオンして、前記ラ
ッチされた信号が出力データ信号Ｑとして出力され続け
る。又、入力クロック信号ＣＬＫの状態がローレベルの
とき、Ｐ型ＭＯＳトランジスタ３５とＮ型ＭＯＳトラン
ジスタ３６がオフとなり、抵抗４７には電流が流れなく
なる。従って、ノードＡ３０の電位がＶＤＤ／２のレベ
ルとなり、平衡状態となる。よって入力クロック信号Ｃ
ＬＫの状態がハイレベルになった瞬間もノードＡ３０の
電位はＶＤＤ／２であるので、Ｐ型ＭＯＳトランジスタ
３３とＮ型ＭＯＳトランジスタ３４で構成しているＣＭ
ＯＳインバータ回路が素早くオンすることができる。
フロップ回路の具体的な動作について説明する。フリッ
プフロップ回路３０はＰ型ＭＯＳトランジスタ３１，３
３とＮ型ＭＯＳトランジスタ３２，３４で構成されてい
る。クロック信号ＣＬＫの状態がローレベルからハイレ
ベルになるとＰ型ＭＯＳトランジスタ３５とＮ型ＭＯＳ
トランジスタ３６がオンして、フリップフロップ回路と
して動作し、ＣＭＯＳトランスファーゲート２から出力
される第１の転送データ信号をラッチする。それと同時
にＣＭＯＳトランスファーゲート３がオンして、前記ラ
ッチされた信号が出力データ信号Ｑとして出力され続け
る。又、入力クロック信号ＣＬＫの状態がローレベルの
とき、Ｐ型ＭＯＳトランジスタ３５とＮ型ＭＯＳトラン
ジスタ３６がオフとなり、抵抗４７には電流が流れなく
なる。従って、ノードＡ３０の電位がＶＤＤ／２のレベ
ルとなり、平衡状態となる。よって入力クロック信号Ｃ
ＬＫの状態がハイレベルになった瞬間もノードＡ３０の
電位はＶＤＤ／２であるので、Ｐ型ＭＯＳトランジスタ
３３とＮ型ＭＯＳトランジスタ３４で構成しているＣＭ
ＯＳインバータ回路が素早くオンすることができる。
【００４３】一方、フリップフロップ回路４０は、入力
クロック信号ＣＬＫの位相がフリップフロップ回路３０
に対し反転して入るような構成となっている。入力クロ
ック信号ＣＬＫの状態がハイレベルからローレベルにな
るとフリップフロップ回路４０が動作し、ＣＭＯＳトラ
ンスファーゲート３から出力される第２の転送データ信
号がフリップフロップ回路４０に保持される。それと同
時に保持されたデータ信号はノードＢに出力される。即
ち、前記保持されたデータ信号は、ノードＢを通り、第
２のインバータ回路としてのＣＭＯＳインバータ回路４
に入力される。ＣＭＯＳインバータ回路４は、前記保持
されたデータ信号を受け、第２の反転データ信号を送出
する。該第２の反転データ信号は、入力クロック信号Ｃ
ＬＫの状態がローレベルのとき、出力データ信号Ｑとし
て出力され続ける。
クロック信号ＣＬＫの位相がフリップフロップ回路３０
に対し反転して入るような構成となっている。入力クロ
ック信号ＣＬＫの状態がハイレベルからローレベルにな
るとフリップフロップ回路４０が動作し、ＣＭＯＳトラ
ンスファーゲート３から出力される第２の転送データ信
号がフリップフロップ回路４０に保持される。それと同
時に保持されたデータ信号はノードＢに出力される。即
ち、前記保持されたデータ信号は、ノードＢを通り、第
２のインバータ回路としてのＣＭＯＳインバータ回路４
に入力される。ＣＭＯＳインバータ回路４は、前記保持
されたデータ信号を受け、第２の反転データ信号を送出
する。該第２の反転データ信号は、入力クロック信号Ｃ
ＬＫの状態がローレベルのとき、出力データ信号Ｑとし
て出力され続ける。
【００４４】第２の実施例は第１の実施例におけるＮ型
ＭＯＳトランジスタ１７，２７を抵抗３７，４７に置き
換えただけであるので、データ信号及びクロック信号の
タイミングは図３に示すタイミングと同様である。
ＭＯＳトランジスタ１７，２７を抵抗３７，４７に置き
換えただけであるので、データ信号及びクロック信号の
タイミングは図３に示すタイミングと同様である。
【００４５】また第２の実施例では、第１の実施例のＮ
型ＭＯＳトランジスタ１７，２７を抵抗３７，４７に置
き換えたことによってＣＭＯＳインバータ５，６の負荷
を小さくすることができる。
型ＭＯＳトランジスタ１７，２７を抵抗３７，４７に置
き換えたことによってＣＭＯＳインバータ５，６の負荷
を小さくすることができる。
【００４６】尚、オープンループ型ラッチ用フリップフ
ロップ回路としてのフリップフロップ回路１０又はフリ
ップフロップ回路３０のいずれか一方とオープンループ
型保持用フリップフロップ回路としてのフリップフロッ
プ回路２０又はフリップフロップ回路４０のいずれか一
方とが組み合わされることによって本発明の効果が得ら
れる。即ち、４通りの組み合わせが可能である。
ロップ回路としてのフリップフロップ回路１０又はフリ
ップフロップ回路３０のいずれか一方とオープンループ
型保持用フリップフロップ回路としてのフリップフロッ
プ回路２０又はフリップフロップ回路４０のいずれか一
方とが組み合わされることによって本発明の効果が得ら
れる。即ち、４通りの組み合わせが可能である。
【００４７】尚、入力クロック信号ＣＬＫを図２に示す
入力クロック信号ＣＬＫを反転させた信号とし、トラン
スファーゲート２のＮチャンネルゲートとＰチャンネル
ゲートにそれぞれノードＣ、ノードＣＢを接続し、トラ
ンスファーゲート３のＮチャンネルゲートとＰチャンネ
ルゲートにそれぞれノードＣＢ、ノードＣを接続し、フ
リップフロップ回路１０において、Ｎ型ＭＯＳトランジ
スタ１６のベースにノードＣＢを接続し、Ｐ型ＭＯＳト
ランジスタ１５のベースにノードＣを接続し、Ｎ型ＭＯ
Ｓトランジスタ１７のベースにノードＣを接続し、フリ
ップフロップ回路２０において、Ｎ型ＭＯＳトランジス
タ２６のベースにノードＣを接続し、Ｐ型ＭＯＳトラン
ジスタ２５のベースにノードＣＢを接続し、Ｎ型ＭＯＳ
トランジスタ２７のベースにノードＣＢを接続して構成
されるＤ型フリップフロップ回路でも上記同様の効果が
得られる。即ち、入力クロック信号ＣＬＫがハイレベル
からローレベルになったときフリップフロップ回路１０
が動作し、入力クロック信号ＣＬＫがローレベルからハ
イレベルになったときフリップフロップ回路２０が動作
するというものである。この場合においてもフリップフ
ロップ回路１０，２０，３０，４０の間で４つの組み合
わせが考えられることは言うまでもない。
入力クロック信号ＣＬＫを反転させた信号とし、トラン
スファーゲート２のＮチャンネルゲートとＰチャンネル
ゲートにそれぞれノードＣ、ノードＣＢを接続し、トラ
ンスファーゲート３のＮチャンネルゲートとＰチャンネ
ルゲートにそれぞれノードＣＢ、ノードＣを接続し、フ
リップフロップ回路１０において、Ｎ型ＭＯＳトランジ
スタ１６のベースにノードＣＢを接続し、Ｐ型ＭＯＳト
ランジスタ１５のベースにノードＣを接続し、Ｎ型ＭＯ
Ｓトランジスタ１７のベースにノードＣを接続し、フリ
ップフロップ回路２０において、Ｎ型ＭＯＳトランジス
タ２６のベースにノードＣを接続し、Ｐ型ＭＯＳトラン
ジスタ２５のベースにノードＣＢを接続し、Ｎ型ＭＯＳ
トランジスタ２７のベースにノードＣＢを接続して構成
されるＤ型フリップフロップ回路でも上記同様の効果が
得られる。即ち、入力クロック信号ＣＬＫがハイレベル
からローレベルになったときフリップフロップ回路１０
が動作し、入力クロック信号ＣＬＫがローレベルからハ
イレベルになったときフリップフロップ回路２０が動作
するというものである。この場合においてもフリップフ
ロップ回路１０，２０，３０，４０の間で４つの組み合
わせが考えられることは言うまでもない。
【００４８】
【発明の効果】本発明によれば、フリップフロップ回路
のフィードバック用のＣＭＯＳトランスファーゲートを
用いず、ＣＭＯＳフリップフロップ回路の電源ＶＤＤ側
にＰ型ＭＯＳトランジスタ、アースＧＮＤ側にＮ型ＭＯ
Ｓトランジスタを接続してなるクロックドインバータに
よって構成されているので、セットアップ時間を零にで
き、又、データ読み出し遅延時間を短縮することができ
る。
のフィードバック用のＣＭＯＳトランスファーゲートを
用いず、ＣＭＯＳフリップフロップ回路の電源ＶＤＤ側
にＰ型ＭＯＳトランジスタ、アースＧＮＤ側にＮ型ＭＯ
Ｓトランジスタを接続してなるクロックドインバータに
よって構成されているので、セットアップ時間を零にで
き、又、データ読み出し遅延時間を短縮することができ
る。
【図１】本発明に係るＤ型フリップフロップ回路の第１
の実施例を示す回路図である。
の実施例を示す回路図である。
【図２】本発明に係るＤ型フリップフロップ回路のタイ
ミングチャートを示す図である。
ミングチャートを示す図である。
【図３】本発明に係るＤ型フリップフロップ回路の第２
の実施例を示す回路図である。
の実施例を示す回路図である。
【図４】従来のＤ型フリップフロップ回路の構成を示す
回路図である。
回路図である。
【図５】従来のＤ型フリップフロップ回路のタイミング
チャートを示す図である。
チャートを示す図である。
１ ＣＭＯＳインバータ回路 ２ ＣＭＯＳトランスファーゲート ３ ＣＭＯＳトランスファーゲート ４ ＣＭＯＳインバータ回路 ５ ＣＭＯＳインバータ回路 ６ ＣＭＯＳインバータ回路 １０，２０，３０，４０ フリップフロップ回路 １１，１３，１５，２１，２３ Ｐ型ＭＯＳトランジ
スタ １２，１４，１６，１７，２２，２４ Ｎ型ＭＯＳト
ランジスタ
スタ １２，１４，１６，１７，２２，２４ Ｎ型ＭＯＳト
ランジスタ
フロントページの続き (56)参考文献 特開 昭63−316914（ＪＰ，Ａ) 特開 平４−337597（ＪＰ，Ａ) 特開 平６−291614（ＪＰ，Ａ) 特開 平６−45879（ＪＰ，Ａ) 特開 平５−199079（ＪＰ，Ａ) 特開 平４−317212（ＪＰ，Ａ) 特開 平３−93310（ＪＰ，Ａ) 特開 平２−105611（ＪＰ，Ａ) 特開 昭61−101113（ＪＰ，Ａ)
Claims (8)
- 【請求項１】 入力データ信号（Ｄ）を入力クロック信
号（ＣＬＫ）に応答してラッチして保持し、出力データ
信号（Ｑ）を出力するＤ型フリップフロップ回路におい
て、前記入力クロック信号（ＣＬＫ）を反転した反転ク
ロック信号（Ｉ−ＣＬＫ）と該反転クロック信号（ＮＩ
−ＣＬＫ）を反転した非反転クロック信号（ＮＩ−ＣＬ
Ｋ）とを発生するクロック発生手段（５，６）と、前記
入力データ信号（Ｄ）を反転して第１の反転データ信号
を出力する第１のインバータ回路（１）と、前記反転ク
ロック信号（Ｉ−ＣＬＫ）と前記非反転クロック信号
（ＮＩ−ＣＬＫ）とに応答して、前記非反転クロック信
号（ＮＩ−ＣＬＫ）がローレベルのときに前記第１の反
転データ信号を取り込み、前記非反転クロック信号（Ｎ
Ｉ−ＣＬＫ）がハイレベルのときには前記第１の反転デ
ータ信号の取り込みを遮断し、第１の転送データ信号を
出力する第１のトランスファーゲート（２）と、前記第
１のトランスファーゲート（２）の出力端子（Ａ）に接
続され、基準電圧（ＶＲ）が与えられ、前記反転クロッ
ク信号（Ｉ−ＣＬＫ）と前記非反転クロック信号（ＮＩ
−ＣＬＫ）とに応答して、該非反転クロック信号（ＮＩ
−ＣＬＫ）の立上がりで前記第１の転送データ信号をラ
ッチし、ラッチしたデータ信号を前記第１のトランスフ
ァーゲート（２）の出力端子に出力するオープンループ
型ラッチ用フリップ・フロップ回路（１０又は３０）
と、前記第１のトランスファーゲート（２）の出力端子
（Ａ）に接続され、前記反転クロック信号（Ｉ−ＣＬ
Ｋ）と前記非反転クロック信号（ＮＩ−ＣＬＫ）とに応
答して、前記非反転クロック信号（ＮＩ−ＣＬＫ）がハ
イレベルのときに前記ラッチしたデータ信号を取り込
み、前記非反転クロック信号（ＮＩ−ＣＬＫ）がロウレ
ベルのときには前記ラッチしたデータ信号の取り込みを
遮断し、第２の転送データ信号を出力する第２のトラン
スファーゲート（３）と、前記第２のトランスファーゲ
ート（３）の出力端子（Ｂ）に接続され、前記基準電圧
（ＶＲ）が与えられ、前記反転クロック信号（Ｉ−ＣＬ
Ｋ）と前記非反転クロック信号（ＮＩ−ＣＬＫ）とに応
答して、前記非反転クロック信号（ＮＩ−ＣＬＫ）の立
下がりで前記第２の転送データ信号を保持し、保持した
データ信号を前記第２のトランスファーゲート（２）の
出力端子に出力するオープンループ型保持用フリップ・
フロップ回路（２０又は４０）と、前記第２のトランス
ファーゲート（３）の出力端子（Ｂ）に接続され、前記
第２の転送データ信号および／または前記保持したデー
タ信号を反転して第２の反転データ信号を前記出力デー
タ信号（Ｑ）として出力する第２のインバータ回路
（４）とを具備することを特徴とするＤ型フリップフロ
ップ回路。 - 【請求項２】 入力データ信号（Ｄ）を入力クロック信
号（ＣＬＫ）に応答してラッチして保持し、出力データ
信号（Ｑ）を出力するＤ型フリップフロップ回路におい
て、前記入力クロック信号（ＣＬＫ）を反転した反転ク
ロック信号（Ｉ−ＣＬＫ）と該反転クロック信号（ＮＩ
−ＣＬＫ）を反転した非反転クロック信号（ＮＩ−ＣＬ
Ｋ）とを発生するクロック発生手段（５，６）と、前記
入力データ信号（Ｄ）を反転して第１の反転データ信号
を出力する第１のインバータ回路（１）と、前記反転ク
ロック信号（Ｉ−ＣＬＫ）と前記非反転クロック信号
（ＮＩ−ＣＬＫ）とに応答して、前記非反転クロック信
号（ＮＩ−ＣＬＫ）がハイレベルのときに前記第１の反
転データ信号を取り込み、前記非反転クロック信号（Ｎ
Ｉ−ＣＬＫ）がローレベルのときには前記第１の反転デ
ータ信号の取り込みを遮断し、第１の転送データ信号を
出力する第１のトランスファーゲート（２）と、前記第
１のトランスファーゲート（２）の出力端子（Ａ）に接
続され、基準電圧（ＶＲ）が与えられ、前記反転クロッ
ク信号（Ｉ−ＣＬＫ）と前記非反転クロック信号（ＮＩ
−ＣＬＫ）とに応答して、該非反転クロック信号（ＮＩ
−ＣＬＫ）の立下がりで前記第１の転送データ信号をラ
ッチし、ラッチしたデータ信号を前記第１のトランスフ
ァーゲート（２）の出力端子に出力するオープンループ
型ラッチ用フリップ・フロップ回路（１０又は３０）
と、前記第１のトランスファーゲート（２）の出力端子
（Ａ）に接続され、前記反転クロック信号（Ｉ−ＣＬ
Ｋ）と前記非反転クロック信号（ＮＩ−ＣＬＫ）とに応
答して、前記非反転クロック信号（ＮＩ−ＣＬＫ）がロ
ーレベルのときに前記ラッチしたデータ信号を取り込
み、前記非反転クロック信号（ＮＩ−ＣＬＫ）がハイレ
ベルのときには前記ラッチしたデータ信号の取り込みを
遮断し、第２の転送データ信号を出力する第２のトラン
スファーゲート（３）と、前記第２のトランスファーゲ
ート（３）の出力端子（Ｂ）に接続され、前記基準電圧
（ＶＲ）が与えられ、前記反転クロック信号（Ｉ−ＣＬ
Ｋ）と前記非反転クロック信号（ＮＩ−ＣＬＫ）とに応
答して、前記非反転クロック信号（ＮＩ−ＣＬＫ）の立
上がりで前記第２の転送データ信号を保持し、保持した
データ信号を前記第２のトランスファーゲート（２）の
出力端子に出力するオープンループ型保持用フリップ・
フロップ回路（２０又は４０）と、前記第２のトランス
ファーゲート（３）の出力端子（Ｂ）に接続され、前記
第２の転送データ信号および／または前記保持したデー
タ信号を反転して第２の反転データ信号を前記出力デー
タ信号（Ｑ）として出力する第２のインバータ回路
（４）とを具備することを特徴とするＤ型フリップフロ
ップ回路。 - 【請求項３】 請求項１記載のＤ型フリップフロップ回
路において、前記第１のトランスファーゲート（２）の
ＰチャンネルゲートとＮチャンネルゲートは、それぞれ
第１のノード（Ｃ）と第２のノード（ＣＢ）に接続さ
れ、前記第２のトランスファーゲート（３）のＰチャン
ネルゲートとＮチャンネルゲートは、それぞれ前記第２
のノード（ＣＢ）と前記第１のノード（Ｃ）に接続さ
れ、前記第２のノード（ＣＢ）には前記反転クロック信
号（Ｉ−ＣＬＫ）が入力され、前記第１のノード（Ｃ）
には前記非反転クロック信号（ＮＩ−ＣＬＫ）が入力さ
れることを特徴とするＤ型フリップフロップ回路。 - 【請求項４】 請求項２記載のＤ型フリップフロップ回
路において、前記第１のトランスファーゲート（２）の
ＮチャンネルゲートとＰチャンネルゲートは、それぞれ
第１のノード（Ｃ）と第２のノード（ＣＢ）に接続さ
れ、前記第２のトランスファーゲート（３）のＮチャン
ネルゲートとＰチャンネルゲートは、それぞれ前記第２
のノード（ＣＢ）と前記第１のノード（Ｃ）に接続さ
れ、前記第２のノード（ＣＢ）には前記反転クロック信
号（Ｉ−ＣＬＫ）が入力され、前記第１のノード（Ｃ）
には前記非反転クロック信号（ＮＩ−ＣＬＫ）が入力さ
れることを特徴とするＤ型フリップフロップ回路。 - 【請求項５】 請求項３記載のＤ型フリップフロップ回
路において、前記オープンループ型ラッチ用フリップ・
フロップ回路（１０）は、Ｐ型ＭＯＳトランジスタ（１
３）のゲートとＮ型ＭＯＳトランジスタ（１４）のゲー
トとＰ型ＭＯＳトランジスタ（１１）のドレインとＮ型
ＭＯＳトランジスタ（１２）のドレインが前記出力端子
（Ａ）に共通に接続され、前記Ｐ型ＭＯＳトランジスタ
（１１）のゲートと前記Ｎ型ＭＯＳトランジスタ（１
２）のゲートと前記Ｐ型ＭＯＳトランジスタ（１３）の
ドレインと前記Ｎ型ＭＯＳトランジスタ（１４）のドレ
インとＮ型ＭＯＳトランジスタ（１７）のドレインが共
通に接続され、Ｐ型ＭＯＳトランジスタ（１５）のベー
スが前記第２のノード（ＣＢ）に接続され、前記Ｐ型Ｍ
ＯＳトランジスタ（１５）のドレインと前記Ｐ型ＭＯＳ
トランジスタ（１１）のソースと前記Ｐ型ＭＯＳトラン
ジスタ（１３）のソースが共通に接続され、前記Ｐ型Ｍ
ＯＳトランジスタ（１５）のソースに電圧（ＶＤＤ）が
供給され、Ｎ型ＭＯＳトランジスタ（１６）のベースが
前記第１のノード（Ｃ）に接続され、前記Ｎ型ＭＯＳト
ランジスタ（１６）のドレインと前記Ｎ型ＭＯＳトラン
ジスタ（１２）のソースと前記Ｎ型ＭＯＳトランジスタ
（１４）のソースが共通に接続され、前記Ｎ型ＭＯＳト
ランジスタ（１６）のソースが接地され、Ｎ型ＭＯＳト
ランジスタ（１７）のソースが基準電源（ＶＲ）に接続
され、前記Ｎ型ＭＯＳトランジスタ１７のベースが前記
第２のノード（ＣＢ）に接続されて構成されていること
を特徴とするＤ型フリップフロップ回路。 - 【請求項６】 請求項３記載のＤ型フリップフロップ回
路において、前記オープンループ型ラッチ用フリップ・
フロップ回路（３０）は、Ｐ型ＭＯＳトランジスタ（３
３）のゲートとＮ型ＭＯＳトランジスタ（３４）のゲー
トとＰ型ＭＯＳトランジスタ（３１）のドレインとＮ型
ＭＯＳトランジスタ（３２）のドレインが前記出力端子
（Ａ）に共通に接続され、前記Ｐ型ＭＯＳトランジスタ
（３１）のゲートと前記Ｎ型ＭＯＳトランジスタ（３
２）のゲートと前記Ｐ型ＭＯＳトランジスタ（３３）の
ドレインと前記Ｎ型ＭＯＳトランジスタ（３４）のドレ
インと抵抗（３７）が共通に接続され、Ｐ型ＭＯＳトラ
ンジスタ（３５）のベースが前記第２のノード（ＣＢ）
に接続され、前記Ｐ型ＭＯＳトランジスタ（３５）のド
レインと前記Ｐ型ＭＯＳトランジスタ（３１）のソース
と前記Ｐ型ＭＯＳトランジスタ（３３）のソースが共通
に接続され、前記Ｐ型ＭＯＳトランジスタ（３５）のソ
ースに電圧（ＶＤＤ）が供給され、Ｎ型ＭＯＳトランジ
スタ（３６）のベースが前記第１のノード（Ｃ）に接続
され、前記Ｎ型ＭＯＳトランジスタ（３６）のドレイン
と前記Ｎ型ＭＯＳトランジスタ（３２）のソースと前記
Ｎ型ＭＯＳトランジスタ（３４）のソースが共通に接続
され、前記Ｎ型ＭＯＳトランジスタ（３６）のソースが
接地され、前記抵抗（３７）が基準電源（ＶＲ）に接続
されて構成されていることを特徴とするＤ型フリップフ
ロップ回路。 - 【請求項７】 請求項５又は６記載のＤ型フリップフロ
ップ回路において、前記オープンループ型保持用フリッ
プ・フロップ回路（２０）は、Ｐ型ＭＯＳトランジスタ
（２３）のゲートとＮ型ＭＯＳトランジスタ（２４）の
ゲートとＰ型ＭＯＳトランジスタ（２１）のドレインと
Ｎ型ＭＯＳトランジスタ（２２）のドレインが前記第２
のトランスファーゲート（３）の出力端子（Ｂ）に共通
に接続され、前記Ｐ型ＭＯＳトランジスタ（２１）のゲ
ートと前記Ｎ型ＭＯＳトランジスタ（２２）のゲートと
前記Ｐ型ＭＯＳトランジスタ（２３）のドレインと前記
Ｎ型ＭＯＳトランジスタ（２４）のドレインとＮ型ＭＯ
Ｓトランジスタ（２７）のドレインが共通に接続され、
Ｐ型ＭＯＳトランジスタ（２５）のベースが前記第１の
ノード（Ｃ）に接続され、前記Ｐ型ＭＯＳトランジスタ
（２５）のドレインと前記Ｐ型ＭＯＳトランジスタ（２
１）のソースと前記Ｐ型ＭＯＳトランジスタ（２３）の
ソースは共通に接続され、前記Ｎ型ＭＯＳトランジスタ
（２５）のソースに電圧（ＶＤＤ）が供給され、Ｎ型Ｍ
ＯＳトランジスタ（２６）のゲートは前記第２のノード
（ＣＢ）に接続され、前記Ｎ型ＭＯＳトランジスタ（２
６）のドレインと前記Ｎ型ＭＯＳトランジスタ（２２）
のソースと前記Ｎ型ＭＯＳトランジスタ（２４）のソー
スは共通に接続され、前記Ｎ型ＭＯＳトランジスタ（２
６）のソースが接地され、前記Ｎ型ＭＯＳトランジスタ
（２７）のソースが基準電源ＶＲに接続され、前記Ｎ型
ＭＯＳトランジスタ２７のベースが前記第１のノード
（Ｃ）に接続されて構成されていることを特徴とするＤ
型フリップフロップ回路。 - 【請求項８】 請求項５乃至７記載のＤ型フリップフロ
ップ回路において、前記オープンループ型保持用フリッ
プ・フロップ回路（４０）は、Ｐ型ＭＯＳトランジスタ
（４３）のゲートとＮ型ＭＯＳトランジスタ（４４）の
ゲートとＰ型ＭＯＳトランジスタ（４１）のドレインと
Ｎ型ＭＯＳトランジスタ（４２）のドレインが前記第２
のトランスファーゲート（３）の出力端子（Ｂ）に共通
に接続され、前記Ｐ型ＭＯＳトランジスタ（４１）のゲ
ートと前記Ｎ型ＭＯＳトランジスタ（４２）のゲートと
前記Ｐ型ＭＯＳトランジスタ（４３）のドレインと前記
Ｎ型ＭＯＳトランジスタ（４４）のドレインと抵抗（４
７）が共通に接続され、Ｐ型ＭＯＳトランジスタ（４
５）のベースが前記第１のノード（Ｃ）に接続され、前
記Ｐ型ＭＯＳトランジスタ（４５）のドレインと前記Ｐ
型ＭＯＳトランジスタ（４１）のソースと前記Ｐ型ＭＯ
Ｓトランジスタ（４３）のソースは共通に接続され、前
記Ｎ型ＭＯＳトランジスタ（４５）のソースに電圧（Ｖ
ＤＤ）が供給され、Ｎ型ＭＯＳトランジスタ（４６）の
ゲートは前記第２のノード（ＣＢ）に接続され、前記Ｎ
型ＭＯＳトランジスタ（４６）のドレインと前記Ｎ型Ｍ
ＯＳトランジスタ（４２）のソースと前記Ｎ型ＭＯＳト
ランジスタ（４４）のソースは共通に接続され、前記Ｎ
型ＭＯＳトランジスタ（４６）のソースが接地され、前
記抵抗（４７）が基準電源ＶＲに接続されて構成されて
いることを特徴とするＤ型フリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5351531A JP2853726B2 (ja) | 1993-12-29 | 1993-12-29 | Ｄ型フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5351531A JP2853726B2 (ja) | 1993-12-29 | 1993-12-29 | Ｄ型フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202647A JPH07202647A (ja) | 1995-08-04 |
| JP2853726B2 true JP2853726B2 (ja) | 1999-02-03 |
Family
ID=18417924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5351531A Expired - Fee Related JP2853726B2 (ja) | 1993-12-29 | 1993-12-29 | Ｄ型フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2853726B2 (ja) |
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|---|---|---|---|---|
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| JPH04317212A (ja) * | 1991-04-17 | 1992-11-09 | Hitachi Ltd | 低電圧動作に適したラッチ回路，フリップフロップ回路およびそれを用いたマイクロプロセッサ |
| JPH04337597A (ja) * | 1991-05-13 | 1992-11-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH05199079A (ja) * | 1992-01-17 | 1993-08-06 | Oki Electric Ind Co Ltd | レジスタ回路 |
| JPH0645879A (ja) * | 1992-07-23 | 1994-02-18 | Toshiba Corp | フリップフロップ |
| JPH06291614A (ja) * | 1993-03-31 | 1994-10-18 | Toshiba Corp | プリセット付レジスタ回路 |
-
1993
- 1993-12-29 JP JP5351531A patent/JP2853726B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07202647A (ja) | 1995-08-04 |
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