KR101013753B1 - 래치회로 및 그를 포함하는 플립플롭 - Google Patents

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Abstract

본 발명은 낮은 전원전압 하에서도 구동되는 래치회로 및 그를 포함하는 플립플롭에 관한 것으로서, 본 발명에 따른 래치회로는 입력데이터에 응답해 제1노드에 전류패스를 형성하여 출력데이터를 출력하는 데이터 입출력부; 상기 데이터 입출력부의 출력노드의 상기 출력데이터에 응답해 제2노드에 전류패스를 형성하여 출력 데이터를 저장하는 홀딩부; 및 상기 제1 및 제2노드에 병렬 연결되어 클럭에 응답해 상기 전류패스의 형성을 제어하는 클럭입력부를 포함한다.
전압강하, 전원전압, 풀업구동, 풀다운구동

Description

래치회로 및 그를 포함하는 플립플롭{LATCH CIRCUIT AND FLIP-FLOP INCLUDING THE SAME}
본 발명은 래치회로 및 그를 포함하는 플립플롭에 관한 것으로서, 보다 상세하게는 낮은 전원전압하에서 구동되는 래치회로 및 그를 포함하는 플립플롭에 관한 것이다.
CML(Current Mode Logic) 레벨을 기준으로 스윙하는 신호의 스윙폭은 CMOS 레벨로 스윙하는 신호의 스윙폭보다 작기 때문에 최근 시스템 클럭의 주파수가 상승함에 따라 기존 CMOS 레벨의 신호 대신 CML 레벨의 신호가 사용된다. 또한 CML 레벨의 신호는 일정하게 흐르는 전류에 의해 스윙하기 때문에 출력신호가 일정한 진폭(amplitude)으로 스윙하고 지터(jitter) 및 전원 전압 잡음비(PSRR: Power Supply Rejection Ratio) 특성이 우수하다.
도 1은 종래의 래치회로의 상세 구성도이다.
도면에 도시된 바와 같이 종래의 래치회로는 데이터 입출력부(101), 홀딩부(111), 클럭입력부(121)로 구성되며 CML 레벨의 신호를 사용한다.
클럭(CLK)은 토글하므로 이의 시간적 순서에 따라 래치회로의 동작을 살펴본다. 래치회로 동작시 바이어스 전압(VBN)에 의해 전류를 공급하는 바이어스 트랜지스터(127)는 턴온되어 있다.
먼저 클럭(CLK)이 하이레벨인 경우 클럭(CLK)을 입력받는 제5엔모스 트랜지스터(123)가 턴온되므로 제1노드(E)에 전류패스가 형성되어 데이터 입출력부(101)가 동작한다. 데이터 입출력부(101)의 입력단(D)으로 하이레벨의 입력데이터(IN)가 입력되면 제1엔모스 트랜지스터(103)는 턴온된다. 따라서 제1패스(①)로 전류가 흐르기 때문에 출력노드(/Q)에서 출력데이터(OUTB)의 논리레벨은 로우이다. 그러나 제2패스로(②)는 전류가 흐르지 않으므로 출력데이터(OUT)의 논리레벨은 하이이다.
데이터 입출력부(101)의 입력단(/D)으로 하이레벨의 반전 입력데이터(INB)가 입력되면 제2엔모스 트랜지스터(105)가 턴온된다. 따라서 제2패스(②)로 전류가 흐르기 때문에 출력데이터(OUT)의 논리레벨은 로우이다. 그리고 1패스(①)로는 전류가 흐르지 않으므로 출력데이터(OUTB)의 논리레벨은 하이이다.
클럭(CLK)이 로우레벨인 경우 제6엔모스 트랜지스터(125)가 턴온되므로 제2노드(F)에 전류패스가 형성되어 홀딩부(111)가 동작한다. 하이레벨의 입력데이터(IN)가 입력된 경우 출력데이터(OUT)의 논리레벨은 하이, 출력데이터(OUTB)의 논리레벨은 로우였으므로 제3엔모스 트랜지스터(113)는 턴오프되고 제4엔모스 트랜지스터(115)는 턴온된다. 따라서 제4패스(④)로 전류가 흘러 출력 데이터(OUTB)의 논 리레벨은 로우로 유지된다. 그러나 제3패스(③)로는 전류가 흐르지 않으므로 출력데이터(OUT)의 논리레벨은 하이로 유지된다.
반대로 출력데이터(OUT)의 논리레벨이 로우, 출력데이터(OUTB)의 논리레벨이 하이였던 경우 제3엔모스 트랜지스터(113)는 턴온되고 제4엔모스 트랜지스터(115)는 턴오프된다. 따라서 제3패스(③)로 전류가 흘러 출력데이터(OUT)의 논리레벨은 로우로 유지된다. 그러나 제4패스(④)로는 전류가 흐르지 않으므로 출력데이터(OUTB)의 논리레벨은 하이로 유지된다.
이와 같이 래치회로는 클럭(CLK)의 하이레벨 구간동안 입력된 입력데이터(IN)를 클럭(CLK)의 로우레벨 구간동안 저장한다.
도 2는 종래의 플립플롭의 상세 구성도이다.
도면에 도시된 바와 같이 종래의 플립플롭은 제1데이터 입출력부(201), 제1홀딩부(211), 제2데이터 입출력부(221), 제2홀딩부(231) 및 클럭입력부(241)로 구성되며 CML 레벨의 신호를 사용한다.
래치회로와 달리 플립플롭은 클럭의 라이징 에지에 입력된 데이터를 클럭의 다음 라이징 에지까지 저장한다. 즉, 래치회로는 클럭의 하이레벨 구간동안 데이터의 값이 변하면 출력 데이터의 값도 변하나 플립플롭은 그렇지 않다.
플립플롭 동작시 바이어스 전압(VBN)에 의해 전류를 공급하는 바이어스 트랜지스터(251)는 턴온된다. 제1 및 제2데이터 입출력부(201, 221)와 제1 및 제2홀딩부(211, 231)의 동작은 래치회로의 데이터 입출력부(101) 및 홀딩부(111)의 동작 과 유사하다. 다만 제1데이터 입출력부(201)는 클럭입력부(241)에 의해 반전클럭(CLKB)의 하이레벨 즉, 클럭(CLK)의 로우레벨 구간에 동작하고 제1홀딩부(211)는 클럭(CLK)의 하이레벨 구간에 동작한다. 따라서 제1홀딩부(211)는 클럭(CLK)의 라이징 에지에서 제1데이터 입출력부(201)로 입력된 입력데이터(IN)를 클럭(CLK)의 하이레벨 구간동안 저장한다.
그리고 제2데이터 입출력부(221)는 제1홀딩부(211)와 같이 클럭(CLK)의 하이레벨 구간에 동작한다. 따라서 제2데이터 입출력부(221)는 제1홀딩부(211)의 제1출력데이터(OUT_1, OUTB_1)를 제2출력노드(Q, /Q)로 전달한다. 이후 제2홀딩부(231)는 반전클럭(CLKB)의 라이징 에지에서의 제2출력데이터(OUT_2, OUTB_2)를 저장한다.
상기 언급한 과정을 거쳐 플립플롭은 클럭(CLK)의 제1라이징 에지에서 입력된 데이터를 클럭의 제2라이징 에지까지 저장한다.
도 3은 종래의 주파수 분주기의 구성도이다.
종래기술에 따른 주파수 분주기는 도 1의 래치회로 2개가 링 오실레이터 타입으로 연결되어 있다. 제1래치회로(301)와 제2래치회로(303)의 클럭입력부에는 서로 반대 위상의 클럭이 입력된다. 그리고 제2래치회로(303)의 출력단(Q, /Q)은 반전되어 제1래치회로(301)의 입력단(D, /D)에 연결되기 때문에 제1래치회로(301)의 출력데이터(OUT, OUTB)와 제2래치회로의 출력데이터는 클럭(CLK)의 주파수를 2분주한 클럭이 되며 제1래치회로(301)의 출력데이터(OUT, OUTB)와 제2래치회로(303)의 출력데이터의 위상차는 클럭(CLK)의 반주기 만큼이다. 종래기술에 따른 주파수 분주기는 도 1의 래치회로 대신 도 2의 플립플롭으로 구성될 수 있다.
CML 레벨의 신호를 사용하는 래치회로 및 플립플롭의 출력신호의 스윙폭은 저항(R)에 걸리는 전압(VR)으로서 CMOS 레벨의 신호의 스윙폭보다 작다. 그런데 종래의 래치회로 및 플립플롭은 도 1 및 도 2에 도시된 바와 같이 1개의 저항(R)과 3개의 트랜지스터가 직렬로 구성되어 있다. 예를 들어 도 1의 래치회로에서 저항(R), 제1, 제5 및 바이어스 트랜지스터(103, 123, 127)는 직렬 연결된다. 여기서, 각 트랜지스터에서는 전압강하가 발생하기 때문에 종래의 래치회로 및 플립플롭은 전원전압(VDD)이 낮아질수록 출력신호의 스윙폭이 매우 작아지는 문제점이 있다.
또한 낮은 전원전압(VDD)에서 각 트랜지스터의 전압강하로 인해 전류원인 바이어스 트랜지스터의 드레인(drain) 소스(source)간 전압이 낮아져 바이어스 트랜지스터가 포화(saturation) 영역에서 동작할 수 없기 때문에 종래의 래치회로 및 플립플롭은 전원 전압 잡음비 특성이 나빠지는 문제점이 있다. 상기의 문제점으로 인해 종래의 래치회로 및 플립플롭은 낮은 전원전압(VDD) 하에서는 정상적인 동작을 수행하기 어렵다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 내부의 전압강하를 감소시켜 낮은 전원전압하에서도 구동 가능한 래치회로, 플립플롭 및 그를 포함하는 주파수 분주기를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 입력데이터에 응답해 제1노드에 전류패스를 형성하여 출력데이터를 출력하는 데이터 입출력부; 상기 데이터 입출력부의 출력노드의 상기 출력데이터에 응답해 제2노드에 전류패스를 형성하여 상기 출력데이터를 저장하는 홀딩부; 및 상기 제1 및 제2노드에 병렬 연결되어 클럭에 응답해 상기 전류패스의 형성을 제어하는 클럭입력부를 포함하는 래치회로를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 입력데이터에 응답해 제1노드에 전류패스를 형성하여 제1출력데이터를 출력하는 제1데이터 입출력부; 상기 제1데이터 입출력부의 제1출력노드의 상기 제1출력데이터에 응답해 제2노드에 전류패스를 형성하여 상기 제1출력데이터를 저장하는 제1홀딩부; 상기 제1출력데이터에 응답해 제3노드에 전류패스를 형성하여 제2출력데이터를 출력하는 제2데이터 입출력부; 상기 제2데이터 입출력부의 제2출력노드의 상기 제2출력데이터에 응답해 제4노드에 전류패스를 형성하여 상기 제2출력데이터를 저장하는 제2홀딩부; 및 상기 제1 내지 제4노드에 병렬 연결되어 클럭에 응답해 상기 전류패스의 형성을 제어하는 클럭입력부를 포함하는 플립플롭을 제공한다.
본 발명에 따르면, 래치회로, 플립플롭 및 그를 포함하는 주파수 분주기 내부의 전압강하가 감소되어 낮은 전원전압하에서도 래치회로, 플립플롭 및 그를 포함하는 주파수 분주기가 동작할 수 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일실시예에 따른 래치회로의 상세 구성도이다.
도면에 도시된 바와 같이 본 발명에 따른 래치회로는 데이터 입출력부(301), 홀딩부(311), 클럭입력부(321)를 포함한다.
데이터 입출력부(301)는 입력데이터(IN, INB)에 응답해 제1노드(E)에 전류패스를 형성하여 출력데이터(OUT, OUTB)를 출력한다. 홀딩부(311)는 데이터 입출력부(301)의 출력 데이터(OUT, OUTB)에 응답해 제2노드(F)에 전류패스를 형성하여 출력 데이터(OUT, OUTB)를 저장한다. 클럭입력부(321)는 제1 및 제2노드(E, F)에 병 렬 연결되어 클럭(CLK)에 응답해 상기 전류패스의 형성을 제어한다.
데이터 입출력부(301) 및 홀딩부(311)는 종래기술의 데이터 입출력부(101) 및 홀딩부(111)와 구성 및 동작과정이 유사하다. 그러나 클럭입력부(321)는 종래기술과 달리 데이터 입출력부(101) 및 홀딩부(111)와 병렬 연결되어 있다. 종래기술의 클럭입력부(121)는 제1 및 제2노드(E, F)에 직렬 연결되어 온/오프되며 전류패스 형성을 제어하였으나 본 발명에 따른 래치회로의 클럭입력부(321)는 제1 및 제2노드(E, F)에 병렬 연결되어 제1 및 제2노드(E, F)를 풀업 또는 풀다운 구동하며 전류패스의 형성을 제어한다. 따라서 본 발명에 따른 래치회로는 종래기술에서 데이터 입출력부(101) 및 홀딩부(111)와 직렬 연결된 클럭입력부(121)에서 발생하는 전압강하를 제거할 수 있으므로 보다 낮은 전원전압(VDD)하에서도 동작이 가능하다.
이하 본 발명에 따른 래치회로의 구체적 동작에 대해 도 5 및 도 6을 참조하여 설명한다. 도 1에서와 같이 클럭(CLK)은 토글하므로 이의 시간적 순서에 따라 래치회로의 동작을 살펴본다. 한편 바이어스 전압(VBN, VBP)에 의해 전류를 공급하는 바이어스 트랜지스터(307, 317, 327)는 모두 턴온된다.
도 5는 클럭(CLK)의 하이레벨 구간에서 래치회로의 동작을 설명하기 위한 도면이다.
클럭(CLK)의 하이레벨 구간에서 반전클럭(CLKB)은 로우레벨이므로 제6피모스 트랜지스터(325)가 턴온된다. 제6피모스 트랜지스터(325)는 홀딩부(311)의 제2 노드(F)에 연결되어 있으며 제2노드(F)를 풀업구동하여 제3 및 제4엔모스 트랜지스터(313, 315)는 턴온되지 않는다. 즉, 엔모스 트랜지스터는 게이트(GATE) 단자와 소스(SOURCE) 단자의 전압차가 소정 값 예를 들어 0.7볼트(VOLT)이상되어야 턴온되는데 제2노드(F)가 풀업구동되어 제3 및 제4엔모스 트랜지스터(313, 315)의 소스 단자의 전압이 상승하여 제3 및 제4엔모스 트랜지스터(313, 315)는 턴온되지 않는다. 이 때 제6피모스 트랜지스터(325)의 풀업 구동력이 바이어스 트랜지스터(317)의 풀다운 구동력보다 강하도록 설계함이 바람직하다.
홀딩부(311)의 제2노드(F)에는 전류패스가 형성되지 않아 홀딩부(311)는 동작하지 않는다. 그러나 제5피모스 트랜지스터(323)는 데이터 입출력부(301)의 제1노드(E)를 풀업구동하지 않으므로 제1노드(E)에는 전류패스가 형성되어 데이터 입출력부(301)는 동작 가능하다.
데이터 입출력부(301)는 제1노드(E)에 연결되어 입력단(D, /D)으로 입력되는 입력데이터(IN, INB)에 응답해 출력노드(Q, /Q)를 풀다운 구동하는 제1 및 제2엔모스 트랜지스터(303, 305) 및 전원전압(VDD)과 출력노드(Q, /Q) 사이에서 출력 데이터(OUT, OUTB)의 스윙폭을 결정하는 저항수단을 포함한다. 도 1에서 설명한 바와 같이 제1 및 제2엔모스 트랜지스터(303, 305)는 입력데이터(IN) 및 반전 입력데이터(INB)에 응답해 온/오프되며 제1노드(E)에 전류패스를 형성하여 입력데이터(IN, INB)를 출력노드(Q, /Q)로 출력한다.
도 6은 클럭(CLK)의 로우레벨 구간에서 래치회로의 동작을 설명하기 위한 도면이다.
클럭(CLK)의 로우레벨 구간에서 제5피모스 트랜지스터(323)가 턴온된다. 제5피모스 트랜지스터(323)는 데이터 입출력부(301)의 제1노드(E)에 연결되어 있으며 제1노드(E)를 풀업구동하여 제1 및 제2엔모스 트랜지스터(303, 305)는 턴온되지 않는다. 도 5에서 설명한 바와 같이 엔모스 트랜지스터는 게이트 단자와 소스 단자의 전압차가 소정 값 이상되어야 턴온되는데 제1노드(E)가 풀업구동되어 제1 및 제2엔모스 트랜지스터(303, 305)의 소스 단자의 전압이 상승하여 제1 및 제2엔모스 트랜지스터(303, 305)는 턴온되지 않는다. 이 때 제5피모스 트랜지스터(323)의 풀업 구동력이 바이어스 트랜지스터(307)의 풀다운 구동력보다 강하도록 설계함이 바람직하다.
따라서 데이터 입출력부(301)의 제1노드(E)에는 전류패스가 형성되지 않아 데이터 입출력부(301)는 동작하지 않는다. 그러나 제6피모스 트랜지스터(325)는 홀딩부(311)의 제2노드(F)를 풀업구동하지 않으므로 제2노드(F)에는 전류패스가 형성되어 홀딩부(311)는 동작 가능하다.
홀딩부(311)는 제2노드(F)에 연결되어 데이터 입출력부(301)의 출력데이터(OUT, OUTB)에 응답해 출력노드(Q, /Q)를 풀다운 구동하는 크로스 커플 구조의 제3 및 제4엔모스 트랜지스터(313, 315)를 포함한다. 도 1에서 설명한 바와 같이 제3 및 제4엔모스 트랜지스터(313, 315)는 출력데이터(OUT, OUTB)의 논리레벨에 응답해 온/오프되며 제2노드(F)에 전류패스를 형성하여 출력데이터(OUT, OUTB)를 클럭(CLK)의 로우레벨 구간동안 저장한다.
결국, 본 발명에 따른 래치회로는 종래의 래치회로 기능을 그대로 수행하면서 클럭입력부(321)가 병렬로 구성되어 내부 전압강하를 감소시킬 수 있어 낮은 전원전압(VDD) 하에서도 동작 가능하다.
도 7은 본 발명의 다른 일실시예에 따른 래치회로이다.
도면에 도시된 바와 같이 도 7의 래치회로는 엔모스 트랜지스터 대신 피모스 트랜지스터를 사용하였고 피모스 트랜지스터 대신 엔모스 트랜지스터를 사용하였다. 바이어스 전압(VBN, VBP)에 의해 전류를 공급하는 바이어스 트랜지스터(707, 717, 727)는 모두 턴온된다.
클럭입력부(721)는 클럭(CLK) 및 반전클럭(CLKB)에 응답해 제1노드(E) 및 제2노드(F)를 풀다운 구동하는 제5 및 제6엔모스 트랜지스터(723, 725)를 포함한다. 데이터 입출력부(701)는 제1노드(E)에 연결되어 입력데이터(IN, INB)에 응답해 출력노드(Q, /Q)를 풀업 구동하는 제1 및 제2피모스 트랜지스터(703, 705) 및 전원전압(VDD)과 출력노드(Q, /Q) 사이에서 출력데이터(OUT, OUTB)의 스윙폭을 결정하는 저항수단을 포함한다. 홀딩부(711)는 제2노드(F)에 연결되어 출력데이터(OUT, OUTB)에 응답해 출력노드(Q, /Q)를 풀업 구동하는 크로스 커플 구조의 제3 및 제4피모스 트랜지스터(713, 715)를 포함한다.
피모스 트랜지스터 역시 게이트와 소스의 전압차가 소정 전압 이상되어야 턴온된다. 클럭(CLK)의 하이레벨 구간에서 제6엔모스 트랜지스터(725)가 턴온되므로 제2노드(F)가 풀다운 구동되고 제3 및 제4피모스 트랜지스터(713, 715)의 소스 의 전압이 하강하여 제3 및 제4피모스 트랜지스터(713, 715)는 턴온되지 않는다. 이 때 제6피모스 트랜지스터(725)의 풀다운 구동력이 바이어스 트랜지스터(717)의 풀업 구동력보다 강하도록 설계함이 바람직하다.
홀딩부(711)의 제2노드(F)에 전류패스는 형성되지 않으며 홀딩부(711)는 동작하지 않는다. 그러나 제5피모스 트랜지스터(723)는 데이터 입출력부(701)의 제1노드(E)를 풀다운 구동하지 않으므로 제1노드(E)에는 전류패스가 형성되어 데이터 입출력부(701)는 동작 가능하다.
로우레벨의 입력데이터(IN) 입력시 제1피모스 트랜지스터(703)는 턴온되어 제1패스(①)로 전류가 흐른다. 따라서 출력데이터(OUTB)의 논리레벨은 하이이다. 제2패스(②)로는 전류가 흐르지 않으므로 출력데이터(OUT)의 논리레벨은 로우이다.
하이레벨의 입력데이터(IN) 입력시 제2피모스 트랜지스터(705)는 턴온되어 제2패스(②)로 전류가 흐른다. 따라서 출력데이터(OUT)의 논리레벨은 하이이다. 제1패스로는 전류가 흐르지 않으므로 출력데이터(OUTB)의 논리레벨은 로우이다.
반대로 클럭(CLK)의 로우레벨 구간에서 제5엔모스 트랜지스터(723)가 턴온되므로 제1노드(E)가 풀다운 구동되고 제1 및 제2피모스 트랜지스터(703, 705)의 소스의 전압이 하강하여 제1 및 제2피모스 트랜지스터(703, 705)는 턴온되지 않는다. 이 때 제5피모스 트랜지스터(723)의 풀다운 구동력이 바이어스 트랜지스터(707)의 풀업 구동력보다 강하도록 설계함이 바람직하다.
데이터 입출력부(701)의 제1노드(E)에 전류패스는 형성되지 않으며 데이터 입출력부(701)는 동작하지 않는다. 그러나 제6피모스 트랜지스터(725)는 홀딩 부(711)의 제2노드(F)를 풀다운 구동하지 않으므로 제2노드(F)에는 전류패스가 형성될 수 있어 홀딩부(711)는 동작 가능하다.
로우레벨의 입력데이터(IN)가 입력된 경우 출력데이터(OUT)의 논리레벨은 로우, 출력데이터(OUTB)의 논리레벨은 하이였으므로 제3엔모스 트랜지스터(713)는 턴오프되고 제4엔모스 트랜지스터(715)는 턴온된다. 따라서 제4패스(④)로 전류가 흘러 출력데이터(OUTB)의 논리레벨은 하이로 유지된다. 그러나 제3패스(③)로는 전류가 흐르지 않으므로 출력데이터(OUT)의 논리레벨은 로우로 유지된다.
반대로 출력데이터(OUT)의 논리레벨이 하이, 출력데이터(OUTB)의 논리레벨이 로우였던 경우 제3엔모스 트랜지스터(713)는 턴온되고 제4엔모스 트랜지스터(715)는 턴오프된다. 따라서 제3패스(③)로 전류가 흘러 출력데이터(OUT)의 논리레벨은 하이로 유지된다. 그러나 제4패스(④)로는 전류가 흐르지 않으므로 출력 데이터(OUTB)의 논리레벨은 로우로 유지된다.
도 8은 본 발명의 일실시예에 따른 래치회로로 구성된 일예로서 플립플롭의 상세 구성도이다.
도면에 도시된 바와 같이 본 발명에 따른 플립플롭은 제1데이터 입출력부(801), 제1홀딩부(811), 제2데이터 입출력부(821), 제2홀딩부(831) 및 클럭입력부(841)를 포함한다.
제1데이터 입출력부(801)는 입력데이터(IN, INB)에 응답해 제1노드(E)에 전류패스를 형성하여 제1출력데이터(OUT_1, OUTB_1)를 출력한다. 제1홀딩부(811)는 제1데이터 입출력부(801)의 제1출력 데이터(OUT_1, OUTB_1)에 응답해 제2노드(F)에 전류패스를 형성하여 제1출력 데이터(OUT_1, OUTB_1)를 저장한다. 제2데이터 입출력부(821)는 제1출력 데이터(OUT_1, OUTB_1)에 응답해 제3노드(G)에 전류패스를 형성하여 제2출력 데이터(OUT_2, OUTB_2)를 출력한다. 제2홀딩부(831)는 제2데이터 입출력부(821)의 제2출력 데이터(OUT_2, OUTB_2)에 응답해 제4노드(H)에 전류패스를 형성하여 제2출력 데이터(OUT_2, OUTB_2)를 저장한다. 본 발명에 따른 래치회로로 구성된 플립플롭은 상기 구성요소의 동작에 의해 클럭(CLK)의 제1라이징 에지에 입력된 입력데이터(IN, INB)를 클럭(CLK)의 제2라이징 에지까지 저장한다.
이 때 클럭입력부(841)는 제1 내지 제4노드(E, F, G, H)에 병렬 연결되어 클럭(CLK)에 응답해 상기 전류패스의 형성을 제어한다.
제1 및 제2데이터 입출력부(801, 821) 및 제1 및 제2홀딩부(811, 831)는 종래기술의 제1 및 제2데이터 입출력부(201, 221) 및 제1 및 제2홀딩부(211, 231)와 구성 및 동작과정이 유사하다. 그러나 클럭입력부(841)는 종래기술과 달리 제1 및 제2데이터 입출력부(801, 821) 및 제1 및 제2홀딩부(811, 831)와 병렬 연결되어 있다. 종래기술의 클럭입력부(241)는 제1 내지 4노드(E, F, G, H)에 직렬 연결되어 온/오프되며 전류패스 형성을 제어하였으나 본 발명에 따른 래치회로의 클럭입력부(841)는 제1 내지 4노드(E, F, G, H)에 병렬 연결되어 제1 내지 4노드(E, F, G, H)를 풀업 또는 풀다운 구동하며 전류패스의 형성을 제어한다. 따라서 본 발명에 따른 래치회로로 구성된 플립플롭은 종래기술에서 제1 및 제2데이터 입출력부(201, 221) 및 제1 및 제2홀딩부(211, 231)와 직렬 연결된 클럭입력부(241)에서 발생하는 전압강하를 제거할 수 있으므로 보다 낮은 전원전압(VDD)하에서도 동작이 가능하다.
플립플롭 동작시 바이어스 전압(VBN, VPN)에 의해 전류를 공급하는 바이어스 트랜지스터(807, 817, 827, 837, 847)는 턴온된다. 제1 및 제2데이터 입출력부(801, 821)와 제1 및 제2홀딩부(811, 831)의 동작은 래치회로의 데이터 입출력부(301) 및 홀딩부(311)의 동작과 유사하다. 다만 클럭입력부(841)가 클럭(CLK)의 로우레벨 구간에 제2, 3노드(F, G)를 풀업 구동하므로 클럭(CLK)의 로우레벨 구간에 제1데이터 입출력부(801)가 동작한다. 그리고 클럭입력부(841)가 클럭(CLK)의 하이레벨 구간에 제1, 4노드(E, H)를 풀업 구동하므로 제1홀딩부(811)와 제2데이터 입출력부(821)가 동작한다. 따라서 제1홀딩부(811)는 데이터 제1입출력부(801)가 클럭(CLK)의 제1라이징 에지에 입력받아 출력하는 데이터를 클럭(CLK)의 하이레벨 구간동안 저장하며 제2데이터 입출력부(821)는 제1출력 데이터(OUT_1, OUTB_1)를 입력받아 출력한다. 이후 클럭(CLK)의 로우레벨 구간에 클럭입력부(841)는 제2, 3노드(F, G)를 풀업구동하므로 제2홀딩부(831)가 동작한다. 제2홀딩부(831)는 제2출력 데이터(OUT_2, OUTB_2)를 저장한다.
결국, 본 발명에 따른 플립플롭은 종래의 플립플롭 기능을 그대로 수행하면서 클럭입력부(841)가 병렬로 구성되어 내부 전압강하를 감소시킬 수 있어 낮은전원전압(VDD) 하에서도 동작 가능하다.
한편, 도 7의 래치회로와 같이 도 8의 플립플롭은 엔모스 트랜지스터는 피모스 트랜지스터로, 피모스 트랜지스터는 엔모스 트랜지스터로 대체될 수 있다.
이상에서 설명된 본 발명에 따른 래치회로로 도 2와 같이 주파수 분주기가 구성될 수 있으며 도 9는 본 발명에 따른 래치회로로 구성된 일예로서 주파수 분주기의 시뮬레이션 결과이다.
가로 축은 시간을 나타내며 세로 축은 신호의 전압레벨을 나타낸다. 도면에 도시된 바와 같이 주파수 분주기에 입력되는 신호(IN, INB)의 주파수는 2기가 헤르츠(GHz), 주기는 500PS이나 주파수 분주기에 의해 분주된 신호(OUT, OUTB)의 주파수는 1기가 헤르츠(GHz), 주기는 1NS임을 확인할 수 있다. 또한 CML 레벨 방식을 사용하여 주파수 분주기에 입력되는 신호(IN, INB)의 스윙폭은 900mV에서 1.5V까지이나 분주된 신호(OUT, OUTB)의 스윙폭은 0V에서 400mV까지 임을 확인할 수 있다.
한편, 본 발명에 따른 래치회로로 구성된 플립플롭이 주파수 분주기에 채용되어도 동일한 결과를 얻을 수 있다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
도 1은 종래의 래치회로의 상세 구성도,
도 2는 종래의 플립플롭의 상세 구성도,
도 3은 종래의 주파수 분주기의 구성도,
도 4는 본 발명의 일실시예에 따른 래치회로의 상세 구성도,
도 5는 클럭의 하이레벨 구간에서 래치회로의 동작을 설명하기 위한 도면,
도 6은 클럭의 로우레벨 구간에서 래치회로의 동작을 설명하기 위한 도면,
도 7은 본 발명의 다른 일실시예에 따른 래치회로,
도 8은 본 발명의 일실시예에 따른 래치회로로 구성된 일예로서 플립플롭의 상세 구성도,
도 9본 발명에 따른 래치회로로 구성된 일예로서 주파수 분주기의 시뮬레이션 결과이다.

Claims (13)

  1. 입력데이터에 응답해 제1노드에 전류패스를 형성하여 출력데이터를 출력하는 데이터 입출력부;
    상기 데이터 입출력부의 출력노드의 상기 출력데이터에 응답해 제2노드에 전류패스를 형성하여 상기 출력데이터를 저장하는 홀딩부; 및
    상기 제1 및 제2노드에 병렬 연결되어 클럭에 응답해 상기 전류패스의 형성을 제어하는 클럭입력부를 포함하며,
    상기 클럭입력부는 상기 클럭에 응답해 상기 제1노드를 풀업 또는 풀다운 구동하며 반전클럭에 응답해 상기 제2노드를 풀업 또는 풀다운 구동하는
    래치회로.
  2. 삭제
  3. 제 1항에 있어서,
    상기 클럭입력부는,
    상기 클럭 및 상기 반전클럭에 응답해 온/오프되는 풀업 트랜지스터 또는 풀다운 트랜지스터
    를 포함하는 래치회로.
  4. 제 1항에 있어서,
    상기 데이터 입출력부는,
    상기 제1노드에 연결되어 상기 입력데이터에 응답해 상기 출력노드를 풀업 또는 풀다운 구동하는 제1입력수단; 및
    전원전압과 상기 출력노드 사이에서 상기 출력데이터의 스윙폭을 결정하는 저항수단
    을 포함하는 래치회로.
  5. 제 4항에 있어서,
    상기 제1입력수단은,
    상기 입력데이터에 응답해 온/오프되는 풀업 트랜지스터 또는 풀다운 트랜지스터
    를 포함하는 래치회로.
  6. 제 1항에 있어서,
    상기 홀딩부는,
    상기 제2노드에 연결되어 상기 출력노드의 출력데이터에 응답해 상기 출력노드를 풀업 또는 풀다운 구동하는
    래치회로.
  7. 제 6항에 있어서,
    상기 홀딩부는,
    상기 출력데이터에 응답해 온/오프되며 크로스 커플 구조의 풀업 트랜지스터 또는 풀다운 트랜지스터
    를 포함하는 래치회로.
  8. 입력데이터에 응답해 제1노드에 전류패스를 형성하여 제1출력데이터를 출력하는 제1데이터 입출력부;
    상기 제1데이터 입출력부의 제1출력노드의 상기 제1출력 데이터에 응답해 제2노드에 전류패스를 형성하여 상기 제1출력 데이터를 저장하는 제1홀딩부;
    상기 제1출력 데이터에 응답해 제3노드에 전류패스를 형성하여 제2출력데이터를 출력하는 제2데이터 입출력부;
    상기 제2데이터 입출력부의 제2출력노드의 상기 제2출력 데이터에 응답해 제4노드에 전류패스를 형성하여 상기 제2출력데이터를 저장하는 제2홀딩부; 및
    상기 제1 내지 제4노드에 병렬 연결되어 클럭에 응답해 상기 전류패스의 형성을 제어하는 클럭입력부를 포함하며,
    상기 클럭입력부는 상기 클럭에 응답해 온/오프되며 상기 제2 및 제3노드를 풀업 또는 풀다운 구동하며 반전클럭에 응답해 온/오프되며 상기 제1 및 제4노드를 풀업 또는 풀다운 구동하는
    플립플롭.
  9. 삭제
  10. 제 8항에 있어서,
    상기 제1데이터 입출력부는,
    상기 제1노드에 연결되어 상기 입력데이터에 응답해 온/오프되며 상기 제1출력노드를 풀업 또는 풀다운 구동하는 제1입력수단; 및
    전원전압과 상기 제1출력노드 사이에서 상기 제1출력데이터의 스윙폭을 결정하는 제1저항수단
    을 포함하는 플립플롭.
  11. 제 8항에 있어서,
    상기 제1홀딩부는,
    상기 제2노드에 연결되어 상기 제1출력데이터에 응답해 온/오프되며 상기 제1출력노드를 풀업 또는 풀다운 구동하는
    플립플롭.
  12. 제 8항에 있어서,
    상기 제2데이터 입출력부는,
    상기 제3노드에 연결되어 상기 제1출력데이터에 응답해 온/오프되며 상기 제2출력노드를 풀업 또는 풀다운 구동하는 제2입력수단; 및
    전원전압과 상기 제2출력노드 사이에서 상기 제2출력데이터의 스윙폭을 결정하는 제2저항수단
    을 포함하는 플립플롭.
  13. 제 8항에 있어서,
    상기 제2홀딩부는,
    상기 제4노드에 연결되어 상기 제2출력데이터에 응답해 온/오프되며 상기 제2출력노드를 풀업 또는 풀다운 구동하는
    플립플롭.
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