JPH04356815A - プルダウン抵抗コントロール入力回路及び出力回路 - Google Patents
プルダウン抵抗コントロール入力回路及び出力回路Info
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- JPH04356815A JPH04356815A JP3131084A JP13108491A JPH04356815A JP H04356815 A JPH04356815 A JP H04356815A JP 3131084 A JP3131084 A JP 3131084A JP 13108491 A JP13108491 A JP 13108491A JP H04356815 A JPH04356815 A JP H04356815A
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- 238000010586 diagram Methods 0.000 description 19
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- 230000002411 adverse Effects 0.000 description 3
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- 230000002730 additional effect Effects 0.000 description 2
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- 102100030589 Neurogenic differentiation factor 6 Human genes 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はプルダウントランジス
タを備えた入出力バッファ回路において、プルダウント
ランジスタのオン抵抗をコントロールする技術に関する
。
タを備えた入出力バッファ回路において、プルダウント
ランジスタのオン抵抗をコントロールする技術に関する
。
【０００２】
【従来の技術】図１２はプルダウントランジスタを備え
る従来の入力バッファ回路を示す回路である。
る従来の入力バッファ回路を示す回路である。
【０００３】ＰＭＯＳトランジスタＱ２ は出力端子Ｐ
ｏ に接続されたドレインと、高電位の電源ＶＤＤに接
続されたソースと、入力端子Ｐｉ に接続されたゲート
とを有する。またＮＭＯＳトランジスタＱ３ は、出力
端子Ｐｏ に接続されたドレインと、低電位の電源ＶＳ
Ｓ（ここでは接地）に接続されたソースと、入力端子Ｐ
ｉ に接続されたゲートとを有する。即ちＭＯＳトラン
ジスタＱ２ ，Ｑ３ はＣＭＯＳインバータ１１を形成
し、その遷移電圧はＶＩＴである（但しＶＤＤ＞ＶＩＴ
＞ＶＳＳ）。
ｏ に接続されたドレインと、高電位の電源ＶＤＤに接
続されたソースと、入力端子Ｐｉ に接続されたゲート
とを有する。またＮＭＯＳトランジスタＱ３ は、出力
端子Ｐｏ に接続されたドレインと、低電位の電源ＶＳ
Ｓ（ここでは接地）に接続されたソースと、入力端子Ｐ
ｉ に接続されたゲートとを有する。即ちＭＯＳトラン
ジスタＱ２ ，Ｑ３ はＣＭＯＳインバータ１１を形成
し、その遷移電圧はＶＩＴである（但しＶＤＤ＞ＶＩＴ
＞ＶＳＳ）。
【０００４】一方、入力端子Ｐｉ にはＮＭＯＳトラン
ジスタＱ１がプルダウントランジスタとして接続されて
いる。即ち、ＮＭＯＳトランジスタＱ１ は、入力端子
Ｐｉ に接続されたドレインと、電源ＶＳＳに接続され
たソースと、電源ＶＤＤに接続されたゲートとを有する
。なお、以下電源ＶＤＤの電位をもＶＤＤと称する。電
源ＶＳＳについても同様とする。
ジスタＱ１がプルダウントランジスタとして接続されて
いる。即ち、ＮＭＯＳトランジスタＱ１ は、入力端子
Ｐｉ に接続されたドレインと、電源ＶＳＳに接続され
たソースと、電源ＶＤＤに接続されたゲートとを有する
。なお、以下電源ＶＤＤの電位をもＶＤＤと称する。電
源ＶＳＳについても同様とする。
【０００５】従来の入力バッファ回路はこのようにイン
バータ１１とＮＭＯＳトランジスタＱ１ とから構成さ
れ、入力端子Ｐｉ には前段の回路から２種の論理レベ
ルが入力される。これは等価的には、前段の出力インピ
ダンスＺｏ と、電位Ｖｉ （Ｖｉ は２値をとる）を
出力する方形波発振器とが入力端子Ｐｉ に接続される
と考えることができる。
バータ１１とＮＭＯＳトランジスタＱ１ とから構成さ
れ、入力端子Ｐｉ には前段の回路から２種の論理レベ
ルが入力される。これは等価的には、前段の出力インピ
ダンスＺｏ と、電位Ｖｉ （Ｖｉ は２値をとる）を
出力する方形波発振器とが入力端子Ｐｉ に接続される
と考えることができる。
【０００６】次に図１２に示す入力バッファ回路の動作
を説明する。
を説明する。
【０００７】まず入力端子Ｐｉ が高インピダンス状態
（以下「Ｚ状態」とする）となった場合、即ち前段の出
力インピダンスＺｏ が非常に大きくなった場合を考え
る。このような状態は例えば図１４に示す様に、前段回
路の出力部分が複数のプルアップトランジスタＱｕ を
備えてオープンドレイン型となっており、全てのプルア
ップトランジスタＱｕ がオン状態（導通状態）からオ
フ状態（遮断状態）に移行した場合などに生じる。図１
２に戻ってプルダウントランジスタであるＮＭＯＳトラ
ンジスタＱ１ はゲートに電源ＶＤＤが接続されている
ため常時オン状態であり、そのオン抵抗を以て入力端子
Ｐｉ を電源ＶＳＳに接続する。これにより入力端子Ｐ
ｉ の電位を低論理レベルに設定する。インバータ１１
はその遷移電圧ＶＩＴ付近で最も貫通電流が大きくなる
ので、入力端子Ｐｉ の電位がインバータ１１の遷移電
圧ＶＩＴ付近の値とならないようにしてＭＯＳトランジ
スタＱ２ ，Ｑ３ に貫通電流が流れることによるＭＯ
ＳトランジスタＱ２ ，Ｑ３ の破壊を回避している。 つまりＰＭＯＳトランジスタＱ２ をオン状態、ＮＭＯ
ＳトランジスタＱ３ をオフ状態として入力端子Ｐｉ
の電位を低論理レベルとするのである。このとき出力端
子Ｐｏ は電源ＶＤＤと接続されて高論理レベルを出力
する。
（以下「Ｚ状態」とする）となった場合、即ち前段の出
力インピダンスＺｏ が非常に大きくなった場合を考え
る。このような状態は例えば図１４に示す様に、前段回
路の出力部分が複数のプルアップトランジスタＱｕ を
備えてオープンドレイン型となっており、全てのプルア
ップトランジスタＱｕ がオン状態（導通状態）からオ
フ状態（遮断状態）に移行した場合などに生じる。図１
２に戻ってプルダウントランジスタであるＮＭＯＳトラ
ンジスタＱ１ はゲートに電源ＶＤＤが接続されている
ため常時オン状態であり、そのオン抵抗を以て入力端子
Ｐｉ を電源ＶＳＳに接続する。これにより入力端子Ｐ
ｉ の電位を低論理レベルに設定する。インバータ１１
はその遷移電圧ＶＩＴ付近で最も貫通電流が大きくなる
ので、入力端子Ｐｉ の電位がインバータ１１の遷移電
圧ＶＩＴ付近の値とならないようにしてＭＯＳトランジ
スタＱ２ ，Ｑ３ に貫通電流が流れることによるＭＯ
ＳトランジスタＱ２ ，Ｑ３ の破壊を回避している。 つまりＰＭＯＳトランジスタＱ２ をオン状態、ＮＭＯ
ＳトランジスタＱ３ をオフ状態として入力端子Ｐｉ
の電位を低論理レベルとするのである。このとき出力端
子Ｐｏ は電源ＶＤＤと接続されて高論理レベルを出力
する。
【０００８】次に、入力端子Ｐｉ に遷移電圧ＶＩＴよ
り低い論理レベルＶＬ が入力された場合、ＰＭＯＳト
ランジスタＱ２ がオン状態となり、ＮＭＯＳトランジ
スタＱ３ はオフ状態となる。従って出力端子Ｐｏ は
電源ＶＤＤと接続されて高論理レベルを出力する。
り低い論理レベルＶＬ が入力された場合、ＰＭＯＳト
ランジスタＱ２ がオン状態となり、ＮＭＯＳトランジ
スタＱ３ はオフ状態となる。従って出力端子Ｐｏ は
電源ＶＤＤと接続されて高論理レベルを出力する。
【０００９】一方、入力端子Ｐｉ に遷移電圧ＶＩＴよ
り高い論理レベルＶＨ が入力された場合、ＰＭＯＳト
ランジスタＱ２ はオフ状態となり、ＮＭＯＳトランジ
スタＱ３ はオン状態となる。従って出力端子Ｐｏ は
電源ＶＳＳと接続されて低論理レベルを出力する。
り高い論理レベルＶＨ が入力された場合、ＰＭＯＳト
ランジスタＱ２ はオフ状態となり、ＮＭＯＳトランジ
スタＱ３ はオン状態となる。従って出力端子Ｐｏ は
電源ＶＳＳと接続されて低論理レベルを出力する。
【００１０】この際、ＮＭＯＳトランジスタＱ１ はそ
のオン抵抗を以て入力端子Ｐｉ を電源ＶＳＳに接続し
ているため、入力端子Ｐｉ の電位は、前段の出力イン
ピダンスＺｏ とこのオン抵抗との抵抗分割によって定
まる。従って図１２に示す入力バッファ回路全体の高論
理レベルの遷移電圧をＶＩＨ（＞ＶＩＴ）低論理レベル
の遷移電圧をＶＩＬ（＜ＶＩＴ）と設定する場合には、
等価方形波発振器の電位Ｖｉ がＶｉ ＞ＶＩＨを満た
すときには入力端子Ｐｉ の電位が遷移電圧ＶＩＴよ
りも高く、また電位ＶｉがＶｉ ＜ＶＩＬを満たすとき
には入力端子Ｐｉ の電位が遷移電圧ＶＩＴよりも低く
なるようにオン抵抗を定めている。 具体的にはＮＭＯＳトランジスタＱ１ のトランジスタ
サイズの設計を適切に行うことにより実現される。
のオン抵抗を以て入力端子Ｐｉ を電源ＶＳＳに接続し
ているため、入力端子Ｐｉ の電位は、前段の出力イン
ピダンスＺｏ とこのオン抵抗との抵抗分割によって定
まる。従って図１２に示す入力バッファ回路全体の高論
理レベルの遷移電圧をＶＩＨ（＞ＶＩＴ）低論理レベル
の遷移電圧をＶＩＬ（＜ＶＩＴ）と設定する場合には、
等価方形波発振器の電位Ｖｉ がＶｉ ＞ＶＩＨを満た
すときには入力端子Ｐｉ の電位が遷移電圧ＶＩＴよ
りも高く、また電位ＶｉがＶｉ ＜ＶＩＬを満たすとき
には入力端子Ｐｉ の電位が遷移電圧ＶＩＴよりも低く
なるようにオン抵抗を定めている。 具体的にはＮＭＯＳトランジスタＱ１ のトランジスタ
サイズの設計を適切に行うことにより実現される。
【００１１】図１３は上記動作が連続して発生した場合
のタイミングチャートである。簡単の為発振器の電位Ｖ
ｉ はＶＤＤ，ＶＳＳのいずれかの電位をとるものとす
る。時刻ｔ１ 以前においては入力端子Ｐｉ に低論理
レベル（ここでは電位ＶＳＳ）が入力されている場合（
以下「状態Ｌ」）であり、出力端子Ｐｏ には高論理レ
ベル（ここでは電位ＶＤＤ）を出力している場合（以下
「状態Ｈ」）である。時刻ｔ１ からｔ２ においては
入力端子Ｐｉ に高論理レベル（ＶＥ ）が入力されて
いる場合であり、出力端子Ｐｏ には低論理レベル（こ
こでは電位ＶＳＳ）を出力している。但し電位ＶＥ は
発振器の電位Ｖｉ （＝ＶＤＤ）よりも若干低い。上述
のように前段の出力インピダンスＺｏ とＮＭＯＳトラ
ンジスタＱ１ のオン抵抗とで電位差ＶＤＤ−ＶＳＳが
抵抗分割されているためである。時刻ｔ２ 以降は前段
の出力インピダンスＺｏ が大きくなったＺ状態の場合
であり、ＮＭＯＳトランジスタＱ１ によって入力端子
Ｐｉ の電位は電位ＶＳＳまで引き下げられ、出力端子
Ｐｏ の電位は電位ＶＤＤとなる。
のタイミングチャートである。簡単の為発振器の電位Ｖ
ｉ はＶＤＤ，ＶＳＳのいずれかの電位をとるものとす
る。時刻ｔ１ 以前においては入力端子Ｐｉ に低論理
レベル（ここでは電位ＶＳＳ）が入力されている場合（
以下「状態Ｌ」）であり、出力端子Ｐｏ には高論理レ
ベル（ここでは電位ＶＤＤ）を出力している場合（以下
「状態Ｈ」）である。時刻ｔ１ からｔ２ においては
入力端子Ｐｉ に高論理レベル（ＶＥ ）が入力されて
いる場合であり、出力端子Ｐｏ には低論理レベル（こ
こでは電位ＶＳＳ）を出力している。但し電位ＶＥ は
発振器の電位Ｖｉ （＝ＶＤＤ）よりも若干低い。上述
のように前段の出力インピダンスＺｏ とＮＭＯＳトラ
ンジスタＱ１ のオン抵抗とで電位差ＶＤＤ−ＶＳＳが
抵抗分割されているためである。時刻ｔ２ 以降は前段
の出力インピダンスＺｏ が大きくなったＺ状態の場合
であり、ＮＭＯＳトランジスタＱ１ によって入力端子
Ｐｉ の電位は電位ＶＳＳまで引き下げられ、出力端子
Ｐｏ の電位は電位ＶＤＤとなる。
【００１２】このようなプルダウントランジスタは出力
バッファ回路においても用いられる。図１５はプルダウ
ントランジスタを備える従来の出力バッファ回路を示す
回路図である。
バッファ回路においても用いられる。図１５はプルダウ
ントランジスタを備える従来の出力バッファ回路を示す
回路図である。
【００１３】ＰＭＯＳトランジスタＱ４ は出力端子Ｐ
ｏｏに接続されたドレインと、電源ＶＤＤに接続された
ソースと、ナンドゲートＧ３の出力端に接続されたゲー
トとを有する。またＮＭＯＳトランジスタＱ５ は出力
端子Ｐｏｏに接続されたドレインと、電源ＶＳＳに接続
されたゲートとを有する。即ちＭＯＳトランジスタＱ４
，Ｑ５ はトリステートタイプのＣＭＯＳインバータ
２１を形成する。
ｏｏに接続されたドレインと、電源ＶＤＤに接続された
ソースと、ナンドゲートＧ３の出力端に接続されたゲー
トとを有する。またＮＭＯＳトランジスタＱ５ は出力
端子Ｐｏｏに接続されたドレインと、電源ＶＳＳに接続
されたゲートとを有する。即ちＭＯＳトランジスタＱ４
，Ｑ５ はトリステートタイプのＣＭＯＳインバータ
２１を形成する。
【００１４】ゲートＧ２，Ｇ３，Ｇ４はトリステートタ
イプのコントロール回路２０を構成している。ゲートＧ
２はインバータであり、駆動許可入力端子Ｐｉ１にその
入力端が接続されている。ナンドゲートＧ３の第１入力
端はゲートＧ２の出力端に、第２入力端は駆動選択入力
端子Ｐｉ２にそれぞれ接続されている。またノアゲート
Ｇ４の第１入力端は駆動許可入力端子Ｐｉ１に、第２入
力端は駆動選択入力端子Ｐｉ２に、それぞれ接続されて
いる。
イプのコントロール回路２０を構成している。ゲートＧ
２はインバータであり、駆動許可入力端子Ｐｉ１にその
入力端が接続されている。ナンドゲートＧ３の第１入力
端はゲートＧ２の出力端に、第２入力端は駆動選択入力
端子Ｐｉ２にそれぞれ接続されている。またノアゲート
Ｇ４の第１入力端は駆動許可入力端子Ｐｉ１に、第２入
力端は駆動選択入力端子Ｐｉ２に、それぞれ接続されて
いる。
【００１５】一方、出力端子ＰｏｏにはＮＭＯＳトラン
ジスタＱ６がプルダウントランジスタとして接続されて
いる。即ち、ＮＭＯＳトランジスタＱ６ は出力端子Ｐ
ｏｏに接続されたドレインと、電源ＶＳＳに接続された
ソースと、電源ＶＤＤに接続されたゲートとを有する。
ジスタＱ６がプルダウントランジスタとして接続されて
いる。即ち、ＮＭＯＳトランジスタＱ６ は出力端子Ｐ
ｏｏに接続されたドレインと、電源ＶＳＳに接続された
ソースと、電源ＶＤＤに接続されたゲートとを有する。
【００１６】コントロール回路２０，インバータ２１，
ＮＭＯＳトランジスタＱ６ は出力バッファ回路Ａ０
を構成する。同様の構成による出力バッファ回路が出力
端子Ｐｏｏを共通として更にｎ個接続されている。また
出力端子Ｐｏｏは、次段回路に対して信号を伝達する。 入力バッファ回路４０は前記次段回路の入力バッファ回
路であり、その遷移電圧はＶＩＴである。
ＮＭＯＳトランジスタＱ６ は出力バッファ回路Ａ０
を構成する。同様の構成による出力バッファ回路が出力
端子Ｐｏｏを共通として更にｎ個接続されている。また
出力端子Ｐｏｏは、次段回路に対して信号を伝達する。 入力バッファ回路４０は前記次段回路の入力バッファ回
路であり、その遷移電圧はＶＩＴである。
【００１７】次に動作について説明する。
【００１８】駆動許可入力端子Ｐｉ１は、低論理レベル
を入力する（状態Ｌ）ことにより複数の出力バッファ回
路Ａ０ 〜Ａｎ の中から１つを選択するための端子で
ある。 いま、出力バッファ回路Ａ０ の駆動許可入力端子Ｐｉ
１に低論理レベルが入力された結果、出力バッファ回路
Ａ０ が選択されているとする。
を入力する（状態Ｌ）ことにより複数の出力バッファ回
路Ａ０ 〜Ａｎ の中から１つを選択するための端子で
ある。 いま、出力バッファ回路Ａ０ の駆動許可入力端子Ｐｉ
１に低論理レベルが入力された結果、出力バッファ回路
Ａ０ が選択されているとする。
【００１９】この場合、出力バッファ回路Ａ０ の駆動
選択入力端子Ｐｉ２に高論理レベルが入力される（状態
Ｈ）と、ナンドゲートＧ３の出力が状態ＬとなってＰＭ
ＯＳトランジスタＱ４ がオン状態となる一方で、ノア
ゲートＧ４の出力も低論理レベルとなってＮＭＯＳトラ
ンジスタＱ５ がオフ状態となる。その結果、出力端子
Ｐｏｏに高論理レベルが出力される（状態Ｈ）。上記と
は逆に、駆動選択入力端子Ｐｉ２に低論理レベルが入力
されると（状態Ｌ）、ＰＭＯＳトランジスタＱ４ がオ
フ状態となる一方で、ＮＭＯＳトランジスタＱ５ がオ
ン状態となり、出力端子Ｐｏｏに低論理レベルが出力さ
れる（状態Ｌ）。
選択入力端子Ｐｉ２に高論理レベルが入力される（状態
Ｈ）と、ナンドゲートＧ３の出力が状態ＬとなってＰＭ
ＯＳトランジスタＱ４ がオン状態となる一方で、ノア
ゲートＧ４の出力も低論理レベルとなってＮＭＯＳトラ
ンジスタＱ５ がオフ状態となる。その結果、出力端子
Ｐｏｏに高論理レベルが出力される（状態Ｈ）。上記と
は逆に、駆動選択入力端子Ｐｉ２に低論理レベルが入力
されると（状態Ｌ）、ＰＭＯＳトランジスタＱ４ がオ
フ状態となる一方で、ＮＭＯＳトランジスタＱ５ がオ
ン状態となり、出力端子Ｐｏｏに低論理レベルが出力さ
れる（状態Ｌ）。
【００２０】次に、出力回路Ａ０ 〜Ａｎ のいずれも
が選択されていない場合、すなわちすべての出力回路Ａ
０ 〜Ａｎ の駆動選択入力端子が状態Ｈとなっている
場合、各出力バッファ回路Ａ０ 〜Ａｎ において、ナ
ンドゲートＧ３の出力は状態ＨとなってＰＭＯＳトラン
ジスタＱ４ がオフ状態となる。これとともに、ノアゲ
ートＧ４の出力が状態ＬとなってＮＭＯＳトランジスタ
Ｑ５ もオフ状態になる。その結果、インバータ２１の
出力（ドレイン端子共通接続点）自体は何も出力しない
Ｚ状態となる。ただし、ＮＭＯＳトランジスタＱ６ は
そのゲートに印加された電位ＶＤＤにより常時オン状態
にあるため、出力端子Ｐｏｏは状態Ｌになる。これによ
り、出力端子Ｐｏｏのフローティング状態を回避し、次
段の入力バッファ回路４０が図１２に示すインバータ１
１と同様なＣＭＯＳ構造であっても、それに貫通電流を
流させることを回避することができる。
が選択されていない場合、すなわちすべての出力回路Ａ
０ 〜Ａｎ の駆動選択入力端子が状態Ｈとなっている
場合、各出力バッファ回路Ａ０ 〜Ａｎ において、ナ
ンドゲートＧ３の出力は状態ＨとなってＰＭＯＳトラン
ジスタＱ４ がオフ状態となる。これとともに、ノアゲ
ートＧ４の出力が状態ＬとなってＮＭＯＳトランジスタ
Ｑ５ もオフ状態になる。その結果、インバータ２１の
出力（ドレイン端子共通接続点）自体は何も出力しない
Ｚ状態となる。ただし、ＮＭＯＳトランジスタＱ６ は
そのゲートに印加された電位ＶＤＤにより常時オン状態
にあるため、出力端子Ｐｏｏは状態Ｌになる。これによ
り、出力端子Ｐｏｏのフローティング状態を回避し、次
段の入力バッファ回路４０が図１２に示すインバータ１
１と同様なＣＭＯＳ構造であっても、それに貫通電流を
流させることを回避することができる。
【００２１】ところで、出力回路Ａ０ が選択されてい
る場合、即ち駆動許可入力端子Ｐｉ１が状態Ｌとなって
いる場合に出力端子Ｐｏｏが状態Ｈのときは、ＰＭＯＳ
トランジスタＱ４ がオン状態にあり（ＮＭＯＳトラン
ジスタＱ５ はオフ状態）、ＮＭＯＳトランジスタＱ６
が常時オン状態になっていることから、出力端子Ｐｏ
ｏの状態Ｈにおける電位は、ＮＭＯＳトランジスタＱ６
のオン抵抗とＰＭＯＳトランジスタＱ４ のオン抵抗
との抵抗分割によって決定されることになる。そのため
、各出力回路Ａ０ 〜Ａｎ の高論理レベル遷移電圧Ｖ
ＯＨおよび低論理レベル遷移電圧ＶＯＬと、入力バッフ
ァ回路４０の遷移電圧ＶＩＴとの関係がＶＯＨ＞ＶＩＴ
＞ＶＯＬとなるようにＮＭＯＳトランジスタＱ６ の設
計がなされる。
る場合、即ち駆動許可入力端子Ｐｉ１が状態Ｌとなって
いる場合に出力端子Ｐｏｏが状態Ｈのときは、ＰＭＯＳ
トランジスタＱ４ がオン状態にあり（ＮＭＯＳトラン
ジスタＱ５ はオフ状態）、ＮＭＯＳトランジスタＱ６
が常時オン状態になっていることから、出力端子Ｐｏ
ｏの状態Ｈにおける電位は、ＮＭＯＳトランジスタＱ６
のオン抵抗とＰＭＯＳトランジスタＱ４ のオン抵抗
との抵抗分割によって決定されることになる。そのため
、各出力回路Ａ０ 〜Ａｎ の高論理レベル遷移電圧Ｖ
ＯＨおよび低論理レベル遷移電圧ＶＯＬと、入力バッフ
ァ回路４０の遷移電圧ＶＩＴとの関係がＶＯＨ＞ＶＩＴ
＞ＶＯＬとなるようにＮＭＯＳトランジスタＱ６ の設
計がなされる。
【００２２】
【発明が解決しようとする課題】従来の入力バッファ回
路、出力バッファ回路は上記のように構成されていたの
で、入力バッファ回路においては前段の回路の出力部分
がＺ状態になったとき、それ自身が有するインバータ１
１における貫通電流を回避でき、出力バッファ回路にお
いては次段の有するインバータにおける貫通電流を回避
することができる。
路、出力バッファ回路は上記のように構成されていたの
で、入力バッファ回路においては前段の回路の出力部分
がＺ状態になったとき、それ自身が有するインバータ１
１における貫通電流を回避でき、出力バッファ回路にお
いては次段の有するインバータにおける貫通電流を回避
することができる。
【００２３】しかし、それぞれの効果を得るため、プル
ダウントランジスタであるＮＭＯＳトランジスタＱ１
，Ｑ６ は常にオン状態となっているため、これに不要
な電流が流れ、不要な電力消費をするという問題点があ
った。
ダウントランジスタであるＮＭＯＳトランジスタＱ１
，Ｑ６ は常にオン状態となっているため、これに不要
な電流が流れ、不要な電力消費をするという問題点があ
った。
【００２４】入力バッファ回路について言えば、図１２
において入力端子Ｐｉ に高論理レベルが入力された場
合、ＮＭＯＳトランジスタＱ１ に電流が流れてしまい
、ここで不要な電力が消費されることになる。
において入力端子Ｐｉ に高論理レベルが入力された場
合、ＮＭＯＳトランジスタＱ１ に電流が流れてしまい
、ここで不要な電力が消費されることになる。
【００２５】出力バッファ回路について言えば、図１５
において出力端子Ｐｏｏに高論理レベルを出力する際、
ＮＭＯＳトランジスタＱ６ に電流が流れてしまい、こ
こで不要な電力が消費されることになる。
において出力端子Ｐｏｏに高論理レベルを出力する際、
ＮＭＯＳトランジスタＱ６ に電流が流れてしまい、こ
こで不要な電力が消費されることになる。
【００２６】この発明は、このような問題点を解消する
ためになされたもので、入力回路においてはそれ自身の
有するＭＯＳトランジスタに貫通電流を流さず、また不
要な電流によるプルダウントランジスタでの不要な電力
消費をも回避することができる入力回路を提供すること
を目的とする。
ためになされたもので、入力回路においてはそれ自身の
有するＭＯＳトランジスタに貫通電流を流さず、また不
要な電流によるプルダウントランジスタでの不要な電力
消費をも回避することができる入力回路を提供すること
を目的とする。
【００２７】また出力回路においては、次段のＭＯＳト
ランジスタに貫通電流を流さず、また不要な電流による
プルダウントランジスタでの不要な電力消費をも回避す
ることができる出力回路を提供することを目的とする。
ランジスタに貫通電流を流さず、また不要な電流による
プルダウントランジスタでの不要な電力消費をも回避す
ることができる出力回路を提供することを目的とする。
【００２８】
【課題を解決するための手段】請求項１にかかる発明は
、入力端子と、出力端子と、第１の遷移電圧を有する入
力バッファ回路と、第１トランジスタと、第１論理反転
回路とを備えるプルダウン抵抗コントロール入力回路で
ある。
、入力端子と、出力端子と、第１の遷移電圧を有する入
力バッファ回路と、第１トランジスタと、第１論理反転
回路とを備えるプルダウン抵抗コントロール入力回路で
ある。
【００２９】前記第１トランジスタは前記入力端子に接
続された第１電極と、低電位点に接続された第２電極と
、制御電極とを有し、前記制御電極の電位が比較的高電
位の場合にオン状態へと駆動され、前記制御電極の電位
が比較的低電位の場合にオフ状態へと駆動される。
続された第１電極と、低電位点に接続された第２電極と
、制御電極とを有し、前記制御電極の電位が比較的高電
位の場合にオン状態へと駆動され、前記制御電極の電位
が比較的低電位の場合にオフ状態へと駆動される。
【００３０】前記第１論理反転回路は、前記入力端子に
接続された入力端と、前記第１トランジスタの前記制御
電極に接続された出力端とを有し、前記入力端子の電位
が第２遷移電圧よりも低い場合には前記第１トランジス
タの前記制御電極に前記比較的高電位を出力し、前記入
力端子の電位が前記第２遷移電圧よりも高い場合には前
記第１トランジスタの前記制御電極に前記比較的低電位
を基準として前記比較的高電位にまで達する間欠的なパ
ルスを出力する。
接続された入力端と、前記第１トランジスタの前記制御
電極に接続された出力端とを有し、前記入力端子の電位
が第２遷移電圧よりも低い場合には前記第１トランジス
タの前記制御電極に前記比較的高電位を出力し、前記入
力端子の電位が前記第２遷移電圧よりも高い場合には前
記第１トランジスタの前記制御電極に前記比較的低電位
を基準として前記比較的高電位にまで達する間欠的なパ
ルスを出力する。
【００３１】請求項２にかかる発明は、請求項１にかか
る発明において、前記第１論理反転回路が、前記間欠的
なパルスを出力するパルス発生回路と、インバータとオ
アゲートとを備えたものである。
る発明において、前記第１論理反転回路が、前記間欠的
なパルスを出力するパルス発生回路と、インバータとオ
アゲートとを備えたものである。
【００３２】前記インバータは、その入力端が前記第１
論理反転回路の前記入力端に、またその出力端が前記オ
アゲートの第１入力端にそれぞれ接続されている。
論理反転回路の前記入力端に、またその出力端が前記オ
アゲートの第１入力端にそれぞれ接続されている。
【００３３】前記オアゲートは前記インバータと接続さ
れた前記第１入力端の他に、前記パルス発生回路と接続
された第２入力端を有する。また前記オアゲートの出力
端は、前記第１論理反転回路の前記出力端に接続されて
いる。
れた前記第１入力端の他に、前記パルス発生回路と接続
された第２入力端を有する。また前記オアゲートの出力
端は、前記第１論理反転回路の前記出力端に接続されて
いる。
【００３４】請求項３にかかる発明は、請求項１にかか
る発明に更に、第２論理反転回路を加設したプルダウン
抵抗コントロール入力回路である。
る発明に更に、第２論理反転回路を加設したプルダウン
抵抗コントロール入力回路である。
【００３５】前記第２論理反転回路は、前記入力端子に
接続された第１電極と、前記低電位点に接続された第２
電極と、制御電極とを有する前記第１トランジスタと同
極性の第４トランジスタと、前記入力端子に接続された
入力端と、前記第４トランジスタの前記制御電極に接続
された出力端とを有し、前記入力端子の電位が前記第２
遷移電圧よりも低い場合には前記第４トランジスタの前
記制御電極に前記比較的高電位を出力し、前記入力端子
の電位が前記第２遷移電圧よりも高い場合には前記第４
トランジスタの前記制御電極に前記比較的低電位を出力
する。
接続された第１電極と、前記低電位点に接続された第２
電極と、制御電極とを有する前記第１トランジスタと同
極性の第４トランジスタと、前記入力端子に接続された
入力端と、前記第４トランジスタの前記制御電極に接続
された出力端とを有し、前記入力端子の電位が前記第２
遷移電圧よりも低い場合には前記第４トランジスタの前
記制御電極に前記比較的高電位を出力し、前記入力端子
の電位が前記第２遷移電圧よりも高い場合には前記第４
トランジスタの前記制御電極に前記比較的低電位を出力
する。
【００３６】請求項４にかかる発明は、駆動許可入力端
子と、駆動選択入力端子と、出力端子と、トリステート
コントロール回路と、出力バッファ回路と、第１トラン
ジスタと、第１論理反転回路とを備えるプルダウン抵抗
コントロール出力回路である。
子と、駆動選択入力端子と、出力端子と、トリステート
コントロール回路と、出力バッファ回路と、第１トラン
ジスタと、第１論理反転回路とを備えるプルダウン抵抗
コントロール出力回路である。
【００３７】前記トリステートコントロール回路は前記
駆動許可入力端子及び前記駆動選択入力端子の信号によ
って制御される第１駆動出力端及び第２駆動出力端とを
有する。
駆動許可入力端子及び前記駆動選択入力端子の信号によ
って制御される第１駆動出力端及び第２駆動出力端とを
有する。
【００３８】前記出力バッファ回路は、高電位点と、低
電位点と、前記第１駆動出力端に接続された第１入力端
と、前記第２駆動出力端に接続された第２入力端と、前
記出力端子に接続された出力端とからなり、第１遷移電
圧を有する。
電位点と、前記第１駆動出力端に接続された第１入力端
と、前記第２駆動出力端に接続された第２入力端と、前
記出力端子に接続された出力端とからなり、第１遷移電
圧を有する。
【００３９】前記第１トランジスタは、前記出力端子に
接続された第１電極と、前記低電位点に接続された第２
電極と、制御電極とを有し、前記制御電極の電位が比較
的高い場合にオン状態へと駆動され、前記制御電極の電
位が比較的低い場合にオフ状態へと駆動される。
接続された第１電極と、前記低電位点に接続された第２
電極と、制御電極とを有し、前記制御電極の電位が比較
的高い場合にオン状態へと駆動され、前記制御電極の電
位が比較的低い場合にオフ状態へと駆動される。
【００４０】前記第１論理反転回路は、前記出力端子に
接続された入力端と、前記第１トランジスタの前記制御
電極に接続された出力端とを有する。
接続された入力端と、前記第１トランジスタの前記制御
電極に接続された出力端とを有する。
【００４１】請求項５にかかる発明は請求項４にかかる
プルダウン抵抗コントロール出力回路であって、前記第
１論理反転回路は第２遷移電圧を有し、前記第１論理反
転回路の前記入力端の電位が前記第２遷移電圧よりも低
い場合には前記第１論理反転回路の前記出力端に前記比
較的高電位を出力し、前記第１論理反転回路の前記入力
端の電位が前記第２遷移電圧よりも高い場合には前記第
１論理反転回路の前記出力端に前記比較的低電位を出力
する。
プルダウン抵抗コントロール出力回路であって、前記第
１論理反転回路は第２遷移電圧を有し、前記第１論理反
転回路の前記入力端の電位が前記第２遷移電圧よりも低
い場合には前記第１論理反転回路の前記出力端に前記比
較的高電位を出力し、前記第１論理反転回路の前記入力
端の電位が前記第２遷移電圧よりも高い場合には前記第
１論理反転回路の前記出力端に前記比較的低電位を出力
する。
【００４２】請求項６にかかる発明は請求項４にかかる
プルダウン抵抗コントロール出力回路であって、前記第
１論理反転回路は第２遷移電圧を有し、前記第１論理反
転回路の前記入力端の電位が前記第２遷移電圧よりも低
い場合には前記第１論理反転回路の前記出力端に前記比
較的高電位を出力し、前記第１論理反転回路の前記入力
端の電位が前記第２遷移電圧よりも高い場合には前記第
１論理反転回路の前記出力端に前記比較的低電位を基準
として前記比較的高電位にまで達する正方向の間欠的な
パルスを出力する。
プルダウン抵抗コントロール出力回路であって、前記第
１論理反転回路は第２遷移電圧を有し、前記第１論理反
転回路の前記入力端の電位が前記第２遷移電圧よりも低
い場合には前記第１論理反転回路の前記出力端に前記比
較的高電位を出力し、前記第１論理反転回路の前記入力
端の電位が前記第２遷移電圧よりも高い場合には前記第
１論理反転回路の前記出力端に前記比較的低電位を基準
として前記比較的高電位にまで達する正方向の間欠的な
パルスを出力する。
【００４３】請求項７にかかる発明は、請求項６にかか
る発明において、前記第１論理反転回路が前記間欠的な
パルスを出力するパルス発生回路と、インバータとオア
ゲートとを備えたものである。
る発明において、前記第１論理反転回路が前記間欠的な
パルスを出力するパルス発生回路と、インバータとオア
ゲートとを備えたものである。
【００４４】前記インバータは、その入力端が前記１論
理反転回路の前記入力端に、またその出力端が前記オア
ゲートの第１入力端にそれぞれ接続されている。
理反転回路の前記入力端に、またその出力端が前記オア
ゲートの第１入力端にそれぞれ接続されている。
【００４５】前記オアゲートは前記インバータと接続さ
れた前記第１入力端の他に、前記パルス発生回路と接続
された第２入力端を有する。また前記オアゲートの出力
端は、前記第１論理反転回路の前記出力端に接続されて
いる。
れた前記第１入力端の他に、前記パルス発生回路と接続
された第２入力端を有する。また前記オアゲートの出力
端は、前記第１論理反転回路の前記出力端に接続されて
いる。
【００４６】請求項８にかかる発明は請求項６にかかる
プルダウン抵抗コントロール出力回路であって、前記プ
ルダウン抵抗コントロール出力回路は更に、第４トラン
ジスタと、第２論理反転回路とを備える。
プルダウン抵抗コントロール出力回路であって、前記プ
ルダウン抵抗コントロール出力回路は更に、第４トラン
ジスタと、第２論理反転回路とを備える。
【００４７】前記第４トランジスタは、前記出力端子に
接続された第１電極と、前記低電位電源に接続された第
２電極と、制御電極とを有し、前記第１トランジスタと
同極性のトランジスタである。
接続された第１電極と、前記低電位電源に接続された第
２電極と、制御電極とを有し、前記第１トランジスタと
同極性のトランジスタである。
【００４８】前記第２論理反転回路は、前記出力端子に
接続された入力端と、前記第４トランジスタの前記制御
電極に接続された出力端とを有し、前記出力端子の電位
が前記第２遷移電圧よりも低い場合には前記第４トラン
ジスタの前記制御電極に前記比較的高電位を出力し、前
記入力端子の電位が前記第２遷移電圧よりも高い場合に
は前記第４トランジスタの前記制御電極に前記比較的低
電位を出力する。
接続された入力端と、前記第４トランジスタの前記制御
電極に接続された出力端とを有し、前記出力端子の電位
が前記第２遷移電圧よりも低い場合には前記第４トラン
ジスタの前記制御電極に前記比較的高電位を出力し、前
記入力端子の電位が前記第２遷移電圧よりも高い場合に
は前記第４トランジスタの前記制御電極に前記比較的低
電位を出力する。
【００４９】
【作用】請求項１及び請求項２にかかる発明において第
１論理反転回路は、入力端子の電位が高論理レベルにあ
る時にはプルダウントランジスタを間欠的にオン状態へ
駆動するので、入力端子に入力する前段の回路の出力が
高論理レベルから高インピダンス状態となった場合に、
速やかに前記入力端子を低電位論理レベルに移行させる
。
１論理反転回路は、入力端子の電位が高論理レベルにあ
る時にはプルダウントランジスタを間欠的にオン状態へ
駆動するので、入力端子に入力する前段の回路の出力が
高論理レベルから高インピダンス状態となった場合に、
速やかに前記入力端子を低電位論理レベルに移行させる
。
【００５０】請求項３にかかる発明において第４トラン
ジスタは、請求項１にかかる第１トランジスタとともに
プルダウン抵抗として働く。しかし、第２論理反転回路
は入力端子が高論理レベルにある場合には、第１トラン
ジスタのみを間欠的にオン状態に駆動する。したがって
第４トランジスタに不要な電流は流れない。
ジスタは、請求項１にかかる第１トランジスタとともに
プルダウン抵抗として働く。しかし、第２論理反転回路
は入力端子が高論理レベルにある場合には、第１トラン
ジスタのみを間欠的にオン状態に駆動する。したがって
第４トランジスタに不要な電流は流れない。
【００５１】請求項４及び請求項５にかかる発明におい
て、第１トランジスタは入力端子の電位が低論理レベル
にある時には入力端子を低電位電源に接続するプルダウ
ン抵抗として働く一方、入力端子の電位が高論理レベル
にある時には入力端子を低電位電源に接続しないので、
次段の入力回路に不要な電流が流れることを回避する。
て、第１トランジスタは入力端子の電位が低論理レベル
にある時には入力端子を低電位電源に接続するプルダウ
ン抵抗として働く一方、入力端子の電位が高論理レベル
にある時には入力端子を低電位電源に接続しないので、
次段の入力回路に不要な電流が流れることを回避する。
【００５２】請求項６及び請求項７にかかる発明におい
て第１論理反転回路は、出力端子の電位が高論理レベル
にある時にはプルダウントランジスタを間欠的にオン状
態へ駆動するので、出力バッファ回路の出力が高論理レ
ベルから高インピダンス状態となった場合に、速やかに
前記出力端子を低電位論理レベルに移行させる。
て第１論理反転回路は、出力端子の電位が高論理レベル
にある時にはプルダウントランジスタを間欠的にオン状
態へ駆動するので、出力バッファ回路の出力が高論理レ
ベルから高インピダンス状態となった場合に、速やかに
前記出力端子を低電位論理レベルに移行させる。
【００５３】請求項８にかかる発明において第４トラン
ジスタは、請求項４にかかる第１トランジスタとともに
プルダウン抵抗として働く。しかし、第２論理反転回路
は出力端子が高論理レベルにある場合には、第１トラン
ジスタのみを間欠的にオン状態に駆動する。したがって
第４トランジスタに不要な電流は流れない。
ジスタは、請求項４にかかる第１トランジスタとともに
プルダウン抵抗として働く。しかし、第２論理反転回路
は出力端子が高論理レベルにある場合には、第１トラン
ジスタのみを間欠的にオン状態に駆動する。したがって
第４トランジスタに不要な電流は流れない。
【００５４】
【実施例】図３はこの発明の第１実施例であるプルダウ
ン抵抗コントロール入力回路の回路図である。入力端子
Ｐｉ と出力端子Ｐｏ との間にインバータ１１が接続
されている。インバータ１１の構成は従来の入力バッフ
ァ回路と同様、ＰＭＯＳトランジスタＱ２ とＮＭＯＳ
トランジスタＱ３ とで構成されている。即ちＰＭＯＳ
トランジスタＱ２ は出力端子Ｐｏ に接続されたドレ
インと、高電位の電源ＶＤＤに接続されたソースと、入
力端子Ｐｉ に接続されたゲートとを有する。またＮＭ
ＯＳトランジスタＱ３ は、出力端子Ｐｏ に接続され
たドレインと、低電位の電源ＶＳＳ（ここでは接地）に
接続されたソースと、入力端子Ｐｉ に接続されたゲー
トとを有する。その遷移電圧はＶＩＴである（但しＶＤ
Ｄ＞ＶＩＴ＞ＶＳＳ）。
ン抵抗コントロール入力回路の回路図である。入力端子
Ｐｉ と出力端子Ｐｏ との間にインバータ１１が接続
されている。インバータ１１の構成は従来の入力バッフ
ァ回路と同様、ＰＭＯＳトランジスタＱ２ とＮＭＯＳ
トランジスタＱ３ とで構成されている。即ちＰＭＯＳ
トランジスタＱ２ は出力端子Ｐｏ に接続されたドレ
インと、高電位の電源ＶＤＤに接続されたソースと、入
力端子Ｐｉ に接続されたゲートとを有する。またＮＭ
ＯＳトランジスタＱ３ は、出力端子Ｐｏ に接続され
たドレインと、低電位の電源ＶＳＳ（ここでは接地）に
接続されたソースと、入力端子Ｐｉ に接続されたゲー
トとを有する。その遷移電圧はＶＩＴである（但しＶＤ
Ｄ＞ＶＩＴ＞ＶＳＳ）。
【００５５】プルダウントランジスタであるＮＭＯＳト
ランジスタＱ１ においても、従来の入力バッファ回路
と同様、入力端子Ｐｉ に接続されたドレインと、電源
ＶＳＳに接続されたソースとを有するが、ＮＭＯＳトラ
ンジスタＱ１ のゲートは、インバータＧ１の出力端に
接続されている。インバータＧ１の入力端は入力端子Ｐ
ｉ に接続されている。このインバータＧ１の遷移電圧
ＶＲＴは、インバータ１１の遷移電圧ＶＩＴよりも高く
設定されている。また遷移電圧ＶＲＴはこの入力回路全
体における高論理レベルの遷移電圧ＶＩＨよりも、低く
設定される。一方、この入力回路全体における低論理レ
ベルの遷移電圧ＶＩＬはインバータ１１の遷移電圧ＶＩ
Ｔよりも低く設定されている。即ち、遷移電圧の相互関
係は
ランジスタＱ１ においても、従来の入力バッファ回路
と同様、入力端子Ｐｉ に接続されたドレインと、電源
ＶＳＳに接続されたソースとを有するが、ＮＭＯＳトラ
ンジスタＱ１ のゲートは、インバータＧ１の出力端に
接続されている。インバータＧ１の入力端は入力端子Ｐ
ｉ に接続されている。このインバータＧ１の遷移電圧
ＶＲＴは、インバータ１１の遷移電圧ＶＩＴよりも高く
設定されている。また遷移電圧ＶＲＴはこの入力回路全
体における高論理レベルの遷移電圧ＶＩＨよりも、低く
設定される。一方、この入力回路全体における低論理レ
ベルの遷移電圧ＶＩＬはインバータ１１の遷移電圧ＶＩ
Ｔよりも低く設定されている。即ち、遷移電圧の相互関
係は
【００５６】
【数１】
【００５７】となる。
【００５８】ところで、一般的に、ＰＭＯＳトランジス
タとＮＭＯＳトランジスタとからなるＣＭＯＳ構造のイ
ンバータの遷移電圧は、次の式で概略値を得ることがで
きる。
タとＮＭＯＳトランジスタとからなるＣＭＯＳ構造のイ
ンバータの遷移電圧は、次の式で概略値を得ることがで
きる。
【００５９】
【数２】
【００６０】この式で、それぞれの記号の意味は、ＶＴ
Ｈ：インバータの遷移電圧 ＶＤＤ：高電位側電源レベル ＶＴＨＰ ：ＰＭＯＳトランジスタの閾値電圧ＶＴＨＮ
：ＮＭＯＳトランジスタの閾値電圧Ｋ：ＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタのコンダクタンス比 βＰ ：ＰＭＯＳトランジスタのコンダクタンスβＮ
：ＮＭＯＳトランジスタのコンダクタンスである。
Ｈ：インバータの遷移電圧 ＶＤＤ：高電位側電源レベル ＶＴＨＰ ：ＰＭＯＳトランジスタの閾値電圧ＶＴＨＮ
：ＮＭＯＳトランジスタの閾値電圧Ｋ：ＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタのコンダクタンス比 βＰ ：ＰＭＯＳトランジスタのコンダクタンスβＮ
：ＮＭＯＳトランジスタのコンダクタンスである。
【００６１】なお、このとき、各電圧については、低電
位電源のレベルを基準にしている。
位電源のレベルを基準にしている。
【００６２】そして、コンダクタンスβＰ ，βＮ は
、それぞれのＭＯＳ−ＦＥＴのゲート幅をＷ、ゲート長
をＬとすると、Ｗ／Ｌにほぼ比例している。したがって
、ＰＭＯＳトランジスタＱ２ ，ＮＭＯＳトランジスタ
Ｑ３ のトランジスタサイズ（ゲート幅Ｗ、ゲート長Ｌ
）を適当に設計してインバータ１１を構成することによ
り、その遷移電圧ＶＩＴを制御することが可能になる。 よって数１の関係を満足するようなインバータ１１の設
計が可能である。
、それぞれのＭＯＳ−ＦＥＴのゲート幅をＷ、ゲート長
をＬとすると、Ｗ／Ｌにほぼ比例している。したがって
、ＰＭＯＳトランジスタＱ２ ，ＮＭＯＳトランジスタ
Ｑ３ のトランジスタサイズ（ゲート幅Ｗ、ゲート長Ｌ
）を適当に設計してインバータ１１を構成することによ
り、その遷移電圧ＶＩＴを制御することが可能になる。 よって数１の関係を満足するようなインバータ１１の設
計が可能である。
【００６３】次に、第１実施例に係る入力回路の動作に
ついて説明する。まず、入力端子Ｐｉ に対して外部か
ら信号が印加されている場合、即ち前段の出力インピダ
ンスＺｏ が小さいときの動作を説明する。
ついて説明する。まず、入力端子Ｐｉ に対して外部か
ら信号が印加されている場合、即ち前段の出力インピダ
ンスＺｏ が小さいときの動作を説明する。
【００６４】入力端子Ｐｉ に印加された信号レベルＶ
ＩＮが入力回路の低論理レベルの遷移電圧ＶＩＬよりも
低く（状態Ｌ）、したがって、インバータ１１の遷移電
圧ＶＩＴより低い場合には、インバータ１１を構成する
ＰＭＯＳトランジスタＱ２ がオン状態となり、ＮＭＯ
ＳトランジスタＱ３ がオフ状態となる。そこで、出力
端子Ｐｏは電源ＶＤＤに接続され、高論理レベルを出力
する（状態Ｈ）。
ＩＮが入力回路の低論理レベルの遷移電圧ＶＩＬよりも
低く（状態Ｌ）、したがって、インバータ１１の遷移電
圧ＶＩＴより低い場合には、インバータ１１を構成する
ＰＭＯＳトランジスタＱ２ がオン状態となり、ＮＭＯ
ＳトランジスタＱ３ がオフ状態となる。そこで、出力
端子Ｐｏは電源ＶＤＤに接続され、高論理レベルを出力
する（状態Ｈ）。
【００６５】そして、このときは入力端子Ｐｉ に印加
された信号レベルＶＩＮがインバータ１１の遷移電圧Ｖ
ＩＴよりも低いので、このインバータ１１からＮＭＯＳ
トランジスタＱ１ のゲートに供給される電位は高論理
レベルとなり、ＮＭＯＳトランジスタＱ１ はオン状態
となる。従って入力端子Ｐｉ はＮＭＯＳトランジスタ
Ｑ１ を介して電源ＶＳＳと接続され、状態Ｌのまま保
たれる。
された信号レベルＶＩＮがインバータ１１の遷移電圧Ｖ
ＩＴよりも低いので、このインバータ１１からＮＭＯＳ
トランジスタＱ１ のゲートに供給される電位は高論理
レベルとなり、ＮＭＯＳトランジスタＱ１ はオン状態
となる。従って入力端子Ｐｉ はＮＭＯＳトランジスタ
Ｑ１ を介して電源ＶＳＳと接続され、状態Ｌのまま保
たれる。
【００６６】即ち、この場合のプルダウントランジスタ
の動作は、図１２に示した従来の場合と同様である。
の動作は、図１２に示した従来の場合と同様である。
【００６７】上述した場合とは逆に入力端子Ｐｉ に印
加された信号レベルＶＩＮが入力回路のハイレベル入力
電圧規格ＶＩＨよりも高く（状態Ｈ）、したがって、イ
ンバータ１１の遷移電圧ＶＩＴよりも高いときには、イ
ンバータ１１を構成するＰＭＯＳトランジスタＱ２ が
オフ状態となり、ＮＭＯＳトランジスタＱ３ がオン状
態となる。そこで、出力端子Ｐｏ は電源ＶＳＳに接続
されることになり、低論理レベルを出力する。なお、こ
の場合のインバータ１１の動作も従来例と同様である。
加された信号レベルＶＩＮが入力回路のハイレベル入力
電圧規格ＶＩＨよりも高く（状態Ｈ）、したがって、イ
ンバータ１１の遷移電圧ＶＩＴよりも高いときには、イ
ンバータ１１を構成するＰＭＯＳトランジスタＱ２ が
オフ状態となり、ＮＭＯＳトランジスタＱ３ がオン状
態となる。そこで、出力端子Ｐｏ は電源ＶＳＳに接続
されることになり、低論理レベルを出力する。なお、こ
の場合のインバータ１１の動作も従来例と同様である。
【００６８】そして、この際には、入力端子Ｐｉ に印
加された信号レベルＶＩＮがインバータＧ１の遷移電圧
ＶＲＴよりも高いので、このインバータＧ１からＮＭＯ
ＳトランジスタＱ１ のゲートに供給される電位は低論
理レベルとなり、ＮＭＯＳトランジスタＱ１ はオフ状
態となる。 この結果、ＮＭＯＳトランジスタＱ１ を介して入力端
子Ｐｉ から電源ＶＳＳへ電流が流れることは、有効に
阻止されることになり、従来入力端子Ｐｉ が状態Ｈの
ときに生じていた不要な電力消費を回避できる。
加された信号レベルＶＩＮがインバータＧ１の遷移電圧
ＶＲＴよりも高いので、このインバータＧ１からＮＭＯ
ＳトランジスタＱ１ のゲートに供給される電位は低論
理レベルとなり、ＮＭＯＳトランジスタＱ１ はオフ状
態となる。 この結果、ＮＭＯＳトランジスタＱ１ を介して入力端
子Ｐｉ から電源ＶＳＳへ電流が流れることは、有効に
阻止されることになり、従来入力端子Ｐｉ が状態Ｈの
ときに生じていた不要な電力消費を回避できる。
【００６９】次に、外部から入力端子Ｐｉ に信号が供
給されていた状態から、信号が供給されていない、即ち
前段の出力インピダンスＺｏ が非常に高く、Ｚ状態に
なった場合の動作について説明する。
給されていた状態から、信号が供給されていない、即ち
前段の出力インピダンスＺｏ が非常に高く、Ｚ状態に
なった場合の動作について説明する。
【００７０】入力端子Ｐｉ に印加された信号レベルＶ
ＩＮが高論理レベルの遷移電圧ＶＩＨ（＞ＶＲＴ）より
も高い状態Ｈ（この状態における出力端子Ｐｏ の電位
は低論理レベルである）からＺ状態になると、入力端子
Ｐｉ の電位はインバータＧ１の遷移電圧ＶＲＴよりも
高いのでＮＭＯＳトランジスタＱ１ がオフ状態にあり
、入力端子Ｐｉ の電位は高論理レベルのまま保たれる
。即ちインバータ１１に貫通電流が流れることもない。
ＩＮが高論理レベルの遷移電圧ＶＩＨ（＞ＶＲＴ）より
も高い状態Ｈ（この状態における出力端子Ｐｏ の電位
は低論理レベルである）からＺ状態になると、入力端子
Ｐｉ の電位はインバータＧ１の遷移電圧ＶＲＴよりも
高いのでＮＭＯＳトランジスタＱ１ がオフ状態にあり
、入力端子Ｐｉ の電位は高論理レベルのまま保たれる
。即ちインバータ１１に貫通電流が流れることもない。
【００７１】図４は上記動作が連続して発生した場合の
タイミングチャートである。図１３と同様、簡単のため
発振器の電位Ｖｉ は電位ＶＤＤ，ＶＳＳのいずれかを
とるものとする。時刻ｔ１ 以前は入力端子Ｐｉ が状
態Ｌにある場合であり、インバータＧ１によってＮＭＯ
ＳトランジスタＱ１ のゲートの電位は高論理レベルで
ＮＭＯＳトランジスタＱ１ がオン状態にあり、出力端
子Ｐｏ は状態Ｈにある。時刻ｔ１ からｔ２ におい
ては入力端子Ｐｉ が状態Ｈとなった場合である。この
とき、ＮＭＯＳトランジスタＱ１ のゲートにはインバ
ータＧ１によって低論理レベルが与えられ、ＮＭＯＳト
ランジスタＱ１ はオフ状態にある。従って図１３に示
した従来の回路の場合とは異なり、入力端子Ｐｉ の状
態Ｈにおける電位は電位ＶＥに低下するということもな
く、電位ＶＤＤとなる。時刻ｔ２ 以降はＺ状態の場合
であり、入力端子Ｐｉ は時刻ｔ２ 以前の状態、即ち
状態Ｈを保持する。よって出力端子Ｐｏ は状態Ｌを保
持する。
タイミングチャートである。図１３と同様、簡単のため
発振器の電位Ｖｉ は電位ＶＤＤ，ＶＳＳのいずれかを
とるものとする。時刻ｔ１ 以前は入力端子Ｐｉ が状
態Ｌにある場合であり、インバータＧ１によってＮＭＯ
ＳトランジスタＱ１ のゲートの電位は高論理レベルで
ＮＭＯＳトランジスタＱ１ がオン状態にあり、出力端
子Ｐｏ は状態Ｈにある。時刻ｔ１ からｔ２ におい
ては入力端子Ｐｉ が状態Ｈとなった場合である。この
とき、ＮＭＯＳトランジスタＱ１ のゲートにはインバ
ータＧ１によって低論理レベルが与えられ、ＮＭＯＳト
ランジスタＱ１ はオフ状態にある。従って図１３に示
した従来の回路の場合とは異なり、入力端子Ｐｉ の状
態Ｈにおける電位は電位ＶＥに低下するということもな
く、電位ＶＤＤとなる。時刻ｔ２ 以降はＺ状態の場合
であり、入力端子Ｐｉ は時刻ｔ２ 以前の状態、即ち
状態Ｈを保持する。よって出力端子Ｐｏ は状態Ｌを保
持する。
【００７２】しかし、このように入力端子Ｐｉ がＺ状
態にある場合には、入力端子Ｐｉ の電位を強制的に設
定する要因はなく、従って例えばＮＭＯＳトランジスタ
Ｑ１ のリークにより、入力端子Ｐｉ の電位が低下し
てくる場合がある。これを放置すると入力端子Ｐｉ の
電位はやがてインバータ１１の遷移電圧ＶＩＴに達し、
これに大きな貫通電流を流してしまうことになる。そこ
でインバータＧ１の遷移電圧ＶＲＴをインバータ１１の
遷移電圧ＶＩＴよりも大きく設定しておくことにより、
このような弊害を回避することができる。以下その回避
について説明する。
態にある場合には、入力端子Ｐｉ の電位を強制的に設
定する要因はなく、従って例えばＮＭＯＳトランジスタ
Ｑ１ のリークにより、入力端子Ｐｉ の電位が低下し
てくる場合がある。これを放置すると入力端子Ｐｉ の
電位はやがてインバータ１１の遷移電圧ＶＩＴに達し、
これに大きな貫通電流を流してしまうことになる。そこ
でインバータＧ１の遷移電圧ＶＲＴをインバータ１１の
遷移電圧ＶＩＴよりも大きく設定しておくことにより、
このような弊害を回避することができる。以下その回避
について説明する。
【００７３】入力端子Ｐｉ の電位がインバータＧ１の
遷移電圧ＶＲＴよりもまだ大きい時点ではインバータ１
１の遷移電圧ＶＩＴよりも大きいので出力端子はインバ
ータ１１に高い論理レベルを与えている。
遷移電圧ＶＲＴよりもまだ大きい時点ではインバータ１
１の遷移電圧ＶＩＴよりも大きいので出力端子はインバ
ータ１１に高い論理レベルを与えている。
【００７４】しかし、入力端子Ｐｉ の電位がインバー
タＧ１の遷移電圧ＶＲＴを超えて低下する状態になると
、インバータの出力は高論理レベルとなり、ＮＭＯＳト
ランジスタＱ１ をオン状態にし入力端子Ｐｉ はＮＭ
ＯＳトランジスタＱ１ を介して低論理レベルに反転す
ることになる。
タＧ１の遷移電圧ＶＲＴを超えて低下する状態になると
、インバータの出力は高論理レベルとなり、ＮＭＯＳト
ランジスタＱ１ をオン状態にし入力端子Ｐｉ はＮＭ
ＯＳトランジスタＱ１ を介して低論理レベルに反転す
ることになる。
【００７５】この時、入力端子Ｐｉ の電位はインバー
タ１１の遷移電圧ＶＩＴ付近の値をとることはない。入
力端子Ｐｉ の電位は電位ＶＲＴから低下し始めると電
位ＶＩＴを飛び越して直ちに電位ＶＳＳ程度に達するた
めである。従ってインバータ１１に貫通電流が流れるこ
とを回避することができる。
タ１１の遷移電圧ＶＩＴ付近の値をとることはない。入
力端子Ｐｉ の電位は電位ＶＲＴから低下し始めると電
位ＶＩＴを飛び越して直ちに電位ＶＳＳ程度に達するた
めである。従ってインバータ１１に貫通電流が流れるこ
とを回避することができる。
【００７６】なお、入力端子が状態ＬからＺ状態に移行
した場合には、入力端子の電位はＮＭＯＳトランジスタ
Ｑ１ を介して電源ＶＳＳによって規定されるので、変
動することはない。
した場合には、入力端子の電位はＮＭＯＳトランジスタ
Ｑ１ を介して電源ＶＳＳによって規定されるので、変
動することはない。
【００７７】即ち、図３の入力回路は、従来の場合と同
様入力端子Ｐｉ がＺ状態となってもインバータ１１に
貫通電流を流さない。しかも従来の場合とは異なり、入
力端子Ｐｉ が状態Ｈであっても、ＮＭＯＳトランジス
タＱ１ がオフ状態にあるので不要な電力消費を回避す
ることができる。
様入力端子Ｐｉ がＺ状態となってもインバータ１１に
貫通電流を流さない。しかも従来の場合とは異なり、入
力端子Ｐｉ が状態Ｈであっても、ＮＭＯＳトランジス
タＱ１ がオフ状態にあるので不要な電力消費を回避す
ることができる。
【００７８】図１はこの発明の第２実施例であるプルダ
ウン抵抗コントロール入力回路の回路図である。入力端
子Ｐｉ と出力端子Ｐｏ の間にはインバータ１１が接
続されている。インバータ１１の構成は第１実施例の入
力回路と同様、ＰＭＯＳトランジスタＱ２ とＮＭＯＳ
トランジスタＱ３ とで構成されている。プルダウント
ランジスタであるＮＭＯＳトランジスタＱ１ において
も、第１実施例の入力回路と同様、入力端子Ｐｉ に接
続されたドレインと、電源ＶＳＳに接続されたソースと
を有するが、ＮＭＯＳトランジスタＱ１ のゲートは、
オアゲートＧ５の出力端に接続されている。オアゲート
Ｇ５の第１入力端はインバータＧ１の出力端に接続され
、第２入力端はパルス発生回路ＳＧに接続されている。 インバータＧ１の入力端は、第１実施例と同様入力端子
Ｐｉ に接続されている。
ウン抵抗コントロール入力回路の回路図である。入力端
子Ｐｉ と出力端子Ｐｏ の間にはインバータ１１が接
続されている。インバータ１１の構成は第１実施例の入
力回路と同様、ＰＭＯＳトランジスタＱ２ とＮＭＯＳ
トランジスタＱ３ とで構成されている。プルダウント
ランジスタであるＮＭＯＳトランジスタＱ１ において
も、第１実施例の入力回路と同様、入力端子Ｐｉ に接
続されたドレインと、電源ＶＳＳに接続されたソースと
を有するが、ＮＭＯＳトランジスタＱ１ のゲートは、
オアゲートＧ５の出力端に接続されている。オアゲート
Ｇ５の第１入力端はインバータＧ１の出力端に接続され
、第２入力端はパルス発生回路ＳＧに接続されている。 インバータＧ１の入力端は、第１実施例と同様入力端子
Ｐｉ に接続されている。
【００７９】パルス発生回路ＳＧは、ゲートＧ５の遷移
電圧よりも大きい値（状態Ｈ）と小さい値（状態Ｌ）の
２値の電位を間欠的にパルスとして出力する。このよう
な回路は例えば図６に示すような論理回路で構成するこ
とができる。ここで信号Ｔ１はクロック信号であり、出
力Ａ，Ｂ，Ｃ，はそれぞれ入力Ｓａ，Ｓｂ，Ｓｃを状態
Ｈとすることによって得られる。
電圧よりも大きい値（状態Ｈ）と小さい値（状態Ｌ）の
２値の電位を間欠的にパルスとして出力する。このよう
な回路は例えば図６に示すような論理回路で構成するこ
とができる。ここで信号Ｔ１はクロック信号であり、出
力Ａ，Ｂ，Ｃ，はそれぞれ入力Ｓａ，Ｓｂ，Ｓｃを状態
Ｈとすることによって得られる。
【００８０】パルス発生回路ＳＧの出力が状態Ｌのとき
にはゲートＧ５はインバータＧ１の出力をＮＭＯＳトラ
ンジスタＱ１ のゲートに伝え、間欠的に状態Ｈとなる
ときには強制的にＮＭＯＳトランジスタＱ１ を間欠的
にオン状態とする。
にはゲートＧ５はインバータＧ１の出力をＮＭＯＳトラ
ンジスタＱ１ のゲートに伝え、間欠的に状態Ｈとなる
ときには強制的にＮＭＯＳトランジスタＱ１ を間欠的
にオン状態とする。
【００８１】次に第２実施例に係る入力回路の動作につ
いて説明する。まず入力端子Ｐｉ に対して外部から信
号が印加されている場合、即ち前段の出力インピダンス
Ｚｏ が小さいときとの動作を説明する。
いて説明する。まず入力端子Ｐｉ に対して外部から信
号が印加されている場合、即ち前段の出力インピダンス
Ｚｏ が小さいときとの動作を説明する。
【００８２】入力端子Ｐｉ が状態Ｌにある場合にはイ
ンバータＧ１はゲートＧ５の第１入力端に高論理レベル
を与える。従ってこの場合にはパルス発生回路ＳＧの出
力に拘らずゲートＧ５の出力端は状態Ｈとなり、ＮＭＯ
ＳトランジスタＱ１ をオン状態とする。よって入力端
子Ｐｉ は電源ＶＳＳに接続され、状態Ｌが保持される
。このときインバータ１１の働きにより出力端子Ｐｏ
は高論理レベルを出力する。
ンバータＧ１はゲートＧ５の第１入力端に高論理レベル
を与える。従ってこの場合にはパルス発生回路ＳＧの出
力に拘らずゲートＧ５の出力端は状態Ｈとなり、ＮＭＯ
ＳトランジスタＱ１ をオン状態とする。よって入力端
子Ｐｉ は電源ＶＳＳに接続され、状態Ｌが保持される
。このときインバータ１１の働きにより出力端子Ｐｏ
は高論理レベルを出力する。
【００８３】入力端子Ｐｉ が状態Ｈにある場合にはイ
ンバータＧ１はゲートＧ５の第１入力端に低論理レベル
を与える。従ってこの場合にはパルス発生回路ＳＧの出
力に従ってゲートＧ５が出力することになる。
ンバータＧ１はゲートＧ５の第１入力端に低論理レベル
を与える。従ってこの場合にはパルス発生回路ＳＧの出
力に従ってゲートＧ５が出力することになる。
【００８４】このような状態でパルス発生回路ＳＧの出
力が低論理レベル、即ちゲートＧ５の出力が状態Ｌであ
る場合には、ＮＭＯＳトランジスタＱ１ はオフ状態で
ある。よって入力端子Ｐｉ は状態Ｈを保持することに
なる。これは第１実施例における動作と同様である。
力が低論理レベル、即ちゲートＧ５の出力が状態Ｌであ
る場合には、ＮＭＯＳトランジスタＱ１ はオフ状態で
ある。よって入力端子Ｐｉ は状態Ｈを保持することに
なる。これは第１実施例における動作と同様である。
【００８５】一方、パルス発生回路ＳＧの出力が高論理
レベルのパルスを発生すると、ゲートＧ５の出力も高論
理レベルとなり、ＮＭＯＳトランジスタＱ１をオン状態
にする。この場合には従来の入力バッファ回路と同様、
入力端子Ｐｉ の電位はインピダンスＺｏ とＮＭＯＳ
トランジスタＱ１ のオン抵抗との抵抗分割で定まる値
となり、パルス発生回路ＳＧが高論理レベルのパルスを
発生していないときよりも低下する。
レベルのパルスを発生すると、ゲートＧ５の出力も高論
理レベルとなり、ＮＭＯＳトランジスタＱ１をオン状態
にする。この場合には従来の入力バッファ回路と同様、
入力端子Ｐｉ の電位はインピダンスＺｏ とＮＭＯＳ
トランジスタＱ１ のオン抵抗との抵抗分割で定まる値
となり、パルス発生回路ＳＧが高論理レベルのパルスを
発生していないときよりも低下する。
【００８６】次に入力端子Ｐｉ がＺ状態となった場合
を考える。状態ＨからＺ状態へと移行した場合、ゲート
Ｇ１の入力端は状態Ｈにあり、よってパルス発生回路Ｓ
Ｇの出力に従ってゲートＧ５が出力する。
を考える。状態ＨからＺ状態へと移行した場合、ゲート
Ｇ１の入力端は状態Ｈにあり、よってパルス発生回路Ｓ
Ｇの出力に従ってゲートＧ５が出力する。
【００８７】パルス発生回路ＳＧの出力が低論理レベル
の場合には、ＮＭＯＳトランジスタＱ１ はオフ状態で
あり、入力端子Ｐｉ は状態Ｈを保持するが、パルス発
生回路ＳＧの出力が高論理レベルのパルスを発生した時
、ＮＭＯＳトランジスタＱ１ はオン状態となり、入力
端子Ｐｉ は電源ＶＳＳと接続されて状態Ｌへと移行す
る。入力端子Ｐｉが一旦状態Ｌに移行すると、ゲートＧ
１の出力によりゲートＧ５は常にＮＭＯＳトランジスタ
Ｑ１ をオン状態にし続け、入力端子Ｐｉ においては
状態Ｌが保持され続ける。
の場合には、ＮＭＯＳトランジスタＱ１ はオフ状態で
あり、入力端子Ｐｉ は状態Ｈを保持するが、パルス発
生回路ＳＧの出力が高論理レベルのパルスを発生した時
、ＮＭＯＳトランジスタＱ１ はオン状態となり、入力
端子Ｐｉ は電源ＶＳＳと接続されて状態Ｌへと移行す
る。入力端子Ｐｉが一旦状態Ｌに移行すると、ゲートＧ
１の出力によりゲートＧ５は常にＮＭＯＳトランジスタ
Ｑ１ をオン状態にし続け、入力端子Ｐｉ においては
状態Ｌが保持され続ける。
【００８８】図２は上記動作が連続して発生した場合の
タイミングチャートである。図１３と同様、簡単のため
発振器の電位Ｖｉ は電位ＶＤＤ，ＶＳＳのいずれかを
とるものとする。時刻ｔ１ 以前においては入力端子Ｐ
ｉ が状態Ｌにある場合であり、回路ＳＧの出力に拘ら
ず出力端子Ｐｏ の電位は高論理レベルにある。
タイミングチャートである。図１３と同様、簡単のため
発振器の電位Ｖｉ は電位ＶＤＤ，ＶＳＳのいずれかを
とるものとする。時刻ｔ１ 以前においては入力端子Ｐ
ｉ が状態Ｌにある場合であり、回路ＳＧの出力に拘ら
ず出力端子Ｐｏ の電位は高論理レベルにある。
【００８９】時刻ｔ１ において入力端子Ｐｉ が状態
Ｈになる。パルス発生回路ＳＧの出力が低論理レベルに
ある場合には入力端子Ｐｉの電位は第１実施例（図４）
の様に電位ＶＤＤとなり、パルス発生回路ＳＧの出力が
高論理レベルにある場合には従来の場合（図１３）の様
に電位ＶＥ となる。従って図２に示したように入力端
子Ｐｉ の電位はパルス発生回路ＳＧの発生するパルス
によって脈動することになる。
Ｈになる。パルス発生回路ＳＧの出力が低論理レベルに
ある場合には入力端子Ｐｉの電位は第１実施例（図４）
の様に電位ＶＤＤとなり、パルス発生回路ＳＧの出力が
高論理レベルにある場合には従来の場合（図１３）の様
に電位ＶＥ となる。従って図２に示したように入力端
子Ｐｉ の電位はパルス発生回路ＳＧの発生するパルス
によって脈動することになる。
【００９０】続いて時刻ｔ２ において入力端子Ｐｉ
がＺ状態になる。パルス発生回路ＳＧの出力が低論理レ
ベルにあるうちは入力端子Ｐｉ は状態Ｈを保持してい
るが、やがて時刻ｔ３ においてパルス発生回路ＳＧが
発生するパルスによってＮＭＯＳトランジスタＱ１ は
オン状態となり、よって入力端子Ｐｉ は状態Ｌに移行
する。
がＺ状態になる。パルス発生回路ＳＧの出力が低論理レ
ベルにあるうちは入力端子Ｐｉ は状態Ｈを保持してい
るが、やがて時刻ｔ３ においてパルス発生回路ＳＧが
発生するパルスによってＮＭＯＳトランジスタＱ１ は
オン状態となり、よって入力端子Ｐｉ は状態Ｌに移行
する。
【００９１】即ち、この第２実施例によれば、入力端子
Ｐｉ がＺ状態になったとしても、パルス発生回路ＳＧ
が間欠的にパルスを発生させるため、速やかに出力端子
Ｐｏ の電位を高論理レベルにすることができる。
Ｐｉ がＺ状態になったとしても、パルス発生回路ＳＧ
が間欠的にパルスを発生させるため、速やかに出力端子
Ｐｏ の電位を高論理レベルにすることができる。
【００９２】その一方で、この発生したパルスは入力端
子Ｐｉ が状態Ｈにあっては、ＮＭＯＳトランジスタＱ
１ に間欠的に不要な電流を流させることになる。しか
し、上記のように入力端子Ｐｉ のＺ状態を状態Ｌに移
行させるのに必要なパルス幅は狭くて足りる。よってＮ
ＭＯＳトランジスタＱ１ に流れる不要な電流による電
力消費を小さく抑えることができる。
子Ｐｉ が状態Ｈにあっては、ＮＭＯＳトランジスタＱ
１ に間欠的に不要な電流を流させることになる。しか
し、上記のように入力端子Ｐｉ のＺ状態を状態Ｌに移
行させるのに必要なパルス幅は狭くて足りる。よってＮ
ＭＯＳトランジスタＱ１ に流れる不要な電流による電
力消費を小さく抑えることができる。
【００９３】図５はこの発明の第３実施例であるプルダ
ウン抵抗コントロール入力回路の回路図である。図１に
示した第２実施例に更にプルダウントランジスタとして
ＮＭＯＳトランジスタＱ７ を加設したものである。Ｎ
ＭＯＳトランジスタＱ７ は入力端子Ｐｉ に接続され
たドレインと、電源ＶＳＳに接続されたソースと、イン
バータＧ１の出力端と接続されたゲートとを有する。
ウン抵抗コントロール入力回路の回路図である。図１に
示した第２実施例に更にプルダウントランジスタとして
ＮＭＯＳトランジスタＱ７ を加設したものである。Ｎ
ＭＯＳトランジスタＱ７ は入力端子Ｐｉ に接続され
たドレインと、電源ＶＳＳに接続されたソースと、イン
バータＧ１の出力端と接続されたゲートとを有する。
【００９４】このように構成された入力回路の動作は第
２実施例の場合とほぼ同様である。入力端子Ｐｉ が状
態ＬにあるときはインバータＧ１によってＮＭＯＳトラ
ンジスタＱ１ ，Ｑ７ の両方がオン状態となり、入力
端子Ｐｉ の状態Ｌを保持する。また、入力端子Ｐｉ
が状態ＨにあるときはインバータＧ１によってＮＭＯＳ
トランジスタＱ７はオフ状態とされ、この入力回路の動
作には寄与せず、第２実施例と同じ動作をすることにな
る。
２実施例の場合とほぼ同様である。入力端子Ｐｉ が状
態ＬにあるときはインバータＧ１によってＮＭＯＳトラ
ンジスタＱ１ ，Ｑ７ の両方がオン状態となり、入力
端子Ｐｉ の状態Ｌを保持する。また、入力端子Ｐｉ
が状態ＨにあるときはインバータＧ１によってＮＭＯＳ
トランジスタＱ７はオフ状態とされ、この入力回路の動
作には寄与せず、第２実施例と同じ動作をすることにな
る。
【００９５】入力端子Ｐｉ が状態ＨからＺ状態へ移行
した場合に、パルス発生回路ＳＧの発生するパルスによ
りＮＭＯＳトランジスタＱ１ がオン状態になって入力
端子Ｐｉ が状態Ｌへ移行すると、インバータＧ１によ
って直ちにＮＭＯＳトランジスタＱ７ もオン状態にな
り、結局第２実施例と同じ動作をすることになる。
した場合に、パルス発生回路ＳＧの発生するパルスによ
りＮＭＯＳトランジスタＱ１ がオン状態になって入力
端子Ｐｉ が状態Ｌへ移行すると、インバータＧ１によ
って直ちにＮＭＯＳトランジスタＱ７ もオン状態にな
り、結局第２実施例と同じ動作をすることになる。
【００９６】なおこの第３実施例ではＮＭＯＳトランジ
スタＱ１ ，Ｑ７ がオン状態になったとき、ＮＭＯＳ
トランジスタＱ７ のオン抵抗がＮＭＯＳトランジスタ
Ｑ１ のオン抵抗入力端子Ｐｉ が第２実施例の場合と
比較して小さなオン抵抗でプルダウンされ、ノイズに強
くなるという付加的効果がある。その一方で、入力端子
Ｐｉ が状態Ｈにある場合に、パルス発生回路ＳＧの発
生するパルスによってオン状態にされるのはＮＭＯＳト
ランジスタＱ１ のみであり、間欠的に流れる不要な電
流は第２実施例の場合と同じであり、増加していない。 よって不要な電力消費を抑えつつ、独立してプルダウン
時の抵抗を設計することが可能である。
スタＱ１ ，Ｑ７ がオン状態になったとき、ＮＭＯＳ
トランジスタＱ７ のオン抵抗がＮＭＯＳトランジスタ
Ｑ１ のオン抵抗入力端子Ｐｉ が第２実施例の場合と
比較して小さなオン抵抗でプルダウンされ、ノイズに強
くなるという付加的効果がある。その一方で、入力端子
Ｐｉ が状態Ｈにある場合に、パルス発生回路ＳＧの発
生するパルスによってオン状態にされるのはＮＭＯＳト
ランジスタＱ１ のみであり、間欠的に流れる不要な電
流は第２実施例の場合と同じであり、増加していない。 よって不要な電力消費を抑えつつ、独立してプルダウン
時の抵抗を設計することが可能である。
【００９７】図７はこの発明の第４実施例であるプルダ
ウン抵抗コントロール出力回路の回路図である。従来の
出力バッファ回路と同様にしてコントロール回路２０と
インバータ２１とが相互に接続されており、それぞれは
従来の場合（図１５）と同様に構成されている。即ちゲ
ートＧ２，Ｇ３，Ｇ４がトリステートタイプのコントロ
ール回路２０を構成している。ゲートＧ２はインバータ
であり、駆動許可入力端子Ｐｉ１にその入力端が接続さ
れている。ナンドゲートＧ３の第１入力端はゲートＧ２
の出力端に、第２入力端は駆動選択入力端子Ｐｉ２にそ
れぞれ接続されている。またノアゲートＧ４の第１入力
端は駆動許可入力端子Ｐｉ１に、第２入力端は駆動選択
入力端子Ｐｉ２に、それぞれ接続されている。
ウン抵抗コントロール出力回路の回路図である。従来の
出力バッファ回路と同様にしてコントロール回路２０と
インバータ２１とが相互に接続されており、それぞれは
従来の場合（図１５）と同様に構成されている。即ちゲ
ートＧ２，Ｇ３，Ｇ４がトリステートタイプのコントロ
ール回路２０を構成している。ゲートＧ２はインバータ
であり、駆動許可入力端子Ｐｉ１にその入力端が接続さ
れている。ナンドゲートＧ３の第１入力端はゲートＧ２
の出力端に、第２入力端は駆動選択入力端子Ｐｉ２にそ
れぞれ接続されている。またノアゲートＧ４の第１入力
端は駆動許可入力端子Ｐｉ１に、第２入力端は駆動選択
入力端子Ｐｉ２に、それぞれ接続されている。
【００９８】ＰＭＯＳトランジスタＱ４ は出力端子Ｐ
ｏｏに接続されたドレインと、電源ＶＤＤに接続された
ソースと、ナンドゲートＧ３の出力端に接続されたゲー
トとを有し、またＮＭＯＳトランジスタＱ５ は出力端
子Ｐｏｏに接続されたドレインと、電源ＶＳＳに接続さ
れたソースと、ノアゲートＧ４の出力端に接続されたゲ
ートとを有する。即ちＭＯＳトランジスタＱ４ ，Ｑ５
はトリステートタイプのＣＭＯＳインバータ２１を形
成する。
ｏｏに接続されたドレインと、電源ＶＤＤに接続された
ソースと、ナンドゲートＧ３の出力端に接続されたゲー
トとを有し、またＮＭＯＳトランジスタＱ５ は出力端
子Ｐｏｏに接続されたドレインと、電源ＶＳＳに接続さ
れたソースと、ノアゲートＧ４の出力端に接続されたゲ
ートとを有する。即ちＭＯＳトランジスタＱ４ ，Ｑ５
はトリステートタイプのＣＭＯＳインバータ２１を形
成する。
【００９９】コントロール回路２０は駆動許可入力端子
Ｐｉ１，駆動選択入力端子Ｐｉ２に入力された信号に従
ってインバータ２１を制御することも従来の出力バッフ
ァ回路と同様である。
Ｐｉ１，駆動選択入力端子Ｐｉ２に入力された信号に従
ってインバータ２１を制御することも従来の出力バッフ
ァ回路と同様である。
【０１００】プルダウントランジスタであるＮＭＯＳト
ランジスタＱ６ においても、従来の出力バッファ回路
と同様、出力端子Ｐ００に接続されたドレインと、電源
Ｖｓｓに接続されたソースとを有するが、ＮＭＯＳトラ
ンジスタＱ６ のゲートはインバータＧ６の出力端に接
続されている。インバータＧ６の入力端は出力端子Ｐ０
０に接続されており、その遷移電圧はＶＩＴである。
ランジスタＱ６ においても、従来の出力バッファ回路
と同様、出力端子Ｐ００に接続されたドレインと、電源
Ｖｓｓに接続されたソースとを有するが、ＮＭＯＳトラ
ンジスタＱ６ のゲートはインバータＧ６の出力端に接
続されている。インバータＧ６の入力端は出力端子Ｐ０
０に接続されており、その遷移電圧はＶＩＴである。
【０１０１】コントロール回路２０，インバータ２１，
ＮＭＯＳトランジスタＱ６ ，インバータＧ６は出力回
路Ｂ０ を構成する。同様の構成による出力回路が出力
端子Ｐ００を共通として更にｎ個接続されている。また
、出力端子Ｐ００には次段回路の入力バッファ回路４０
が接続されている。
ＮＭＯＳトランジスタＱ６ ，インバータＧ６は出力回
路Ｂ０ を構成する。同様の構成による出力回路が出力
端子Ｐ００を共通として更にｎ個接続されている。また
、出力端子Ｐ００には次段回路の入力バッファ回路４０
が接続されている。
【０１０２】次に動作について説明する。今、出力回路
Ｂ０ の駆動許可入力端子Ｐｉ１のみに低論理レベルが
入力され、出力回路Ｂ０ が選択されているものとする
。この場合、駆動選択入力端子Ｐｉ２が状態Ｌであれば
、ＰＭＯＳトランジスタＱ４ はオフ状態となり、ＮＭ
ＯＳトランジスタＱ５ はオン状態となる。従ってイン
バータ２１の働きによって出力端子Ｐ００に低論理レベ
ルが出力される。このときインバータＧ６はＮＭＯＳト
ランジスタＱ６ のゲートに高論理レベルを与え、出力
端子Ｐ００は従来の場合と同様にＮＭＯＳトランジスタ
Ｑ６ のオン抵抗を以てプルダウンされる。即ち出力端
子Ｐ００の電位は低論理レベルに保持される。ここでＰ
ＭＯＳトランジスタＱ４ はオフ状態にあるので電源Ｖ
ＤＤからＮＭＯＳトランジスタＱ６ を通って電流が流
れることもない。
Ｂ０ の駆動許可入力端子Ｐｉ１のみに低論理レベルが
入力され、出力回路Ｂ０ が選択されているものとする
。この場合、駆動選択入力端子Ｐｉ２が状態Ｌであれば
、ＰＭＯＳトランジスタＱ４ はオフ状態となり、ＮＭ
ＯＳトランジスタＱ５ はオン状態となる。従ってイン
バータ２１の働きによって出力端子Ｐ００に低論理レベ
ルが出力される。このときインバータＧ６はＮＭＯＳト
ランジスタＱ６ のゲートに高論理レベルを与え、出力
端子Ｐ００は従来の場合と同様にＮＭＯＳトランジスタ
Ｑ６ のオン抵抗を以てプルダウンされる。即ち出力端
子Ｐ００の電位は低論理レベルに保持される。ここでＰ
ＭＯＳトランジスタＱ４ はオフ状態にあるので電源Ｖ
ＤＤからＮＭＯＳトランジスタＱ６ を通って電流が流
れることもない。
【０１０３】一方、駆動選択入力端子Ｐｉ２が状態Ｈで
あれば、ＰＭＯＳトランジスタＱ４ はオン状態となり
、ＮＭＯＳトランジスタＱ５ はオフ状態となる。従っ
てインバータ２１の働きによって出力端子Ｐ００に高論
理レベルが出力される。このときインバータＧ６はＮＭ
ＯＳトランジスタＱ６ のゲートに対して低論理レベル
を与え、ＮＭＯＳトランジスタＱ６ をオフ状態にする
。従ってＰＭＯＳトランジスタＱ４ がオン状態にあっ
ても電源ＶＤＤからＮＭＯＳトランジスタＱ６ を通っ
て電流が流れることもなく、不要な電力消費を回避する
ことができる。
あれば、ＰＭＯＳトランジスタＱ４ はオン状態となり
、ＮＭＯＳトランジスタＱ５ はオフ状態となる。従っ
てインバータ２１の働きによって出力端子Ｐ００に高論
理レベルが出力される。このときインバータＧ６はＮＭ
ＯＳトランジスタＱ６ のゲートに対して低論理レベル
を与え、ＮＭＯＳトランジスタＱ６ をオフ状態にする
。従ってＰＭＯＳトランジスタＱ４ がオン状態にあっ
ても電源ＶＤＤからＮＭＯＳトランジスタＱ６ を通っ
て電流が流れることもなく、不要な電力消費を回避する
ことができる。
【０１０４】次に出力端子Ｐ００に対して高論理レベル
または低論理レベルのいずれか一方が出力されている状
態（この状態では当然、出力回路Ｂ０ 〜Ｂｎ のうち
のいずれか１つがその駆動許可入力端子Ｐｉ１の低論理
レベル入力によって選択されている状態である。）から
、その駆動許可入力端子Ｐｉ１が高論理レベルになるこ
とによって出力回路Ｂ０ 〜Ｂｎ のいずれもが選択さ
れていない状態となった結果、各出力回路Ｂ０ 〜Ｂｎ
においてＰＭＯＳトランジスタＱ４ もＮＭＯＳトラ
ンジスタＱ５ もオフ状態となり、インバータ２１が出
力端子Ｐ００にＺ状態を与えた場合の動作を説明する。
または低論理レベルのいずれか一方が出力されている状
態（この状態では当然、出力回路Ｂ０ 〜Ｂｎ のうち
のいずれか１つがその駆動許可入力端子Ｐｉ１の低論理
レベル入力によって選択されている状態である。）から
、その駆動許可入力端子Ｐｉ１が高論理レベルになるこ
とによって出力回路Ｂ０ 〜Ｂｎ のいずれもが選択さ
れていない状態となった結果、各出力回路Ｂ０ 〜Ｂｎ
においてＰＭＯＳトランジスタＱ４ もＮＭＯＳトラ
ンジスタＱ５ もオフ状態となり、インバータ２１が出
力端子Ｐ００にＺ状態を与えた場合の動作を説明する。
【０１０５】出力端子Ｐ００が状態Ｌ（ＰＭＯＳトラン
ジスタＱ４がオフ状態でＮＭＯＳトランジスタＱ５ が
オン状態）からＺ状態になった場合、インバータＧ６の
出力（ＮＭＯＳトランジスタＱ６ のゲートの電位）は
高論理レベルのままであり、ＮＭＯＳトランジスタＱ６
はオン状態を維持するため、出力端子Ｐ００の電位は
電源ＶｓｓよりＮＭＯＳトランジスタＱ６ を介して低
論理レベルに、即ち状態Ｌに保持されることとなる。
ジスタＱ４がオフ状態でＮＭＯＳトランジスタＱ５ が
オン状態）からＺ状態になった場合、インバータＧ６の
出力（ＮＭＯＳトランジスタＱ６ のゲートの電位）は
高論理レベルのままであり、ＮＭＯＳトランジスタＱ６
はオン状態を維持するため、出力端子Ｐ００の電位は
電源ＶｓｓよりＮＭＯＳトランジスタＱ６ を介して低
論理レベルに、即ち状態Ｌに保持されることとなる。
【０１０６】一方、出力端子Ｐ００が状態Ｈ（ＰＭＯＳ
トランジスタＱ４ がオン状態でＮＭＯＳトランジスタ
Ｑ５ がオフ状態）からＺ状態になった場合、インバー
タＧ６の出力は低論理レベルのままであり、したがって
ＮＭＯＳトランジスタＱ６ はオフ状態を保つため、出
力端子Ｐ００の電位は高論理レベルに、即ち状態Ｈに保
持されることとなる。このときインバータＧ６の遷移電
圧ＶＲＴを次段回路の入力バッファ回路４０の遷移電圧
ＶＩＴよりも大きく設計することにより、更に以下の効
果を奏する。
トランジスタＱ４ がオン状態でＮＭＯＳトランジスタ
Ｑ５ がオフ状態）からＺ状態になった場合、インバー
タＧ６の出力は低論理レベルのままであり、したがって
ＮＭＯＳトランジスタＱ６ はオフ状態を保つため、出
力端子Ｐ００の電位は高論理レベルに、即ち状態Ｈに保
持されることとなる。このときインバータＧ６の遷移電
圧ＶＲＴを次段回路の入力バッファ回路４０の遷移電圧
ＶＩＴよりも大きく設計することにより、更に以下の効
果を奏する。
【０１０７】前述のように、出力端子Ｐ００が状態Ｈか
ら、いずれの出力回路Ｂ０ 〜Ｂｎ も選択されなくな
ってＺ状態になった場合には出力端子Ｐ００には高論理
レベルが出力されている。
ら、いずれの出力回路Ｂ０ 〜Ｂｎ も選択されなくな
ってＺ状態になった場合には出力端子Ｐ００には高論理
レベルが出力されている。
【０１０８】しかしこのような場合、出力端子Ｐ００の
電位を強制的に設定する要因はなく、従って例えばＮＭ
ＯＳトランジスタＱ６ のリークにより出力端子Ｐ００
の電位が低下してくる場合がある。これを放置すると出
力端子Ｐ００の電位はやがて次段回路の入力バッファ回
路４０の遷移電圧ＶＩＴに達し、入力バッファ回路４０
がＣＭＯＳ構造をとっていればこれに大きな貫通電流を
流してしまうことになる。インバータＧ６の遷移電圧Ｖ
ＲＴを遷移電圧ＶＩＴよりも大きく設計することにより
、このような弊害を回避することができる。以下その回
避について説明する。
電位を強制的に設定する要因はなく、従って例えばＮＭ
ＯＳトランジスタＱ６ のリークにより出力端子Ｐ００
の電位が低下してくる場合がある。これを放置すると出
力端子Ｐ００の電位はやがて次段回路の入力バッファ回
路４０の遷移電圧ＶＩＴに達し、入力バッファ回路４０
がＣＭＯＳ構造をとっていればこれに大きな貫通電流を
流してしまうことになる。インバータＧ６の遷移電圧Ｖ
ＲＴを遷移電圧ＶＩＴよりも大きく設計することにより
、このような弊害を回避することができる。以下その回
避について説明する。
【０１０９】まず出力端子Ｐ００の電位がインバータＧ
６の遷移電圧ＶＲＴよりも大きい時点では次段回路の入
力バッファ回路４０の遷移電圧ＶＩＴよりも大きいので
出力端子Ｐ００は次段回路に高論理レベルを与えている
。
６の遷移電圧ＶＲＴよりも大きい時点では次段回路の入
力バッファ回路４０の遷移電圧ＶＩＴよりも大きいので
出力端子Ｐ００は次段回路に高論理レベルを与えている
。
【０１１０】しかし、出力端子Ｐ００の電位がインバー
タＧ６の遷移電圧ＶＲＴを超える状態に至ると、インバ
ータＧ６の出力は高論理レベルとなりＮＭＯＳトランジ
スタＱ６ をオン状態にし、出力端子Ｐ００はＮＭＯＳ
トランジスタＱ６ を介して低論理レベルに反転するこ
ととなる。
タＧ６の遷移電圧ＶＲＴを超える状態に至ると、インバ
ータＧ６の出力は高論理レベルとなりＮＭＯＳトランジ
スタＱ６ をオン状態にし、出力端子Ｐ００はＮＭＯＳ
トランジスタＱ６ を介して低論理レベルに反転するこ
ととなる。
【０１１１】このとき、出力端子Ｐ００の電位は次段回
路の入力バッファ回路４０の遷移電圧付近の値をとるこ
とはない。ＶＲＴ＞ＶＩＴの関係があり、出力端子Ｐ０
０の電位は電位ＶＲＴから低下し始めると電位ＶＩＴを
飛びこして直ちに電位Ｖｓｓ程度に達するためである。 従って次段回路の入力バッファ回路４０に貫通電流が流
れることを回避することができる。
路の入力バッファ回路４０の遷移電圧付近の値をとるこ
とはない。ＶＲＴ＞ＶＩＴの関係があり、出力端子Ｐ０
０の電位は電位ＶＲＴから低下し始めると電位ＶＩＴを
飛びこして直ちに電位Ｖｓｓ程度に達するためである。 従って次段回路の入力バッファ回路４０に貫通電流が流
れることを回避することができる。
【０１１２】なお、出力端子Ｐ００が状態ＬからＺ状態
に移行した場合、出力端子Ｐ００の電位はＮＭＯＳトラ
ンジスタＱ６ を介して電源Ｖｓｓによって規定される
ので、変動することはない。
に移行した場合、出力端子Ｐ００の電位はＮＭＯＳトラ
ンジスタＱ６ を介して電源Ｖｓｓによって規定される
ので、変動することはない。
【０１１３】図８はこの発明の第５実施例であるプルダ
ウン抵抗コントロール出力回路の回路図である。第４実
施例の場合と同様に構成された出力回路Ｂ０が、駆動許
可入力端子Ｐｉ１，駆動選択端子Ｐｉ２，出力端子Ｐ０
０に接続されている。一方、出力端子Ｐ００にはプルア
ップＰＭＯＳトランジスタＱｕ１，Ｑｕ２のドレインも
共通に接続されている。プルアップＰＭＯＳトランジス
タＱｕ１，Ｑｕ２のソースは電源ＶＤＤに接続され、そ
れぞれのゲートは駆動選択入力端子Ｐｕ１，Ｐｕ２にそ
れぞれ接続されている。
ウン抵抗コントロール出力回路の回路図である。第４実
施例の場合と同様に構成された出力回路Ｂ０が、駆動許
可入力端子Ｐｉ１，駆動選択端子Ｐｉ２，出力端子Ｐ０
０に接続されている。一方、出力端子Ｐ００にはプルア
ップＰＭＯＳトランジスタＱｕ１，Ｑｕ２のドレインも
共通に接続されている。プルアップＰＭＯＳトランジス
タＱｕ１，Ｑｕ２のソースは電源ＶＤＤに接続され、そ
れぞれのゲートは駆動選択入力端子Ｐｕ１，Ｐｕ２にそ
れぞれ接続されている。
【０１１４】次に動作について説明する。今、出力回路
Ｂ０ の駆動許可入力端子Ｐｉ１のみに低論理レベルが
入力され、出力回路Ｂ０ が選択され、かつ駆動選択入
力端子Ｐｕ１，Ｐｕ２に高論理レベルが入力されてＰＭ
ＯＳトランジスタＱｕ１，Ｑｕ２が共にオフ状態になっ
ているものとする。この場合、駆動選択入力端子Ｐｉ２
が状態Ｌであれば、ＰＭＯＳトランジスタＱ４ はオフ
状態、ＮＭＯＳトランジスタＱ５ はオン状態となって
出力端子Ｐ００に低論理レベルが出力される。このとき
インバータＧ６はＮＭＯＳトランジスタＱ６ のゲート
に高論理レベルを与え、従来の場合と同様に出力端子Ｐ
００はＮＭＯＳトランジスタＱ６ のオン抵抗を以てプ
ルダウンされる。即ち出力端子Ｐ００の電位は低論理レ
ベルに保持される。ここでＰＭＯＳトランジスタＱ４
はオフ状態にあるので電源ＶＤＤからＮＭＯＳトランジ
スタＱ６ を通って電流が流れることもない。
Ｂ０ の駆動許可入力端子Ｐｉ１のみに低論理レベルが
入力され、出力回路Ｂ０ が選択され、かつ駆動選択入
力端子Ｐｕ１，Ｐｕ２に高論理レベルが入力されてＰＭ
ＯＳトランジスタＱｕ１，Ｑｕ２が共にオフ状態になっ
ているものとする。この場合、駆動選択入力端子Ｐｉ２
が状態Ｌであれば、ＰＭＯＳトランジスタＱ４ はオフ
状態、ＮＭＯＳトランジスタＱ５ はオン状態となって
出力端子Ｐ００に低論理レベルが出力される。このとき
インバータＧ６はＮＭＯＳトランジスタＱ６ のゲート
に高論理レベルを与え、従来の場合と同様に出力端子Ｐ
００はＮＭＯＳトランジスタＱ６ のオン抵抗を以てプ
ルダウンされる。即ち出力端子Ｐ００の電位は低論理レ
ベルに保持される。ここでＰＭＯＳトランジスタＱ４
はオフ状態にあるので電源ＶＤＤからＮＭＯＳトランジ
スタＱ６ を通って電流が流れることもない。
【０１１５】一方、駆動選択入力端子Ｐｉ２が状態Ｈで
あれば、出力端子Ｐ００には高論理レベルが出力される
。この際、ＮＭＯＳトランジスタＱ６ はオフ状態とな
るため、ＰＭＯＳトランジスタＱ４ がオン状態にあっ
ても電源ＶＤＤからＮＭＯＳトランジスタＱ６ を通っ
て電流が流れることもなく、不要な電力消費を回避する
ことができる。
あれば、出力端子Ｐ００には高論理レベルが出力される
。この際、ＮＭＯＳトランジスタＱ６ はオフ状態とな
るため、ＰＭＯＳトランジスタＱ４ がオン状態にあっ
ても電源ＶＤＤからＮＭＯＳトランジスタＱ６ を通っ
て電流が流れることもなく、不要な電力消費を回避する
ことができる。
【０１１６】駆動許可入力端子Ｐｉ１が状態Ｈであって
出力回路Ｂ０ が選択されていない場合、駆動選択入力
端子Ｐｕ１，Ｐｕ２のうち少なくともいずれか一方が状
態ＬとなってＰＭＯＳトランジスタＱｕ１，Ｑｕ２のい
ずれか一方がオン状態になったときは、出力端子Ｐ００
に高電位レベルが出力される。
出力回路Ｂ０ が選択されていない場合、駆動選択入力
端子Ｐｕ１，Ｐｕ２のうち少なくともいずれか一方が状
態ＬとなってＰＭＯＳトランジスタＱｕ１，Ｑｕ２のい
ずれか一方がオン状態になったときは、出力端子Ｐ００
に高電位レベルが出力される。
【０１１７】次に、出力端子Ｐ００に対して高論理レベ
ルまたは低論理レベルのいずれか一方が出力されている
状態から、駆動許可入力端子Ｐｉ１が状態Ｈであり、か
つ駆動選択入力端子Ｐｕ１，Ｐｕ２の両方が状態Ｈであ
り、ＰＭＯＳトランジスタＱｕ１，Ｑｕ２がともにオフ
状態となって出力端子Ｐ００に何も出力されないＺ状態
になった場合の動作を説明する。
ルまたは低論理レベルのいずれか一方が出力されている
状態から、駆動許可入力端子Ｐｉ１が状態Ｈであり、か
つ駆動選択入力端子Ｐｕ１，Ｐｕ２の両方が状態Ｈであ
り、ＰＭＯＳトランジスタＱｕ１，Ｑｕ２がともにオフ
状態となって出力端子Ｐ００に何も出力されないＺ状態
になった場合の動作を説明する。
【０１１８】出力端子Ｐ００が状態Ｌ（ＰＭＯＳトラン
ジスタＱ４がオフ状態でＮＭＯＳトランジスタＱ５ が
オン状態）から上記のように出力端子Ｐ００がＺ状態と
なった場合、第４実施例の場合と同様インバータＧ６の
出力は高論理レベルのままであり、ＮＭＯＳトランジス
タＱ６ はオン状態を維持するため、出力端子Ｐ００の
電位は電源ＶｓｓよりＮＭＯＳトランジスタＱ６ を介
して低論理レベル、即ち状態Ｌに保持されることとなる
。
ジスタＱ４がオフ状態でＮＭＯＳトランジスタＱ５ が
オン状態）から上記のように出力端子Ｐ００がＺ状態と
なった場合、第４実施例の場合と同様インバータＧ６の
出力は高論理レベルのままであり、ＮＭＯＳトランジス
タＱ６ はオン状態を維持するため、出力端子Ｐ００の
電位は電源ＶｓｓよりＮＭＯＳトランジスタＱ６ を介
して低論理レベル、即ち状態Ｌに保持されることとなる
。
【０１１９】一方、出力端子Ｐ００が状態Ｈ（ＰＭＯＳ
トランジスタＱ４ がオン状態でＮＭＯＳトランジスタ
Ｑ５ がオフ状態）から上記のように出力端子Ｐ００が
Ｚ状態となった場合、インバータＧ６の出力は低論理レ
ベルのままであり、したがってＮＭＯＳトランジスタＱ
６はオフ状態を保つため、出力端子Ｐ００の電位は高論
理レベル、即ち状態Ｈに保持されることとなる。このと
きインバータＧ６の遷移電圧ＶＲＴを次段回路の入力バ
ッファ回路４０の遷移電圧ＶＩＴよりも大きく設計する
ことにより、更に以下の効果を奏する。
トランジスタＱ４ がオン状態でＮＭＯＳトランジスタ
Ｑ５ がオフ状態）から上記のように出力端子Ｐ００が
Ｚ状態となった場合、インバータＧ６の出力は低論理レ
ベルのままであり、したがってＮＭＯＳトランジスタＱ
６はオフ状態を保つため、出力端子Ｐ００の電位は高論
理レベル、即ち状態Ｈに保持されることとなる。このと
きインバータＧ６の遷移電圧ＶＲＴを次段回路の入力バ
ッファ回路４０の遷移電圧ＶＩＴよりも大きく設計する
ことにより、更に以下の効果を奏する。
【０１２０】前述のように、出力端子Ｐ００が状態Ｈか
ら、出力回路Ｂ０ は選択されず、ＰＭＯＳトランジス
タＱＵ１，ＱＵ２も共にオフ状態となってＺ状態となっ
た場合には出力端子Ｐ００には高論理レベルが出力され
ている。
ら、出力回路Ｂ０ は選択されず、ＰＭＯＳトランジス
タＱＵ１，ＱＵ２も共にオフ状態となってＺ状態となっ
た場合には出力端子Ｐ００には高論理レベルが出力され
ている。
【０１２１】しかしこのような場合、出力端子Ｐ００の
電位を強制的に設定する要因はなく、従って例えばＮＭ
ＯＳトランジスタＱ６ のリークにより出力端子Ｐ００
の電位が低下してくる場合がある。これを放置すると出
力端子Ｐ００の電位はやがて次段回路の入力バッファ回
路４０の遷移電圧ＶＩＴに達し、入力バッファ回路４０
がＣＭＯＳ構造をとっていればこれに大きな貫通電流を
流してしまうことになる。インバータＧ６の遷移電圧Ｖ
ＲＴを遷移電圧ＶＩＴよりも大きく設計することにより
、このような弊害を回避することができる。以下その回
避について説明する。
電位を強制的に設定する要因はなく、従って例えばＮＭ
ＯＳトランジスタＱ６ のリークにより出力端子Ｐ００
の電位が低下してくる場合がある。これを放置すると出
力端子Ｐ００の電位はやがて次段回路の入力バッファ回
路４０の遷移電圧ＶＩＴに達し、入力バッファ回路４０
がＣＭＯＳ構造をとっていればこれに大きな貫通電流を
流してしまうことになる。インバータＧ６の遷移電圧Ｖ
ＲＴを遷移電圧ＶＩＴよりも大きく設計することにより
、このような弊害を回避することができる。以下その回
避について説明する。
【０１２２】まず出力端子Ｐ００の電位がインバータＧ
６の遷移電圧ＶＲＴよりも大きい時点では次段回路の入
力バッファ回路４０の遷移電圧ＶＩＴよりも大きいので
出力端子Ｐ００は次段回路に高論理レベルを与えている
。
６の遷移電圧ＶＲＴよりも大きい時点では次段回路の入
力バッファ回路４０の遷移電圧ＶＩＴよりも大きいので
出力端子Ｐ００は次段回路に高論理レベルを与えている
。
【０１２３】しかし、出力端子Ｐ００の電位がインバー
タＧ６の遷移電圧ＶＲＴを超える状態に至ると、インバ
ータＧ６の出力は高論理レベルとなりＮＭＯＳトランジ
スタＱ６ をオン状態にし、出力端子Ｐ００はＮＭＯＳ
トランジスタＱ６ を介して低論理レベルに反転するこ
ととなる。
タＧ６の遷移電圧ＶＲＴを超える状態に至ると、インバ
ータＧ６の出力は高論理レベルとなりＮＭＯＳトランジ
スタＱ６ をオン状態にし、出力端子Ｐ００はＮＭＯＳ
トランジスタＱ６ を介して低論理レベルに反転するこ
ととなる。
【０１２４】このとき、出力端子Ｐ００の電位は次段回
路の入力バッファ回路４０の遷移電圧付近の値をとるこ
とはない。ＶＲＴ＞ＶＩＴの関係があり、出力端子Ｐ０
０の電位は電位ＶＲＴから低下し始めると電位ＶＩＴを
飛びこして直ちに電位Ｖｓｓ程度に達するためである。 従って次段回路の入力バッファ回路４０に貫通電流が流
れることを回避することができる。
路の入力バッファ回路４０の遷移電圧付近の値をとるこ
とはない。ＶＲＴ＞ＶＩＴの関係があり、出力端子Ｐ０
０の電位は電位ＶＲＴから低下し始めると電位ＶＩＴを
飛びこして直ちに電位Ｖｓｓ程度に達するためである。 従って次段回路の入力バッファ回路４０に貫通電流が流
れることを回避することができる。
【０１２５】なお、出力端子Ｐ００が状態ＬからＺ状態
に移行した場合、出力端子Ｐ００の電位はＮＭＯＳトラ
ンジスタＱ６ を介して電源Ｖｓｓによって規定される
ので、変動することはない。
に移行した場合、出力端子Ｐ００の電位はＮＭＯＳトラ
ンジスタＱ６ を介して電源Ｖｓｓによって規定される
ので、変動することはない。
【０１２６】図９はこの発明の第６実施例であるプルダ
ウン抵抗コントロール出力回路の回路図である。簡単の
ため、第４，第５実施例の出力回路Ｂ０ に相当する部
分のみを示す。コントロール回路２０は駆動許可入力端
子Ｐｉ１，駆動選択入力端子Ｐｉ２に接続されている。 またコントロール回路２０とインバータ２１とは相互に
接続されている。これらの接続は従来の場合（図１５）
及び第４，第５実施例（図７，図８）と同様である。
ウン抵抗コントロール出力回路の回路図である。簡単の
ため、第４，第５実施例の出力回路Ｂ０ に相当する部
分のみを示す。コントロール回路２０は駆動許可入力端
子Ｐｉ１，駆動選択入力端子Ｐｉ２に接続されている。 またコントロール回路２０とインバータ２１とは相互に
接続されている。これらの接続は従来の場合（図１５）
及び第４，第５実施例（図７，図８）と同様である。
【０１２７】プルダウントランジスタであるＮＭＯＳト
ランジスタＱ６ においても、第４，第５の実施例と同
様、出力端子Ｐ００に接続されたドレインと、電源Ｖｓ
ｓに接続されたソースとを有するが、ＮＭＯＳトランジ
スタＱ６ のゲートはオアゲートＧ７の出力端に接続さ
れている。オアゲートＧ７の第１入力端はインバータＧ
６の出力端に接続され、第２入力端はパルス発生回路Ｓ
Ｇに接続されている。インバータＧ６の入力端は、出力
端子Ｐ００に接続されている。
ランジスタＱ６ においても、第４，第５の実施例と同
様、出力端子Ｐ００に接続されたドレインと、電源Ｖｓ
ｓに接続されたソースとを有するが、ＮＭＯＳトランジ
スタＱ６ のゲートはオアゲートＧ７の出力端に接続さ
れている。オアゲートＧ７の第１入力端はインバータＧ
６の出力端に接続され、第２入力端はパルス発生回路Ｓ
Ｇに接続されている。インバータＧ６の入力端は、出力
端子Ｐ００に接続されている。
【０１２８】即ち第６実施例でのオアゲートＧ７とイン
バータＧ６とパルス発生回路ＳＧとＮＭＯＳトランジス
タＱ６ との相互間における接続の関係は、プルダウン
抵抗コントロール入力回路に関する第２実施例でのオア
ゲートＧ５とインバータＧ１とパルス発生回路ＳＧとＮ
ＭＯＳトランジスタＱ１ との相互間における接続の関
係と類似したものとなっている。 従って第６実施例
におけるパルス発生回路ＳＧの働きも第２実施例と同様
である。以下回路全体の動作を、図１１に示すタイミン
グチャートで説明する。
バータＧ６とパルス発生回路ＳＧとＮＭＯＳトランジス
タＱ６ との相互間における接続の関係は、プルダウン
抵抗コントロール入力回路に関する第２実施例でのオア
ゲートＧ５とインバータＧ１とパルス発生回路ＳＧとＮ
ＭＯＳトランジスタＱ１ との相互間における接続の関
係と類似したものとなっている。 従って第６実施例
におけるパルス発生回路ＳＧの働きも第２実施例と同様
である。以下回路全体の動作を、図１１に示すタイミン
グチャートで説明する。
【０１２９】駆動許可入力端子Ｐｉ１が状態Ｌの時（ｔ
＜ｔ２ ）、この出力回路は出力状態となり、駆動選択
入力端子Ｐｉ２に供給された電位を出力端子Ｐ００に伝
達する。 即ち時刻ｔ１ で駆動選択入力端子Ｐｉ２の状態が反転
すれば、出力端子Ｐ００の状態もこれに追従する。駆動
許可入力端子Ｐｉ１が状態Ｈになると（ｔ２ ＜ｔ＜ｔ
３ ）、ノアゲートＧ４は低論理レベルを、ナンドゲー
トＧ３は高論理レベルをそれぞれ出力し、ＰＭＯＳトラ
ンジスタＱ４，ＮＭＯＳトランジスタＱ５ は共にオフ
状態となる。つまり出力端子Ｐ００に出力される電位は
、駆動許可入力端子Ｐｉ１が状態Ｌの時はこの出力回路
により決定され、状態Ｈの時は出力端子Ｐ００に接続さ
れた次段回路の状態により決定される。
＜ｔ２ ）、この出力回路は出力状態となり、駆動選択
入力端子Ｐｉ２に供給された電位を出力端子Ｐ００に伝
達する。 即ち時刻ｔ１ で駆動選択入力端子Ｐｉ２の状態が反転
すれば、出力端子Ｐ００の状態もこれに追従する。駆動
許可入力端子Ｐｉ１が状態Ｈになると（ｔ２ ＜ｔ＜ｔ
３ ）、ノアゲートＧ４は低論理レベルを、ナンドゲー
トＧ３は高論理レベルをそれぞれ出力し、ＰＭＯＳトラ
ンジスタＱ４，ＮＭＯＳトランジスタＱ５ は共にオフ
状態となる。つまり出力端子Ｐ００に出力される電位は
、駆動許可入力端子Ｐｉ１が状態Ｌの時はこの出力回路
により決定され、状態Ｈの時は出力端子Ｐ００に接続さ
れた次段回路の状態により決定される。
【０１３０】駆動許可入力端子Ｐｉ１の状態に拘わらず
、出力端子Ｐ００が状態ＬにあるときにはインバータＧ
６の出力端は状態Ｈとなり、ＮＭＯＳトランジスタＱ６
のゲートも状態Ｈとなる（ｔ１ ＜ｔ＜ｔ３ ）。従
ってＮＭＯＳトランジスタＱ６ はオン状態となる。こ
の後駆動許可入力端子Ｐｉ１が状態Ｌとなっても、イン
バータＧ６，ノアゲートＧ７がＮＭＯＳトランジスタＱ
６ をオン状態に保持するため、出力端子Ｐ００はＮＭ
ＯＳトランジスタＱ６ によってプルダウンされ、その
状態は保持される（ｔ３ ＜ｔ＜ｔ４）。この動作は第
４，第５実施例と同様である。出力端子Ｐ００が状態Ｈ
にあるときにはインバータＧ６の出力端は状態Ｌとなり
、ＮＭＯＳトランジスタＱ６ のゲートにはパルス発生
回路ＳＧの出力が伝達される（ｔ４ ＜ｔ＜ｔ６ ）。 このとき、ＮＭＯＳトランジスタＱ６ はパルス発生回
路ＳＧの発生するパルスに従って間欠的にオン状態とな
る。従って出力端子Ｐ００の電位は、駆動許可入力端子
Ｐｉ１が状態Ｌのときには（ｔ４ ＜ｔ＜ｔ５ ）、Ｐ
ＭＯＳトランジスタＱ４ とＮＭＯＳトランジスタＱ６
のそれぞれのオン抵抗の抵抗分割で決まるレベルとな
る。図１１中、出力端子Ｐ００の電位を示すグラフにお
いて、パルス発生回路ＳＧの出力により間欠的に電位が
低下しているのはこれを示している（ｔ４ ＜ｔ＜ｔ５
）。
、出力端子Ｐ００が状態ＬにあるときにはインバータＧ
６の出力端は状態Ｈとなり、ＮＭＯＳトランジスタＱ６
のゲートも状態Ｈとなる（ｔ１ ＜ｔ＜ｔ３ ）。従
ってＮＭＯＳトランジスタＱ６ はオン状態となる。こ
の後駆動許可入力端子Ｐｉ１が状態Ｌとなっても、イン
バータＧ６，ノアゲートＧ７がＮＭＯＳトランジスタＱ
６ をオン状態に保持するため、出力端子Ｐ００はＮＭ
ＯＳトランジスタＱ６ によってプルダウンされ、その
状態は保持される（ｔ３ ＜ｔ＜ｔ４）。この動作は第
４，第５実施例と同様である。出力端子Ｐ００が状態Ｈ
にあるときにはインバータＧ６の出力端は状態Ｌとなり
、ＮＭＯＳトランジスタＱ６ のゲートにはパルス発生
回路ＳＧの出力が伝達される（ｔ４ ＜ｔ＜ｔ６ ）。 このとき、ＮＭＯＳトランジスタＱ６ はパルス発生回
路ＳＧの発生するパルスに従って間欠的にオン状態とな
る。従って出力端子Ｐ００の電位は、駆動許可入力端子
Ｐｉ１が状態Ｌのときには（ｔ４ ＜ｔ＜ｔ５ ）、Ｐ
ＭＯＳトランジスタＱ４ とＮＭＯＳトランジスタＱ６
のそれぞれのオン抵抗の抵抗分割で決まるレベルとな
る。図１１中、出力端子Ｐ００の電位を示すグラフにお
いて、パルス発生回路ＳＧの出力により間欠的に電位が
低下しているのはこれを示している（ｔ４ ＜ｔ＜ｔ５
）。
【０１３１】時刻ｔ５ で駆動許可入力端子Ｐｉ１が状
態Ｈとなった時、即ち駆動選択入力端子Ｐｉ２が状態Ｈ
にある際にインバータ２１がＺ状態となっても（ｔ＝ｔ
５ ）ＮＭＯＳトランジスタＱ６ がオフ状態のままで
あり、時刻ｔ６ まで出力端子Ｐ００は状態Ｈにある。 駆動許可入力端子Ｐｉ１が状態Ｈのままで、次段回路の
動作によって出力端子Ｐ００がＺ状態となった場合でも
同様である。時刻ｔ６ でパルス発生回路ＳＧが高論理
レベルのパルスを出力すると、既に時刻ｔ５ において
出力端子Ｐ００はＺ状態となっているので、出力端子Ｐ
００の電位は低下して低論理レベルにまで達する。そし
てこれによりＮＭＯＳトランジスタＱ６ はオン状態を
保持しつづけることになる。
態Ｈとなった時、即ち駆動選択入力端子Ｐｉ２が状態Ｈ
にある際にインバータ２１がＺ状態となっても（ｔ＝ｔ
５ ）ＮＭＯＳトランジスタＱ６ がオフ状態のままで
あり、時刻ｔ６ まで出力端子Ｐ００は状態Ｈにある。 駆動許可入力端子Ｐｉ１が状態Ｈのままで、次段回路の
動作によって出力端子Ｐ００がＺ状態となった場合でも
同様である。時刻ｔ６ でパルス発生回路ＳＧが高論理
レベルのパルスを出力すると、既に時刻ｔ５ において
出力端子Ｐ００はＺ状態となっているので、出力端子Ｐ
００の電位は低下して低論理レベルにまで達する。そし
てこれによりＮＭＯＳトランジスタＱ６ はオン状態を
保持しつづけることになる。
【０１３２】つまり第６実施例によれば、駆動許可入力
端子Ｐｉ１が状態Ｈとなって、インバータ２１がＺ状態
となっても、速やかに出力端子Ｐ００の電位を低論理レ
ベルに移行させることができる。つまり出力端子Ｐ００
がＺ状態にあった場合リーク等によりその電位が低下し
て次段回路の入力バッファ回路４０の遷移電圧ＶＩＴに
近づき、次段回路に大きな貫通電流を流すような事態が
考えられるが、これを回避することができる。
端子Ｐｉ１が状態Ｈとなって、インバータ２１がＺ状態
となっても、速やかに出力端子Ｐ００の電位を低論理レ
ベルに移行させることができる。つまり出力端子Ｐ００
がＺ状態にあった場合リーク等によりその電位が低下し
て次段回路の入力バッファ回路４０の遷移電圧ＶＩＴに
近づき、次段回路に大きな貫通電流を流すような事態が
考えられるが、これを回避することができる。
【０１３３】パルス発生回路ＳＧによるパルスは、出力
端子Ｐ００が状態ＨにあるときにはＮＭＯＳトランジス
タＱ６ に間欠的に不要な電流を流させることになる。 しかし、上記の動作からわかるように、このパルスは狭
くて足り、ＮＭＯＳトランジスタＱ６ における不要な
電力消費を小さく抑えることができる。
端子Ｐ００が状態ＨにあるときにはＮＭＯＳトランジス
タＱ６ に間欠的に不要な電流を流させることになる。 しかし、上記の動作からわかるように、このパルスは狭
くて足り、ＮＭＯＳトランジスタＱ６ における不要な
電力消費を小さく抑えることができる。
【０１３４】図１０はこの発明の第７実施例であるプル
ダウン抵抗コントロール出力回路の回路図である。図９
に示した第６実施例に更にプルダウントランジスタとし
てＮＭＯＳトランジスタＱ８ を加設したものである。 ＮＭＯＳトランジスタＱ８ は、出力端子Ｐ００に接続
されたドレインと、電源ＶＳＳに接続されたソースと、
インバータＧ１の出力端と接続されたゲートとを有する
。
ダウン抵抗コントロール出力回路の回路図である。図９
に示した第６実施例に更にプルダウントランジスタとし
てＮＭＯＳトランジスタＱ８ を加設したものである。 ＮＭＯＳトランジスタＱ８ は、出力端子Ｐ００に接続
されたドレインと、電源ＶＳＳに接続されたソースと、
インバータＧ１の出力端と接続されたゲートとを有する
。
【０１３５】このように構成された出力回路の動作は第
６実施例の場合とほぼ同様である。出力端子Ｐ００が状
態ＬにあるときはインバータＧ６によってＮＭＯＳトラ
ンジスタＱ６ ，Ｑ８ の両方がオン状態となり、出力
端子Ｐ００の状態Ｌを保持する。又、出力端子Ｐ００が
状態Ｈにあるときには、インバータＧ６によってＮＭＯ
ＳトランジスタＱ８ はオフ状態とされ、この出力回路
の動作には関与せず第６実施例と同じ動作をすることに
なる。
６実施例の場合とほぼ同様である。出力端子Ｐ００が状
態ＬにあるときはインバータＧ６によってＮＭＯＳトラ
ンジスタＱ６ ，Ｑ８ の両方がオン状態となり、出力
端子Ｐ００の状態Ｌを保持する。又、出力端子Ｐ００が
状態Ｈにあるときには、インバータＧ６によってＮＭＯ
ＳトランジスタＱ８ はオフ状態とされ、この出力回路
の動作には関与せず第６実施例と同じ動作をすることに
なる。
【０１３６】出力端子Ｐ００が状態ＨからＺ状態へ移行
した場合に、パルス発生回路ＳＧの発生するパルスによ
りＮＭＯＳトランジスタＱ６ がオン状態となって出力
端子Ｐ００が状態Ｌへ移行すると、インバータＧ６によ
って直ちにＮＭＯＳトランジスタＱ８ もオン状態にな
り、結局第６実施例と同じ動作をすることになる。
した場合に、パルス発生回路ＳＧの発生するパルスによ
りＮＭＯＳトランジスタＱ６ がオン状態となって出力
端子Ｐ００が状態Ｌへ移行すると、インバータＧ６によ
って直ちにＮＭＯＳトランジスタＱ８ もオン状態にな
り、結局第６実施例と同じ動作をすることになる。
【０１３７】なお、この第７実施例ではＮＭＯＳトラン
ジスタＱ６ ，Ｑ８ がオン状態となったとき、出力端
子Ｐ００が第６実施例の場合と比較して小さなオン抵抗
でプルダウンされ、ノイズに強くなるという付加的効果
がある。その一方で、出力端子Ｐ００が状態Ｈにある場
合に、パルス発生回路ＳＧの発生するパルスによってオ
ン状態とされるのはＮＭＯＳトランジスタＱ６ のみで
あり、間欠的に流れる不要な電流は第６実施例の場合と
同じであり、増加していない。よって不要な電力消費を
抑えつつ、独立してプルダウン時の抵抗を設計すること
が可能である。
ジスタＱ６ ，Ｑ８ がオン状態となったとき、出力端
子Ｐ００が第６実施例の場合と比較して小さなオン抵抗
でプルダウンされ、ノイズに強くなるという付加的効果
がある。その一方で、出力端子Ｐ００が状態Ｈにある場
合に、パルス発生回路ＳＧの発生するパルスによってオ
ン状態とされるのはＮＭＯＳトランジスタＱ６ のみで
あり、間欠的に流れる不要な電流は第６実施例の場合と
同じであり、増加していない。よって不要な電力消費を
抑えつつ、独立してプルダウン時の抵抗を設計すること
が可能である。
【０１３８】
【発明の効果】以上の説明から、この発明は以下の効果
を奏することがわかる。
を奏することがわかる。
【０１３９】請求項１及び請求項２にかかる発明におい
て、第１トランジスタは入力端子の電位が高論理レベル
にある時に間欠的にオン状態へ駆動されるので、入力端
子に入力する前段の回路の出力が高論理レベルから高イ
ンピダンス状態となった場合に、入力端子を速やかに低
電位電源に接続して、入力バッファ回路に貫通電流を流
すことを回避する。また駆動は間欠的ゆえ電力消費は少
ない。
て、第１トランジスタは入力端子の電位が高論理レベル
にある時に間欠的にオン状態へ駆動されるので、入力端
子に入力する前段の回路の出力が高論理レベルから高イ
ンピダンス状態となった場合に、入力端子を速やかに低
電位電源に接続して、入力バッファ回路に貫通電流を流
すことを回避する。また駆動は間欠的ゆえ電力消費は少
ない。
【０１４０】請求項３にかかる発明において、入力端子
に入力する前段の回路の出力が高論理レベルから高イン
ピダンス状態となった場合に、第１及び第４トランジス
タがより低いプルダウン抵抗で入力端子を速やかに低電
位電源に接続する。
に入力する前段の回路の出力が高論理レベルから高イン
ピダンス状態となった場合に、第１及び第４トランジス
タがより低いプルダウン抵抗で入力端子を速やかに低電
位電源に接続する。
【０１４１】しかも入力端子が高インピダンス状態でな
く、かつ高論理レベルにあるときには、第１トランジス
タのみが間欠的に駆動されるので、不要な電力の消費は
小さく抑えられる。
く、かつ高論理レベルにあるときには、第１トランジス
タのみが間欠的に駆動されるので、不要な電力の消費は
小さく抑えられる。
【０１４２】請求項４及び請求項５にかかる発明におい
て、第１トランジスタは出力端子の電位が高論理レベル
にある時には出力端子を低電位電源に接続せず、したが
って不要な電力を消費させることなく、出力端子の電位
が低論理レベルにある時に出力端子を低電位電源に接続
するプルダウン抵抗として働く。
て、第１トランジスタは出力端子の電位が高論理レベル
にある時には出力端子を低電位電源に接続せず、したが
って不要な電力を消費させることなく、出力端子の電位
が低論理レベルにある時に出力端子を低電位電源に接続
するプルダウン抵抗として働く。
【０１４３】請求項６及び請求項７にかかる発明におい
て、第１トランジスタは出力端子の電位が高論理レベル
にある時に間欠的にオン状態へ駆動されるので、出力端
子が出力する次段の回路が高論理レベルから高インピダ
ンス状態となった場合に、出力端子を速やかに低電位電
源に接続して、次段の回路の出力バッファ回路に貫通電
流を流すことを回避する。また駆動は間欠的ゆえ電力消
費は少ない。
て、第１トランジスタは出力端子の電位が高論理レベル
にある時に間欠的にオン状態へ駆動されるので、出力端
子が出力する次段の回路が高論理レベルから高インピダ
ンス状態となった場合に、出力端子を速やかに低電位電
源に接続して、次段の回路の出力バッファ回路に貫通電
流を流すことを回避する。また駆動は間欠的ゆえ電力消
費は少ない。
【０１４４】請求項８にかかる発明において、出力端子
が出力する次段の回路が高論理レベルから高インピダン
ス状態となった場合に、第１及び第４トランジスタがよ
り低いプルダウン抵抗で出力端子を速やかに低電位電源
に接続する。
が出力する次段の回路が高論理レベルから高インピダン
ス状態となった場合に、第１及び第４トランジスタがよ
り低いプルダウン抵抗で出力端子を速やかに低電位電源
に接続する。
【０１４５】しかも出力端子が高インピダンス状態でな
く、高論理レベルにあるときには、第１トランジスタの
みが間欠的に駆動されるので、不要な電力の消費は小さ
く抑えられる。
く、高論理レベルにあるときには、第１トランジスタの
みが間欠的に駆動されるので、不要な電力の消費は小さ
く抑えられる。
【図１】この発明の第２実施例にかかるプルダウン抵抗
コントロール入力回路の回路図である。
コントロール入力回路の回路図である。
【図２】図１に示すプルダウン抵抗コントロール入力回
路の動作を示すタイミングチャートである。
路の動作を示すタイミングチャートである。
【図３】この発明の第１実施例にかかるプルダウン抵抗
コントロール入力回路の回路図である。
コントロール入力回路の回路図である。
【図４】図３に示すプルダウン抵抗コントロール入力回
路の動作を示すタイミングチャートである。
路の動作を示すタイミングチャートである。
【図５】この発明の第３実施例にかかるプルダウン抵抗
コントロール入力回路の回路図である。
コントロール入力回路の回路図である。
【図６】パルス発生回路ＳＧの一構成例を示す回路図で
ある。
ある。
【図７】この発明の第４実施例にかかるプルダウン抵抗
コントロール出力回路の回路図である。
コントロール出力回路の回路図である。
【図８】この発明の第５実施例にかかるプルダウン抵抗
コントロール出力回路の回路図である。
コントロール出力回路の回路図である。
【図９】この発明の第６実施例にかかるプルダウン抵抗
コントロール出力回路の回路図である。
コントロール出力回路の回路図である。
【図１０】この発明の第７実施例にかかるプルダウン抵
抗コントロール出力回路の回路図である。
抗コントロール出力回路の回路図である。
【図１１】図９に示すプルダウン抵抗コントロール出力
回路の動作を示すタイミングチャートである。
回路の動作を示すタイミングチャートである。
【図１２】従来の入力バッファ回路を示す回路図である
。
。
【図１３】従来の入力バッファ回路の動作を示すタイミ
ングチャートである。
ングチャートである。
【図１４】入力端子Ｐｉ が高インピダンス状態（Ｚ状
態）となる例を示す回路図である。
態）となる例を示す回路図である。
【図１５】従来の出力バッファ回路を示す回路図である
。
。
Ｐｉ 入力端子
Ｐｏ ，Ｐｏｏ 出力端子
Ｑ１ ，Ｑ６ ，Ｑ７ ，Ｑ８ ＮＭＯＳトランジ
スタ（プルダウントランジスタ） Ｑ３ ，Ｑ５ ＮＭＯＳトランジスタＱ２ ，Ｑ４
ＰＭＯＳトランジスタＧ１，Ｇ２ ゲート（イ
ンバータ） Ｇ３ ナンドゲート Ｇ４ ノアゲート Ｇ５ オアゲート ＶＤＤ，ＶＳＳ 電源 ＶＲＴ インバータＧ１の遷移電圧 ＳＧ パルス発生回路 １１ 入力バッファ回路 ２１ 出力バッファ回路
スタ（プルダウントランジスタ） Ｑ３ ，Ｑ５ ＮＭＯＳトランジスタＱ２ ，Ｑ４
ＰＭＯＳトランジスタＧ１，Ｇ２ ゲート（イ
ンバータ） Ｇ３ ナンドゲート Ｇ４ ノアゲート Ｇ５ オアゲート ＶＤＤ，ＶＳＳ 電源 ＶＲＴ インバータＧ１の遷移電圧 ＳＧ パルス発生回路 １１ 入力バッファ回路 ２１ 出力バッファ回路
Claims (8)
- 【請求項１】 入力端子と、出力端子と、高電位点と
低電位点との間に設けられ、前記入力端子に接続された
入力端と、前記出力端子に接続された出力端とを備え、
かつ第１の遷移電圧を有する入力バッファ回路と、前記
入力端子に接続された第１電極と、前記低電位点に接続
された第２電極と、制御電極とを有し、前記制御電極の
電位が比較的高電位の場合にオン状態へと駆動され、前
記制御電極の電位が比較的低電位の場合にオフ状態へと
駆動される第１トランジスタと、前記入力端子に接続さ
れた入力端と、前記第１トランジスタの前記制御電極に
接続された出力端とを有し、前記入力端子の電位が第２
遷移電圧よりも低い場合には前記第１トランジスタの前
記制御電極に前記比較的高電位を出力し、前記入力端子
の電位が前記第２遷移電圧よりも高い場合には前記第１
トランジスタの前記制御電極に前記比較的低電位を基準
として前記比較的高電位にまで達する間欠的なパルスを
出力する第１論理反転回路と、を備えるプルダウン抵抗
コントロール入力回路。 - 【請求項２】 前記第１論理反転回路は前記間欠的な
パルスを出力するパルス発生回路と、前記第１論理反転
回路の前記入力端に接続された入力端と、出力端とを有
するインバータと、前記インバータの前記出力端に接続
された第１入力端と、前記パルス発生回路に接続された
第２入力端と、前記第１論理反転回路の前記出力端に接
続された出力端とを有するオアゲートと、を備える請求
項１記載のプルダウン抵抗コントロール入力回路。 - 【請求項３】 前記入力端子に接続された第１電極と
、前記低電位点に接続された第２電極と、制御電極とを
有する前記第１トランジスタと同極性の第４トランジス
タと、前記入力端子に接続された入力端と、前記第４ト
ランジスタの前記制御電極に接続された出力端とを有し
、前記入力端子の電位が前記第２遷移電圧よりも低い場
合には前記第４トランジスタの前記制御電極に前記比較
的高電位を出力し、前記入力端子の電位が前記第２遷移
電圧よりも高い場合には前記第４トランジスタの前記制
御電極に前記比較的低電位を出力する第２論理反転回路
と、を更に備える請求項１記載のプルダウン抵抗コント
ロール入力回路。 - 【請求項４】 駆動許可入力端子と、駆動選択入力端
子と、前記駆動許可入力端子及び前記駆動選択入力端子
の信号によって制御される第１駆動出力端及び第２駆動
出力端とを有するトリステートコントロール回路と、出
力端子と、高電位点と低電位点との間に設けられ、前記
第１駆動出力端に接続された第１入力端と、前記第２駆
動出力端に接続された第２入力端と、前記出力端子に接
続された出力端とを備え、かつ第１遷移電圧を有する出
力バッファ回路と、前記出力端子に接続された第１電極
と、前記低電位点に接続された第２電極と、制御電極と
を有し、前記制御電極の電位が比較的高電位の場合にオ
ン状態へと駆動され、前記制御電極の電位が比較的低電
位の場合にオフ状態へと駆動される第１トランジスタと
、前記出力端子に接続された入力端と、前記第１トラン
ジスタの前記制御電極に接続された出力端とを有する第
１論理反転回路と、を備えるプルダウン抵抗コントロー
ル出力回路。 - 【請求項５】 前記第１論理反転回路は第２遷移電圧
を有し、前記第１論理反転回路の前記入力端の電位が前
記第２遷移電圧よりも低い場合には前記第１論理反転回
路の前記出力端に前記比較的高電位を出力し、前記第１
論理反転回路の前記入力端の電位が前記第２遷移電圧よ
りも高い場合には前記第１論理反転回路の前記出力端に
前記比較的低電位を出力する、請求項４記載のプルダウ
ン抵抗コントロール出力回路。 - 【請求項６】 前記第１論理反転回路は第２遷移電圧
を有し、前記第１論理反転回路の前記入力端の電位が前
記第２遷移電圧よりも低い場合には前記第１論理反転回
路の前記出力端に前記比較的高電位を出力し、前記第１
論理反転回路の前記入力端の電位が前記第２遷移電圧よ
りも高い場合には前記第１論理反転回路の前記出力端に
前記比較的低電位を基準として前記比較的高電位にまで
達する間欠的なパルスを出力する、請求項４記載のプル
ダウン抵抗コントロール出力回路。 - 【請求項７】 前記第１論理反転回路は前記間欠的な
パルスを出力するパルス発生回路と、前記第１論理反転
回路の前記入力端に接続された入力端と、出力端とを有
するインバータと、前記インバータの出力端に接続され
た第１入力端と、前記パルス発生回路に接続された第２
入力端と、前記第１論理反転回路の前記出力端に接続さ
れた出力端とを有するオアゲートと、を備える請求項６
記載のプルダウン抵抗コントロール出力回路。 - 【請求項８】 前記出力端子に接続された第１電極と
、前記低電位点に接続された第２電極と、制御電極とを
有する前記第１トランジスタと同極性の第４トランジス
タと、前記出力端子に接続された入力端と、前記第４ト
ランジスタの前記制御電極に接続された出力端とを有し
、前記出力端子の電位が前記第２遷移電圧よりも低い場
合には前記第４トランジスタの前記制御電極に前記比較
的高電位を出力し、前記入力端子の電位が前記第２遷移
電圧よりも高い場合には前記第４トランジスタの前記制
御電極に前記比較的低電位を出力する第２論理反転回路
と、を更に備える請求項６記載のプルダウン抵抗コント
ロール出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3131084A JP2583684B2 (ja) | 1990-11-06 | 1991-06-03 | プルダウン抵抗コントロール入力回路及び出力回路 |
| US07/777,740 US5218242A (en) | 1990-11-06 | 1991-10-16 | Pulldown resistance control input circuit and output circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-301558 | 1990-11-06 | ||
| JP30155890 | 1990-11-06 | ||
| JP3131084A JP2583684B2 (ja) | 1990-11-06 | 1991-06-03 | プルダウン抵抗コントロール入力回路及び出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04356815A true JPH04356815A (ja) | 1992-12-10 |
| JP2583684B2 JP2583684B2 (ja) | 1997-02-19 |
Family
ID=26466022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3131084A Expired - Lifetime JP2583684B2 (ja) | 1990-11-06 | 1991-06-03 | プルダウン抵抗コントロール入力回路及び出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5218242A (ja) |
| JP (1) | JP2583684B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5442304A (en) * | 1993-10-15 | 1995-08-15 | Advanced Micro Devices, Inc. | CMOS logic gate clamping circuit |
| US5559447A (en) * | 1994-11-17 | 1996-09-24 | Cypress Semiconductor | Output buffer with variable output impedance |
| US5933021A (en) * | 1996-06-18 | 1999-08-03 | Sun Microsystems, Inc | Noise suppression method and circuits for sensitive circuits |
| US6239619B1 (en) * | 1996-12-11 | 2001-05-29 | Sun Microsystems, Inc. | Method and apparatus for dynamic termination logic of data buses |
| JP4018941B2 (ja) * | 2002-06-26 | 2007-12-05 | オリオン電機株式会社 | 信号干渉防止ユニット及び信号処理装置 |
| US7888962B1 (en) | 2004-07-07 | 2011-02-15 | Cypress Semiconductor Corporation | Impedance matching circuit |
| US8036846B1 (en) | 2005-10-20 | 2011-10-11 | Cypress Semiconductor Corporation | Variable impedance sense architecture and method |
| JP5264249B2 (ja) * | 2008-03-31 | 2013-08-14 | 三菱自動車工業株式会社 | 静電容量式タッチセンサー装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137331A (ja) * | 1982-02-10 | 1983-08-15 | Nec Corp | インバ−タ回路 |
| US4612466A (en) * | 1984-08-31 | 1986-09-16 | Rca Corporation | High-speed output driver |
| JPS62220026A (ja) * | 1986-03-20 | 1987-09-28 | Toshiba Corp | 出力バツフア回路 |
| JPH0221696A (ja) * | 1988-07-11 | 1990-01-24 | Hitachi Ltd | 多層配線基板 |
| US4961010A (en) * | 1989-05-19 | 1990-10-02 | National Semiconductor Corporation | Output buffer for reducing switching induced noise |
| KR920002426B1 (ko) * | 1989-05-31 | 1992-03-23 | 현대전자산업 주식회사 | 집적회로의 출력버퍼회로 |
| US5036222A (en) * | 1990-02-22 | 1991-07-30 | National Semiconductor Corporation | Output buffer circuit with output voltage sensing for reducing switching induced noise |
-
1991
- 1991-06-03 JP JP3131084A patent/JP2583684B2/ja not_active Expired - Lifetime
- 1991-10-16 US US07/777,740 patent/US5218242A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2583684B2 (ja) | 1997-02-19 |
| US5218242A (en) | 1993-06-08 |
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