TWI822013B - 包括位準移位器的半導體裝置以及減輕輸入訊號與輸出訊號之間的延遲的方法 - Google Patents

包括位準移位器的半導體裝置以及減輕輸入訊號與輸出訊號之間的延遲的方法 Download PDF

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Abstract

一種半導體裝置包括輸入、位準移位器、輸出及開關模組。輸入被配置成接收第一電壓域中的輸入訊號。位準移位器連接至輸入且被配置成將輸入訊號自第一電壓域移位至第二電壓域。開關模組被配置成將輸入及位準移位器中的一者連接至輸出。亦揭露一種減輕半導體裝置的輸入訊號與輸出訊號之間的延遲的方法。

Description

包括位準移位器的半導體裝置以及減輕輸入訊號與輸出訊號之間的延遲的方法
本揭露是有關於一種半導體裝置以及減輕延遲的方法，且特別是有關於一種包括位準移位器的半導體裝置以及減輕輸入訊號與輸出訊號之間的延遲的方法。
位準移位器(level shifter)可用於各種半導體裝置中，以在第一電壓域中接收輸入訊號且在第二電壓域中輸出輸出訊號。第一電壓域可高於或低於第二電壓域。此種位準移位器在半導體裝置的電路中用於電路的具有不同電壓要求的部分之間。亦即，提供較低的電壓來操作電路的能夠在較低電壓域中進行操作的部分，且提供較高的電壓來操作電路的能夠在較高電壓域中進行操作的部分。
本揭露的半導體裝置包括輸入、位準移位器、輸出以及 開關模組。所述輸入接收第一電壓域中的輸入訊號。位準移位器被連接至所述輸入。位準移位器將輸入訊號自第一電壓域移位至第二電壓域。開關模組被配置成將所述輸入及位準移位器中的一者連接至所述輸出。
本揭露的半導體裝置包括位準移位器以及開關模組。開關模組包括接收第一電壓的VDD節點以及接收第二電壓的VDDM節點。開關模組將VDD節點及VDDM節點中的一者連接至位準移位器。
本揭露的減輕半導體裝置的輸入訊號與輸出訊號之間的延遲的方法包括：接收第一電壓域中的輸入訊號，第一電壓域具有與第一電壓對應的高邏輯位準；當第一電壓低於第二電壓時，將輸入訊號自第一電壓域移位至第二電壓域，第二電壓域具有與第二電壓對應的高邏輯位準；以及當第一電壓高於第二電壓時，輸出第一電壓域中的輸出訊號。
100、400、600:半導體裝置
110、410、610:位準移位器
120、420、620:開關模組
130、430、630:開關控制器
140、440、640:邏輯電路
310:NMOS電晶體
320:PMOS電晶體
330、INV:反相器
800:方法
810、820、830:操作
COM:控制訊號
IN:輸入
LS1、LS2:節點
N1、N2:下拉NMOS電晶體/NMOS電晶體
OUT:輸出
P1:交叉耦合PMOS電晶體/PMOS電晶體/交叉耦合電晶體
P2、P3:堆疊PMOS電晶體/PMOS電晶體
P4:交叉耦合PMOS電晶體/交叉耦合電晶體
P5、P6:堆疊PMOS電晶體
S1、S2、S3、S4、S5、S6、S7:開關
S8:第二開關/開關
TG1:輸入節點
TG2:輸出節點
TG3:控制節點
VDD:第一電壓/電壓/高邏輯位準/節點
VDDHD、VMAX:節點/電壓
VDDM:第二電壓/電壓/高邏輯位準
VGS:閘極-源極電壓
Vth:臨限電壓
結合附圖閱讀以下詳細說明會最佳地理解本揭露的各態樣：圖1是示出根據本揭露各種實施例的示例性半導體裝置的示意性方塊圖。
圖2是示出根據本揭露各種實施例的示例性位準移位器及示例性開關模組的示意性電路圖。
圖3是示出根據本揭露各種實施例的開關模組的示例性開關的示意性電路圖。
圖4是示出根據本揭露各種實施例的另一示例性半導體裝置的示意性方塊圖。
圖5是示出根據本揭露各種實施例的示例性位準移位器及示例性開關模組的示意性電路圖。
圖6是示出根據本揭露各種實施例的另一示例性半導體裝置的示意性方塊圖。
圖7是示出根據本揭露各種實施例的另一示例性半導體裝置的示意性方塊圖。
圖8是示出根據本揭露各種實施例的減輕半導體裝置的輸入訊號與輸出訊號之間的延遲的示例性方法的流程圖。
以下揭露提供用於實施所提供標的的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
位準移位器可用於各種半導體裝置中，以在第一電壓域中接收第一輸入訊號且在第二電壓域中輸出第二輸出訊號。第一 電壓域可高於或低於第二電壓域。此種位準移位器在半導體裝置的電路中用於電路的具有不同電壓要求的部分之間。亦即，提供較低的電壓來操作電路的能夠在較低電壓域中進行操作的部分，且提供較高的電壓來操作電路的能夠在較高電壓域中進行操作的部分。
位準移位器容易受到某些限制。舉例而言，因輸入訊號在到達輸出之前遍歷的電晶體的數目而存在與位準移位器相關聯的延遲。在位準移位器的位準移位操作期間，輸出訊號的上升邊緣可能會滯後於輸入訊號的上升邊緣。此種延遲亦可能是由於位準移位器在較輸入訊號的電壓域低的電壓域中進行操作而形成，此會導致在位準移位操作期間電晶體的低的閘極-源極電壓。此外，位準移位器可能會在位準移位操作期間經歷靜態電流，此會增加位準移位器的功耗。
本文中闡述的系統及方法包括根據本揭露各種實施例的半導體裝置(例如，圖1所示半導體裝置100、圖4所示半導體裝置400、圖6所示半導體裝置600)，所述半導體裝置會減輕輸入訊號與輸出訊號之間的延遲。舉例而言，半導體裝置100、400、600包括位準移位器(例如，位準移位器110、410、610)及開關模組(例如，開關模組120、420、620)。位準移位器110、410、610連接於輸入(例如，輸入(IN))與輸出(例如，輸出(OUT))之間。輸入(IN)接收第一電壓域中的輸入訊號。當第一電壓域低於第二電壓域時，位準移位器110、410、610將輸入訊號自第 一電壓域移位至第二電壓域。如以下將更詳細地闡述，當第一電壓域高於第二電壓域時，使用開關模組120、420、620使輸出(OUT)在第一電壓域中進行操作，進而使得輸入訊號與輸出訊號之間的延遲更小。
圖1是示出根據本揭露一些實施例的示例性半導體裝置100的示意性方塊圖。如圖1中所示，半導體裝置100包括位準移位器110、開關模組120、開關控制器130及邏輯電路140。位準移位器110及開關模組120連接於半導體裝置100的輸入(IN)與輸出(OUT)之間。輸入(IN)被配置成接收第一電壓域中的輸入訊號。第一電壓域在和第一電壓對應的高邏輯位準(例如，VDD伏特)與低邏輯位準(例如，0伏特)之間轉變。
位準移位器110被配置成將輸入訊號自第一電壓(VDD)域移位至第二電壓域。第二電壓域在和第二電壓對應的高邏輯位準(例如，VDDM伏特)與低邏輯位準(例如，0伏特)之間轉變。第一電壓(VDD)可高於或低於第二電壓(VDDM)。
開關控制器130被配置成接收電壓(VDD、VDDM)且判斷電壓(VDD)是低於還是高於電壓(VDDM)。當判斷出電壓(VDD)低於電壓(VDDM)(即，VDD<VDDM)時，開關控制器130產生具有低邏輯位準的控制訊號(COM)，否則(即，判斷出VDD>VDDM)，開關控制器130產生具有高邏輯位準的控制訊號(COM)。在一些實施例中，此種對應關係可倒換。舉例而言，當判斷出VDD<VDDM時，開關控制器130產生具有高邏輯位準 的控制訊號(COM)，否則開關控制器130產生具有低邏輯位準的控制訊號(COM)。
在某些實施例中，開關控制器130是半導體裝置100的能夠例如對半導體裝置100的功耗進行管理的功率管理電路的一部分。
開關模組120對用於控制開關模組120的切換活動的控制訊號(COM)作出響應。舉例而言，當控制訊號(COM)為低邏輯位準時，開關模組120將輸入(IN)自輸出(OUT)斷開連接且將位準移位器110連接至輸出(OUT)。以此種方式，如以下將進行闡述，輸出(OUT)輸出第二電壓(VDDM)域中的輸出訊號。另一方面，當控制訊號(COM)為高邏輯位準時，開關模組120將位準移位器110自輸出(OUT)斷開連接且將輸入(IN)連接至輸出(OUT)。以此種方式，輸出(OUT)輸出第一電壓(VDD)域中的輸出訊號。
邏輯電路140連接至輸出(OUT)，並且被配置成在第二電壓(VDDM)域中進行操作且依據系統功能而定將輸出訊號反相一或多次。舉例而言，在一些實施例中，邏輯電路140將輸出訊號反相一次。在此種一些實施例中，當輸出訊號自低邏輯位準轉變成高邏輯位準時，邏輯電路140輸出低邏輯位準(例如，0伏特)，否則(即，輸出訊號自高邏輯位準轉變成低邏輯位準)，邏輯電路140輸出高邏輯位準(例如，VDDM伏特)。在其他實施例中，邏輯電路140將輸出訊號反相兩次。在此種其他實施例中， 當輸出訊號自低邏輯位準轉變成高邏輯位準時，邏輯電路140輸出高邏輯位準(例如，VDDM伏特)，否則邏輯電路140輸出低邏輯位準(例如，0伏特)。在示例性實施例中，邏輯電路140包括反閘(NOT gate)、及閘(AND gate)、反及閘(NAND gate)、或閘(OR gat)、反或閘(NOR gate)、互斥或閘(XOR gate)、互斥反或閘(XNOR gate)、任何合適的邏輯閘或其組合。
在替代實施例中，半導體裝置100省去開關控制器130及邏輯電路140中的至少一者。在此種替代實施例中，開關控制器130及邏輯電路140中的所述至少一者可連接至半導體裝置100的外部。
圖2中繪示出位準移位器110及開關模組120的示例性支援電路系統。應理解，該些電路系統是作為實例被提供而非進行限制，且其他合適的位準移位器電路系統及開關模組電路系統亦處於本揭露的範圍內。圖2是示出根據本揭露各種實施例的示例性位準移位器110及示例性開關模組120的示意性電路圖。如圖2中所示，位準移位器110使用互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)技術(例如，N型金屬氧化物半導體(N type MOS，NMOS)電晶體及P型金屬氧化物半導體(P type MOS，PMOS)電晶體)實施。在操作中，CMOS電晶體如同開關一般進行操作。亦即，在接通(ON)狀態下開關閉合，且在關斷(OFF)狀態下開關打開。對於NMOS電晶體，當對NMOS電晶體的閘極施加超過NMOS電晶體的臨限電 壓(Vth)的電壓時，NMOS電晶體接通且電流在NMOS電晶體的源極與汲極之間通過，否則NMOS電晶體關斷且電流被阻止在源極與汲極之間通過。在PMOS電晶體的情形中，當對PMOS電晶體的閘極施加超過PMOS電晶體的臨限電壓(Vth)的電壓時，PMOS電晶體關斷且電流被防止在PMOS電晶體的源極與汲極之間通過，否則PMOS電晶體接通且電流在源極與汲極之間通過。
如圖2中所示，位準移位器110包括在第一電壓(VDD)域中進行操作的反相器(INV)。位準移位器110更包括兩個下拉NMOS電晶體(N1、N2)、兩個交叉耦合PMOS電晶體(P1、P4)以及位於下拉NMOS電晶體(N1、N2)與交叉耦合PMOS電晶體(P1、P4)之間的堆疊PMOS電晶體(P2、P3、P5、P6)。
位準移位器110更包括開關(S1)，開關(S1)選擇性地將接收電壓(VDDM)的VDDM節點連接至位準移位器110的交叉耦合PMOS電晶體(P1、P4)。開關(S1)具有連接至VDDM節點的第一開關端子、連接至位準移位器110的交叉耦合PMOS電晶體(P1、P4)的第二開關端子、以及被配置成接收控制訊號(COM)的第三開關端子。在此示例性實施例中，開關(S1)呈具有源極、汲極及閘極的PMOS電晶體的形式，所述源極、汲極及閘極中的每一者用作開關(S1)的第一開關端子、第二開關端子及第三開關端子中的相應一者。在進一步的實施例中使用開關(S1)的其他配置。
開關模組120包括以將在以下闡述的方式對控制訊號 (COM)作出響應的開關(S2、S3)。儘管未示出，然而反相器連接於開關控制器130與開關(S3)之間。因此，當開關(S2)處的控制訊號(COM)處於高邏輯位準/低邏輯位準時，控制訊號(COM)的補碼(即，低邏輯位準/高邏輯位準)位於開關(S3)處，且反之亦然。
開關(S2)具有連接至輸入(IN)的第一開關端子、連接至輸出(OUT)的第二開關端子、以及被配置成接收控制訊號(COM)的第三開關端子。開關(S3)具有連接至位準移位器110的節點(LS2)的第一開關端子、連接至輸出(OUT)的第二開關端子、以及被配置成接收控制訊號(COM)的補碼的第三開關端子。
在示例性實施例中，開關(S2、S3)中的至少一者具有圖3中所示的配置。在進一步的實施例中使用開關(S2、S3)的其他配置。圖3是示出根據本揭露各種實施例的示例性開關(S2、S3)的示意性電路圖。如圖3中所示，開關(S2、S3)呈傳輸閘的形式且包括NMOS電晶體310、與NMOS電晶體310並聯連接的PMOS電晶體320、連接於NMOS電晶體310的源極與PMOS電晶體320的源極之間且用作開關(S2、S3)的第一開關端子的輸入節點(TG1)、以及連接於NMOS電晶體310的汲極與PMOS電晶體320的汲極之間且用作開關(S1、S2)的第二開關端子的輸出節點(TG2)。用作開關(S1、S2)的第三開關端子的控制節點(TG3)連接至NMOS電晶體310的閘極。反相器330連接於 控制節點(TG3)與PMOS電晶體320的閘極之間。如此一來，當控制節點(TG3)處(即，開關S2、S3的第三開關端子處)的控制訊號(COM)處於高邏輯位準時，NMOS電晶體310及PMOS電晶體320二者皆接通且在輸入節點與輸出節點(TG1、TG2)之間(即，開關S1、S2的第一開關端子與第二開關端子之間)存在低電阻路徑，否則(即，控制節點(TG3)處的控制訊號(COM)處於低邏輯位準)，NMOS電晶體310及PMOS電晶體320二者皆關斷且在輸入節點與輸出節點(TG1、TG2)之間存在高電阻路徑。
在操作中，開關控制器130接收電壓(VDD、VDDM)且判斷電壓(VDD)是低於還是高於電壓(VDDM)。當判斷出電壓(VDD)小於電壓(VDDM)(即，VDD<VDDM)時，開關控制器130產生具有低邏輯位準的控制訊號(COM)，進而關斷開關(S2)，且實質上同時接通開關(S1、S3)。因此，VDDHD節點處的電壓(VDDHD)實質上等於電壓(VDDM)。此時，當輸入(IN)處的輸入訊號自高邏輯位準(即，「1」)轉變成低邏輯位準(即，「0」)時，NMOS電晶體(N1)保持關斷且反相器(INV)的輸出為高邏輯位準。反相器(INV)的輸出使NMOS電晶體N2接通，且因此位準移位器110的節點(LS2)被下拉，輸出(OUT)被放電至接地且輸出(OUT)處的電壓為0伏特。
此後，當輸入訊號自0轉變成1時，NMOS電晶體(N1)接通且反相器(INV)的輸出為低邏輯位準。此使NMOS電晶體(N2)關斷且PMOS電晶體(P1至P3)接通。因此，位準移位 器110的節點(LS1)被下拉且輸出(OUT)經由PMOS電晶體(P1至P3)及開關(S3)被充電至電壓(VDDM)。
另一方面，當判斷出VDD>VDDM時，開關控制器130產生具有高邏輯位準的控制訊號(COM)，進而接通開關(S2)，且實質上同時關斷開關(S1、S3)。此時，當輸入訊號自1轉變成0時，輸出(OUT)處的電壓為0伏特。此後，當輸入訊號自0轉變成1時，輸出(OUT)處的電壓為VDD伏特。
根據以上內容，當VDD<VDDM時，開關模組120將輸入(IN)自輸出(OUT)斷開連接且將位準移位器110連接至輸出(OUT)。因此，輸入訊號沿著通過位準移位器110的路徑遍歷。因此，輸入訊號與輸出訊號之間的延遲可歸因於位準移位器110。另一方面，當VDD>VDDM時，開關模組120將位準移位器110自輸出(OUT)斷開連接且將輸入(IN)連接至輸出(OUT)。因此，輸入訊號沿著繞過位準移位器110的單獨路徑遍歷。因此，在半導體裝置100的輸入訊號與輸出訊號之間可存在較小的延遲。舉例而言，相較於傳統半導體裝置，半導體裝置100的輸入訊號的上升邊緣與輸出訊號的上升邊緣之間的延遲可減少例如10%、20%或大於20%。
此外，當VDD>VDDM時，將位準移位器110的VDDM節點自位準移位器110的交叉耦合電晶體(P1、P4)斷開連接。此會避免靜態電流在位準移位器110中的堆積且因此降低半導體裝置100的功耗。
圖4是示出根據本揭露一些實施例的另一示例性半導體裝置400的示意性方塊圖。如圖4中所示，半導體裝置400包括位準移位器410、開關模組420、開關控制器430及邏輯電路440。位準移位器410連接於半導體裝置400的輸入(IN)與輸出(OUT)之間。輸入(IN)被配置成接收第一電壓域中的輸入訊號。第一電壓域在和第一電壓對應的高邏輯位準(例如，VDD伏特)與低邏輯位準(例如，0伏特)之間轉變。
位準移位器410被配置成將輸入訊號自第一電壓(VDD)域移位至第二電壓域。第二電壓域在和第二電壓對應的高邏輯位準(例如，VDDM伏特)與低邏輯位準(例如，0伏特)之間轉變。第一電壓(VDD)可高於或低於第二電壓(VDDM)。
開關控制器430被配置成接收電壓(VDD、VDDM)且判斷電壓(VDD)是低於還是高於電壓(VDDM)。當判斷出電壓(VDD)低於電壓(VDDM)(即，VDD<VDDM)時，開關控制器430產生具有低邏輯位準的控制訊號(COM)，否則(即，判斷出VDD>VDDM)，開關控制器430產生具有高邏輯位準的控制訊號(COM)。在一些實施例中，此種對應關係可倒換。舉例而言，當判斷出VDD<VDDM時，開關控制器430產生具有高邏輯位準的控制訊號(COM)，否則開關控制器430產生具有低邏輯位準的控制訊號(COM)。
在某些實施例中，開關控制器430是半導體裝置400的能夠例如對半導體裝置400的功耗進行管理的功率管理電路的一 部分。
開關模組420對用於控制開關模組420的切換活動的控制訊號(COM)作出響應。舉例而言，當控制訊號(COM)為低邏輯位準時，開關模組420將接收電壓(VDD)的VDD節點自位準移位器410斷開連接且將接收電壓(VDDM)的VDDM節點連接至位準移位器410。以此種方式，如以下將進行闡述，輸出(OUT)輸出第二電壓(VDDM)域中的輸出訊號。另一方面，當控制訊號(COM)為高邏輯位準時，開關模組420將VDDM節點自位準移位器410斷開連接且將VDD節點連接至位準移位器410。以此種方式，如以下將進行闡述，輸出(OUT)輸出第一電壓(VDD)域中的輸出訊號。
邏輯電路440連接至輸出(OUT)，並且被配置成在第二電壓(VDDM)域中進行操作且依據系統功能而定將輸出訊號反相一或多次。由於邏輯電路440的構造及操作相似於在上文中結合邏輯電路140闡述的構造及操作，因此為簡明起見將在本文中省去對其詳細說明。
在替代實施例中，半導體裝置400省去開關控制器430及邏輯電路440中的至少一者。在此種替代實施例中，開關控制器430及邏輯電路440中的所述至少一者可連接至半導體裝置400的外部。
圖5中繪示出位準移位器410及開關模組420的示例性支援電路系統。應理解，該些電路系統是作為實例被提供而非進 行限制，且其他合適的位準移位器電路系統及開關模組電路系統亦處於本揭露的範圍內。圖5是示出根據本揭露各種實施例的示例性位準移位器410及示例性開關模組420的示意性電路圖。如圖5中所示，位準移位器410包括在第一電壓(VDD)域中進行操作的反相器(INV)。位準移位器410更包括兩個下拉NMOS電晶體(N1、N2)、兩個交叉耦合PMOS電晶體(P1、P4)以及位於下拉NMOS電晶體(N1、N2)與交叉耦合PMOS電晶體(P1、P4)之間的堆疊PMOS電晶體(P2、P3、P5、P6)。
開關模組420包括開關(S4、S5)，開關(S4、S5)以將在以下闡述的方式對用於控制開關模組420的切換活動的控制訊號(COM)作出響應。儘管未示出，然而反相器連接於開關控制器430與開關(S5)之間。因此，當開關(S4)處的控制訊號(COM)處於高邏輯位準/低邏輯位準時，控制訊號(COM)的補碼(即，低邏輯位準/高邏輯位準)位於開關(S5)處，且反之亦然。
開關(S4)選擇性地將接收電壓(VDDM)的VDDM節點連接至位準移位器410的交叉耦合PMOS電晶體(P1、P4)。開關(S4)具有連接至VDDM節點的第一開關端子、連接至位準移位器410的交叉耦合PMOS電晶體(P1、P4)的第二開關端子、以及被配置成接收控制訊號(COM)的第三開關端子。
開關(S5)選擇性地將接收電壓(VDD)的VDD節點連接至位準移位器410的交叉耦合PMOS電晶體(P1、P4)。開關(S5)具有連接至VDD節點的第一開關端子、連接至位準移位器410的 交叉耦合PMOS電晶體(P1、P4)的第二開關端子、以及被配置成接收控制訊號(COM)的補碼的第三開關端子。
在此示例性實施例中，開關(S4、S5)呈具有源極、汲極及閘極的PMOS電晶體的形式，所述源極、汲極及閘極中的每一者用作開關(S4、S5)的第一開關端子、第二開關端子及第三開關端子中的相應一者。在進一步的實施例中使用開關(S4、S5)的其他配置。
在操作中，開關控制器430接收電壓(VDD、VDDM)且判斷電壓(VDD)是低於還是高於電壓(VDDM)。當判斷出電壓VDD小於電壓(VDDM)(即，VDD<VDDM)時，開關控制器430產生具有低邏輯位準的控制訊號(COM)，進而接通開關(S4)，且實質上同時關斷開關(S5)。因此，VMAX節點處的電壓(VMAX)實質上等於電壓(VDDM)。此時，當輸入(IN)處的輸入訊號自高邏輯位準(即，「1」)轉變成低邏輯位準(即，「0」)時，NMOS電晶體(N1)保持關斷且反相器(INV)的輸出為高邏輯位準。反相器(INV)的輸出使NMOS電晶體N2接通，且因此位準移位器410的節點(LS2)被下拉，輸出(OUT)被放電至接地，且輸出(OUT)處的電壓為0伏特。
此後，當輸入訊號自0轉變成1時，NMOS電晶體(N1)接通且反相器(INV)的輸出為低邏輯位準。此使NMOS電晶體(N2)關斷且PMOS電晶體(P1至P3)接通。因此，位準移位器410的節點(LS1)被下拉且輸出(OUT)經由PMOS電晶體(P1 至P3)被充電至電壓(VDDM)。
另一方面，當判斷出VDD>VDDM時，開關控制器430產生具有高邏輯位準的控制訊號(COM)，進而關斷開關(S4)，且實質上同時接通開關(S5)。因此，VMAX節點處的電壓(VMAX)實質上等於電壓(VDD)。此時，當輸入訊號自1轉變成0時，NMOS電晶體(N1)保持關斷且反相器(INV)的輸出為高邏輯位準。反相器(INV)的輸出使NMOS電晶體N2接通，且因此位準移位器410的節點(LS2)被下拉，輸出(OUT)被放電至接地且輸出(OUT)處的電壓為0伏特。
此後，當輸入訊號自0轉變成1時，NMOS電晶體(N1)接通且反相器(INV)的輸出為低邏輯位準。此使NMOS電晶體(N2)關斷且PMOS電晶體(P1至P3)接通。因此，位準移位器410的節點(LS1)被下拉且輸出(OUT)經由PMOS電晶體(P1至P3)被充電至電壓(VDD)。
根據以上內容，當VDD<VDDM時，開關模組420將VDD節點自位準移位器410斷開連接且將VDDM節點連接至位準移位器410，且當VDD>VDDM時，開關模組420將VDDM節點自位準移位器斷開連接且將VDD節點連接至位準移位器。因此，位準移位器410始終由電壓(VMAX)供電，電壓(VMAX)實質上等於電壓(VDD、VDDM)中的較高的一者。此會達成位準移位器410的電晶體(P1至P3)的高的閘極-源極電壓(VGS)且因此使更多的充電電流流經位準移位器410的電晶體(P1至P3)。 因此，在半導體裝置400的輸入訊號與輸出訊號之間可存在較小的延遲。舉例而言，相較於傳統半導體裝置，半導體裝置400的輸入訊號的上升邊緣與輸出訊號的上升邊緣之間的延遲可減少例如10%、20%或大於20%。
圖6是示出根據本揭露一些實施例的另一示例性半導體裝置600的示意性方塊圖。如圖6中所示，半導體裝置600包括位準移位器610、開關模組620、開關控制器630及邏輯電路640。位準移位器610連接於半導體裝置600的輸入(IN)與輸出(OUT)之間。輸入(IN)被配置成接收第一電壓域中的輸入訊號。第一電壓域在和第一電壓對應的高邏輯位準(例如，VDD伏特)與低邏輯位準(例如，0伏特)之間轉變。
位準移位器610被配置成將輸入訊號自第一電壓(VDD)域移位至第二電壓域。第二電壓域在和第二電壓對應的高邏輯位準(例如，VDDM伏特)與低邏輯位準(例如，0伏特)之間轉變。第一電壓(VDD)可高於或低於第二電壓(VDDM)。
開關控制器630被配置成接收電壓(VDD、VDDM)且判斷電壓(VDD)是低於還是高於電壓(VDDM)。當判斷出電壓(VDD)低於電壓(VDDM)(即VDD<VDDM)時，開關控制器630產生具有低邏輯位準的控制訊號(COM)，否則(即，判斷出VDD>VDDM)，開關控制器630產生具有高邏輯位準的控制訊號(COM)。在一些實施例中，此種對應關係可倒換。舉例而言，當判斷出VDD<VDDM時，開關控制器630產生具有高邏輯位準 的控制訊號(COM)，否則開關控制器630產生具有低邏輯位準的控制訊號(COM)。
在某些實施例中，開關控制器630是半導體裝置600的能夠例如對半導體裝置600的功耗進行管理的功率管理電路的一部分。
開關模組620對用於控制開關模組620的切換活動的控制訊號(COM)作出響應。舉例而言，當控制訊號(COM)為低邏輯位準時，開關模組620將接收電壓(VDD)的VDD節點自輸出(OUT)斷開連接。以此種方式，如以下將進行闡述，輸出(OUT)輸出第二電壓(VDDM)域中的輸出訊號。另一方面，當控制訊號(COM)為高邏輯位準時，開關模組420將VDD節點連接至輸出(OUT)。以此種方式，如以下將進行闡述，輸出(OUT)輸出第一電壓(VDD)域中的輸出訊號。
邏輯電路640連接至輸出(OUT)，並且被配置成在第二電壓(VDDM)域中進行操作且依據系統功能而定將輸出訊號反相一或多次。由於邏輯電路640的構造及操作相似於在上文中結合邏輯電路140及邏輯電路440闡述的構造及操作，因此為簡明起見將在本文中省去對其詳細說明。
在替代實施例中，半導體裝置600省去開關控制器630及邏輯電路640中的至少一者。在此種替代實施例中，開關控制器630及邏輯電路640中的所述至少一者可連接至半導體裝置600的外部。
圖7中繪示出位準移位器610及開關模組620的示例性支援電路系統。應理解，該些電路系統是作為實例被提供而非進行限制，且其他合適的位準移位器電路系統及開關模組電路系統亦處於本揭露的範圍內。圖7是示出根據本揭露各種實施例的示例性位準移位器610及示例性開關模組620的示意性電路圖。如圖7中所示，位準移位器610包括在第一電壓(VDD)域中進行操作的反相器(INV)。位準移位器610更包括兩個下拉NMOS電晶體(N1、N2)、兩個交叉耦合PMOS電晶體(P1、P4)以及位於下拉NMOS電晶體(N1、N2)與交叉耦合PMOS電晶體(P1、P4)之間的堆疊PMOS電晶體(P2、P3、P5、P6)。
位準移位器610更包括開關(S6)，開關(S6)選擇性地將接收電壓(VDDM)的VDDM節點連接至位準移位器610的交叉耦合PMOS電晶體(P1、P4)。開關(S6)具有連接至VDDM節點的第一開關端子、連接至位準移位器610的交叉耦合PMOS電晶體(P1、P4)的第二開關端子、以及被配置成接收控制訊號(COM)的第三開關端子。在此示例性實施例中，開關(S6)呈具有源極、汲極及閘極的PMOS電晶體的形式，所述源極、汲極及閘極中的每一者用作開關(S6)的第一開關端子、第二開關端子及第三開關端子中的相應一者。在進一步的實施例中使用開關(S6)的其他配置。
位準移位器610的電晶體(N1、N2、P1至P6)中的一或多者可被配置成接收控制訊號(COM)。在此示例性實施例中， 如圖7中所示，PMOS電晶體(P3、P6)中的每一者具有被配置成接收控制訊號(COM)的閘極。
開關模組620包括開關(S7、S8)。開關(S7)具有第一開關端子、連接至輸出(OUT)的第二開關端子以及連接至反相器(INV)的第三開關端子。第二開關(S8)具有連接至接收電壓(VDD)的VDD節點的第一開關端子、連接至開關(S7)的第一開關端子的第二開關端子、以及被配置成接收控制訊號(COM)的補碼的第三開關端子。在此示例性實施例中，開關(S7、S8)呈具有源極、汲極及閘極的PMOS電晶體的形式，所述源極、汲極及閘極中的每一者用作開關(S7、S8)的第一開關端子、第二開關端子及第三開關端子中的相應一者。在進一步的實施例中使用開關(S7、S8)的其他配置。
在操作中，開關控制器630接收電壓(VDD、VDDM)且判斷電壓(VDD)是低於還是高於域電壓(VDDM)。當判斷出電壓(VDD)小於電壓(VDDM)(即，VDD<VDDM)時，開關控制器630產生具有低邏輯位準的控制訊號(COM)，進而關斷開關(S8)，且實質上同時接通PMOS電晶體(P3、P6)及開關(S6)。此時，當輸入(IN)處的輸入訊號自高邏輯位準(即，「1」)轉變成低邏輯位準(即，「0」)時，NMOS電晶體(N1)保持關斷且反相器(INV)的輸出為高邏輯位準。反相器(INV)的輸出使NMOS電晶體(N2)接通，且因此位準移位器610的節點(LS2)被下拉，輸出(OUT)被放電至接地且輸出(OUT)處的電壓為0伏特。
此後，當輸入訊號自0轉變成1時，NMOS電晶體(N1)接通且反相器(INV)的輸出為低邏輯位準。此使NMOS電晶體(N2)關斷且PMOS電晶體(P1、P2)接通。因此，位準移位器610的節點(LS1)被下拉且輸出(OUT)經由PMOS電晶體(P1至P3)被充電至電壓(VDDM)。
另一方面，當判斷出VDD>VDDM時，開關控制器630產生具有高邏輯位準的控制訊號(COM)，進而接通開關(S8)，且實質上同時關斷電晶體(P3、P6)及開關(S6)。此時，當輸入(IN)處的輸入訊號自1轉變成0時，NMOS電晶體(N1)保持關斷且反相器(INV)的輸出為高邏輯位準。反相器(INV)的輸出使NMOS電晶體N2接通且開關(S7)關斷，且因此位準移位器410的節點(LS2)被下拉，輸出(OUT)被放電至接地且輸出(OUT)處的電壓為0伏特。
此後，當輸入訊號自0轉變成1時，反相器(INV)的輸出為低邏輯位準。此使NMOS電晶體(N2)關斷且開關(S7)接通。因此，輸出(OUT)處的電壓為VDD伏特。
根據以上內容，當VDD<VDDM時且在輸入訊號的0至1轉變期間，輸入訊號沿著通過位準移位器610的PMOS電晶體(P1至P3)的路徑遍歷。因此，輸入訊號的上升邊緣與輸出訊號的上升邊緣之間的延遲可歸因於位準移位器610的PMOS電晶體(P1至P3)。另一方面，當VDD>VDDM時且在輸入訊號的0至1轉變期間，開關模組620將VDD節點連接至輸出(OUT)。因此， 輸入訊號沿著繞過位準移位器610的PMOS電晶體(P1至P3)的單獨路徑遍歷。因此，在半導體裝置600的輸入訊號與輸出訊號之間可存在較小的延遲。舉例而言，相較於傳統半導體裝置，半導體裝置600的輸入訊號的上升邊緣與輸出訊號的上升邊緣之間的延遲可減少例如10%、20%或大於20%。
此外，當VDD>VDDM時，位準移位器610的VDDM節點自位準移位器610的交叉耦合電晶體(P1、P4)斷開連接。此會避免靜態電流在位準移位器610中的堆積且因此降低半導體裝置600的功耗。
圖8是示出根據本揭露各種實施例的減輕半導體裝置的輸入訊號與輸出訊號之間的延遲的示例性方法800的流程圖。為便於理解，現將進一步參照圖2、圖5及圖7闡述方法800。應理解，方法800適用於除圖2、圖5及圖7所示結構之外的結構。此外，應理解，在方法800的替代實施例中，可在方法800之前、期間及之後提供附加操作，且可替換或移除以下闡述的操作中的一些操作。
在操作810中，接收第一電壓域中的輸入訊號，所述第一電壓域具有與第一電壓對應的高邏輯位準。舉例而言，輸入(IN)接收第一電壓(VDD)域中的輸入訊號，所述第一電壓(VDD)域具有與第一電壓(VDD)對應的高邏輯位準，如針對圖2、圖5及圖7所闡述。
在操作820中，當第一電壓低於第二電壓時，將輸入訊 號自第一電壓域移位至第二電壓域，所述第二電壓域具有與第二電壓對應的高邏輯位準。舉例而言，當第一電壓(VDD)低於第二電壓(VDDM)時，位準移位器110、410、610將輸入訊號自第一電壓(VDD)域移位至第二電壓(VDDM)域，所述第二電壓(VDDM)域具有與第二電壓(VDDM)對應的高邏輯位準，如針對圖2、圖5及圖7所闡述。
在操作830中，當第一電壓高於第二電壓時，輸出第一電壓域中的輸出訊號。舉例而言，當第一電壓(VDD)高於第二電壓(VDDM)時，輸出(OUT)輸出第一電壓(VDD)域中的輸出訊號，如針對圖2、圖5及圖7所闡述。因此，在本揭露的半導體裝置的輸入訊號與輸出訊號之間可存在較少的延遲。舉例而言，相較於傳統半導體裝置，本揭露的半導體裝置的輸入訊號的上升邊緣與輸出訊號的上升邊緣之間的延遲可減少例如10%、20%或大於20%。
在實施例中，一種半導體裝置包括輸入、位準移位器、輸出及開關模組。所述輸入被配置成接收第一電壓域中的輸入訊號。位準移位器連接至所述輸入且被配置成將輸入訊號自第一電壓域移位至第二電壓域。開關模組被配置成將所述輸入及位準移位器中的一者連接至所述輸出。
在一些實施例中，第一電壓域具有與第一電壓對應的高邏輯位準。第二電壓域具有與第二電壓對應的高邏輯位準。當第一電壓低於第二電壓時，開關模組將所述輸入自所述輸出斷開連 接且將位準移位器連接至所述輸出。當第一電壓高於第二電壓時，開關模組將位準移位器自輸出斷開連接且將所述輸入連接至所述輸出。
在一些實施例中，開關模組包括第一開關以及第二開關。第一開關連接於所述輸入與所述輸出之間且對控制訊號作出響應。第二開關連接於位準移位器與所述輸出之間且對控制訊號的補碼作出響應。
在一些實施例中，第一開關及第二開關中的至少一者呈傳輸閘的形式。
在一些實施例中，位準移位器包括交叉耦合電晶體、VDDM節點以及開關。開關連接於VDDM節點與交叉耦合電晶體之間且對控制訊號作出響應。
在一些實施例中，半導體裝置更包括開關控制器。開關控制器產生由開關模組接收且用於控制開關模組的切換活動的控制訊號。
在一些實施例中，半導體裝置更包括邏輯電路。邏輯電路在所述輸出處將輸出訊號反相一或多次。
在另一實施例中，一種半導體裝置包括位準移位器及開關模組。開關模組包括被配置成接收第一電壓的VDD節點及被配置成接收第二電壓的VDDM節點。開關模組被配置成將VDD節點及VDDM節點中的一者連接至位準移位器。
在一些實施例中，當第一電壓低於第二電壓時，開關模 組將VDD節點自位準移位器斷開連接且將VDDM節點連接至位準移位器。當第一電壓高於第二電壓時，開關模組將VDDM節點自位準移位器斷開連接且將VDD節點連接至位準移位器。
在一些實施例中，開關模組包括第一開關以及第二開關。第一開關連接於VDDM節點與位準移位器之間且對控制訊號作出響應。第二開關連接於VDD節點與位準移位器之間且對控制訊號的補碼作出響應。
在一些實施例中，第一開關及第二開關中的至少一者呈P型金屬氧化物半導體(PMOS)電晶體的形式。
在一些實施例中，半導體裝置更包括開關控制器。開關控制器產生由開關模組接收且用於控制開關模組的切換活動的控制訊號。
在一些實施例中，半導體裝置更包括邏輯電路。邏輯電路連接至位準移位器且對輸出訊號反相一或多次。
在另一實施例中，一種減輕半導體裝置的輸入訊號與輸出訊號之間的延遲的方法包括：接收第一電壓域中的輸入訊號，第一電壓域具有與第一電壓對應的高邏輯位準；當第一電壓低於第二電壓時，將輸入訊號自第一電壓域移位至第二電壓域，第二電壓域具有與第二電壓對應的高邏輯位準；以及當第一電壓高於第二電壓時，輸出第一電壓域中的輸出訊號。
在一些實施例中，所述方法更包括：當第一電壓低於第二電壓時，將輸入自輸出斷開連接且將位準移位器連接至所述輸 出；以及當第一電壓高於第二電壓時，將位準移位器自所述輸出斷開連接且將所述輸入連接至所述輸出。
在一些實施例中，所述方法更包括：當第一電壓低於第二電壓時，將VDDM節點連接至交叉耦合電晶體；以及當第一電壓高於第二電壓時，將VDDM節點自交叉耦合電晶體斷開連接。
在一些實施例中，所述方法更包括：當第一電壓低於第二電壓時，將VDD節點自交叉耦合電晶體斷開連接且將VDDM節點連接至交叉耦合電晶體；以及當第一電壓高於第二電壓時，將VDDM節點自交叉耦合電晶體斷開連接且將VDD節點連接至交叉耦合電晶體。
在一些實施例中，所述方法更包括：當第一電壓低於第二電壓時，將VDD節點自所述輸出斷開連接；以及當第一電壓高於第二電壓時，將VDD節點連接至所述輸出。
在一些實施例中，所述方法更包括：當第一電壓低於第二電壓時，接通堆疊電晶體；以及當第一電壓高於第二電壓時，關斷堆疊電晶體。
在一些實施例中，所述方法更包括：將輸出訊號反相一或多次。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實 施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
100:半導體裝置
110:位準移位器
120:開關模組
130:開關控制器
140:邏輯電路
COM:控制訊號
IN:輸入
OUT:輸出
VDDM:第二電壓/電壓/高邏輯位準

Claims (10)

  1. 一種半導體裝置，包括：輸入，被配置成接收第一電壓域中的輸入訊號；位準移位器，連接至所述輸入且被配置成將所述輸入訊號自所述第一電壓域移位至第二電壓域；輸出；以及開關模組，被配置成當所述第一電壓高於所述第二電壓時將所述輸入連接至所述輸出並將所述位準移位器自所述輸出斷開連接。
  2. 如請求項1所述的半導體裝置，其中：所述第一電壓域具有與第一電壓對應的高邏輯位準；所述第二電壓域具有與第二電壓對應的高邏輯位準；所述開關模組被配置成當所述第一電壓低於所述第二電壓時將所述輸入自所述輸出斷開連接且將所述位準移位器連接至所述輸出；且所述開關模組被配置成當所述第一電壓高於所述第二電壓時將所述位準移位器自所述輸出斷開連接且將所述輸入連接至所述輸出。
  3. 如請求項1所述的半導體裝置，更包括開關控制器，所述開關控制器被配置成產生由所述開關模組接收且用於控制所述開關模組的切換活動的控制訊號。
  4. 如請求項1所述的半導體裝置，更包括邏輯電路， 所述邏輯電路被配置成在所述輸出處將輸出訊號反相一或多次。
  5. 一種半導體裝置，包括：位準移位器；以及開關模組，包括被配置成接收第一電壓的VDD節點及被配置成接收第二電壓的VDDM節點，所述開關模組被配置成依據所述第一電壓與所述第二電壓之間的電壓比較結果將所述VDD節點及所述VDDM節點中的一者連接至所述位準移位器。
  6. 如請求項5所述的半導體裝置，其中：所述開關模組被配置成當所述第一電壓低於所述第二電壓時將所述VDD節點自所述位準移位器斷開連接且將所述VDDM節點連接至所述位準移位器；且所述開關模組被配置成當所述第一電壓高於所述第二電壓時將所述VDDM節點自所述位準移位器斷開連接且將所述VDD節點連接至所述位準移位器。
  7. 如請求項5所述的半導體裝置，其中所述開關模組包括：第一開關，連接於所述VDDM節點與所述位準移位器之間且對控制訊號作出響應；以及第二開關，連接於所述VDD節點與所述位準移位器之間且對所述控制訊號的補碼作出響應。
  8. 一種減輕半導體裝置的輸入訊號與輸出訊號之間的延遲的方法，所述方法包括： 接收第一電壓域中的輸入訊號，所述第一電壓域具有與第一電壓對應的高邏輯位準；當所述第一電壓低於第二電壓時，將所述輸入訊號自所述第一電壓域移位至第二電壓域，所述第二電壓域具有與所述第二電壓對應的高邏輯位準；以及當所述第一電壓高於所述第二電壓時，輸出所述第一電壓域中的輸出訊號。
  9. 如請求項8所述的方法，更包括：當所述第一電壓低於所述第二電壓時，將輸入自輸出斷開連接且將位準移位器連接至所述輸出；以及當所述第一電壓高於所述第二電壓時，將所述位準移位器自所述輸出斷開連接且將所述輸入連接至所述輸出。
  10. 如請求項8所述的方法，更包括：當所述第一電壓低於所述第二電壓時，將VDDM節點連接至交叉耦合電晶體；以及當所述第一電壓高於所述第二電壓時，將所述VDDM節點自所述交叉耦合電晶體斷開連接。
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