TWI302317B - High-speed, low-power input buffer for an intagrated circuit device - Google Patents

Description

1302317 16972twf.doc/0〇6 ♦ 九、發明說明： 【發明所屬之技術領域】 本發明大體上涉及積體電路(1C)元件，尤其渉及一種 用於積體電路元件的高速、低功率輸入緩衝器，積體電路 元件包括諸如動態隨機記憶體（DRAMy，同步dram， 同步靜態隨機記憶體（SRAM)之類的記億體。 【先前技術】 丨積體電路之間的信號發送通常是由使用多種信號發送 協定中的一個來完成。大多數協定都指定一參考電壓 (VREF )。當輸入電壓（VIN )高於VREF準位一特定電 壓（Vih)時’輸入電壓的有效邏輯準位為“高”;當輸入電 壓低於VREF準位一特定電壓（Vil)時，輸入電|的有效 邏輯，位為“低”。用於高速記憶體介面應用的線腳系列終 端邏輯（Stub Series-Terminated Logic ; SSTL·)介面樣準， 也疋使用這種協定的一個例子。故若能提供一輸入緩衝 器，其和傳統電路設備相比，需要較弱的功率準位並同時 顯示出較高的操作速度，是相當有益的。 【發明内容】 本發明揭露了一種用於積體電路元件的高速、抵功率 的輸入緩衝器，其中輸入電壓（VIN)耦接到上拉和下拉 疋件。依據本發明的輸入緩衝器，在校準相位操作期間而 非在主動操作模式時，使用一參考電壓輸入（VRFF)。當 VIN=VREF，本發明的輸入緩衝器提供了最大的直通電^ (through current)，並且在所有其他VIN電壓上提供較低 1302317 16972twf.doc/006 :Ϊ通:：:：揭露的一結合有輸入緩衝器的積體電路元 =腳（或更多）輸人緩衝器可於每個元件的输 本發明特別揭露了 一種包括至少 緩衝哭之積體 :路:件’包括有效地第-電壓· 和在上拉和下拉元件中間的-輸出節點。 ^號 本發明進一步揭露了—種髀带认 括··用於接收一輸入信號的i輸；^入、=器，包 相位時回應輸人她號 4號的一輸出終端，·以及告 〇捉仏翰出電壓 位操作的狀態時處於可選的校準教 參考電壓終端。 少電堊&號到輸入緩衝器的一 本發明還揭露了操作用於认 方法，該積體電路元件具有件輸入緩衝器的 入’其中該方法包括：當在電^輪入和一參考電壓輪 上等於參考電墨輸人上的 1人上的-第-電壓基本 的直通電流給輸人緩衝器的^巧時，提供—第-準位 基本上不等於第二電壓時=㈣；以及當第-電屋 電流給輪出節點。 ，、敷小之一第二準位的直通 本發明還進一步揭露了〜種 至〉、—輪人接腳。在—實施^j接到積體電路元件的 ，輪入緩衝器可在操作和 130231 doc/〇〇6 校準相位操作間擇一選擇。 為讓本發明之上述和其他目的、特徵和優難更明顯 ，下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下。 【實施方式】 參考圖卜以差動放大器（diffbrentialam卿㈦的形 、示出了 4知輸入緩衝态100的示意圖，其具有線路 上的一信號VIN作為一個輸入和線路1〇4上的一信號 =EF作為另一輸入。在所示的圖中，習知輸入緩衝器^ 提供一線路106上的輸出信號（〇UT)作為回應。 、習知輸入緩衝器100包括與N通道電晶體11〇串聯的 P通道電晶體108，N通道電晶體！ 10耦接在與電晶體1 〇8 ，的源極連接的供給電壓（vcc)和位於電晶體削源極的 郎點VTAIL之間。電晶體1〇8和11〇共同連結的汲極（節 :占VPG)連接到電晶體108的閘極’而連接電晶體no的 間極用來接收線路1〇4上的VREF信號。 同樣地’P通道電晶體112和n通道電晶體H4串聯， N通道電晶體114耦接在與電晶體丨12源極扭連接的VCC 和電晶體114的源極節點VTAIL之間。電晶體112和114 同連結的;及極提供信號〇UTB ( output bar)。將電晶體 112的閘極連接到節點VPG，而連接電晶體118的閑極以 接收線路102上的VIN信號。節點VTAIL連接到與接地 電路（vss)耦接的電流源116，而0UTB信號提供至反 相裔（inverter) 118的輸入以供應輸出信號〇UT。 6y72twf.doc/006 〇功能上，當VIN信號準位升高超過VREF準位時，夺 號OUTB變為“低，，而引起輸出信號〇υτ變為“高”。者^ 信號準位轉變為低於VREF準位時，信號〇腿變^‘古，， 變為“低，，。由習知的輸入緩衝器 拉制的電飢里疋由電流源116限制，隨著電流量的增加 助於增加習知輸入緩衝器1〇〇的運行速度。 咕參閱圖2 ’其為依據本發gp實施綱高速、低功 率輸入緩衝器的典型示意圖。輸入緩衝器細接收| =2上的VIN錢㈣路綱上的vref錢，以最终 挺t、線路206上的-輸出信號〇υτ。線路2〇8上的技準作 號（CAL)麵接到Ν通道電晶體218的閘極，該電晶體4 的-接線端係用來接收線路綱上的vref信號，另一 線端搞接到節點VINP。以同樣的方式，補償校準传 (CALB)提供在_到N通道電晶體22()間極的線路^ 上，該電晶體220有-接線端用來接收線路2〇2上的彻 信號，另一接線端耦接到節點VlNp。 222 224 η VINP 0 ¾ V〇SP上的N通道電晶體226和節點v⑽上的^^ ，2=的接線端。電晶體226、228的間極分別接線 212上的CALP信號和線路216上的信號，同^ ^ Μ 226 > 228 ^ ^0UTB 〇 - P if 'f ==源極接線端耦制vcc ’其汲極耦制節i 0UTB ’閘極耦接到節點V〇SP 〇 相應的N通道包晶體232之沒極|馬接到節點〇UTB， 1302317 16972twf.doc/〇〇6 日日體232的閘極墟到節點v〇SN，同時日辦” 的閘極接收線路214上的CALPB _ ^^4

CALP信號同樣也耦接到N通道晶體^的門士的 通道雷#髀9% ΛΑ & ^ 、、电姻體236的閘極，該N 媸ϋ 的一接線端耦接到節點〇驗，另-接繞 =2=0墟到電路地。節點咖输到反^ :==r):上:r; 速、低二=?:二是結合數個校準信號來執= 再π參閱圖3，在相位校準操作期間，開始時踗 上的CAL信號為“高，，，而線路2丨〇上 β卞為 :其後’線路212™信號二 :節點_下拉為“低”，直到流經電晶體23^|f 值來使電㈣下拉-最佳量的電流。值躲鱗是’電阻 的功能也可_其他的技術實咖提供—合適的電流 源，例如，用相對通道長度較長、相對寬 的 替換電晶體236，從而避免了對電阻_的需^的電曰曰體 同’由於電晶體226處於“導通，，的狀態 v⑽上的電壓和節點0UTB上的電壓相等:盆口中此 是電晶體230上的閘極電壓。在節點v〇sp和vcc間的 ，壓差是電晶體230的閘極到源極電壓差（v邱），且,“ 壓差是溫度以及電晶體230製作過程變化的函 以私 1302^7,,oc/006 • 接著，線路212上的CALP信號為“低，，，線路214和 216上的信號CALPB和CALN分別為“高”。通過電晶體 230的電流主要由電晶體23〇的Vgs電壓決定，因此^點 OUTB的電壓將會上升，直到通過電晶體232的電流和:甬 過電晶體230的電流相等。然後，線路216 土的信號 ， ^取為“低’’。同時，節點VOSP和VOSN節點無㈣ - 是電晶體230和232上的間極電壓。通過電晶體232 ^電 • 流量和通過電晶體23〇的電流量相等。而後將線路2〇8上 的CAL信號取為“低’，，線路21〇上的CALB信妒取為 咼” ’使通過節點VINP的電壓為VIN準位。 μ 隨著vm從VREF準位的上升，通過電晶體23〇的電 流將會減弱，而通過電晶體232的電流將會增加。相地， 隨著靈準位從VREF準位下降時，通過電晶體^的電 流將會增加，而通過電晶體232的電流將會減弱。 “在所不的高速、低功率輸入緩衝器200的實施例中， 電晶體230和232的Vgs電壓均直接回應_而改^

♦而提供給節點0UTB大量的差動電流。相反，在習知輸入 緩衝益100中電晶體114 (圖D的VGS電壓也隨著VIN 變化而改變’但其乃藉由改變節點VTAIL上的電壓來抵 的電髮變化量。電晶體112的Vgs電壓變化僅僅是 因節點VTAIL上電壓變化的結果，該結果專致了電晶體 110的VGS電壓的變化，從而導致了節點vpG上的電壓變 化。 土 此外4知輸入缓衡恭丨〇〇的交流電上拉或下拉電流 1302317 16972twf.doc/006

大約限制在電流源116的電流設置準位，而本發明的高 速、低功率輸入緩衝器200卻沒有限制。事實上，當VIN f VREF相等牯，產生最大的輸入緩衝器的直通電 ^ 〇 VIN , t 230 同時電晶體232轉換為“導通，，㈣狀態。由於電晶體232

t a ^ 232 ^ VGS =UTB電壓將被驅動為“低”，直到其幾乎與電壓相 等。當遞準位減弱時，電晶體232處於“截止，，狀態1 日守電晶體230轉換為“導通”狀態。電晶體23〇的驅動電流 同樣主要由電晶體23。的Vgs電壓決U此節點〇utb 電壓將被驅動為“高”，直到幾乎與vcc電壓相等為止。 特別是如圖3所示，在一段操作相位期間（從時間衍 到t2^信號CAL處於邏輯準位“低，，，補償calb信號處 =輯準位“高’’，而CALp和CALN信號處於邏輯準位 ^ CALpB彳§號處於邏輯準位“高”。故可以進一步確 ^ ^輸入緩衝器並非是100%的時間可利用（如徙★到I 以及從t2到h時段），這樣如果使用相同規袼輸入緩 衝為的積體電路沒有提供一校準時段或為每一個輸入設計 ，用兩個輸入緩衝器200，則會造成該输入缓衝器產生功 能限制。在後一種情況下，兩個輸入缓衝器中可以在一個 被杈準的同時，另一個緩衝器在使用。與積體電路接墊 (bonding pad)以及相關的靜電放電（ESD)電路相比， 輸入緩衝器所佔的體積相當小。因此，為每一個積體電路 凡件接墊（或接腳）提供兩個輸入緩衝器2〇〇實際上對晶 11 1302317 16972twf.doc/〇〇6

I 粒區域的影響不大。 此外，參考圖4，其為依據本發明可能執行系統400 的功能方塊圖，其中使用了兩個高速、低功率輸入緩衝器 200A和200B，可以使其中一個進行校準而另一個正在使 用。如圖所示，共用的輸入線路（IN)通過線路INA和INB 上各自的互補金屬氧化物半導體（ CMOS)的傳輪(或“傳 送閘門402INA和402腿，而提供姶輸入缓衝器200A和 丨 200B。線路OUTA和OUTB上的輸入缓衝器200A和200B 的輸出知通過相應的COMS傳輸閘門402〇uta和4〇2〇utb 而提供至共用輸出線（OUT)。 11 . . 如圖所示，傳輸閘門402INA和402腿分別接收補償信 號INAP/INAN和INBP/INBN。同樣地，傳輸閘門402outa 和402outb分別接收補償信號0UTAP/0lJTAN和 OUTBP/OUTBN 〇 在操作狀態中，輸入緩衝器200Α在被校準的同時， 可以使用輸入緩衝器200Β。當節點OUTA和OUTB輸出 > 同樣的資料時，輸入緩衝器200Α和200Β皆可並行使用。 藉由在開啟傳輸閘門402OUTA之前，將傳輸閘門402ινα轉 變為“開啟”狀態，更可確保達成上述使用情況。

再請參閱如圖5的波形圖，其表示在前亂所描述的輸 入和輸出選通信號的相對時序。如圖所示，選通信號至各 個傳輸閘門402的時序如下：在確定〇UTAP和OUTAN 後，確定信號ΙΝΑΡ和ΙΝΑΝ，其中在後者信號未被確定 前，前者信號也未被確定。以相同的方式，在確定OUTBP 12

應注意、的是 理 1302317 16972twf.doc/006 和OUTBN後，確定信號INBP和INBN，且在後者信號未 被確定前，前者信號也未被確定。 依據本發明，必須用來校準輸入缓衝器200的頻率是 節點VOSP和VOSN的漏電流（圖2)以及電容器222和 224的電容的函數。尤其是在輸入緩衝器200不處於校準 模式狀態時，以與操作頻率一樣高的頻率嘗試校準是报難 的。因此，通常希望以較低的頻率來初始化校準週期。譬 如，與動態隨機記憶體（DRAM)元件結合使用時，可採 =自我更新模式信號。對於時鐘元件（cl〇cked device)而 。例如像同步DRAM ( SDRAM )或靜態隨機記憶體 (SRAM)，也可使用時鐘計數器的輸出。 丄了二一v〜电日日體230和232的校準順序（圖21 供^準‘者接著彳X準後者）只需對前述的輸人缓衝器20 做則、的改變即可被顛倒。此外，節點VOSN和V0SP ; ==到VSS下或vcc上。另外，電晶 。: =電壓可卿麵除其主體至雜/汲極結合點的賴 ，==”電Τ和元件類型描述了本發明的原 以限制本發;二進行描述，並非用 導會提示相關領域的技術;前述揭示的教 以涉及其他特徵，包枯 、進仃，、他修改。這種修改可 特徵或除树把齡趨過鋪使用的 圍闌述了特定結合的胜 特徵。‘官在該申請專利範 的特徵，但應當理解本發明公開的範圍 1302317 16972twf.doc/006 =或::新 2而易見的，無論是否涉:當=;=:= ‘技術無:部本發明所面臨的相同 pa , 在源於本申晴或任何其他申謗的檢舉期 ;i要：二留對這種特徵和/或這種特徵組合間述新的權 θ 2此處所使用的，術語“包括，，’或其任意變形，目的 包括’例如包括某些要件的敍述的步 Μ 、專案或裝置不是必須只包括這些要件，而是可 ^ΐί24種步驟、方法、專案或裝置沒有明確說明的或 ^有的其他要件。本巾請㈣述减t視為隱含任何必須 ^括在權利要求的範gj和所允許的^由制要求限定的申、 =事項的範圍之内作為必需要件的特殊秘、歩輝或功 =。此外，附屬專利範圍並不是調用3S u s c.ll2節的第 六自然段，除非使用確切的用語“用於…的裝置”並且其後 緊跟分詞。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 ^範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 又 【圖式簡單說明】 圖1是差動放大器形式的習知輸入緩衝器的示意圖， 該緩衝器具有一 VREF輸入和一 VIN輸入。 14 doc/006 圖2是依據本發明-個實施例的高速氏工 低功率輪入緩 _F和

【主要元件符號說明】 100 :輸入緩衝器 102、104、106 :線路 110、114 : N通道電晶體 108、112 : P通道電晶體 116 :電流源 % 118:反相器 200、200A、200B :輸入缓衡器 202、204、206、208、210、212、214 :線路 218、220、226、228、230、232、234、236 :電晶體 222、224 :電容器 238 :反相器 240 :電阻 402OUTA、402OUtb ··傳輸閘門 402ina、4〇2inb :傳輸閘 Π

Claims (1)

1. B02317 16972twfl.doc/006 ((〇XY^> H^〇Bl ΜΆ' 96-3-20 十、申請專利範圍： 1、一種積體電路輸入緩衝器，包括： 一輸入終端，接收一輸入電壓信號； _輸出終端，當該輸入緩衝器處於操作階段時，提供 一輸出電壓信號，以回應該輸入電壓信號；以及 芩考屯壓接線端，當該輸入緩衝器處於可選操作校 準階段時，提供—參考電壓錢給該輪人緩衝器。 哭二二申产專利範圍第1項所述之積體電路輸入缓衝 时卜、中該參考電壓接線端祕到該輸人器回應 一弟一校準信號。 器 ^申明專利|&圍第丨項所述之積體電路輸入缓衝 補償校終端柄接到該輸入緩衝器，以回應-於 法二ίϊ:用於一積體電路元件的-輸入緩衝器的方 該方=件具有1壓輸入和-參考電壓輸入， 考電厂 衝；處=^ 轉入“；：=緩 供1二電壓給該輸入緩過;;壓輪入提 衝器的-輸出節點準=電流給該輪入缓 電愿時，提供較小之—第縣本上不等於該第二 卜―種積體電路節點。 16 13‘〇2从7„ 96,.2〇 至少二輸入緩衝器，該些輸入緩衝器連接到該積體電 路元件的至少一輸入接腳，且該些輸入缓衝器皆可在操作 和操作校準階段間擇一選擇。

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