KR20030057722A

KR20030057722A - 반도체메모리장치의 입력버퍼회로

Info

Publication number: KR20030057722A
Application number: KR1020010087798A
Authority: KR
Inventors: 유민영
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-12-29
Filing date: 2001-12-29
Publication date: 2003-07-07

Abstract

본 발명은 반도체메모리장치의 입력버퍼회로에 관한 것으로, 버퍼인에이블신호의 입력에 응답하여 입력신호와 기준전압을 차동증폭하는 입력버퍼에 있어서, 상기 기준전압의 입력에 응답하여 제1노드의 전압을 풀다운하는 기준전압입력부, 상기 입력신호의 입력에 응답하여 제2노드의 전압을 풀다운하는 입력신호입력부, 상기 제1노드의 전압레벨에 응답하여 상기 제1노드를 풀업하기 위한 제1풀업부, 상기 제1노드의 전압레벨에 응답하여 상기 제2노드를 풀업하기 위한 제2풀업부, 상기 제2노드의 전압레벨에 응답하여 상기 제1풀업부를 전원과 연결시키는 제3풀업부, 상기 제1노드의 전압레벨에 응답하여 상기 제2풀업부를 전원과 연결시키는 제4풀업부, SDR 또는 DDR로의 모드선택에 따라 상기 전원을 상기 제1풀업부로 바이패스시키기 위한 제1스위치, SDR 또는 DDR로의 모드선택에 따라 상기 전원을 상기 제2풀업부로 바이패스시키기 위한 제2스위치를 구비하는 입력버퍼를 제공한다.

Description

반도체메모리장치의 입력버퍼회로{Input Buffer Circuit in Semiconductor Memory Device}

본 발명은 반도체메모리장치(Semiconductor Memory Device)에 관한 것으로서서, 더욱 상세하게는 단일데이터레이트(Single Data Rate; 이하 'SDR'이라 함)SDRAM과 더블데이터레이트(Double Data Rate; 이하 'DDR'이라 함)SDRAM 혼용 칩 설계시 전류소모를 줄인 입력버퍼(input buffer)회로에 관한 것이다.

반도체메모리장치는 클록(clock) 동기형메모리 즉, SDRAM(Synchronous DRAM)의 개발과 함께 그 액세스속도(access speed)가 현저히 고속화되었다.

더욱이 DDR의 개발은 현재 메모리의 동작속도를 수백 메가헤르쯔(MHz)에 이르게 하고 있다.

SDR이 시스템클록(sytem clock)의 라이징엣지(rising edge)에 동기되어 동작하던 것에서, 시스템클록의 라이징엣지 및 폴링엣지(falling edge) 각각에서 동기되어 동작하는 DDR은 차세대메모리로서 그 개발이 계속 진행중이다.

현재 SDR과 DDR은 각각 반도체메모리의 주류를 이루고 있으며, 메모리적용 시스템의 요구 또는 필요에 따라 2가지 메모리가 선택적으로 적용된다.

한편 SDR과 DDR은 모두 동기식 메모리로서, 칩(chip)내의 코아영역(core area)을 비롯해서 여러 부분에서 서로 유사한 구성을 갖게 된다.

그래서 칩 제조사의 입장에서는 향후 반도체메모리의 시장예측에 따라 SDR 및 DDR을 설계함에 있어서, SDR 및 DDR 혼용칩을 설계하게 되면, 필요에 따라 SDR 또는 DDR 전용칩으로 전환하여 적시에 시장에 공급할 수 있게 된다.

한편 SDR과 DDR은 입력레벨(input level)이 서로 다르게 되는데, SDR은 LVTTL(Vih=2.0V/Vil=0.8V), LVCMOS(Vih=0.8V/Vil=0.3V)레벨을 가지고, DDR은 SSTL_2(Vih=VREF+0.15V/Vil=VREF-0.15V)레벨을 갖게 된다.

따라서 SDR과 DDR 혼용 칩을 설계할 시에는, 이들 다른 입력레벨에 따라 각각 그에 대응되는 입력버퍼들을 모두 설계하여야 한다.

이를 구체적으로 살피면 다음과 같다.

도 1은 종래의 SDR SDRAM에서의 입력버퍼를 도시하고 있는 회로도이다. 도 1은 입력신호를 게이트입력하는 CMOS인버터(inverter)를 구성하는 피모스(PMOS)트랜지스터 11과 엔모스(NMOS)트랜지스터 13, 그리고 입력버퍼 인에이블신호 buf_en을 게이트입력하는 피모스트랜지스터 12 및 엔모스트랜지스터 14로 구성된다.

이러한 도 1의 회로구성을 참조하면, 입력신호 in의 입력레벨이 LVTTL(Vih=2.0V/Vil=0.8V), LVCMOS(Vih=0.8V/Vil=0.3V)를 사용하는 SDR SDRAM 입력버퍼는 도 1의 CMOS형 입력버퍼를 사용하여 입력레벨의 "L(low)","H(high)"를 칩 내부에 전달한다. 특히 입력레벨이 "L"로 인가하여 칩(chip)을 디세이블(disable)시키는 경우에 엔모스(NMOS) 13이 오프(off)되어 Vddi에서 Vssi로 흐르는 오프전류를 살펴보면, 피모스트랜지스터 11, 12및 엔모스트랜지스터 13, 14 자체가 가지는 누설전류(leakage current)만 존재하므로 작아진다.

도 2는 종래의 DDR SDRAM에서 사용되는 입력버퍼의 회로도이다. 즉, 입력레벨이 SSTL_2(Vih=VREF+0.15V/Vil=VREF-0.15V)를 사용하는 DDR SDRAM의 입력버퍼는, 입력신호 in을 기준전압 vref와 비교하여 증폭하는 차동증폭기(differentialamplifier) 형태로 구성된 입력버퍼를 사용한다. 그래서 VREF와 Vih=VREF+0.15V, Vil=VREF-0.15V의 입력레벨의 미세한 차이를 감지하여 칩 내부에 전달한다. 특히 입력레벨이 "L"로 인가하여 칩을 디세이블시키는 경우에 "B"노드가 vddi이고, A노드는 vssi에 근접하므로, A노드에 연결된 피모스트랜지스터 PM0 및 엔모스트랜지스터 NM1을 통해서 과도한 양의 오프전류(off current)가 흐르게 된다.

이와 같이, 일반적으로 입력레벨이 LVTTL(Vih=2.0V/Vil=0.8V), LVCMOS(Vih=0.8V/Vil=0.3V)로 되는 SDR과, 입력레벨이 SSTL_2(Vih=VREF+0.15V/ Vil=VREF-0.15V)인 DDR 제품을 하나의 칩에서 구현하기 위해서는 각기 서로 다른 형태의 입력버퍼를 사용해야 한다.

이렇게 되면, SDR과 DDR을 혼용하는 칩에 있어서는, 2가지의 다른 입력버퍼를 모두 설계하여야 하는데, 이에 따른 점유면적(lay-out area)의 증가라는 문제를 발생한다.

또한, 도 2와 같은 차동증폭 구조의 입력버퍼를 사용할 시에 나타나는 과도한 오프전류는 전류소비의 억제를 요구하는 고집적 SDR/DDR에 있어서는 큰 부담으로 작용할 수 밖에 없게 된다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 그 목적은 점유면적을 최소화하면서 오프전류의 발생을 억제하는 입력버퍼회로를 제공하는데 있다.

본 발명의 다른 목적은 SDR/DDR 혼용칩을 설계시에, 입력레벨에 따른 각각 별도의 입력버퍼를 설계하지 않고 하나의 입력버퍼가 2가지 입력레벨에 모두 적응가능하도록 설계된 입력버퍼회로를 제공하는 것이다.

도 1은 종래기술에 의한 CMOS형 입력버퍼 회로도,

도 2는 종래기술에 의한 차동증폭형 입력버퍼 회로도,

도 3은 본 발명에 의한 입력버퍼 회로도,

도 4는 도 3에서 스위치가 OFF 상태인 경우의 파형도,

도 5는 도 3에서 스위치가 ON 상태인 경우의 파형도.

* 도면의 주요 부분에 대한 부호의 설명 *

NM : 구동트랜지스터 NM1 : 기준전압입력트랜지스터

NM2 : 입력신호입력트랜지스터

PM0,PM1,PM2,PM3,PML,PMR : 풀업트랜지스터

SW1,SW2 : 스위치

상기와 같은 목적을 달성하기 위한 본 발명의 입력버퍼는, 버퍼인에이블신호의 입력에 응답하여 입력신호와 기준전압을 차동증폭하는 입력버퍼에 있어서, 상기 기준전압의 입력에 응답하여 제1노드의 전압을 풀다운하는 기준전압입력부, 상기 입력신호의 입력에 응답하여 제2노드의 전압을 풀다운하는 입력신호입력부, 상기 제1노드의 전압레벨에 응답하여 상기 제1노드를 풀업하기 위한 제1풀업부, 상기 제1노드의 전압레벨에 응답하여 상기 제2노드를 풀업하기 위한 제2풀업부, 상기 제2노드의 전압레벨에 응답하여 상기 제1풀업부를 전원과 연결시키는 제3풀업부, 상기 제1노드의 전압레벨에 응답하여 상기 제2풀업부를 전원과 연결시키는 제4풀업부, SDR 또는 DDR로의 모드선택에 따라 상기 전원을 상기 제1풀업부로 바이패스시키기 위한 제1스위치, SDR 또는 DDR로의 모드선택에 따라 상기 전원을 상기 제2풀업부로 바이패스시키기 위한 제2스위치를 구비하는 입력버퍼를 제공한다.

상기 제1 및 제2 스위치는 상기 입력버퍼가 DDR로 사용될 시에 각각 온됨을 특징으로 한다.

상기 입력버퍼는, 상기 버퍼인에이블신호의 입력에 응답하여 상기 제1 및 제2노드를 풀업하기 위한 보조 풀업부를 더 구비함을 특징으로 한다.

상기 제2노드는 입력버퍼의 출력노드로 됨을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.

도 3는 본 발명에 의한 입력버퍼의 구성을 나타내는 회로도이다.

도 3의 구성에서 본 발명의 요지 부각을 위해 전술한 도 2의 회로의 구성요소와 동일한 기능을 수행하는 부분에 대해서는 동일한 부호를 부여하였다.

본 발명에 의한 입력버퍼는, 기준전압 vref의 입력에 응답하여 A노드의 전압을 풀다운(pull-down)하는 기준전압입력트랜지스터 NM1, 입력신호 in의 입력에 응답하여 B노드의 전압을 풀다운하는 입력신호입력트랜지스터 NM2, 상기 A노드의 전압레벨에 응답하여 상기 A노드를 풀업(pull-up)하기 위한 제1풀업트랜지스터 PM0, 상기 A노드의 전압레벨에 응답하여 상기 B노드를 풀업하기 위한 제2풀업트랜지스터 PM1, 상기 B노드의 전압레벨에 응답하여 상기 제1풀업트랜지스터 PM0를 전원 vddi에 연결시키는 제3풀업트랜지스터 PML, 상기 A노드의 전압레벨에 응답하여 상기 제2풀업트랜지스터 PMR을 전원 vddi에 연결시키는 제4풀업트랜지스터 PMR, SDR 또는 DDR로의 모드(mode)선택에 따라 상기 전원 vddi를 상기 제1풀업트랜지스터 PM0로 바이패스(by-pass)시키기 위한 제1스위치 SW1, SDR 또는 DDR로의 모드선택에 따라 상기 전원 vddi를 상기 제2풀업트랜지스터 PM1으로 바이패스시키기 위한 제2스위치 SW2와, 버퍼인에이블신호 buf_en의 입력에 응답하여 상기 기준전압입력트랜지스터 NM1과 입력신호입력트랜지스터 NM2의 차동증폭을 구동하는 구동트랜지스터 NM0와, 상기 버퍼인에이블신호 buf_en의 입력에 응답하여 상기 A노드 및 B노드의풀업을 보조하는 수단인 PM2/PM3와, 출력노드로 되는 상기 B노드의 전압을 증폭하여 출력하는 드라이버(driver)로서의 인버터(inverter) INV로 구성된다.

도 3의 구성상의 특징을 살피면, SDR 또는 DDR로의 적용이 모두 가능하도록 특정 동작때(본 발명에서는 DDR 동작인 경우를 예로 들었음) 전류를 바이패스시키기 위한 스위치(SW1, SW2)를 구비하였다는 것과, 상기 스위치 SW1,SW2를 전압노드 A/B에 래치접속되도록 구성하였다는 것이 그 특징적 구성으로 된다.

도 3의 구성을 참조하여 본 발명의 입력버퍼의 동작을 설명하면, 먼저, 입력레벨이 LVTTL(Vih=2.0V/Vil=0.8V), LVCMOS(Vih=0.8V/Vil=0.3V)를 사용하는 SDR SDRAM 입력버퍼의 경우는 다음과 같다. 도 3의 회로에서 DDR 스위치 SW1/SW2를 오프(off)시킨다. 즉, PMOS 래치(즉, 제3 및 제4풀업트랜지스터 PML/PMR)를 연결해서 사용하면 된다. 그래서 예컨대, 입력레벨을 "L"로 인가하여 칩을 디세이블시키는 경우에 "B"노드가 vddi이므로, 제3풀업트랜지스터 PML이 오프된다. 그래서 A노드에 연결된 제1풀업트랜지스터 PM0 및 기준전압입력트랜지스터 NM1을 통해서 흐르는 전류가 차단되고, B노드의 레벨은 출력용 인버터 INV를 통해서 반전되어 출력이 "L"가 된다.

그리고 입력레벨을 "H"로 인가하여 칩을 인에이블(enable)시키는 경우에는 "B"노드가 vssi이므로, 제3풀업트랜지스터 PML이 온되고, A노드는 A노드 양단의 전압배분(즉, 제1풀업트랜지스터 PM0와 기준전압입력트랜지스터 NM1의 전압배분)에 의해서 vddi와 vssi에서 vssi에 근접하게 된다. 그래서 제4풀업트랜지스터 PMR과 제2풀업트랜지스터 PM1은 선형영역(linear area)에서 동작하고, 입력신호입력트랜지스터 NM2는 온이 되어, B노드의 레벨은 출력용 인버터 INV를 통해서 반전되어 출력이 "H"가 된다.

이처럼 스위치 SW1/SW2가 오프인 경우의 도 3의 동작은 도 4와 같은 파형특성을 갖는다.

한편, 본 발명에 의한 스위치 SW1, SW2를 제어하는 방법은, 메탈옵션(metal option)을 사용하거나, 또는 퓨즈(fuse)회로를 이용하여 SDR/DDR로의 적용시 그 레벨을 달리하여 제어하는 방법이 있으며, 최근에 그 사용이 늘어난 앤티퓨즈(anti-fuse)를 사용하여 스위치의 온/오프를 제어하는 방법을 사용할 수도 있다.

다음으로 도 3의 회로가 DDR SDRAM으로 적용되는 경우를 살펴보겠다. 즉, 입력레벨이 SSTL_2(Vih=VREF+0.15V/Vil=VREF-0.15V)를 사용하는 DDR SDRAM의 입력버퍼는 도 3의 회로에서 DDR 스위치 SW1/SW2를 온(on)시켜서 PMOS래치(즉, 제3 및 제4풀업트랜지스터 PML/PMR)를 차단해서 사용한다. 그러면 도 3의 구성은 일반적인 차동증폭형 버퍼가 되어 VREF와 Vih=VREF+0.15V, Vil=VREF-0.15V의 입력레벨의 미세한 차이를 감지하여 칩 내부에 전달한다.

이처럼 스위치 SW1/SW2가 온인 경우의 도 3의 동작은 도 5와 같은 파형특성을 갖는다.

이와 같이 종래에서 입력레벨(input level)이 LVTTL(Vih=2.0V/Vil=0.8V), LVCMOS(Vih=0.8V/Vil=0.3V)와 SSTL_2(Vih=VREF+0.15V/Vil=VREF-0.15V)인 제품을 하나의 칩에서 구현하기 위해서는 각기 서로 다른 형태의 입력버퍼를 사용해야 하던 문제를 해결한다.

이상에서 설명한 바와 같은 본 발명의 입력버퍼는, 하나의 입력버퍼가 SDR/DDR 모두의 입력레벨에 적용가능하도록 설계되어 혼용 칩 설계시 단지 하나의 입력버퍼만을 설계하여 그 레이아웃(lay-out )면적을 줄였으며, 또한 입력레벨이 LVTTL/LVCMOS Vil일 경우에 회로내의 전류패스(current path)를 차단하여 저전력 반도체메모리의 구현을 가능하도록 하는 효과가 있다.

Claims

버퍼인에이블신호의 입력에 응답하여 입력신호와 기준전압을 차동증폭하는 반도체메모리장치의 입력버퍼에 있어서,

상기 기준전압의 입력에 응답하여 제1노드의 전압을 풀다운하는 기준전압입력부;

상기 입력신호의 입력에 응답하여 제2노드의 전압을 풀다운하는 입력신호입력부;

상기 제1노드의 전압레벨에 응답하여 상기 제1노드를 풀업하기 위한 제1풀업부;

상기 제1노드의 전압레벨에 응답하여 상기 제2노드를 풀업하기 위한 제2풀업부;

상기 제2노드의 전압레벨에 응답하여 상기 제1풀업부를 전원과 연결시키는 제3풀업부;

상기 제1노드의 전압레벨에 응답하여 상기 제2풀업부를 전원과 연결시키는 제4풀업부;

SDR 또는 DDR로의 모드선택에 따라 상기 전원을 상기 제1풀업부로 바이패스시키기 위한 제1스위치; 및

SDR 또는 DDR로의 모드선택에 따라 상기 전원을 상기 제2풀업부로 바이패스시키기 위한 제2스위치

를 구비함을 특징으로 하는 입력버퍼회로.
제1항에 있어서,

상기 제1 및 제2 스위치는 상기 입력버퍼가 DDR로 사용될 시에 각각 온됨을 특징으로 하는 입력버퍼회로.
제1항에 있어서,

상기 제1 및 제2 스위치는 상기 입력버퍼가 SDR로 사용될 시에 각각 오프됨을 특징으로 하는 입력버퍼회로.
제1항에 있어서,

상기 입력버퍼는, 상기 버퍼인에이블신호의 입력에 응답하여 상기 제1 및 제2노드를 풀업하기 위한 보조 풀업부를 더 구비함을 특징으로 하는 입력버퍼회로.
제1항 또는 제4항에 있어서,

상기 제2노드는 입력버퍼의 출력노드로 됨을 특징으로 하는 입력버퍼회로.