KR100265528B1 - 반도체 장치 - Google Patents

Abstract

전원 전압을 분압한 전압을 발생하는 전압 발생 회로를 구비하는 반도체 장치에 관한 것으로, 전압 발생 회로에 부수하여 설치되는 백업 회로에 있어서의 전력 소비를 낭비없이 효과적으로 행하여 소비 전력의 감소화를 도모한다.

VPR 회로(1)에 부수하여 설치되어야 할 VPR 백업 회로로서, 전원 전압 VCC의 상승시로부터 모드·레지스터·세트·명령 기록 지시 신호 MRSP=H 레벨이 될 때까지의 기간 및 클록·인에이블 신호 CKE=H 레벨이 되는 기간은 활성 상태가 되고, 클록·인에이블 신호 CKE=L 레벨이 되는 기간은 비활성 상태가 되는 VPR 백업 회로(2)를 설치한다.

Description

반도체 장치

본 발명은, 전원전압을 분압하여 이루어진 전압을 발생하는 전압 발생 회로와, 이 전압 발생 회로를 백업하는 백업 회로를 구비하는 반도체 장치나, 기준 전압용 외부 단자에 기준 전압이 인가되지 않는 경우에는, 내부에서 발생된 기준 전압을 사용하여, 기준 전압용 외부 단자에 기준 전압이 인가되어 있는 경우에는, 기준 전압용 외부 단자에 인가되어 있는 기준 전압을 사용하도록 구성되는 반도체 장치에 관한 것이다.

반도체 장치, 예컨대, 동기 DRAM은, 일반적으로 외부로부터 전원전압 VCC로서 3.3[V]가 부여되지만, 내부에는, 전원전압 VCC의 1/2 전압인 1.65[V]를 발생하는 전압 발생 회로나, 전원전압 VCC의 1/2보다도 낮은 전압, 예컨대, 1.0[V]를 발생하는 전압 발생 회로 등이 설치된다.

예컨대, 전원전압 VCC의 1/2 전압인 1.65[V]는, 셀커패시터의 대향 전극에 인가하는 전압이나, 셀에서 데이터가 출력되는 비트선을 프리차지하는 전압으로서 사용되고, 전원전압 VCC의 1/2보다도 낮은 전압인 1.0[V]는 외부 단자에 데이터를 출력하는 출력 버퍼에 접속되어 있는 데이터 버스를 프리차지하는 전압으로서 사용된다.

그래서, 이들 전압 발생 회로의 부하에 대한 충방전 능력은, 부하의 전압 변동이 그만큼 문제가 되지 않는 파워 다운시를 기준으로서 설정되기 때문에, 부하의 전압 변동이 문제가 되는, 또한, 명령이 입력될지 모르는 유휴 상태나, 액티브 상태시 등의 파워 업시에 대응하기 때문에, 이들 전압 발생 회로에 부수하여, 부하 충방전 능력이 큰 백업 회로가 설치되는 것이 일반적이다.

또한, 동기 DRAM 중에는, LVTTL(low voltage transistor transistor logic) 데이터 전송 방식을 채용하는 시스템에 사용할 경우에는, 내부의 기준 전압 발생 회로에서 발생시킨 기준 전압 1.4[V]를 내부 회로에 공급하고, SSTL(stub series terminated transceiver logic) 데이터 전송 방식을 채용하는 시스템에 사용할 경우에는, 외부에서 공급되는 기준 전압 1.4[V]를 내부 회로에 공급하는 기준 전압 회로를 구비하고 있는 것이 있다.

그래서, 전압 발생 회로에 부수하여 설치되는 백업 회로나 기준 전압 회로에서의 전력 소비를 낭비없이 효율적으로 행할 수 있으면, 소비 전력의 감소화를 도모할 수 있다.

본 발명은, 이러한 점에 감안하여 전원전압을 분압한 전압을 발생하는 전압 발생 회로를 구비하는 반도체 장치로서, 전압 발생 회로에 부수하여 설치되는 백업 회로에서의 전력 소비를 낭비없이 효율적으로 행하여, 소비 전력의 감소화를 도모할 수 있도록 한 반도체 장치를 제공하는 것을 제 1 목적으로 하고, 기준 전압용 외부 단자에 기준 전압이 인가되지 않는 경우에는 내부에서 발생된 기준 전압을 사용하여, 기준 전압용 외부 단자에 기준 전압이 인가되어 있는 경우에는, 기준 전압용 외부 단자에 인가되어 있는 기준 전압을 사용하는 반도체 장치로서, 기준 전압 회로에서의 전력 소비를 낭비없이 효율적으로 행하여, 소비 전력의 감소화를 도모할 수 있도록 한 반도체 장치를 제공하는 것을 제 2 목적으로 한다.

도 1은 본 발명의 실시 제 1 형태인 동기 DRAM의 주요부를 나타내는 회로도.

도 2는 본 발명의 실시 제 1 형태인 동기 DRAM이 구비하는 VPR 회로 및 VPR 백업 회로의 구성을 나타내는 회로도.

도 3은 본 발명의 실시 제 1 형태인 동기 DRAM이 구비하는 VDP 회로 및 VDP 백업 회로의 구성을 나타내는 회로도.

도 4는 본 발명의 실시 제 1 형태인 동기 DRAM이 구비하는 기준 전압 회로의 구성을 나타내는 회로도.

도 5는 본 발명의 실시 제 1 형태인 동기 DRAM이 구비하는 제어 회로의 일부분의 구성을 나타내는 회로도.

도 6은 본 발명의 실시 제 1 형태인 동기 DRAM이 구비하는 제어 회로를 갖춘 전원전압 상승 검출 회로, S2 발생 회로 및 S1 발생 회로의 동작의 일례를 나타내는 파형도.

도 7은 본 발명의 실시 제 1 형태인 동기 DRAM이 구비하는 제어 회로를 갖춘 S3 발생 회로의 구성을 나타내는 회로도.

도 8은 본 발명의 실시 제 1 형태인 동기 DRAM이 구비하는 제어 회로를 갖춘 S3 발생 회로의 파워 다운/셀프 재생시의 동작을 나타내는 타이밍차트.

도 9는 본 발명의 실시 제 1 형태인 동기 DRAM이 구비하는 제어 회로를 갖춘 S3 발생 회로의 로크·서스팬드시의 동작을 나타내는 타이밍차트.

도 10은 본 발명의 실시 제 2 형태인 동기 DRAM의 주요부를 나타내는 회로도.

〈도면의주요부분에대한부호의설명〉

1 : VPR 회로

2 : VPR 백업 회로

3: VDP 회로

4 : VPD 백업 회로

5 : 기준 전압 회로

6 : 제어 회로

본 발명 중, 제 1 발명(청구범위 제 1 항 기재의 반도체 장치)은, 전원선과 접지선과의 사이에 제 1, 제 2 저항을 직렬로 접속하고, 이들 제 1, 제 2 저항의 접속점을 전압 출력 노드로서, 전원선이 공급하는 전원전압을 제 1, 제 2 저항으로 분압한 소정의 전압을 전압 출력 노드로부터 출력하도록 된 전압 발생 회로와, 전압 출력 노드의 전압이 허용 하한치 보다도 저전압이 되면, 전압 출력 노드측에 대하여 풀업 동작을 행하고, 전압 출력 노드의 전압을 허용 하한치로 상승시켜서, 전압 출력 노드의 전압이 허용 상한치 보다도 고전압이 되면, 전압 출력 노드측에 대하여 풀다운 동작을 행하고, 전압 출력 노드의 전압을 허용 상한치로 하강시키는 백업 회로를 구비하는 반도체 장치에 있어서, 백업 회로는 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간만 활성 상태로 되고, 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은 비활성 상태로 되도록 구성되어 있는 것이다.

이 제 1 발명에 있어서는, 백업 회로는, 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간만 활성 상태로 되고, 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은 비활성 상태로 되기 때문에, 전력 소비를 낭비없이 효율적으로 행할 수 있다.

본 발명 중, 제 2 발명(청구범위 제 2 항 기재의 반도체 장치)은, 제 1 발명에 있어서, 백업 회로는 드레인을 전원선에 접속시키고, 소스를 전압 출력 노드에 접속시킨 풀업용의 제 1 n채널 절연 게이트형 전계 효과 트랜지스터와, 소스를 전압 출력 노드에 접속시키고, 드레인을 접지선에 접속시킨 풀다운용의 제 1 p채널 절연 게이트형 전계 효과 트랜지스터와, 풀업·풀다운 제어 회로를 구비하여 구성되는 것이다.

그래서, 풀업·풀다운 제어 회로는, 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간은, 제 1 n채널 전계 효과 트랜지스터의 게이트에 전압 출력 노드의 전압의 허용 하한치에 제 1 n채널 절연 게이트형 전계 효과 트랜지스터의 임계 전압을 가산한 전압을 인가하는 동시에, 제 1 p채널 전계 효과 트랜지스터의 게이트에 전압 출력 노드의 전압의 허용 상한치에 제 1 p채널 절연 게이트형 전계 효과 트랜지스터의 임계 전압의 절대치를 감산한 전압을 인가하여, 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은, 제 1 n채널 절연 게이트형 전계 효과 트랜지스터의 게이트 및 제 1 p채널 절연 게이트형 전계 효과 트랜지스터의 게이트에 전압 출력 노드의 전압을 인가하는 것이다.

본 발명 중, 제 3 발명(청구범위 제 3 항 기재의 반도체 장치)은 제 2 발명에서, 풀업·풀다운 제어 회로는, 제 1 및 제 2 스위치 소자와, 제 1, 제 2, 제 3, 제 4 및 제 5 스위치 소자와, 제 2 n채널 절연 게이트형 전계 효과 트랜지스터와, 제 2 p채널 절연 게이트형 전계 효과 트랜지스터를 구비하여 구성되는 것이다.

그래서, 제 1 스위치 소자는, 일단을 전원선에 접속시키고, 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간은 도통 상태로 되고, 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은 비도통 상태로 되는 것이다.

또한, 제 2 스위치 소자는, 일단을 접지선에 접속시키고, 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간은 도통 상태로 되고, 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은 비도통 상태로 되는 것이다.

또한, 제 1, 제 2 및 제 3 저항은, 제 1 스위치 소자의 타단과, 제 2 스위치 소자의 타단과의 사이에 직렬로 접속된 것이다.

또한, 제 4 저항 소자는, 일단을 제 1 스위치 소자의 타단에 접속시키고, 타단을 제 1 n채널 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속시킨 것이다.

또한, 제 2 n채널 절연 게이트형 전계 효과 트랜지스터는, 드레인 및 게이트를 제 1 n채널 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속시키고, 소스를 제 2, 제 3 저항의 접속점에 접속시킨 것이다.

또한, 제 2 p채널 절연 게이트형 전계 효과 트랜지스터는, 소스를 제 1, 제 2 저항의 접속점에 접속시키고, 게이트 및 드레인을 제 1 p채널 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속시킨 것이다.

또한, 제 5 저항 소자는, 일단을 제 1 p채널 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속시키고, 타단을 제 2 스위치 소자의 타단에 접속시킨 것이다.

본 발명 중, 제 4 발명(청구범위 제 4 항 기재의 반도체 장치)은, 제 3 발명에 있어서, 반도체 장치는 동기 DRAM이고, 전압 발생 회로가 출력하는 소정의 전압은, 전원선이 공급하는 전원전압의 2분의 1의 전압, 또한, 셀의 데이터가 출력되는 비트선을 프리차지하기 위한 전압이고, 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간은, 전원전압이 상승했을 때부터 모드·레지스터·세트·명령의 모드·레지스터에 대한 기록을 지시하는 모드·레지스터·세트·명령 기록 지시 신호가 발생될 때까지의 기간 및 클록·인에이블 신호가 고논리 레벨로 되어 있는 기간인 것이다.

본 발명 중, 제 5 발명(청구범위 제 5 항 기재의 반도체 장치)은 제 4 발명에 있어서, 전원전압이 상승한 후에는, 제 1 논리 레벨을 고정적으로 출력할지 또는 제 2 논리 레벨을 고정적으로 출력하는지를 설정할 수 있는 백업 제어 회로를 구비하고, 백업 회로는 백업 제어 회로가 제 1 논리 레벨을 출력할 경우에는, 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간만 활성 상태로 되고, 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은 비활성 상태가 되도록 제어되며, 백업 제어 회로가 제 2 논리 레벨을 출력할 경우에는 항상 활성 상태가 되도록 제어되는 것이다.

본 발명 중, 제 6 발명(청구범위 제 6 항 기재의 반도체 장치)은, 제 1 발명에 있어서, 백업 회로는 전원선과 전압 출력 노드와의 사이에 순서가 다르게 직렬 접속된 풀업용의 제 1 n채널 절연 게이트형 전계 효과 트랜지스터 및 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간은 도통 상태, 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은 비도통 상태로 되는 제 1 스위치 소자와, 전압 출력 노드와 접지선과의 사이에 순서가 다르게 직렬 접속된 풀다운용의 제 2 n채널 절연 게이트형 전계 효과 트랜지스터 및 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간은 도통 상태, 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은 비도통 상태로 되는 제 2 스위치 소자와, 풀업·풀다운 제어 회로를 구비하여 구성되는 것이다.

그래서, 풀업·풀다운 제어 회로는, 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간에 있어서는, 전압 출력 노드의 전압이 허용 하한치보다도 저전압이 되면, 제 1 n채널 절연 게이트형 전계 효과 트랜지스터를 도통 상태로 하는 전압을 제 1 n채널 절연 게이트형 전계 효과 트랜지스터의 게이트에 인가하는 동시에, 제 2 n채널 절연 게이트형 전계 효과 트랜지스터를 비도통 상태로 유지시키는 전압을 제 2 n채널 절연 게이트형 전계 효과 트랜지스터의 게이트에 인가하고, 전압 출력 노드의 전압이 허용 상한치보다도 고전압이 되면, 제 1 n채널 절연 게이트형 전계 효과 트랜지스터를 비도통 상태로 유지시키는 전압을 제 1 n채널 절연 게이트형 전계 효과 트랜지스터의 게이트에 인가하는 동시에, 제 2 n채널 절연 게이트형 전계 효과 트랜지스터를 도통 상태로 하는 전압을 제 2 n채널 절연 게이트형 전계 효과 트랜지스터의 게이트에 인가하는 것이다.

본 발명 중, 제 7 발명(청구범위 제 7 항 기재의 반도체 장치)은, 제 6 발명에 있어서, 풀업·풀다운 제어 회로는 제 3 및 제 4 스위치 소자와, 제 1, 제 2, 제 3 및 제 4 저항 소자와, 제 1 및 제 2 차동 앰프를 구비하여 구성되는 것이다.

그래서, 제 3 스위치 소자는, 일단을 전원선에 접속시키고, 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간은 도통 상태, 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은 비도통 상태로 되는 것이다.

또한, 제 4 스위치 소자는, 일단을 접지선에 접속시키고, 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간은 도통 상태, 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은 비도통 상태로 되는 것이다.

또한, 제 1, 제 2, 제 3 및 제 4 저항 소자는, 제 3 스위치 소자의 타단과 제 4 스위치 소자의 타단과의 사이에 직렬로 접속된 것이다.

또한, 제 1 차동 앰프는, 비반전 입력 단자를 제 3, 제 4 저항의 접속점에 접속시키고, 반전 입력 단자를 전압 출력 노드에 접속시키며, 비반전 출력 단자를 제 1 n채널 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속시켜서, 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간은 활성 상태, 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은 비활성 상태로 되는 것이다.

또한, 제 2 차동 앰프는, 비반전 입력 단자를 전압 출력 노드에 접속시키고, 반전 입력 단자를 제 1, 제 2 저항의 접속점에 접속시키며, 비반전 출력 단자를 제 2 n채널 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속시켜서, 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간은 활성 상태, 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은 비활성 상태로 되는 것이다.

본 발명 중, 제 8 발명(청구범위 제 8 항 기재의 반도체 장치)은 제 7 발명에 있어서, 반도체 장치는 동기 DRAM이고, 전압 발생 회로가 출력하는 소정의 전압은, 전원선이 공급하는 전원전압의 2분의 1의 전압보다도 저전압, 또한, 외부 단자에 데이터를 출력하는 데이터 출력 버퍼에 데이터를 전송하는 데이터 버스를 프리차지하기 위한 전압이고, 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간은, 전원전압이 상승했을 때부터 모드·레지스터·세트·명령 기록 지시 신호가 발생될 때까지의 기간, 클록·인에이블 신호가 고논리 레벨의 상태로 워드선이 상승될 경우 및 클록·서스팬드시인 것이다.

본 발명 중, 제 9 발명(청구범위 제 9 항 기재의 반도체 장치)은, 제 1 데이터 전송 방식을 채용하는 시스템에 사용되는 경우에는 비접속 상태로 되고, 제 2 데이터 전송 방식을 채용하는 시스템에 사용되는 경우에는 제 1 기준 전압이 인가되는 기준 전압용 외부 단자와, 제 1 기준 전압과 동일 전압의 제 2 기준 전압을 발생하는 기준 전압 발생 회로와, 일단을 전원선에 접속시킨 순서가 다르게 직렬로 접속시킨 전원전압 상승시에서 일정 기간은 도통 상태, 전원전압 상승시에서 일정 기간을 경과한 후에는 비도통 상태로 되는 제 1 스위치 소자 및 저항 소자로 이루어진 직렬 회로와, 비반전 입력 단자를 기준 전압용 외부 단자 및 직렬 회로의 타단에 접속시키며, 반전 입력 단자에 제 2 기준 전압 보다도 높고, 또한, 전원선이 공급하는 전원전압보다도 낮은 전압이 인가되고, 차동 앰프는 전원전압 상승시에서 일정기간은 활성 상태, 전원전압 상승시에서 일정 기간을 경과한 후에는 비활성 상태로 되는 차동 앰프와, 차동 앰프의 출력이 고논리 레벨인 경우에는 제 2 기준 전압을 내부 회로에 공급하고, 차동 앰프의 출력이 저논리 레벨인 경우에는 제 1 기준 전압을 내부 회로에 공급하는 기준 전압 선택 회로를 갖는 기준 전압 회로를 구비하고 있는 것이다.

이 제 9 발명에 있어서는, 제 1 스위치 소자는, 전원전압 상승시에서 일정 기간을 경과한 후에는 비도통 상태로 되기 때문에, 전원전압 상승시에서 일정 기간을 경과한 후에는 저항 소자에 전류가 흐르는 일이 없으며, 또한, 차동 앰프는 전원전압 상승시에서 일정 기간을 경과한 후에는 비활성 상태로 되기 때문에, 기준 전압 회로에서의 전력 소비를 낭비없이 효율적으로 행할 수 있다.

본 발명 중, 제 10 발명(청구범위 제 10 항 기재의 반도체 장치)은, 제 9 발명에 있어서, 반도체 장치는 동기 DRAM이고, 제 1 데이터 전송 방식은 LVTTL방식이고, 제 2 데이터 전송 방식은 SSTL방식이며, 일정 기간은 모드·레지스터·세트·명령의 모드·레지스터에 대한 기록을 지시하는 모드·레지스터·세트·명령 기록 지시 신호가 발생될 때까지의 기간인 것이다.

이하, 도 1∼도 10을 참조하여, 본 발명의 실시 제 1 형태 및 제 2 형태에 관해서, 본 발명을 동기 DRAM에 적용한 경우를 예를 들어 설명한다.

제 1 형태··도 1∼도 9

도 1은 본 발명의 실시 제 1 형태인 동기 DRAM의 주요부를 나타내는 회로도이고, 본 발명의 실시 제 1 형태는, VPR 회로(1)와, VPR 백업 회로(2)와, VDP 회로(3)와, VDP 백업 회로(4)와, 기준 전압 회로(5)와, 제어 회로(6)를 구비하고, 그 외에 관해서는 종래 주지와 같이 구성된다.

도 2는 VPR 회로(1) 및 VPR 백업 회로(2)의 구성을 나타내는 회로도이고, VPR 회로(1)는 셀커패시터의 대향 전극에 인가하기 위한 전압이나, 셀에서 데이터가 출력되는 비트선을 프리차지하기 위한 전압으로서 사용하기 위한 전압 VPR로서 VCC/2를 발생하는 회로이다.

VPR 회로(1)에 있어서, (8)은 전원전압 VCC(예컨대, 3.3[V])를 공급하는 VCC전원선, (9,10)은 VCC전원선(8)과 접지선과의 사이에 직렬로 접속된 저항치를 고저항치, 예컨대, 530[KΩ]으로 하는 저항이다.

이 VPR 회로(1)는, 저항(9,10)의 접속점인 노드 N1에 전압 VPR로서 VCC/2를 수득하는 것이고, 노드 N1은 배선(11)을 통해 셀커패시터의 대향 전극이나 비트선 프리차지 회로에 접속되어 있다.

VPR 백업 회로(2)는 VPR 회로(1)에 부수하여 설치되는 것이고, VPR 회로(1)의 노드 N1의 전압 VPR이 VCC/2±α[V]의 범위로 유지되도록, 노드 N1측에 대하여 충방전 동작을 행하는 것이다. 또, α는, 예컨대, 0.1[V]이다.

이 VPR 백업 회로(2)에 있어서, N2는 제어 회로(6)로부터 출력되는 제어 신호 S1이 인가되는 노드, (12)는 제어 신호 S1을 반전하는 인버터, (13)은 인버터(12)의 출력을 반전시키는 인버터이다.

제어 신호 S1은, 후술하는 바와 같이 전원전압 VCC가 상승했을 때부터 CS 대기나 버스트 길이의 설정 내용등을 지시하는 모드·레지스터·세트·명령의 내용의 모드·레지스터에 대한 기록을 지시하는 모드·레지스터·세트·명령 기록 지시 신호 MRSP가 발생될 때까지의 기간 및 외부 클록 CLK를 유효하게 취급할지 아닐지를 지시하는 클록·인에이블 신호 CKE가 고논리 레벨(이하, H 레벨이라 함)로 되어 있는 기간은 H레벨로 되고, 전원전압 VCC가 상승했을 때부터 모드·레지스터·세트·명령 기록 지시 신호 MRSP가 발생될 때까지의 기간을 제외하고, 클록·인에이블 신호 CKE가 저논리 레벨(이하, L 레벨이라 함)에 있는 기간은 L레벨로 된다.

또, 이하의 기재에 있어서는, 모드·레지스터·세트·명령 기록 지시 신호 MRSP=H 레벨이 된 상태를 모드·레지스터·세트·명령 기록 지시 신호 MRSP가 발생된 상태로 하고, 모드·레지스터·세트·명령 기록 지시 신호 MRSP=L레벨로 된 상태를 모드·레지스터·세트·명령 기록 지시 신호 MRSP가 발생되어 있지 않은 상태로 한다.

또한, N3은 VPR 회로(1)로부터 출력되는 전압 VPR이 인가되는 노드, (14)는 인버터(12)의 출력에 의해 도통(이하, ON이라 함), 비도통(이하, OFF라 함)이 제어되는 nMOS 트랜지스터(15)와, 인버터(13)의 출력에 의해 ON, OFF가 제어되는 pMOS 트랜지스터(16)로 이루어진 아날로그·스위치이다.

또한,(17)은 인버터(12)의 출력에 의해 ON,OFF가 제어되는 nMOS 트랜지스터(18)와, 인버터(13)의 출력에 의해 ON,OFF가 제어되는 pMOS 트랜지스터(19)로 이루어진 아날로그·스위치이다.

이들 아날로그·스위치(14,17)는, 제어 신호 S1=H레벨인 경우, 즉, 인버터(12)의 출력=L레벨, 인버터(13)의 출력=H레벨인 경우에는 OFF로 되며, 제어 신호 S1=L레벨인 경우, 즉, 인버터(12)의 출력=L레벨, 인버터(13)의 출력=L레벨인 경우에는 ON으로 된다.

또한, (20)은 소스를 VCC전원선(8)에 접속시키고, 게이트를 인버터(12)의 출력단에 접속시키며, 스위치 소자로서 기능하는 pMOS 트랜지스터이고, 제어 신호 S1=H레벨인 경우, 즉, 인버터(12)의 출력=L레벨인 경우에는 ON으로 되고, 제어 신호 S1=L레벨인 경우, 즉, 인버터(12)의 출력=H레벨인 경우에는 OFF로 된다.

또한, (21)은 소스를 접지선에 접속시키고, 게이트를 인버터(13)의 출력단에 접속시키며, 스위치 소자로서 기능하는 nMOS 트랜지스터이고, 제어 신호 S1=H레벨인 경우, 즉, 인버터(13)의 출력=H레벨인 경우에는 ON으로 되고, 제어 신호 Sl=L레벨인 경우, 즉, 인버터(13)의 출력=L레벨인 경우에는 OFF로 된다.

또한, (22,23,24)는 pMOS 트랜지스터(20)의 드레인과 nMOS 트랜지스터(21)의 드레인과의 사이에 직렬 접속된 저항이고, 이들 저항(22,23,24)은, pMOS 트랜지스터(20)=ON, nMOS 트랜지스터(21)=ON으로 되는 경우에는, 저항(22,23)의 접속점인 노드 N4에 VCC/2+α[V]를 수득하고, 저항(23,24)의 접속점인 노드 N5에 VCC/2－α[V]를 수득할 수 있는 저항치로 되어 있다.

또한,(25)는 소스를 pMOS 트랜지스터(20)의 드레인에 접속시키고, 게이트를 접지선에 접속시킨 저항 소자로서 기능하는 pMOS트랜지스터, (26)은 드레인 및 게이트를 pMOS 트랜지스터(25)의 드레인에 접속시키고, 소스를 노드 N5에 접속시킨 다이오드로서 기능하는 nMOS 트랜지스터이다.

또한, (27)은 소스를 노드 N4에 접속시키고, 게이트를 드레인에 접속시킨 다이오드로서 기능하는 pMOS트랜지스터, (28)은 드레인을 pMOS 트랜지스터의 드레인에 접속시키고, 게이트를 VCC전원선(8)에 접속시키며, 소스를 nMOS 트랜지스터(21)의 드레인에 접속시킨 저항 소자로서 기능하는 nMOS 트랜지스터이다.

또한, (29)는 드레인을 VCC전원선(8)에 접속시키고, 게이트를 pMOS 트랜지스터(25)의 드레인과 nMOS 트랜지스터(26)의 드레인과의 접속점인 노드 N6에 접속시키며, 소스를 노드 N1에 접속시킨 풀업소자로서 기능하는 nMOS 트랜지스터이다.

또한, (30)은 소스를 노드 N1에 접속시키고, 게이트를 pMOS 트랜지스터(27)의 드레인과 nMOS 트랜지스터(28)의 드레인과의 접속점인 노드 N7에 접속시키며, 드레인을 접지선에 접속시킨 풀다운 소자로서 기능하는 pMOS 트랜지스터이다.

또, nMOS 트랜지스터(29)와 pMOS 트랜지스터(30)로 풀업·풀다운 회로가 구성되어 있고, 인버터(12,13)와, 아날로그·스위치(14,17)와, pMOS 트랜지스터(20,25,27)와, nMOS 트랜지스터(21,26,28)와, 저항(22,23,24)로, nMOS 트랜지스터(29) 및 pMOS 트랜지스터(30)를 제어하는 풀업·풀다운 제어 회로가 구성되어 있다.

이와 같이 구성된 VPR 백업 회로(2)에 있어서는, 전원전압 VCC가 상승했을 때부터 모드·레지스터·세트·명령 기록 지시 신호 MRSP=H레벨로 될 때까지의 기간 및 클록·인에이블 신호 CKE가 H레벨로 되어 있는 기간, 즉, 제어 신호 S1=H레벨로 될 경우, 인버터(12)의 출력=L레벨, 인버터(13)의 출력=H레벨, 아날로그·스위치(14)=OFF, 아날로그·스위치(17)=OFF, pMOS 트랜지스터(20)=ON, nMOS 트랜지스터(21)=ON로 된다.

따라서, 노드 N6의 전압은, 노드 N5의 전압(=VCC/2－α)+nMOS 트랜지스터(26)의 임계 전압(=VTHn)=VCC/2-α+VTHn이 되고, 노드 N7의 전압은 노드 N4의 전압(=VCC/2+α)-pMOS 트랜지스터(21)의 임계 전압(=VTHp)의 절대치=VCC/2+α-｜VTHp｜이 된다.

이 결과, VCC/2-α＜노드 N1의 전압 VPR＜VCC/2+α의 경우에는, nMOS 트랜지스터(29)의 게이트·소스간 전압=-α+VTHn＜VTHn이 되고, nMOS 트랜지스터(29)=OFF로 하는 동시에, pMOS 트랜지스터(30)의 소스·게이트간 전압=α-｜VTHp｜＞-｜VTHp｜이 되며, pMOS 트랜지스터(30)=OFF가 된다.

그래서, 노드 Nl의 전압 VPR≤VCC/2-α가 되면, nMOS 트랜지스터(29)의 게이트·소스간 전압≥VTHn이 되고, nMOS 트랜지스터(29)=ON이 되는 동시에, pMOS 트랜지스터(30)의 소스·게이트간 전압≥2α-｜VTHp｜가 되며, PMOS 트랜지스터(30)=OFF가 유지된다.

이 결과, 노드 N1의 전압 VPR＜VCC/2-α가 되면, nMOS 트랜지스터(29)는 노드 N1측에 대하여 풀업 동작을 행하고, VCC전원선(8)으로부터 nMOS 트랜지스터(29)를 통해 노드 N1측에 전류가 흐르고, 노드 N1의 전압 VPR이 상승하여, 노드 N1의 전압 VPR=VCC/2-α이 되면, nMOS 트랜지스터(29)는 풀업 동작을 멈추고, 노드 N1의 전압 VPR＞VCC/2-α이 되면, nMOS 트랜지스터(29)는 OFF가 된다.

이것에 대하여, 노드 N1의 전압 VPR≥VCC/2+α이 되면, nMOS 트랜지스터(29)의 게이트·소스간 전압≤－2α+VTHn이 되고, nMOS 트랜지스터(29)=OFF가 유지되는 동시에, pMOS 트랜지스터(30)의 소스·게이트간 전압≤-｜VTHp｜이 되어 PMOS 트랜지스터(30)=ON이 된다.

이 결과, 노드 N1의 전압 VPR＞VCC/2+α가 되면, pMOS 트랜지스터(30)는 노드 N1측에 대하여 풀다운 동작을 행하고, 노드 N1측에서 pMOS 트랜지스터(30)를 통해 접지선에 전류가 흐르며, 노드 N1의 전압 VPR은 하강하고, 노드 N1의 전압 VPR=VCC/2+α가 되면, pMOS 트랜지스터(30)는 풀다운 동작을 멈추고, 노드 Nl의 전압 VPR＜VCC/2가 되면, pMOS 트랜지스터(30)는 OFF가 된다.

이와 같이, 제어 신호 S1=H레벨로 될 경우, 즉, 전원전압 VCC가 상승했을 때부터 모드·레지스터·세트·명령 기록 지시 신호 MRSP=H레벨로 될 때까지의 기간 및 클록·인에이블 신호 CKE가 H레벨로 되어 있는 기간에 있어서는, VPR 백업 회로(2)는 활성 상태로 되고, 노드 N1의 전압 VPR은 VCC/2±α[V]의 범위로 유지되게 된다.

또한, 전원전압 VCC가 상승했을 때부터 모드·레지스터·세트·명령 기록 지시 신호 MRSP=H레벨로 될 때까지의 기간을 제외하고, 클록·인에이블 신호 CKE가 L레벨로 되는 기간에 있어서는, 제어 신호 S1=L레벨로 되기 때문에, 아날로그·스위치(14,17)=ON, pMOS 트랜지스터(20)=OFF, nMOS 트랜지스터(21)=OFF로 된다.

이 결과, 이 경우에는, nMOS 트랜지스터(29)의 게이트 전압=VPR, pMOS 트랜지스터(30)의 게이트 전압=VPR로 되기 때문에, nMOS 트랜지스터(29)=OFF, pMOS 트랜지스터(30)=OFF가 유지되어, VPR 백업 회로(2)는 비활성 상태로 된다.

도 3은 VDP 회로(3) 및 VDP 백업 회로(4)의 구성을 나타내는 회로도이고, VDP 회로(3)는 외부 단자인 데이터 입출력 단자에 데이터를 출력하기 위한 출력 버퍼에 데이터를 전송하는 데이터 버스를 프리차지하기 위한 전압으로서 사용하는 전압 VDP로서, 예컨대, 1.0[V]를 발생하는 것이다.

VDP 회로(3)에 있어서, (32)는 전원전압 VCC를 공급하는 VCC전원선, (33,34)는 VCC전원선(32)과 접지선과의 사이에 직렬로 접속된 고저항치의 저항이다.

이 VDP 회로(3)는, 저항(33,34)의 접속점인 노드 N8에 전압 VDP로서 1.0[V]를 수득하는 것이고, 노드 N8은 배선(35)을 통해 데이터 버스·프리차지 회로에 접속되어 있다.

또한, VDP 백업 회로(4)는, VDP 회로(3)에 부수하여 설치되는 것이고, 제어 신호 S2,S3에 의해 제어되며, VDP 회로(3)의 노드 N8의 전압이 1.0±β[V]의 범위로 유지되도록 노드 N8측에 대하여 충방전 동작을 행하는 것이다. 단지, β는, 예컨대, 0.1[V]이다.

그래서, 제어 신호 S2는, 후술한 바와 같이, 전원전압 VCC가 상승했을 때부터 모드·레지스터·세트·명령 기록 지시 신호 MRSP=H레벨로 될 때까지의 사이는 H레벨로 되고, 모드·레지스터·세트·명령 기록 지시 신호 MRSP=H레벨로 된 후에는 L레벨로 되는 신호이다.

또한, 제어 신호 S3은, 후술한 바와 같이, 클록·인에이블 신호 CKE와, *-내부 로우 어드레스·스트로브 신호 rasz에 기초하여 생성되는 제어신호이고, 내부 로우 어드레스·스트로브 신호 rasz는, 워드선을 상승시키는 경우에는 H레벨, 워드선을 상승시키지 않은 경우에는 L 레벨이라고 되는 신호이다.

그래서, 제어 신호 S3은, 클록·인에이블 신호 CKE=H레벨, 또한, 내부 로우 어드레스·스트로브 신호 rasz=H레벨인 경우, 즉, 클록·인에이블 신호 CKE=H레벨의 상태로 워드선이 상승시켜질 경우 및 클록·서스팬드시에는 H레벨로 되고, 그 외의 경우에는L레벨로 된다.

이 VDP 백업 회로(4)에 있어서, N9는 제어 신호 S2가 인가되는 노드, N10은 제어 신호 S3가 인가되는 노드, (36)은 제어 신호 S2와 제어 신호 S3을 OR 처리하는 OR 회로, (37)은 OR 회로(36)의 출력을 반전하는 인버터, (38)은 인버터(37)의 출력을 반전하는 인버터이다.

또한, N12는 VDP 회로(3)로부터 출력되는 전압 VDP가 인가되는 노드, (39)는 인버터(37)의 출력에 의해 ON,OFF가 제어되는 nMOS 트랜지스터(40)와, 인버터(38)의 출력에 의해 ON,OFF가 제어되는 pMOS 트랜지스터(41)로 이루어지는 아날로그·스위치이다.

이 아날로그·스위치(39)는 제어 신호 S2,S3 중 어느 하나가 H레벨인 경우, 즉, OR 회로(36)의 출력=H레벨, 인버터(37)의 출력=L레벨, 인버터(38)의 출력=H레벨이 될 경우에는 OFF로 되고, 제어 신호 S2,S3 모두 L레벨인 경우, 즉, OR 회로(36)의 출력=L레벨, 인버터(37)의 출력=H레벨, 인버터(38)의 출력=L레벨이 되는 경우에는 ON으로 된다.

또한, (42)는 소스를 VCC전원선(32)에 접속시키고, 게이트를 인버터(37)의 출력단에 접속시킨 스위치 소자로서 기능하는 pMOS 트랜지스터이고, 제어 신호 S2,S3 중 어느 하나가 H레벨인 경우, 즉, OR 회로(36)의 출력=H레벨, 인버터(37)의 출력=L레벨이 되는 경우에는 ON으로 되고, 제어 신호 S2,S3의 어느것도 L레벨인 경우, 즉, OR 회로(36)의 출력=L레벨, 인버터(37)의 출력=H레벨이 될 경우에는 OFF로 된다.

또한, (43)은 소스를 접지선에 접속시키고, 게이트를 인버터(38)의 출력단에 접속시킨 스위치 소자로서 기능하는 nMOS 트랜지스터이며, 제어 신호 S2,S3의 어느 하나가 H레벨인 경우, 즉, OR 회로(36)의 출력=H레벨, 인버터(38)의 출력=H레벨이 될 경우에는 ON으로 되고, 제어 신호 S2,S3의 어느것도 L레벨인 경우, 즉, OR 회로(36)의 출력=L레벨, 인버터(38)의 출력=L레벨이 될 경우에는 OFF로 된다.

또한, (44,45,46,47)은 pMOS 트랜지스터(42)의 드레인과 nMOS 트랜지스터(43)의 드레인과의 사이에 직렬로 접속된 저항이고, 이들 저항(44,45,46,47)은, pMOS 트랜지스터(42)=ON, nMOS 트랜지스터(43)=ON으로 될 경우에는, 저항(44,45)의 접속점인 노드 N13에 1.0+β[V]를 수득하고, 저항 (46,47)의 접속점인 노드 N14에 1.0-β[V]를 수득할 수 있는 저항치로 되어 있다.

또한, (49)는 비반전 입력 단자를 노드 N14에 접속시키고, 반전 입력 단자를 노드 N8에 접속시키며, OR 회로(36)의 출력에 의해 활성,비활성이 제어되는 차동 앰프이다.

이 차동 앰프(49)는 OR 회로(36)의 출력=H레벨로 될 경우, 즉, 제어 신호 S2,S3 중 어느 하나가 H레벨인 경우에는 활성 상태로 되고, OR 회로(36)의 출력=L레벨로 될 경우, 즉, 제어 신호 S2,S3의 어느것도 L레벨인 경우에는 비활성 상태로 된다.

또한, 이 차동 앰프(49)는 활성 상태로 될 경우에 있어서, 1.0-β＞반전 입력 단자의 전압인 경우, 즉, 1.0-β＞노드 N8의 전압 VDP의 경우에는, 출력 레벨=H 벨로 하고, 1.0-β≤반전 입력 단자의 전압인 경우, 즉, 1.0-β≤노드 N8의 전압 VDP의 경우에는 출력 레벨=L레벨로 하는 것이다.

또한, (50)은 비반전 입력 단자를 노드 N8에 접속시키고, 반전 입력 단자를 노드 N13에 접속시키며, OR 회로(36)의 출력에 의해 활성,비활성이 제어되는 차동 앰프이다.

이 차동 앰프(50)는 OR 회로(36)의 출력=H레벨로 될 경우, 즉, 제어 신호 S2,S3의 어느 하나가 H레벨인 경우에는 활성 상태로 되고, OR 회로(36)의 출력=L레벨로 될 경우, 즉, 제어 신호 S2,S3의 어느것도 L레벨인 경우에는 비활성 상태로 된다.

또한, 이 차동 앰프(50)는, 활성 상태로 될 경우에 있어서, 1.0+β＜비반전 입력 단자의 전압, 즉, 1.0+β＜노드 N8의 전압 VDP의 경우에는, 출력 레벨=H레벨로 하고, 1.0+β≥비반전 입력 단자의 전압, 즉, 1.0-β≥노드 N8의 전압 VDP의 경우에는 출력 레벨=L레벨로 하는 것이다.

또한, (51)은 드레인을 VCC전원선(32)에 접속시키고, 게이트를 차동 앰프(49)의 출력 단자에 접속시킨 풀업 소자로서 기능하는 nMOS 트랜지스터이다.

또한, (52)는 드레인을 nMOS 트랜지스터(51)의 소스에 접속시키고, 게이트를 OR 회로(36)의 출력단에 접속시키며, 소스를 노드 N8에 접속시키고, OR 회로(36)의 출력에 의해 ON,OFF가 제어되는 스위치 소자로서 기능하는 nMOS 트랜지스터이다.

또한, (53)은 소스를 접지선에 접속시키고, 게이트를 차동 앰프(50)의 출력단에 접속시킨 풀다운 소자로서 기능하는 nMOS 트랜지스터이다.

또한, (54)는 드레인을 노드 N8에 접속시키고, 게이트를 OR 회로(36)의 출력단에 접속시키며, 소스를 nMOS 트랜지스터(53)의 드레인에 접속시키고, OR 회로(36)의 출력에 의해 ON,OFF가 제어되는 스위치 소자로서 기능하는 nMOS 트랜지스터이다.

또, nMOS 트랜지스터(51,52,53,54)로 풀업·풀다운 회로가 구성되어 있고, OR 회로(36)와, 인버터(37,38)와, 아날로그·스위치(39)와, pMOS 트랜지스터(42)와, nMOS 트랜지스터(43)와, 저항(44,45,46,47)과, 차동 앰프(49,50)로 nMOS 트랜지스터(51,53)를 제어하는 풀업·풀다운 제어 회로가 구성되어 있다.

이와 같이 구성된 VDP 백업 회로(4)에 있어서는, 전원전압 VCC가 상승했을 때부터 모드·레지스터·세트·명령 기록 지시 신호 MRSP=H레벨로 될 때까지의 기간, 즉, 제어 신호 S2=H레벨로 될 경우, 또는, 클록·인에이블 신호 CKE=H레벨의 상태로 워드선이 상승시켜질 경우, 및, 클록·서스팬드시, 즉, 제어 신호 S3=H레벨로 될 경우에는, OR 회로(36)의 출력=H레벨, 인버터(37)의 출력=L레벨, 인버터(38)의 출력=H레벨, 아날로그·스위치(39)=OFF, pMOS 트랜지스터(42)=ON, nMOS 트랜지스터(43)=ON이 된다.

이 결과, 노드 N13의 전압은, 1.0+β[V]가 되고, 노드 N14의 전압은, 1.0-β[V], 차동 앰프(49)=활성 상태, 차동 앰프(50)=활성 상태, nMOS 트랜지스터(52)=ON, nMOS 트랜지스터(54)=ON이 된다.

이 경우에 있어서, 1.0-β＜노드 N8의 전압 VDP＜1.0+β에 있는 경우에는, 차동 앰프(49)의 출력=L레벨, 차동 앰프(50)의 출력=L레벨이 되고, nMOS 트랜지스터(51)=OFF, nMOS 트랜지스터(53)=OFF를 유지하게 된다.

그래서, 1.0-β≥노드 N8의 전압 VDP가 되면, 차동 앰프(49)의 출력=H레벨, nMOS 트랜지스터(51)=ON이 되는 동시에, 차동 앰프(50)의 출력=L레벨, nMOS 트랜지스터(53)=OFF가 유지된다.

이 결과, nMOS 트랜지스터(51)는 노드 N8측에 대하여 풀업 동작을 행하고, VCC전원선(32)으로부터 nMOS 트랜지스터(51,52)를 통해 노드 N8측에 전류가 흐르고, 노드 N8의 전압 VDP가 상승하여, 노드 N8의 전압=1.0-β가 되면, nMOS 트랜지스터(51)는 OFF가 된다.

또한, 1.0+β≤노드 N8의 전압 VDP가 되면, 차동 앰프(49)의 출력=H레벨, nMOS 트랜지스터(51)=OFF가 유지되는 동시에, 차동 앰프(50)의 출력=H레벨, nMOS 트랜지스터(53)=ON이 된다.

이 결과, nMOS 트랜지스터(53)는 노드 N8측에 대하여 풀다운 동작을 행하고, 노드 N8측에서 nMOS 트랜지스터(54,53)를 통해 접지선측에 전류가 흐르고, 노드 N8의 전압이 하강하여, 노드 N8의 전압 VDP=1.0+β이 되면, nMOS 트랜지스터(53)는 OFF가 된다.

이와 같이, 전원전압 VCC가 상승했을 때부터 모드·레지스터·세트·명령 기록 지시 신호 MRSP=H레벨로 될 때까지의 기간, 클록·인에이블 신호 CKE=H레벨의 상태로 워드선이 상승시켜질 경우 및 클록·서서팬드시에는, 즉, 제어 신호 S2,S3의 어느것도 H레벨로 될 경우에는, VDP 백업 회로(4)는 활성 상태로 되고, 노드 N8의 전압은 1.0±β[V]의 범위로 유지되게 된다.

이것에 대하여, 전원전압 VCC가 상승했을 때부터 모드·레지스터·세트·명령 기록 지시 신호 MRSP=H레벨로 될 때까지의 기간 및 클록·서스팬드시를 제외하고, 클록·인에이블 신호 CKE=L레벨로 될 경우 및 클록·인에이블 신호 CKE=H레벨이지만, 워드선이 상승되지 않을 경우, 즉, 제어 신호 S2,S3의 어느것도 L레벨로 될 경우에는, OR 회로(36)의 출력=L레벨, 인버터(37)의 출력=H레벨, 인버터(38)의 출력=L레벨, 아날로그·스위치(39)=ON, pMOS 트랜지스터(42)=OFF, nMOS 트랜지스터(43)=OFF, 차동 앰프(49)=비활성 상태, 차동 앰프(50)=비활성 상태, nMOS 트랜지스터(52)=OFF, nMOS 트랜지스터(54)=OFF로 되어, VDP 백업 회로(4)는 비활성 상태가 된다.

도 4는 기준 전압 회로(5)의 구성을 나타내는 회로도이고, 이 기준 전압 회로(5)는 시스템이 LVTTL 데이터 전송 방식을 채용하고 있는 경우에는, 내부에서 발생시킨 기준 전압 Vref-A를 기준 전압 Vref로서 내부 회로에 공급하고, 시스템이 SSTL 데이터 전송 방식을 채용하고 있는 경우에는, 외부로부터 공급되는 기준 전압 Vref-B를 기준 전압 Vref로서 내부 회로에 공급하는 것이다.

도 4 중, (56)은 기준 전압용 외부 단자이고, 시스템이 LVTTL 데이터 전송 방식을 채용하고 있는 경우에는 비접속 상태로 되고, 시스템이 SSTL 데이터 전송 방식을 채용하고 있는 경우에는 기준 전압 Vref-B로서 1.4[V]가 인가된다.

또한, N15는 제어 회로(6)로부터 출력되는 제어 신호 S2가 인가되는 노드, (57)은 제어 신호 S2를 반전하는 인버터, (58)은 소스를 VCC 전원선(59)에 접속시키고, 게이트를 인버터(57)의 출력단에 접속시킨 pMOS 트랜지스터, (60)은 일단을 pMOS 트랜지스터(58)의 드레인에 접속된 고저항치의 저항이다.

또한, (61,62,63)은 VCC전원선(59)과 접지선과의 사이에 직렬 접속된 저항이고, 이들 저항(61,62,63)의 저항치는 저항(61,62)의 접속점인 노드 N16에 1.4[V]보다 고전압, 또한, 3.3[V]보다 저전압의 전압인 Vn[V]를 수득하고, 저항(62,63)의 접속점인 노드 N17에 기준 전압 Vref-A로서 1.4[V]를 수득할 수 있는 값으로 되어 있다.

또한, (64)는 비반전 입력 단자를 기준 전압용 외부 단자(56) 및 저항(60)의 타단에 접속시키고, 반전 입력 단자를 노드 N16에 접속된 비교기를 이루는 차동 앰프이고, 이 차동 앰프(64)는 제어 신호 S2=H레벨인 경우에는 활성 상태로 되고, 제어 신호 S2=L레벨인 경우에는 비활성 상태로 된다.

또한, (65)는 제어 신호 S2에 의해 ON,OFF가 제어되는 nMOS 트랜지스터(66)와, 인버터(57)의 출력에 의해 ON,OFF가 제어되는 pMOS 트랜지스터(67)로 이루어진 아날로그·스위치이고, 이 아날로그·스위치(65)는 제어 신호 S2=H레벨인 경우에는 ON, 제어신호 S2=L레벨인 경우에는 OFF로 된다.

또한, (68)은 인버터(69,70)로 이루어진 래치 회로, (71)은 아날로그·스위치(65)의 출력단과 래치 회로(68)의 입력단과의 접속점인 노드 Nl8의 전압에 의해 ON, OFF가 제어되는 스위치 소자를 이루는 nMOS트랜지스터, (72)는 래치 회로(68)의 출력단인 노드 N19의 전압에 의해 ON,OFF가 제어되는 스위치 소자를 이루는 nMOS 트랜지스터이다.

이와 같이 구성된 기준 전압 회로(5)에 있어서는, 기준 전압용 외부 단자(56)가 비접속 상태로 되어 있는 경우, 즉, 시스템이 LVTTL 데이터 전송 방식을 채용하고 있는 경우에 있어서, 제어 신호 S2=H레벨로 될 경우, 즉, 전원전압 VCC가 상승했을 때부터 모드·레지스터·세트·명령 기록 지시 신호 MRSP=H레벨로 될 때까지의 동안은 인버터(57)의 출력=L레벨, pMOS 트랜지스터(58)=ON이 된다.

이 결과, 차동 앰프(64)의 비반전 입력 단자의 전압(=3.3[V])＞차동 앰프(64)의 반전 입력 단자의 전압(=Vn)이 되고, 차동 앰프(64)의 출력=H레벨이 된다.

또한, 이 경우, 아날로그·스위치(65)=ON이 되기 때문에, 노드 N18의 레벨=H레벨이 되고, nMOS 트랜지스터(71)=ON이 되는 동시에, 차동 앰프(64)의 출력인 H레벨이 래치 회로(68)에 래치되며, 노드 Nl9의 레벨=L레벨이 되고 nMOS 트랜지스터(72)=OFF가 된다.

그리고, 그 후, 모드·레지스터·세트·명령 기록 지시 신호 MRSP=H레벨에 되면, 제어 신호 S2=L레벨로 되고, 인버터(57)의 출력=H레벨, pMOS 트랜지스터(58)=OFF, 차동 앰프(64)=비활성 상태가 된다.

또한, 이 경우에는, 아날로그·스위치(65)=OFF가 되지만, 래치 회로(68)에 의해, 노드(18)의 레벨=H레벨, 노드(19)의 레벨=L레벨로 유지되기 때문에, nMOS 트랜지스터(71)=ON, nMOS 트랜지스터(72)=OFF가 유지된다.

따라서, 시스템이 LVTTL 데이터 전송 방식을 채용하고 있는 경우에는, 노드 N17에 수득되는 기준 전압 Vref-A가 기준 전압 Vref로서 내부 회로에 공급되게 된다.

이것에 대하여, 기준 전압용 외부 단자(56)에 기준 전압 Vref-B가 인가 되어 있는 경우, 즉, 시스템이 SSTL 데이터 전송 방식을 채용하고 있는 경우에 있어서, 제어 신호 S2=H레벨로 될 경우, 즉, 전원전압 VCC가 상승했을 때부터 모드·레지스터·세트·명령 기록 지시 신호 MRSP가 출력될 때까지의 사이는 인버터(57)의 출력=L레벨이 된다.

이 경우, pMOS 트랜지스터(58)=ON으로 되지만, 저항(60)은 고저항이기 때문에, 차동 앰프(64)의 비반전 입력 단자의 전압(=Vref-B)＜차동 앰프(64)의 반전 입력 단자의 전압(=Vn)이 되어 차동 앰프(64)의 출력=L레벨이 된다.

또한, 이 경우, 아날로그·스위치(65)=ON이 되기 때문에, 노드 N18의 레벨=L레벨이 되고, nMOS 트랜지스터(71)=OFF로 되는 동시에, 차동 앰프(64)의 출력인 L레벨이 래치 회로(68)에 래치되어, 노드 N19의 레벨=H레벨이(로)되고, nMOS 트랜지스터(72)=ON이 된다.

그리고, 그 후, 모드·레지스터·세트·명령 기록 지시 신호 MRSP=H레벨로 되면, 제어 신호 S2=L레벨로 되고, 인버터(57)의 출력=H레벨, pMOS 트랜지스터(58)=OFF, 차동 앰프(64)=비활성 상태가 된다.

또한, 이 경우에는, 아날로그·스위치(65)=OFF가 되지만, 래치 회로(68)에 의해, 노드(18)의 레벨=L레벨, 노드(19)의 레벨=H레벨로 유지되기 때문에, nMOS 트랜지스터(71)=OFF, nMOS 트랜지스터(72)=ON이 유지된다.

따라서, 시스템이 SSTL 데이터 전송 방식을 채용하고 있는 경우에는, 기준 전압용 외부 단자(56)에 인가되는 기준 전압 Vref-B가 기준 전압 Vref로서 내부 회로에 공급되게 된다.

도 5는 제어 회로(6)의 일부분의 구성을 나타내는 회로도이고, 도 5 중, (74)는 전원전압 VCC의 상승을 검출하는 전원전압 상승 검출 회로, (75)는 제어 신호 S2를 발생시키는 S2 발생회로, (76)은 제어 신호 S1을 발생시키는 Sl 발생 회로이다.

전원전압 상승 검출 회로(74)에 있어서, (77,78)은 VCC 전원선(79)과 접지선과의 사이에 직렬 접속된 고저항치의 저항, (80)은 일단을 VCC 전원선(79)에 접속된 저항, (81)은 드레인을 저항(80)의 타단에 접속시키며, 게이트를 저항(77,78)의 접속점인 노드 N20에 접속시켜서, 소스를 접지선에 접속된 nMOS 트랜지스터이다.

또, 저항(77,78)은 전원전압 VCC가 충분히 상승했을 때에, 노드 N20에 nMOS 트랜지스터(82)를 ON으로 하는 전압을 수득할 수 있는 저항치로 되어 있다.

또한, (82)는 소스를 VCC전원선(79)에 접속시키고, 게이트 및 드레인을 노드 N20에 접속시킨 nMOS 트랜지스터이고, 이 nMOS 트랜지스터(82)는 전원전압 VCC가 하강된 경우에, 노드 N20의 전압을 고속으로 하강시키기 위한 것이다.

또한, (83,84,85,86)은 종렬 접속된 인버터이고, 초단의 인버터(83)의 입력단을 저항(80)과 nMOS 트랜지스터(81)의 드레인과의 접속점인 노드 N21에 접속시키며, 최종단의 인버터(86)의 출력단에 전원전압 상승 검출 신호 S4를 수득할 수 있도록 되어 있다.

또한, S2 발생 회로(75)에 있어서, (87)은 전원전압 상승 검출 신호 S4를 반전하는 인버터, N22는 모드·레지스터·세트·명령 기록 지시 신호 MRSP가 인가되는 노드, (88)은 모드·레지스터·세트·명령 기록 지시 신호 MRSP를 반전하는 인버터, (89,90)은 플립플롭 회로를 구성하는 NAND 회로이며, NAND 회로(89)의 출력단에 제어 신호 S2가 수득되도록 되어 있다.

또한, S1 발생 회로(76)에 있어서, N23은 클록·인에이블 신호 CKE가 인가되는 노드, (91)은 클록·인에이블 신호 CKE와 제어 신호 S2를 OR처리하여 제어 신호 S1을 출력하는 OR 회로이다.

도 6은 전원전압 상승 검출 회로(74), S2 발생 회로(75) 및 S1 발생회로(76)의 동작의 일례를 나타내는 파형도이고, 전원전압 VCC의 상승시에 있어서의 전원전압 VCC, 클록·인에이블 신호 CKE, 전원전압 상승 검출 신호 S4, 모드·레지스터·세트·명령 기록 지시 신호 MRSP, 제어 신호 S2 및 제어 신호 S1을 나타내고 있다.

이 동작예는, 전원전압 VCC의 상승시에 클록·인에이블 신호 CKE가 L레벨인 경우를 나타내고 있고, 전원전압 VCC가 0[V]에서 상승을 개시하면, 노드 N20의 전압이 nMOS 트랜지스터(81)를 ON으로 하는 전압으로 상승할 때까지는, 노드 N21의 전압은 전원전압 VCC의 상승에 추종하여 상승하고, 이 결과, 전원전압 상승 검출 신호 S4도 전원전압 VCC에 추종하여 상승한다.

그리고, 전원전압 상승 검출 신호 S4가 H레벨이 되면, 인버터(87)의 출력=L레벨, 제어 신호 S2=H레벨이 되고 제어 신호 S1=H레벨이 된다.

또, 이 경우, 모드·레지스터·세트·명령 기록 지시 신호 MRSP=L레벨, 인버터(88)의 출력=H레벨의 상태에 있으며, NAND회로(90)의 출력=H레벨이 된다.

이 결과, VPR 백업 회로(2)에 있어서는, 아날로그·스위치(14)=OFF, 아날로그·스위치(17)=OFF, pMOS 트랜지스터(20)=ON, nMOS 트랜지스터(21)=ON이 되어, VPR 백업 회로(2)는 활성 상태가 된다.

또한, 기준 전압 회로(5)에 있어서는, pMOS 트랜지스터(58)=ON, 차동 앰프(64)=활성 상태, 아날로그·스위치(65)=ON이 된다.

그리고, 노드 N20의 전압이 nMOS 트랜지스터(81)를 ON으로 하는 전압으로 상승하고, nMOS 트랜지스터(81)가 ON으로 되면, 노드 N21의 전압은 0[V]로 하강하고, 전원전압 상승 검출 신호 S4도 0[V]로 하강한다.

그래서, 전원전압 상승 검출 신호 S4=L레벨이 되면, 인버터(87)의 출력=H레벨이 되지만, NAND회로(90)의 출력은 L레벨로 되어 있기 때문에, 제어 신호 S2=H레벨, 제어 신호 S1=L레벨이 유지된다.

그 후, 모드·레지스터·세트·명령 기록 지시 신호 MRSP=H레벨로 되면, 인버터(88)의 출력=L레벨, NAND회로(90)의 출력=H레벨이 되지만, 이 경우, 인버터(87)의 출력=H레벨로 되어 있기 때문에, 제어 신호 S2=L레벨이 된다.

그러나, 모드·레지스터·세트·명령이 입력될 때에는, 클록·인에이블 신호 CKE=H레벨로 되기 때문에, 제어 신호 S1=H레벨이 유지되게 된다.

그리고, 그 후, 모드·레지스터·세트·명령 기록 지시 신호 MRSP=L레벨이 되면, 인버터(88)의 출력=H레벨이 되지만, 제어 신호 S2=L레벨로 되어 있기 때문에, NAND 회로(90)의 출력=H레벨이 유지되어 제어 신호 S2=L레벨이 유지된다.

그리고, 그 후, 클록·인에이블 신호 CKE=L레벨로 되면, 제어 신호 S1=L레벨이 되고, VPR 백업 회로(2)=비활성 상태, 기준 전압 회로(5)에 있어서는, pMOS 트랜지스터(58)=OFF, 차동 앰프(64)=비활성 상태가 된다.

그리고, 그 후, 도시는 생략하지만, 클록·인에이블 신호 CKE=H레벨의 상태로 워드선이 상승시켜질 경우, 즉, 제어 신호 S1=H레벨, 내부 로우 어드레스·스트로브 신호 rasz=H레벨로 될 경우에는, VDP 백업 회로(4)에 있어서는, 아날로그·스위치(39)=OFF, pMOS 트랜지스터(42)=ON, nMOS 트랜지스터(43)=ON이 되어, VDP 백업 회로(4)=활성 상태가 된다.

또한, 도 7은 제어 회로(6)가 구비하는 S3 발생 회로의 구성을 나타내는 회로도이다. 도면 7 중, (93)은 외부 클록 CLK가 입력되는 버퍼, (94,95)는 클록·인에이블 신호 CKE가 입력되는 버퍼, (96,97)은 D플립플롭, (98∼101)은 인버터, (102∼106)은 NAND회로이다.

그래서, 도 8은 도 7에 나타내는 S3 발생 회로의 파워 다운/셀프 재생시의 동작을 나타내는 타이밍차트, 도 9는 도 7에 나타내는 S3 발생 회로의 클록·서스팬드시의 동작을 나타내는 타이밍차트이다.

또, 도 8(A) 및 도 9(A)는 외부 클록CLK, 도 8(B) 및 도 9(B)는 클록·인에이블 신호 CKE, 도 8(C) 및 도 9(C)는 D플립플롭(96)의 출력S5, 도 8(D) 및 도 9(D)는 D플립플롭(97)의 출력S6, 도 8(E) 및 도 9(E)는 NAND회로(102)의 출력S7을 나타내고 있다.

또한, 도 8(F) 및 도 9(F)는 NAND회로(104)의 출력S8, 도 8(G) 및 도 9(G)는 NAND회로(106)의 출력S9, 도 8(H) 및 도 9(H)는 버퍼(95)의 출력Sl0, 도 8(I) 및 도 9(I)는 내부 로우 어드레스·스트로브 신호rasz, 도 8(J) 및 도 9(J)는 제어 신호 S3을 나타내고 있다.

이와 같이, 본 발명의 실시 제 1 형태에 있어서는, VPR 회로(1)에 부수하여 설치해야 되는 VPR 백업 회로로서, 전원전압 VCC의 상승시부터 모드·레지스터·세트·명령 기록 지시 신호 MRSP=H레벨로 될 때까지의 기간 및 클록·인에이블 신호 CKE=H레벨로 되는 기간, 즉, VPR 회로(1)에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간은 활성 상태로 되고, 클록·인에이블 신호 CKE=L레벨로 될 경우, 즉 VPR 회로(1)에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은 비활성 상태로 되는 VPR 백업 회로(2)를 설치하도록 하고 있기 때문에, VPR 백업 회로(2)에 있어서의 전력 소비를 효율적으로 행할 수 있다.

또한, 본 발명의 실시 제 1 형태에 있어서는, VDP 회로(3)에 부수하여 설치해야 되는 VDP 백업 회로로서, 전원전압 VCC가 상승했을 때부터 모드·레지스터·세트·명령 기록 지시 신호 MRSP=H레벨로 될 때까지의 기간, 클록·인에이블 신호 CKE=H레벨의 상태로 워드선이 상승시켜질 경우 및 클록· 서스팬드시, 즉, VDP 회로(3)에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간은 활성상태로 되고, 그 이외의 기간, 즉, VDP 회로(3)에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은 비활성 상태로 되는 VDP 백업 회로(4)를 설치하도록 하고 있기 때문에, VDP 백업 회로(4)에 있어서의 전력 소비를 효율적으로 행할 수 있다.

또한, 본 발명의 실시 제 1 형태에 있어서는, 기준 전압 회로로서, 전원전압 VCC의 상승시부터 모드·레지스터·세트·명령 기록 지시 신호 MRSP=H레벨로 될 때까지의 기간만, pMOS 트랜지스터(58)=ON, 차동 앰프(64)=활성 상태가 되고, 그 이외의 기간은, pMOS 트랜지스터(58)=OFF, 차동 앰프(64)=비활성 상태로 하는 기준 전압 회로(5)를 설치하도록 하고 있기 때문에, 기준 전압 회로(5)에 있어서의 전력 소비를 효율적으로 행할 수 있다.

이와 같이, 본 발명의 실시 제 1 형태에 의하면, VPR 백업 회로(2), VDP 백업 회로(4) 및 기준 전압 회로(5)에 있어서의 전력 소비를 효율적으로 행할 수 있기 때문에, 소비 전력의 감소화를 도모할 수 있다.

제 2 형태··도 10

도 10은 본 발명의 실시 제 2 형태의 주요부를 나타내는 회로도이고, 본 발명의 실시 제 2 형태는, VPR 백업 회로(2)의 노드 N2에 제어 신호 S1를 인가하는 대신에, 도 10에 나타내는 백업 제어 회로(108)를 설치하여, 이 백업 제어 회로(l08)의 출력S11을 VPR 백업 회로(2)의 노드 N2에 인가하도록 구성하며, 그 외에 관해서는 도 1에 나타내는 본 발명의 실시 제 1 형태와 같이 구성한 것이다.

그래서, 백업 제어 회로(108)는 공정 결함에 의해 VPR 회로(1)의 부하에 누설 전류가 있고, 이 누설 전류가 VPR 회로(1)로부터 공급되는 전류를 초과할 경우에는, VPR 백업 회로(2)를 항상 활성 상태로 하여, 노드 N1의 전압 VPR을 VCC/2±α[V]의 범위로 유지시키는 것이다.

도 l0 중, (109)는 전원전압 상승 검출 신호 S4를 반전하는 인버터, (110)은 소스를 VCC전원선(111)에 접속시키고, 게이트를 인버터(109)의 출력에 접시킨 pMOS 트랜지스터, (ll2)는 게이트를 인버터(109)의 출력에 접속시키고, 소스를 접지선에 접속시킨 nMOS 트랜지스터이다.

또한, (ll3)은 일단을 pMOS 트랜지스터의 드레인에 접속된 퓨즈, (114)는 일단을 퓨즈(113)의 타단에 접속시키고, 타단을 nMOS 트랜지스터(112)의 드레인에 접속된 퓨즈이며, 퓨즈(113)는 절단의 대상이 되지만, 퓨즈(ll4)는 절단의 대상은 되지 않고, 퓨즈(113)와의 밸런스를 취하기 위해서 설치되는 것이다.

또한, (115)는 퓨즈(113,114)의 접속점인 노드 N25의 논리 레벨을 반전하는 인버터, (116)은 소스를 VCC전원선(111)에 접속시키고, 드레인을 노드 N25에 접속시키며, 게이트를 인버터(115)의 출력단에 접속된 pMOS 트랜지스터이다.

또한, (117)은 제어 신호 S2를 반전하는 인버터, 118은 인버터(117)의 출력에 의해서 ON,OFF가 제어되는 pMOS 트랜지스터(119)와, 제어 신호 S2에 의해서 ON,OFF가 제어되는 nMOS 트랜지스터(120)로 이루어진 아날로그·스위치, (121)은 인버터(122,123)로 이루어진 래치 회로이다.

또한, (124)는 제어 신호 S1을 반전하는 인버터, (125)는 래치 회로(121)의 출력과 인버터(124)의 출력을 NAND처리하여 제어 신호 S11을 출력하는 NAND회로이다.

그래서, 공정 결함이 있고, VPR회로(1)의 부하에 누설 전류가 없는 경우, 또는 VPR 회로(1)의 부하에 누설 전류가 있었다고 해도, 그 누설 전류가 VPR 회로(1)로부터 공급되는 전류를 초과하지 않는 경우에는 퓨즈(113)는 비절단으로 한다.

이와 같이 하는 경우에는, 전원전압 VCC가 상승하고, 전원전압 상승 검출 신호 S4가 H레벨이 되면, 인버터(109)의 출력=L레벨, pMOS 트랜지스터(110)=ON, nMOS 트랜지스터(112)=OFF로 되는 동시에, 제어 신호 S2=H레벨이 되어, 아날로그·스위치(118)=ON이 된다.

이 결과, 노드 N25의 논리 레벨=H레벨, 인버터(115)의 출력=L레벨이 되고, 래치 회로(121)는 아날로그·스위치(118)를 통해, 인버터(115)의 출력인 L레벨을 래치하여 래치 회로(121)의 출력=H레벨이 된다.

그 후, 모드·레지스터·세트·명령 기록 지시 신호 MRSP가 H레벨이 되면, 제어 신호 S2는 L레벨이 되고, 아날로그·스위치(118)는 OFF가 되는 동시에, 래치 회로(121)의 출력=H레벨의 상태가 유지된다.

따라서, 이 경우에는, NAND회로(125)는 인버터(124)의 출력에 대하여 인버터로서 동작하고, 제어 신호 S1이 H레벨이 될 경우에만, 제어 신호 S11=H레벨이 되고, 그 외의 기간은 제어 신호 S11=L레벨이 되며, VPR 백업 회로(2)는 본 발명의 실시 제 1 형태의 경우와 같이 동작하게 된다.

이것에 대하여, VPR 회로(1)의 부하에 누설 전류가 있으며, 이 누설전류가 VPR 회로(1)로부터 공급되는 전류를 초과해 버릴 경우에는, 퓨즈(113)를 절단한다.

이와 같이 할 경우에는, 전원전압 VCC가 상승하고, 전원전압 상승 검출 신호 S4가 H레벨이 되면, 인버터(109)의 출력=L레벨, pMOS 트랜지스터(110)=ON, nMOS 트랜지스터(112)=OFF가 되는 동시에, 제어 신호 S2=H레벨, 아날로그·스위치(118)=ON이 된다.

그 후, 전원전압 상승 검출 신호 S4가 하강하면, 인버터(109)의 출력=H레벨, pMOS 트랜지스터(110)=OFF, nMOS 트랜지스터(112)=ON이 된다.

이 결과, 노드 N25의 논리 레벨=L레벨, 인버터(115)의 출력=H레벨이 되고, 래치 회로(121)는 아날로그·스위치(118)를 통해, 인버터(115)의 출력인 H레벨을 래치하여 래치 회로(121)의 출력=L레벨이 된다.

그 후, 모드·레지스터·세트·명령 기록 지시 신호 MRSP가 H레벨이 되면, 제어 신호 S2는 L레벨이 되고, 아날로그·스위치(118)는 OFF가 되는 동시에, 래치 회로(121)의 출력=L레벨의 상태가 유지된다.

따라서, 이 경우에는, 제어 신호 S1에 관계없이, 제어 신호 S11=H레벨이 되고, VPR 백업 회로(2)는 항상 활성 상태로서 동작하며, 누설 전류를 보급하여, 노드 N1의 전압 VPR를 VCC/2±α[V]의 범위로 유지시키게 된다.

본 발명의 실시의 제 2 형태에 의하면, 본 발명의 실시 제 1 형태와 같은 효과를 수득할 수 있는 동시에, 공정 결함에 의해 VPR 회로(1)의 부하에 누설 전류가 있으며, 이 누설 전류가 VPR 회로(1)로부터 공급되는 전류를 초과할 경우에 있어서는, VPR 백업 회로(2)를 항상 활성 상태로 하여, 노드 N1의 전압 VPR를 VCC/2±α[V]의 범위로 유지시킬 수 있고, 공정 결함에 의해 VPR 회로(1)의 부하에 누설 전류가 있고, 이 누설 전류가 VPR 회로(1)로부터 공급되는 전류를 초과하는 제품을 불량품으로서 제외할 필요가 없기 때문에, 제품비율의 향상을 도모할 수 있다.

본 발명 중, 제 1, 제 2, 제 3, 제 4, 제 5, 제 6, 제 7, 제 8 발명(청구범위 제 1, 2, 3, 4, 5, 6, 7, 8 항 기재의 반도체 장치)에 의하면, 전압 발생 회로에 부수하여 설치되는 백업 회로에 있어서의 전력 소비를 낭비없이 효율적으로 행할 수 있기 때문에, 소비 전력의 감소화를 도모할 수 있다.

본 발명 중, 제 9, 제 10 발명(청구범위 제 9, l0 항 기재의 반도체 장치)에 의하면, 기준 전압 회로에서의 전력 소비를 낭비없이 행할 수 있기 때문에, 소비 전력의 감소화를 도모할 수 있다.

Claims (10)

1. 전원선과 접지선과의 사이에 제 1, 제 2 저항을 직렬로 접속하고, 이들 제 1, 제 2 저항의 접속점을 전압 출력 노드로서, 상기 전원선이 공급하는 전원전압을 상기 제 1, 제 2 저항으로 분압한 소정의 전압을 상기 전압 출력 노드로부터 출력하도록 된 전압 발생 회로와,

   상기 전압 출력 노드의 전압이 허용 하한치 보다도 저전압이 되면, 상기 전압 출력 노드측에 대하여 풀업 동작을 행하고, 상기 전압 출력 노드의 전압을 허용 하한치로 상승시키며, 상기 전압 출력 노드의 전압이 허용 상한치 보다도 고전압이 되면, 상기 전압 출력 노드측에 대하여 풀다운 동작을 하여, 상기 전압 출력 노드의 전압을 허용 상한치로 하강시키는 백업 회로를 구비하는 반도체 장치에 있어서,

   상기 백업 회로는, 상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간에만 활성 상태로 되고, 상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은 비활성 상태로 되도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
2. 제 1 항에 있어서, 상기 백업 회로는,

   드레인을 상기 전원선에 접속시키고, 소스를 상기 전압 출력 노드에 접속시킨 풀업용의 제 1 n채널 절연 게이트형 전계 효과 트랜지스터와,

   소스를 상기 전압 출력 노드에 접속시키고, 드레인을 상기 접지선에 접속시킨 풀다운용의 제 1 p채널 절연 게이트형 전계 효과 트랜지스터와,

   상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간은, 상기 제 1 n채널 전계 효과 트랜지스터의 게이트에 상기 전압 출력 노드의 전압의 허용 하한치에 상기 제 1 n채널 절연 게이트형 전계 효과 트랜지스터의 임계 전압을 가산한 전압을 인가하는 동시에, 상기 제 1 p채널 전계 효과 트랜지스터의 게이트에 상기 전압 출력 노드의 전압의 허용 상한치에 상기 제 1 p채널 절연 게이트형 전계 효과 트랜지스터의 임계 전압의 절대치를 감산한 전압을 인가하여, 상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은, 상기 제 1 n채널 절연 게이트형 전계 효과 트랜지스터의 게이트 및 상기 제 1 p채널 절연 게이트형 전계 효과 트랜지스터의 게이트에 상기 전압 출력 노드의 전압을 인가하는 풀업·풀다운 제어 회로를 구비하여 구성되어 있는 것을 특징으로 하는 반도체 장치.
3. 제 2 항에 있어서, 상기 풀업·풀다운 제어 회로는,

   일단을 상기 전원선에 접속시키고, 상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간은 도통 상태로 되며, 상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은 비도통 상태로 되는 제 1 스위치 소자와,

   일단을 상기 접지선에 접속시키고, 상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간은 도통 상태로 되며, 상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은 비도통 상태로 되는 제 2 스위치 소자와,

   상기 제 1 스위치 소자의 타단과 상기 제 2 스위치 소자의 타단과의 사이에 직렬로 접속된 제 1, 제 2, 제 3 저항 소자와,

   일단을 상기 제 1 스위치 소자의 타단에 접속시키고, 타단을 상기 제 1 n채널 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속시킨 제 4 저항 소자와,

   드레인 및 게이트를 상기 제 1 n채널 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속시키고, 소스를 상기 제 2, 제 3 저항의 접속점에 접속시킨 제 2 n채널 절연 게이트형 전계 효과 트랜지스터와,

   소스를 상기 제 1, 제 2 저항의 접속점에 접속시키고, 게이트 및 드레인을 상기 제 1 p채널 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속시킨 제 2 p채널 절연 게이트형 전계 효과 트랜지스터와,

   일단을 상기 제 1 p채널 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속시키고, 타단을 상기 제 2 스위치 소자의 타단에 접속시킨 제 5 저항 소자를 구비하여 구성되어 있는 것을 특징으로 하는 반도체 장치.
4. 제 3 항에 있어서, 상기 반도체 장치는 동기 DRAM이고,

   상기 소정의 전압은, 상기 전원선이 공급하는 전원전압의 2분의 1의 전압, 또는, 셀의 데이터가 출력되는 비트선을 프리차지하기 위한 전압이고,

   상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간은, 상기 전원전압이 상승했을 때부터 모드·레지스터·세트·명령의 모드·레지스터에 대한 기록을 지시하는 모드·레지스터·세트·명령 기록 지시 신호가 발생될 때까지의 기간 및 클록·인에이블 신호가 고논리 레벨로 되어 있는 기간인 것을 특징으로 하는 반도체 장치.
5. 제 4 항에 있어서, 상기 전원전압이 상승한 후에는, 제 1 논리 레벨을 고정적으로 출력할지 또는 제 2 논리 레벨을 고정적으로 출력할지를 설정할 수 있는 백업 제어 회로를 구비하고,

   상기 백업 회로는 상기 백업 제어 회로가 상기 제 1 논리 레벨을 출력할 경우에는 상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간만 활성 상태가 되고, 상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은 비활성 상태가 되도록 제어되며, 상기 백업 제어 회로가 상기 제 2 논리 레벨을 출력할 경우에는 항상 활성 상태가 되도록 제어되는 것을 특징으로 하는 반도체 장치.
6. 제 1 항에 있어서, 상기 백업 회로는,

   상기 전원선과 상기 전압 출력 노드와의 사이에 순서가 다르게 직렬접속된 풀업용의 제 1 n채널 절연 게이트형 전계 효과 트랜지스터 및 상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간은 도통 상태, 상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은 비도통 상태로 되는 제 1 스위치 소자와,

   상기 전압 출력 노드와 상기 접지선과의 사이에 순서가 다르게 직렬 접속된 풀다운용의 제 2 n채널 절연 게이트형 전계 효과 트랜지스터 및 상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간은 도통 상태, 상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은 비도통 상태로 되는 제 2 스위치 소자와,

   상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간에 있어서는, 상기 전압 출력 노드의 전압이 허용 하한치 보다도 저전압이 되면, 상기 제 1 n채널 절연 게이트형 전계 효과 트랜지스터를 도통 상태로 하는 전압을 상기 제 1 n채널 절연 게이트형 전계 효과 트랜지스터의 게이트에 전압을 인가하는 동시에, 상기 제 2 n채널 절연 게이트형 전계 효과 트랜지스터를 비도통 상태로 유지시키는 전압을 상기 제 2 n채널 절연 게이트형 전계 효과 트랜지스터의 게이트에 인가하고, 상기 전압 출력 노드의 전압이 허용 상한치 보다도 고전압이 되면, 상기 제 1 n채널 절연 게이트형 전계 효과 트랜지스터를 비도통 상태로 유지시키는 전압을 상기 제 1 n채널 절연 게이트형 전계 효과 트랜지스터의 게이트에 인가하는 동시에, 상기 제 2 n채널 절연 게이트형 전계 효과 트랜지스터를 도통상태로 하는 전압을 상기 제 2 n채널 절연 게이트형 전계 효과 트랜지스터의 게이트에 인가하는 풀업·풀다운 제어 회로를 구비하는 것을 특징으로 하는 반도체 장치.
7. 제 6 항에 있어서, 상기 풀업·풀다운 제어 회로는,

   일단을 상기 전원선에 접속시키고, 상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간은 도통 상태, 상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은 비도통 상태로 되는 제 3 스위치 소자와,

   일단을 상기 접지선에 접속시키고, 상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간은 도통 상태, 상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은 비도통 상태로 되는 제 4 스위치 소자와,

   상기 제 3 스위치 소자의 타단과 상기 제 4 스위치 소자의 타단과의 사이에 직렬로 접속된 제 1, 제 2, 제 3, 제 4 저항 소자와,

   비반전 입력 단자를 상기 제 3, 제 4 저항의 접속점에 접속시키고, 반전 입력 단자를 상기 전압 출력 노드에 접속시키며, 비반전 출력 단자를 상기 제 1 n채널 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속시켜서, 상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간은 활성 상태, 상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은 비활성 상태로 되는 제 1 차동 앰프와,

   비반전 입력 단자를 상기 전압 출력 노드에 접속키시고, 반전 입력 단자를 상기 제 1, 제 2 저항의 접속점에 접속시키며, 비반전 출력 단자를 상기 제 2 n채널 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속시켜서, 상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간은 활성 상태, 상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되지 않는 기간은 비활성 상태로 되는 제 2 차동 앰프를 구비하는 것을 특징으로 하는 반도체 장치.
8. 제 7 항에 있어서, 상기 반도체 장치는 동기 DRAM이고,

   상기 소정의 전압은, 상기 전원선이 공급하는 전원전압의 2분의 1의 전압보다도 저전압, 또는, 외부 단자에 데이터를 출력하는 데이터 출력 버퍼에 데이터를 전송하는 데이터 버스를 프리차지하기 위한 전압이고,

   상기 전압 발생 회로에 부하 충방전 능력을 초과하는 부하 충방전 능력이 요구되는 기간은, 상기 전원전압이 상승했을 때부터 모드·레지스터·세트·명령의 모드·레지스터에 대한 기록을 지시하는 모드·레지스터·세트·명령 기록 지시 신호가 발생될 때까지의 기간, 클록·인에이블 신호가 고논리 레벨의 상태로 워드선이 상승시켜질 경우 및 클록·서스팬드시인 것을 특징으로 하는 반도체 장치.
9. 제 1 데이터 전송 방식을 채용하는 시스템에 사용될 경우에는 비접속 상태로 되고, 제 2 데이터 전송 방식을 채용하는 시스템에 사용될 경우에는 제 1 기준 전압이 인가되는 기준 전압용 외부 단자와,

   상기 제 1 기준 전압과 동일 전압의 제 2 기준 전압을 발생하는 기준 전압 발생 회로와,

   일단을 상기 전원선에 접속시킨 순서를 다르게 직렬로 접속된 전원전압 상승시부터 일정 기간은 도통 상태, 상기 전원전압 상승시부터 일정 기간을 경과한 후에는 비도통 상태로 되는 제 1 스위치 소자 및 저항 소자로 이루어진 직렬 회로와,

   비반전 입력 단자를 상기 기준 전압용 외부 단자 및 상기 직렬 회로의 타단에 접속시키고, 반전 입력 단자에 상기 제 2 기준 전압보다도 높고, 또한, 상기 전원선이 공급하는 전원전압보다도 낮은 전압이 인가되며, 상기 차동 앰프는 전원전압 상승시부터 일정 기간은 활성 상태, 전원전압 상승시부터 일정 기간을 경과한 후에는 비활성 상태로 되는 차동 앰프와,

   상기 차동 앰프의 출력이 고논리 레벨인 경우에는, 상기 제 2 기준 전압을 내부 회로에 공급하고, 상기 차동 앰프의 출력이 저논리 레벨인 경우에는 상기 제 1 기준 전압을 상기 내부 회로에 공급하는 기준 전압 선택 회로를 갖는 기준 전압 회로를 구비하는 것을 특징으로 하는 반도체 장치.
10. 제 9 항에 있어서, 상기 반도체 장치는, 동기 DRAM이고,

    상기 제 1 데이터 전송 방식은 LVTTL방식이며,

    상기 제 2 데이터 전송 방식은 SSTL방식이고,

    상기 일정 기간은, 모드·레지스터·세트·명령의 모드·레지스터에 대한 기록을 지시하는 모드·레지스터·세트·명령 기록 지시 신호가 발생될 때까지의 기간인 것을 특징으로 하는 반도체 장치.

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