KR100919809B1 - 라이트 드라이버 - Google Patents

라이트 드라이버

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KR100919809B1
KR100919809B1 KR1020080024579A KR20080024579A KR100919809B1 KR 100919809 B1 KR100919809 B1 KR 100919809B1 KR 1020080024579 A KR1020080024579 A KR 1020080024579A KR 20080024579 A KR20080024579 A KR 20080024579A KR 100919809 B1 KR100919809 B1 KR 100919809B1
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Abstract

본 발명은 DDR 동작모드 신호와 입력데이터를 래치한 래치신호를 입력받아 풀다운 신호를 생성하는 풀다운신호 생성부; 및 상기 풀다운신호에 응답하여 SDR 동작모드에서 사용되는 입출력라인을 풀다운구동하는 풀다운소자를 포함하는 라이트 드라이버를 제공한다.

Description

라이트 드라이버{Write Driver}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 DDR 동작모드에서 로딩(loading)이 증가하여도 글로벌 입출력 라인(GWIO)의 차폐(shielding) 상태가 안정적으로 유지될 수 있도록 한 라이트 드라이버에 관한 것이다.
일반적인 반도체 메모리는 휘발성 메모리인 램(Random Access Memory, RAM)과 비휘발성 메모리인 롬(Read only Memory, ROM)으로 구분할 수 있고, 램은 다시 데이터 저장 후 리프레쉬(Refresh)가 필요 없는 에스램(Static RAM, SRAM)과 리프레쉬가 필요한 디램(Dynamic RAM, DRAM)으로 구분할 수 있으며, 디램은 다시 동작모드에 따라 DDR(Double Data Rate) 동작모드에서 동작하는 DDR 디램과 SDR(Single Data Rate DRAM) 동작모드에서 동작하는 SDR 디램으로 구분할 수 있다.
또한, 반도체 메모리는 DDR 동작모드와 SDR 동작모드 중에서 어느 하나의 동작모드로만 동작시킬 수 있는 단품 형태로 제작되거나, DDR 동작모드와 SDR 동작모드 중에서 하나를 선택적으로 사용할 수 있는 콤보(Combo) 형태로도 제작될 수 있다.
도 1은 종래기술에 따른 라이트 드라이버의 회로도이다.
도시된 라이트 드라이버는 콤보 형태로 제작된 것으로 DDR 동작모드와 SDR 동작모드에서 모두 사용할 수 있다. 즉, DDR 동작모드에서 하이레벨로 인에이블되는 DDR 동작모드신호(DDR)에 의해 입력데이터(DIN)를 글로벌 입출력 라인(GIO_EV)으로 전달하고, SDR 동작모드에서는 로우레벨로 디스에이블되는 DDR 동작모드신호(DDR)에 의해 입력데이터(DIN)를 글로벌 입출력 라인(GWIO)으로 전달한다.
글로벌 입출력 라인(GWIO)의 경우 SDR 동작모드에서 라이트 동작을 위해서만 사용된다. 따라서, DDR 동작모드에서는 글로벌 입출력 라인(GWIO)을 접지전압(VSS)으로 구동하여 차폐(shielding)시킴으로써, 토글링되는 신호가 실리는 글로벌 입출력 라인(GIO_EV)과 글로벌 입출력 라인(GWIO) 간에 발생되는 커플링 효과를 감소시키고 있다.
종래기술에 따른 라이트 드라이버는 DDR 동작모드에서 글로벌 입출력 라인(GIO_EV)과 글로벌 입출력 라인(GWIO) 간의 커플링 효과를 감소시키기 위해 DDR 동작모드신호(DDR)에 의해 턴온되는 NMOS 트랜지스터(N109)에 의해 글로벌 입출력 라인(GWIO)을 접지전압(VSS)으로 구동시키고, 래치(IV107, IV108)에 의해 글로벌 입출력 라인(GWIO)의 차폐(shielding) 상태를 유지시키고 있다.
그런데, 글로벌 입출력 라인(GIO_EV)과 글로벌 입출력 라인(GWIO)의 길이가 길어져 로딩(loading)이 증가함에 따라서, 래치(IV107, IV108)만으로는 글로벌 입출력 라인(GWIO)의 차폐(shielding) 상태가 유지되기 어려운 문제가 있었다.
따라서, 본 발명은 DDR 동작모드에서 글로벌 입출력 라인(GWIO)을 구동하는 구동소자를 이용하여 글로벌 입출력 라인(GWIO))을 접지전압(VSS)으로 구동함으로써, 로딩(loading)이 증가하여도 글로벌 입출력 라인(GWIO)의 차폐(shielding) 상태가 안정적으로 유지될 수 있도록 한 라이트 드라이버를 개시한다.
이를 위해 본 발명은 DDR 동작모드 신호와 입력데이터를 래치한 래치신호를 입력받아 풀다운 신호를 생성하는 풀다운신호 생성부; 및 상기 풀다운신호에 응답하여 SDR 동작모드에서 사용되는 입출력라인을 풀다운구동하는 풀다운소자를 포함하는 라이트 드라이버를 제공한다.
본 빌명에서, 상기 풀다운신호 생성부는 상기 래치신호와 상기 DDR 동작모드의 반전신호를 입력받아 논리연산을 수행하는 논리부를 포함한다.
본 발명에서, 상기 풀다운소자는 상기 입출력라인과 접지전압 사이에 연결되어 상기 풀다운신호에 응답하여 턴온되는 NMOS 트랜지스터인 것이 바람직하다.
본 발명에서, 상기 입출력라인에 연결된 래치를 더 포함한다.
또한, 본 발명은 입력데이터와 반전 입력데이터를 래치하여 래치신호 및 반전 래치신호를 생성하는 데이터래치부; 상기 래치신호, 상기 반전 래치신호 및 DDR 동작모드 신호를 입력받아 제1 풀업신호와 제1 풀다운신호를 생성하는 제1 구동신호 생성부; 상기 제1 풀업신호와 제1 풀다운신호를 입력받아 제1 입출력라인을 구동하는 제1 구동부; 상기 래치신호, 상기 반전 래치신호 및 DDR 동작모드 신호를 입력받아 제2 풀업신호와 제2 풀다운신호를 생성하는 제2 구동신호 생성부; 및 상기 제2 풀업신호와 제2 풀다운신호를 입력받아 제2 입출력라인을 구동하는 제2 구동부를 포함하는 라이트 드라이버를 제공한다.
본 발명에서, 상기 데이터래치부는 상기 입력데이터와 동일한 레벨의 상기 반전 래치신호를 생성하고, 상기 반전 입력데이터와 동일한 레벨의 상기 래치신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 제1 구동신호 생성부는 상기 래치신호 및 상기 DDR 동작모드 신호의 반전신호를 입력받아 논리연산을 수행하는 제1 논리부; 및 상기 반전 래치신호 및 상기 DDR 동작모드 신호의 반전신호를 입력받아 논리연산을 수행하는 제2 논리부를 포함한다.
본 발명에서, 상기 제1 구동부는 상기 제1 풀업신호에 응답하여 상기 제1 입출력라인을 풀업구동하는 풀업소자; 및 상기 제1 풀다운신호에 응답하여 상기 제1 입출력라인을 풀다운구동하는 풀다운소자를 포함한다.
본 발명에서, 상기 풀업소자는 PMOS 트랜지스터이고, 상기 풀다운소자는 NMOS 트랜지스터인 것이 바람직하다.
본 발명에서, 상기 제2 구동신호 생성부는 상기 래치신호 및 상기 DDR 동작모드 신호를 입력받아 논리연산을 수행하는 제1 논리부; 및 상기 반전 래치신호 및 상기 DDR 동작모드 신호를 입력받아 논리연산을 수행하는 제2 논리부를 포함한다.
본 발명에서, 상기 제2 구동부는 상기 제2 풀업신호에 응답하여 상기 제2 입출력라인을 풀업구동하는 풀업소자; 및 상기 제2 풀다운신호에 응답하여 상기 제2 입출력라인을 풀다운구동하는 풀다운소자를 포함한다.
본 발명에서, 상기 제1 입출력라인은 DDR 동작모드에서 상기 입력데이터와 동일한 레벨로 구동되는 것이 바람직하다.
본 발명에서, 상기 제2 입출력라인은 SDR 동작모드에서 상기 입력데이터와 동일한 레벨로 구동되는 것이 바람직하다.
본 발명에서, 상기 제1 입출력라인에 연결된 제1 래치부를 더 포함한다.
본 발명에서, 상기 제2 입출력라인에 연결된 제2 래치부를 더 포함한다.
도 1은 종래기술에 따른 라이트 드라이버의 회로도이다.
도 2는 본 발명의 일실시예에 따른 라이트 드라이버의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 라이트 드라이버의 회로도이다.
도 4는 도 2에 도시된 라이트 드라이버의 동작을 설명하기 위한 표이다.
<도면의 주요부분에 대한 부호의 설명>
20: 데이터 래치부 22: 제1 구동신호 생성부
24: 제1 구동부 25: 제1 래치
26: 제2 구동신호 생성부 28: 제2 구동부
29: 제2 래치
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 라이트 드라이버의 구성을 도시한 블럭도이고, 도 3은 도 2에 도시된 라이트 드라이버의 회로도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 라이트 드라이버는 데이터 래치부(20), 제1 구동신호 생성부(22), 제1 구동부(24), 제1 래치(25), 제2 구동신호 생성부(26), 제2 구동부(28), 제2 래치(29)로 구성된다.
데이터 래치부(20)는 입력데이터(DIN)와 반전 입력데이터(DINB)를 래치하여 래치신호(D1) 및 반전 래치신호(D1B)를 생성한다. 좀 더 구체적으로 도 3을 참고하여 살펴보면 데이터 래치부(20)는 크로스 커플드 래치(cross coupled latch)로 구성되어 입력데이터(DIN)와 반전 입력데이터(DINB)를 입력받아 래치신호(D1) 및 반전 래치신호(D1B)를 출력한다. 여기서, 래치신호(D1)는 반전 입력데이터(DINB)와 동일한 레벨로 형성되며, 반전 래치신호(D1B)는 입력데이터(DIN)와 동일한 레벨로 생성된다.
제1 구동신호 생성부(22)는 래치신호(D1), 반전 래치신호(D1B) 및 DDR 동작모드에서 하이레벨로 인에이블되고 SDR 동작모드에서 로우레벨로 인에이블되는 DDR 동작모드 신호(DDR)을 입력받아 제1 풀업신호(PU1) 및 제1 풀다운신호(PD1)를 생성한다. 좀 더 구체적으로 도 3을 참고하여 살펴보면 제1 구동신호 생성부(22)는 래치신호(D1)와 DDR 동작모드 신호(DDR)의 반전신호를 입력받아 논리합 연산을 수행하여 제1 풀업신호(PU1)를 생성하는 제1 논리부(220)와, 반전 래치신호(D1B)와 DDR 동작모드 신호(DDR)의 반전신호를 입력받아 부정 논리합 연산을 수행하여 제1 풀다운신호(PD1)를 생성하는 제2 논리부(222)로 구성된다.
제1 구동부(24)은 도 3을 참고하면 제1 풀업신호(PU1)에 응답하여 제1 글로벌 입출력라인(GIO_EV)을 풀업구동하는 PMOS 트랜지스터(P206)와 제1 풀다운신호(PD1)에 응답하여 제1 글로벌 입출력라인(GIO_EV)을 풀다운구동하는 NMOS 트랜지스터(N206)로 구성된다.
제1 래치(25)는 도 3을 참고하면 제1 글로벌 입출력라인(GIO_EV)에 연결된 인버터(IV206, IV207)로 구성된다.
제2 구동신호 생성부(26)는 래치신호(D1), 반전 래치신호(D1B) 및 DDR 동작모드 신호(DDR)을 입력받아 제2 풀업신호(PU2) 및 제2 풀다운신호(PD2)를 생성한다. 좀 더 구체적으로 도 3을 참고하여 살펴보면 제2 구동신호 생성부(26)는 래치신호(D1)와 DDR 동작모드 신호(DDR)를 입력받아 논리합 연산을 수행하여 제2 풀업신호(PU2)를 생성하는 제3 논리부(260)와, 반전 래치신호(D1B)와 DDR 동작모드 신호(DDR)의 반전신호를 입력받아 부정 논리곱 연산을 수행하여 제2 풀다운신호(PD2)를 생성하는 제4 논리부(262)로 구성된다.
제2 구동부(28)은 도 3을 참고하면 제2 풀업신호(PU2)에 응답하여 제2 글로벌 입출력라인(GWIO)을 풀업구동하는 PMOS 트랜지스터(P208)와 제2 풀다운신호(PD2)에 응답하여 제2 글로벌 입출력라인(GWIO)을 풀다운구동하는 NMOS 트랜지스터(N208)로 구성된다.
제2 래치(29)는 도 3을 참고하면 제2 글로벌 입출력라인(GWIO)에 연결된 인버터(IV206, IV207)로 구성된다.
이와 같이 구성된 라이트 드라이버의 동작을 도3을 참고하여 설명하되, SDR 동작모드와 DDR 동작모드로 나누어 설명하면 다음과 같다.
우선, SDR 동작모드에서 본 실시예의 라이트 드라이버의 동작의 동작을 살펴보면 다음과 같다.
SDR 동작모드에서 DDR 동작모드 신호(DDR)는 로우레벨이므로 제1 논리부(220)는 래치신호(D1)에 관계없이 하이레벨의 제1 풀업신호(PU1)를 생성하고, 제2 논리부(222)는 반전 래치신호(D1B)에 관계없이 로우레벨의 제1 풀다운신호(PD1)를 생성한다. 따라서, 제1 구동부(24)의 PMOS 트랜지스터(P206) 및 NMOS 트랜지스터(N206)는 턴오프되어 제1 글로벌 입출력라인(GIO_EV)의 구동이 중단된다.
또한, 로우레벨의 DDR 동작모드 신호(DDR)와 래치신호(D1)를 입력받는 제3 논리부(260)는 래치신호(D1)와 동일한 레벨의 제2 풀업신호(PU2)를 생성하고, 제4논리부(262)는 반전 래치신호(D1B)의 반전 레벨의 제2 풀다운신호(PD2)를 생성한다.
이와 같은 상태에서, 입력데이터(DIN)가 하이레벨인 경우 래치신호(D1)는 로우레벨이므로 제2 풀업신호(PU2)는 로우레벨로 생성되어 PMOS 트랜지스터(P208)를 턴온시키고, 반전 래치신호(D1B)는 하이레벨이므로 제2 풀다운신호(PD2)는 로우레벨로 생성되어 NMOS 트랜지스터(N208)를 턴오프시키므로 제2 글로벌 입출력라인(GWIO)은 하이레벨로 구동된다.
한편, 입력데이터(DIN)가 로우레벨인 경우 래치신호(D1)는 하이레벨이므로 제2 풀업신호(PU2)는 하이레벨로 생성되어 PMOS 트랜지스터(P208)를 턴오프시키고, 반전 래치신호(D1B)는 로우레벨이므로 제2 풀다운신호(PD2)는 하이레벨로 생성되어 NMOS 트랜지스터(N208)를 턴온시키므로 제2 글로벌 입출력라인(GWIO)은 로우레벨로 구동된다.
이상을 도4를 참고하여 정리하면, SDR 동작모드에서 본 실시예의 라이트 드라이버는 제1 글로벌 입출력라인(GIO_EV)의 구동이 중단시키고, 입력데이터(DIN)를 제2 글로벌 입출력라인(GWIO)으로 전달하는 것을 확인할 수 있다.
다음으로, DDR 동작모드에서 본 실시예의 라이트 드라이버의 동작의 동작을 살펴보면 다음과 같다.
DDR 동작모드에서 DDR 동작모드 신호(DDR)는 하이레벨이므로 제1 논리부(220)는 래치신호(D1)와 동일한 레벨의 제1 풀업신호(PU1)를 생성하고, 제2 논리부(222)는 반전 래치신호(D1B)의 반전 레벨을 갖는 제1 풀다운신호(PD1)를 생성한다.
이와 같은 상태에서, 입력데이터(DIN)가 하이레벨인 경우 래치신호(D1)는 로우레벨이므로 제1 풀업신호(PU1)는 로우레벨로 생성되어 PMOS 트랜지스터(P206)를 턴온시키고, 반전 래치신호(D1B)는 하이레벨이므로 제1 풀다운신호(PD1)는 로우레벨로 생성되어 NMOS 트랜지스터(N206)를 턴오프시키므로 제1 글로벌 입출력라인(GIO_EV)은 하이레벨로 구동된다.
입력데이터(DIN)가 로우레벨인 경우 래치신호(D1)는 하이레벨이므로 제1 풀업신호(PU1)는 하이레벨로 생성되어 PMOS 트랜지스터(P206)를 턴오프시키고, 반전 래치신호(D1B)는 로우레벨이므로 제1 풀다운신호(PD1)는 하이레벨로 생성되어 NMOS 트랜지스터(N206)를 턴온시키므로 제1 글로벌 입출력라인(GIO_EV)은 로우레벨로 구동된다.
이와 같이, DDR 동작모드에서는 입력데이터(DIN)가 제1 글로벌 입출력라인(GIO_EV)으로 전달된다.
한편, 하이레벨의 DDR 동작모드 신호(DDR)와 래치신호(D1)를 입력받는 제3 논리부(260)는 래치신호(D1)의 레벨과 관계없이 하이레벨의 제2 풀업신호(PU2)를 생성하여 PMOS 트랜지스터(P208)을 턴오프시킨다. 또한, 제4논리부(262)는 반전 래치신호(D1B)의 레벨과 관계없이 하이레벨의 제2 풀다운신호(PD2)를 생성한다. 따라서, NMOS 트랜지스터(N208)가 턴온되어 제2 글로벌 입출력라인(GWIO)을 접지전압(VSS)으로 구동한다.
이상을 도 4를 참고하여 정리하면 본 실시예의 라이트 드라이버는 DDR 동작모드에서 입력데이터(DIN)를 제1 글로벌 입출력라인(GIO_EV)으로 전달하고, 입력데이터(DIN)가 전달되지 않는 제2 글로벌 입출력라인(GWIO)은 접지전압(VSS)으로 구동한다.
이와 같이, 접지전압(VSS)으로 구동된 제2 글로벌 입출력라인(GWIO)은 차폐(shielding)됨으로써, 입력데이터(DIN)가 전달되어 토글링되는 제1 글로벌 입출력라인(GIO_EV)과 제2 글로벌 입출력라인(GWIO) 간의 커플링 효과를 감소시킬 수 있다. 특히, DDR 동작모드에서 제2 글로벌 입출력라인(GWIO)을 제2 구동부(28)에 포함된 사이즈가 큰 NMOS 트랜지스터(N208)를 통해 접지전압(VSS)으로 구동하므로, 제1 글로벌 입출력라인(GIO_EV)과 제2 글로벌 입출력라인(GWIO)의 로딩(loading)이 증가하여도 글로벌 입출력 라인(GWIO)의 차폐(shielding) 상태를 안정적으로 유지할 수 있다.

Claims (21)

  1. DDR 동작모드 신호와 입력데이터를 래치한 래치신호를 입력받아 풀다운 신호를 생성하는 풀다운신호 생성부; 및
    상기 풀다운신호에 응답하여 SDR 동작모드에서 사용되는 입출력라인을 풀다운구동하는 풀다운소자를 포함하는 라이트 드라이버.
  2. 제 1 항에 있어서, 상기 풀다운신호 생성부는 상기 래치신호와 상기 DDR 동작모드의 반전신호를 입력받아 논리연산을 수행하는 논리부를 포함하는 라이트 드라이버.
  3. 제 2 항에 있어서, 상기 논리부는 부정논리곱 연산을 수행하는 라이트 드라이버.
  4. 제 1 항에 있어서, 상기 풀다운소자는 상기 입출력라인과 접지전압 사이에 연결되어 상기 풀다운신호에 응답하여 턴온되는 NMOS 트랜지스터인 라이트 드라이버.
  5. 제 1 항에 있어서, 상기 입출력라인에 연결된 래치를 더 포함하는 라이트 드라이버.
  6. 입력데이터와 반전 입력데이터를 래치하여 래치신호 및 반전 래치신호를 생성하는 데이터래치부;
    상기 래치신호, 상기 반전 래치신호 및 DDR 동작모드 신호를 입력받아 제1 풀업신호와 제1 풀다운신호를 생성하는 제1 구동신호 생성부;
    상기 제1 풀업신호와 제1 풀다운신호를 입력받아 제1 입출력라인을 구동하는 제1 구동부;
    상기 래치신호, 상기 반전 래치신호 및 DDR 동작모드 신호를 입력받아 제2 풀업신호와 제2 풀다운신호를 생성하는 제2 구동신호 생성부; 및
    상기 제2 풀업신호와 제2 풀다운신호를 입력받아 제2 입출력라인을 구동하는 제2 구동부를 포함하는 라이트 드라이버.
  7. 제 6 항에 있어서, 상기 데이터래치부는 상기 입력데이터와 동일한 레벨의 상기 반전 래치신호를 생성하고, 상기 반전 입력데이터와 동일한 레벨의 상기 래치신호를 생성하는 라이트 드라이버.
  8. 제 6 항에 있어서, 상기 제1 구동신호 생성부는
    상기 래치신호 및 상기 DDR 동작모드 신호의 반전신호를 입력받아 논리연산을 수행하는 제1 논리부; 및
    상기 반전 래치신호 및 상기 DDR 동작모드 신호의 반전신호를 입력받아 논리연산을 수행하는 제2 논리부를 포함하는 라이트 드라이버.
  9. 제 8 항에 있어서, 상기 제1 논리부는 논리합 연산을 수행하는 라이트 드라이버.
  10. 제 8 항에 있어서, 상기 제2 논리부는 부정 논리합 연산을 수행하는 라이트 드라이버.
  11. 제 6 항에 있어서, 상기 제1 구동부는
    상기 제1 풀업신호에 응답하여 상기 제1 입출력라인을 풀업구동하는 풀업소자; 및
    상기 제1 풀다운신호에 응답하여 상기 제1 입출력라인을 풀다운구동하는 풀다운소자를 포함하는 라이트 드라이버.
  12. 제 11 항에 있어서, 상기 풀업소자는 PMOS 트랜지스터이고, 상기 풀다운소자는 NMOS 트랜지스터인 라이트 드라이버.
  13. 제 6 항에 있어서, 상기 제2 구동신호 생성부는
    상기 래치신호 및 상기 DDR 동작모드 신호를 입력받아 논리연산을 수행하는 제1 논리부; 및
    상기 반전 래치신호 및 상기 DDR 동작모드 신호를 입력받아 논리연산을 수행하는 제2 논리부를 포함하는 라이트 드라이버.
  14. 제 13 항에 있어서, 상기 제1 논리부는 논리합 연산을 수행하는 라이트 드라이버.
  15. 제 13 항에 있어서, 상기 제2 논리부는 부정 논리곱 연산을 수행하는 라이트 드라이버.
  16. 제 6 항에 있어서, 상기 제2 구동부는
    상기 제2 풀업신호에 응답하여 상기 제2 입출력라인을 풀업구동하는 풀업소자; 및
    상기 제2 풀다운신호에 응답하여 상기 제2 입출력라인을 풀다운구동하는 풀다운소자를 포함하는 라이트 드라이버.
  17. 제 16 항에 있어서, 상기 풀업소자는 PMOS 트랜지스터이고, 상기 풀다운소자는 NMOS 트랜지스터인 라이트 드라이버.
  18. 제 6 항에 있어서, 상기 제1 입출력라인은 DDR 동작모드에서 상기 입력데이터와 동일한 레벨로 구동되는 라이트 드라이버.
  19. 제 6 항에 있어서, 상기 제2 입출력라인은 SDR 동작모드에서 상기 입력데이터와 동일한 레벨로 구동되는 라이트 드라이버.
  20. 제 6 항에 있어서, 상기 제1 입출력라인에 연결된 제1 래치부를 더 포함하는 라이트 드라이버.
  21. 제 6 항에 있어서, 상기 제2 입출력라인에 연결된 제2 래치부를 더 포함하는 라이트 드라이버.
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