JP4342467B2

JP4342467B2 - 半導体メモリ

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Inventors: 信太郎柴田
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Description

本発明は、データの書込・読出が可能な半導体メモリからデータを読み出すときの処理を高速化する技術に関する。

データの書込み・読出しが可能な半導体メモリとしては、例えば非特許文献１に記載のものが知られている。図８は、非特許文献１に記載されている半導体メモリの回路図である。この半導体メモリは、データを伝送する各ビット線に接続されるメモリセルの数を１６〜３２個の範囲となるように少なく設定して、ビット線の寄生容量を減らすことで、メモリセルからデータを読み出すときにビット線を大振幅動作させるようになっている。

同図のメモリセル５０は、負荷用の一対のｐＭＯＳトランジスタＱ１，Ｑ２と駆動用の一対のｎＭＯＳトランジスタＱ３，Ｑ４とが接続されたＣＭＯＳ構成のフリップフロップ回路と、フリップフロップ回路の前段と後段にそれぞれ設けられたｎＭＯＳトランジスタＱ６，Ｑ１３によるセル選択用のトランスファゲートとを組み合わせて構成される。フリップフロップ回路の入力節点Ｎ１、出力節点Ｎ２は、いずれか一方がハイレベル状態、他方がローレベル状態となり、その状態の違いによってメモリセル５０は１ビットのデータを記憶する。

同図のＷＬは、メモリセル５０の書込み・読出しを選択する選択信号を伝送してくるワード線であり、選択状態でＶＤＤレベルに制御され、非選択状態でＧＮＤレベルに制御される。ＢＬと／ＢＬは、対となるビット線である。ビット線ＢＬは、データ書込み時に入力データに対応した電圧信号をメモリセル５０まで伝送する線路であり、ビット線／ＢＬはメモリセル５０から読み出されたデータをインバータ１へ伝送する線路である。これらのビット線ＢＬ，／ＢＬは、非動作期間中には、ビット線ＢＬ，／ＢＬにそれぞれ接続されたトランジスタＱ１２，Ｑ１４およびこれらの動作を制御する書込み制御信号によってフローティング状態に制御されており、メモリセル５０にデータを書き込むときあるいはメモリセル５０からデータを読み出すときにだけ、そのデータに応じていずれか一方のビット線がローレベル状態に制御される。Ｃ_Ｂは、各ビット線の寄生容量である。

なお、通常は、複数のワード線と複数のビット線とを交差するように配線し、それぞれの交差部にメモリセルを配置してメモリセルアレイが構成される。同図では、説明図の煩雑さを避けるために、着目しているワード線ＷＬ、一対のビット線ＢＬ，／ＢＬ、メモリセル５０だけを図示し、その他のワード線、ビット線、メモリセルについては省略している。

同図のＤＩと／ＤＩは相補入力節点であり、ＷＥは書込入力節点、ＤＯは出力節点である。相補入力節点ＤＩ，／ＤＩには書込みデータが入力され、入力節点ＷＥには前述した書込み制御信号が入力される。出力節点ＤＯからは、メモリセル５０から読み出されたデータがインバータ１を通じて出力される。インバータ１はセンス回路として機能し、インバータ１への入力信号を自己の論理しきい値と比較して、その比較結果の信号を出力節点ＤＯへ出力する。これらの信号は、いずれもＶＤＤ又はＧＮＤレベルの２値の電圧信号である。

このような構成の半導体メモリにおいて、ビット線ＢＬ，／ＢＬにはプルアップトランジスタが設けられておらず、データ読出し時にビット線は大振幅動作をする。

次に、同図の半導体メモリに関しデータの読出し動作と書込み動作について説明する。初期状態として、メモリセル５０にはデータ‘１’が記憶されており、回路節点Ｎ１はハイレベル状態、Ｎ２はローレベル状態にあるものとする。

＜読出し動作＞
図９は、読出動作中の半導体メモリの各部における電圧波形を示すタイミングチャートである。まず、メモリセル５０に記憶されたデータ‘１’を出力節点ＤＯに読み出す動作について説明する。読出し動作を通じて、書込入力節点ＷＥは非書込み状態（ＧＮＤレベル）である。

一連の読出し動作の初期状態として、ワード線ＷＬは非選択状態（ＧＮＤレベル）である。ビット線ＢＬと／ＢＬの電位レベルは、前サイクルの動作内容とビット線のリーク電流に依存し、ＶＤＤとＧＮＤの中間レベル（不定）をとる。同図では、ビット線ＢＬにおける電圧の初期値をＧＮＤレベル、ビット線／ＢＬにおける電圧の初期値をＶＤＤレベルに仮定する。メモリセル５０内のＭＯＳＦＥＴに関しては、ＭＯＳトランジスタＱ１とＱ４は導通状態、ＭＯＳトランジスタＱ２，Ｑ３，Ｑ６，Ｑ１３は非導通状態である。

読出し動作は、ワード線ＷＬを選択状態（ＶＤＤレベル）に制御することから開始する。このとき、記憶内容を反映してＭＯＳトランジスタＱ１３が導通し、ＭＯＳトランジスタＱ１３とＱ４を介してビット線／ＢＬから接地電位ＧＮＤへの電流経路が形成される。ビット線／ＢＬから流出する電流によってビット線／ＢＬの電位は徐々に低下し、最終的にはＧＮＤレベルに到達する。インバータ１は、センス回路として働き、ビット線／ＢＬにおける電圧が自身の論理しきい値電圧を下回った時点で、出力節点ＤＯの電位をハイレベルに制御する。

一方、メモリセル５０に記憶されたデータ‘０’を出力節点ＤＯに読み出す場合には、回路節点Ｎ１がローレベル状態、回路節点Ｎ２がハイレベル状態となり、回路節点Ｎ２からビット線／ＢＬへの電流経路が形成されるので、この電流によってビット線／ＢＬの寄生容量Ｃ_Ｂが充電される。インバータ１は、ビット線／ＢＬの電位レベルが自己の論理しきい値電圧を上回った時点で、出力節点ＤＯの電位をローレベルに制御する。

＜書込み動作＞
データ‘１’が記憶されたメモリセル５０に、データ入力用の回路節点ＤＩ，／ＤＩから入力された逆データ‘０’を書き込む動作について説明する。

図１０は、書込動作中の半導体メモリの各部における電圧波形を示すタイミングチャートである。一連の書込み動作の初期状態として、入力節点ＷＥは非書込み状態（ＧＮＤレベル）、ワード線は非選択状態（ＧＮＤレベル）とする。入力データ‘０’に対応付けて、相補入力節点ＤＩはローレベル状態、相補入力節点／ＤＩはハイレベル状態に設定されている。ビット線ＢＬ，／ＢＬの電位レベルは、前サイクルの動作内容と各ビット線のリーク電流に依存し、電圧ＶＤＤとＧＮＤの中間レベルをとる。同図では、ビット線ＢＬにおける電位の初期値をＶＤＤレベル、ビット線／ＢＬにおける電位の初期値をＧＮＤレベルに仮定している。メモリセル５０内のＭＯＳＦＥＴに関しては、ＭＯＳトランジスタＱ１とＱ４は導通状態、ＭＯＳトランジスタＱ２，Ｑ３，Ｑ６，Ｑ１３は非導通状態である。

相補入力節点ＤＩに入力されたデータ‘０’のメモリセル５０への書込み動作は、書込入力節点ＷＥを書込み状態（ＶＤＤレベル）に制御するとともに、ワード線ＷＬを選択状態（ＶＤＤレベル）に制御することから開始される。このとき、まずＭＯＳトランジスタＱ１２が導通し、データ‘０’が供給されるので、ビット線ＢＬの電位はＧＮＤレベルになる。ビット線ＢＬの電位低下に伴い、ＭＯＳトランジスタＱ６のゲート・ソース間（ソースはビット線側の節点）にはＭＯＳＦＥＴの閾値電圧を超える充分大きな電圧が印加されることになり、ＭＯＳトランジスタＱ６は導通状態となる。その結果、回路節点Ｎ１の電位は低下し、これがＭＯＳトランジスタＱ２とＱ４で構成されるインバータの論理閾値電圧を下回ると、フリップフロップ回路の状態は反転し、回路節点Ｎ１がローレベル状態、回路節点Ｎ２がハイレベル状態に変化して、メモリセル５０は更新データを保持可能となる。しかる後、ワード線ＷＬを非選択状態（ＧＮＤレベル）に復帰させ、それに続いて書込入力節点ＷＥを非書込み状態（ＧＮＤレベル）に制御する。
Kevin Zhang, Ken Hose, Vivek De, and Borys Senyk, "The scaling of data sensing schemes for high speed cache design in sub-0.18μm technologies," Digest of Technical Papers of Symposium on VLSI Circuit, pp.226-227, June, 2000.

ところで、上述したメモリセル５０に記憶されたデータをビット線／ＢＬに読み出すのに要する時間は、ビット線の寄生容量Ｃ_Ｂと、ＭＯＳＦＥＴ（Ｑ２，Ｑ４，Ｑ１３）の導通時の抵抗値に大きく依存する。すなわち、寄生容量Ｃ_Ｂが小さいほど、あるいはＭＯＳトランジスタＱ２，Ｑ４，Ｑ１３の導通抵抗が小さいほど、読出し時間は短くなる。ＭＯＳＦＥＴの導通抵抗にはゲート・ソース間の印加電圧（Ｖ_ＧＳ）に強く依存する性質があり、Ｖ_ＧＳが大きいほど導通抵抗は小さくなる。

図８に示した半導体メモリでは、メモリセル５０に記憶されたデータ‘１’を読み出す際、ビット線／ＢＬからＱ１３を介して回路節点Ｎ２に電流が流れ込み、Ｎ２の電位がＧＮＤレベルから若干上昇する。回路節点Ｎ２は、ＭＯＳトランジスタＱ１とＱ３とで構成されるインバータの入力節点になるので、このインバータの出力節点Ｎ１の電位はＶＤＤレベルから若干低下し、ＭＯＳトランジスタＱ４のゲート・ソース間の電圧が小さくなる。それ故、ＭＯＳトランジスタＱ４の導通抵抗は上昇し、高速な読出し動作（この例では、ビット線／ＢＬをローレベルに引き下げる動作）を鈍化させる結果になるという問題がある。

メモリセル５０に記憶されたデータ‘０’を読み出す場合も同様であり、電源電圧ＶＤＤから回路節点Ｎ２とＭＯＳトランジスタ１３を介してビット線／ＢＬに流れ出す電流によって、回路節点Ｎ２の電位がＶＤＤレベルから若干低下する。その結果、ＭＯＳトランジスタＱ１とＱ３で構成されるインバータの出力節点Ｎ１の電位は、ＧＮＤレベルから若干上昇し、ＭＯＳトランジスタＱ２のゲート・ソース間電圧が小さくなる。それ故、ＭＯＳトランジスタＱ２の導通抵抗は上昇し、高速な読出し動作（この例では、ビット線／ＢＬの電位をハイレベルに引上げる動作）を鈍化させる結果になるという問題がある。

本発明は、上記に鑑みてなされたものであり、その課題とするところは、半導体メモリにおけるデータ読出し速度を向上させることにある。

第１の本発明に係る半導体メモリは、ＣＭＯＳ構成のトランスファゲートと、前記トランスファゲートの出力節点に入力節点が接続されたＣＭＯＳ構成のフリップフロップ回路と、前記フリップフロップ回路の出力節点に入力節点が接続されたＣＭＯＳ構成のバッファ回路とを備えたメモリセルと、前記メモリセルに対して書込みデータを伝送する第１ビット線と、前記メモリセルから読み出された読出しデータを伝送する第２ビット線と、書込み・読出しの動作を行うメモリセルを選択するための差動の選択信号を前記メモリセルに伝送する一対のワード線と、を有し、前記トランスファゲートの入力節点が前記第１ビット線に接続されると共に、前記バッファ回路の出力節点が前記第２ビット線に接続され、前記トランスファゲートの導通・非導通を制御する一対の制御節点と、前記バッファ回路の導通・非導通を制御する一対の制御節点とが、前記一対のワード線にそれぞれ接続されることを特徴とする。

本発明にあっては、ＣＭＯＳ構成のフリップフロップ回路の出力節点とデータ読み出し用の第２ビット線との間にＣＭＯＳ構成のバッファ回路を接続するとともに、バッファ回路の一対の制御節点を一対のワード線にそれぞれ接続したことで、フリップフロップ回路の出力節点が第２ビット線から分離された状態でメモリセルからデータを読み出せるので、第２ビット線の駆動力の低下がなく、高速なデータ読み出しが可能となる。

第２の本発明に係る半導体メモリは、前記第１ビット線に代えて一対のビット線を備え、前記トランスファゲートの一対の入力節点が前記一対のビット線にそれぞれ接続されることを特徴とする。

本発明にあっては、データ書込み用に一対のビット線を設けたことで、ビット線の寄生容量が２つに分割されるので、高速なデータ書込みが可能となる。

本発明の半導体メモリによれば、データの読出し速度を向上させることができる。

図１は、一実施の形態における半導体メモリの構成を示す回路図である。ここでは、シングルポートのメモリへの適用例を示す。同図の半導体メモリは、負荷用の一対のｐＭＯＳトランジスタＱ１，Ｑ２によるインバータと駆動用の一対のｎＭＯＳトランジスタＱ３，Ｑ４によるインバータとを接続したＣＭＯＳ構成のフリップフロップ回路をメモリセルに用いる点、データの読み出し時にビット線（ＢＬ＿Ｒ）を大振幅動作させ、センス回路に論理ゲートとしてインバータ１を用いる点は、図８に示した従来のものと同様である。

従来との相違は、ｐＭＯＳトランジスタＱ７，Ｑ８とｎＭＯＳトランジスタＱ９，Ｑ１０とが直列に接続されたＣＭＯＳ構成のバッファ回路をメモリセル１０に内蔵し、フリップフロップ回路の出力節点Ｎ２にバッファ回路の入力節点を接続すること、メモリセル１０に対して書込みデータを伝送する第１ビット線ＢＬ＿Ｗとメモリセル１０から読み出された読出しデータを伝送する第２ビット線ＢＬ＿Ｒとをそれぞれ別個に設けること、メモリセル１０の書込み・読出しを選択する選択信号のメモリセル１０への伝送用に一対のワード線ＷＬ，／ＷＬを設けること、フリップフロップ回路の入力節点Ｎ１を第１ビット線ＢＬ＿Ｗに電気的に接続し、バッファ回路の出力節点Ｎ４を第２ビット線ＢＬ＿Ｒに接続し、バッファ回路の導通・非導通を制御する一対の制御節点Ｎ５，Ｎ６を一対のワード線ＷＬ，／ＷＬにそれぞれ接続することにある。

このような構成により、フリップフロップ回路の出力節点Ｎ２がデータ出し用の第２ビット線ＢＬ＿Ｒから分離された状態でメモリセル１０からデータを読み出せるようになるので、第２ビット線ＢＬ＿Ｒの駆動力の低下をなくし、高速なデータ読み出しを可能にする。なお、インバータ１の出力段にはもう一つインバータ２が設けられる。

また、フリップフロップ回路の入力節点Ｎ１と第１ビット線ＢＬ＿Ｗとの間に、ｐＭＯＳトランジスタＱ５とｎＭＯＳトランジスタＱ６とによるＣＭＯＳ構成のセル選択用のトランスファゲートを設ける。このトランスファゲートの入力節点Ｎ３を第１ビット線ＢＬ＿Ｗに接続し、トランスファゲートの導通・非導通を制御する一対の制御節点Ｎ７，Ｎ８を一対のワード線ＷＬ，／ＷＬにそれぞれ接続する。さらに、第１ビット線ＢＬ＿Ｗに、ｐＭＯＳトランジスタＱ１１とｎＭＯＳトランジスタＱ１２とによるＣＭＯＳ構成の書込制御用のトランスファゲートの出力節点Ｎ９を接続する。

このような構成により、書込制御用のトランスファゲートにより第１ビット線ＢＬ＿Ｗの駆動が制御され、一対のワード線ＷＬ，／ＷＬに伝送されてくる選択信号によりセル選択用のトランスファゲートが制御されるので、データ書込みにシングルのビット線を用いた場合であっても確実なデータ書込みを保証することが可能となる。

図２は、バッファ回路の動作を示す表である。非選択状態においてはワード線ＷＬはローレベル状態、ワード線／ＷＬはハイレベル状態であり、選択状態においてはワード線ＷＬはハイレベル状態、ワード線／ＷＬはローレベル状態である。非選択状態においては、バッファ回路の入力節点Ｎ２がローレベル状態であれハイレベル状態であれ、バッファ回路の出力節点Ｎ４はハイインピーダンスとなる。一方、選択状態においては、バッファ回路の入力節点Ｎ２がローレベル状態のときには出力節点Ｎ４はハイレベル状態となり、バッファ回路の入力節点Ｎ２がハイレベル状態のときには出力節点Ｎ４はローレベル状態となる。このように、バッファ回路は、出力が３状態ある３ステートバッファとなっている。

なお、ここでのハイレベル状態とは、電源電圧ＶＤＤもしくはＶＤＤ近傍の高レベルのことをいい、ローレベル状態とは接地電位ＧＮＤもしくはＧＮＤ近傍の低レベルのことをいう。以下の説明でも、特に断らない限り同様である。続いて、上記の半導体メモリにおけるデータの読出し動作、書込み動作について説明する。

＜読出し動作＞
初期状態として、メモリセル１０にはデータ‘１’が記憶されており、回路節点Ｎ１はハイレベル状態、回路節点Ｎ２はローレベル状態であるものとする。メモリセル１０に記憶されたデータ‘１’をインバータ２の出力節点ＤＯへ読み出す動作は次の通りである。なお、この読み出し動作を通じて、書込制御用のトランスファゲート（ＭＯＳトランジスタＱ１１，Ｑ１２）は非導通状態である。

図３は、データ読み出し時における主要な回路節点の電圧波形を示すタイミングチャートである。一連の読み出し動作の初期状態として、ワード線ＷＬ，／ＷＬは非選択状態（ＷＬはローレベル状態、／ＷＬはハイレベル状態）、ビット線ＢＬ＿Ｗ，ＢＬ＿Ｒはそれぞれ電源電圧ＶＤＤと接地電位ＧＮＤとの中間レベル、メモリセル１０内のＭＯＳトランジスタＱ１，Ｑ４，Ｑ７は導通状態、ＭＯＳトランジスタＱ２，Ｑ３，Ｑ５，Ｑ６，Ｑ８〜Ｑ１０は非導通状態である。

読出し動作は、ワード線ＷＬ，／ＷＬを選択状態に制御することから開始される。すなわち、ワード線ＷＬをハイレベル、ワード線／ＷＬをローレベルにする。これにより、ＭＯＳトランジスタＱ８，Ｑ１０が導通状態になり、第２ビット線ＢＬ＿Ｒの寄生容量Ｃ_ＢＲは、電源電圧ＶＤＤからＭＯＳトランジスタＱ７，Ｑ８を介して流れ込む電流によって充電され、第２ビット線ＢＬ＿Ｒの電位はハイレベルとなる。このとき、インバータ１はセンス回路として働き、第２ビット線ＢＬ＿Ｒの電位が自身の論理しきい値電圧を上回った時点で出力をローレベルに制御する。インバータ１が出力する論理値は、インバータ２により速やかに反転され、インバータ２の出力節点ＤＯにはハイレベル状態の信号が出力される。

一方、初期状態として、メモリセル１０にデータ‘０’が記憶されている場合には、回路節点Ｎ１はローレベル状態、回路節点Ｎ２はハイレベル状態であり、ＭＯＳトランジスタＱ２，Ｑ３，Ｑ９は導通状態、ＭＯＳトランジスタＱ１，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８，Ｑ１０は非導通状態である。ここで、ワード線ＷＬ，／ＷＬを選択状態に制御すると、ＭＯＳトランジスタＱ８，Ｑ１０が導通状態になり、第２ビット線ＢＬ＿Ｒの電位は、ＭＯＳトランジスタＱ１０，Ｑ９を介してグランドに流れ出す電流によってローレベルまで低下する。このとき、インバータ１は、第２ビット線ＢＬ＿Ｒの電位が自身の論理しきい値電圧を下回った時点で出力をハイレベルに制御する。インバータ１が出力する論理値は、インバータ２により速やかに反転され、インバータ２の出力節点ＤＯにはローレベル状態の信号が出力される。

このように、フリップフロップ回路の回路節点Ｎ２が第２ビット線ＢＬ＿Ｒから隔離された状態でメモリセル１０からデータの読み出しが行われる。読出し動作においては、回路節点Ｎ２から第２ビット線ＢＬ＿Ｒへの電流の流入もしくは第２ビット線ＢＬ＿Ｒから回路節点Ｎ２への電流の流出がないので、ＭＯＳトランジスタＱ９のゲート・ソース間もしくはＭＯＳトランジスタＱ７のゲート・ソース間には電源電圧相当の高い電圧を印加可能であり、これによりメモリセル１０から第２ビット線ＢＬ＿Ｒへのデータ読み出しが高速化される。

＜書込み動作＞
次に、データ‘１’が記憶されたメモリセル１０に逆データ‘０’を書き込む動作について説明する。

図４は、データ書込み出し時における主要な回路節点の電圧波形を示すタイミングチャートである。一連の書込み動作の初期状態として、ワード線ＷＬ，／ＷＬは非選択状態（ＷＬはローレベル状態、／ＷＬはハイレベル状態）、ビット線ＢＬ＿Ｗ，ＢＬ＿Ｒはそれぞれ電源電圧ＶＤＤと接地電位ＧＮＤとの中間レベルである。同図では、第１ビット線ＢＬ＿Ｗの初期値をＶＤＤに仮定している。書込制御用のトランスファゲート（ＭＯＳトランジスタＱ１１，Ｑ１２）は非導通状態である。また、メモリセル１０内のＭＯＳトランジスタＱ１，Ｑ４，Ｑ７は導通状態、ＭＯＳトランジスタＱ２，Ｑ３，Ｑ５，Ｑ６，Ｑ８〜Ｑ１０は非導通状態である。

書込制御用のトランスファゲートの入力節点ＤＩに入力された逆データ‘０’の書込み動作は、書込制御用のトランスファゲートを導通状態にするとともに、ワード線ＷＬ，／ＷＬを選択状態に制御することから開始される。すなわち、ｐＭＯＳトランジスタＱ１１への制御線／ＷＥの電位をローレベル、ｎＭＯＳトランジスタＱ１２への制御線ＷＥの電位をハイレベルにするとともに、ワード線ＷＬをハイレベル、ワード線／ＷＬをローレベルにする。これにより、ＭＯＳトランジスタＱ５，Ｑ１１，Ｑ１２が導通する。ＭＯＳトランジスタＱ１１，Ｑ１２が導通したことで、データ‘０’がＭＯＳトランジスタＱ１１，Ｑ１２を介して供給され、第１ビットＢＬ＿Ｗの電位はローレベルとなる。第１ビット線ＢＬ＿Ｗの電位低下に伴ってＭＯＳトランジスタＱ６のゲート・ソース（ソースは第１ビット線側の節点）間にはＭＯＳＦＥＴの閾値電圧を超える充分大きな電圧が印加されることになり、セル選択用トランスファゲートにおいては、ＭＯＳトランジスタＱ５に加えてＭＯＳトランジスタＱ６が導通する。その結果、回路節点Ｎ１の電位は低下し、回路節点Ｎ１の電位が、ＭＯＳトランジスタＱ２とＱ４で構成されるインバータの論理閾値を下回ると、フリップフロップ回路の論理状態は反転し、回路節点Ｎ１はローレベル状態、回路節点Ｎ２はハイレベル状態に変化してメモリセル１０は更新されたデータを保持可能になる。この後、ワード線ＷＬ，／ＷＬを非選択状態に復帰させ、それに続いて書込制御用のトランスファゲートを非書込み状態に制御することで、メモリセル１０にデータ‘０’を記憶させる。

メモリセル１０にデータ‘１’を書き込む場合も同様である。書込制御用のトランスファゲートを導通状態にすることで、データ‘１’がＭＯＳトランジスタＱ１１，Ｑ１２を介して供給され、第１ビット線ＢＬ＿Ｗの電位がハイレベルに駆動されるので、セル選択用のトランスファゲートにおいては、ＭＯＳトランジスタＱ６に加えてＭＯＳトランジスタＱ５が導通し、データ‘１’の確実な書込みが保証される。

したがって、本実施の形態によれば、ＣＭＯＳ構成のフリップフロップ回路の出力節点Ｎ２とデータ読み出し用の第２ビット線ＢＬ＿Ｒとの間にＣＭＯＳ構成のバッファ回路を接続するとともに、バッファ回路の一対の制御節点Ｎ５，Ｎ６を一対のワード線ＷＬ，／ＷＬにそれぞれ接続したことで、フリップフロップ回路の出力節点Ｎ２が第２ビット線ＢＬ＿Ｒから分離された状態でメモリセル１０からデータを読み出せるので、第２ビット線ＢＬ＿Ｒの駆動力の低下がなく、ダイナミックレンジが広いことから、高速なデータ読み出しを実現できる。特に、キャッシュメモリのように高速動作が要求される用途に本半導体メモリを適用した場合には、高速性能を得ることができ効果が大きい。この種のキャッシュメモリとしては、例えばＬ１キャッシュメモリ（マイクロプロセッサに内蔵される小規模のオンチップキャッシュメモリ）等への適用がある。

本実施の形態によれば、フリップフロップ回路の入力節点Ｎ２と第１ビット線ＢＬ＿Ｗとの間にＣＭＯＳ構成のセル選択用のトランスファゲートを接続し、その導通・非道通の制御を一対のワード線ＷＬ，／ＷＬで行うとともに、第１ビット線ＢＬ＿ＷにＣＭＯＳ構成の書込制御用のトランスファゲートを接続することで、トランスファゲートを書込制御用及びセル選択用として使用し、これによりデータ書込みにシングルのビット線を用いたときの確実なデータ書込みを保証することができる。

なお、図１では省略したが、ビット線ＢＬ＿Ｗ，ＢＬ＿Ｒがビット線方向あるいはワード線方向に複数ある場合には、読出しデータを多重化して外部へ出力するためのマルチプレクサをセンス回路の後段に設けることで、メモリアレイの規模の拡大が可能である。

続いて、本実施形態の半導体メモリは種々の変形が可能であるので以下に説明する。

図５は、本半導体メモリについての第１変形例の構成を示す回路図である。同図の半導体メモリは、図１の第１ビット線ＢＬ＿Ｗに代えて一対のビット線ＢＬ＿Ｗ１，ＢＬ＿Ｗ２を備え、セル選択用トランスファゲートの一対の入力節点Ｎ３，Ｎ３’が、この一対のビット線ＢＬ＿Ｗ１，ＢＬ＿Ｗ２にそれぞれ接続されるとともに、書込制御用のトランスファゲートの一対の出力節点Ｎ９，Ｎ９’がこの一対のビット線ＢＬ＿Ｗ１、ＢＬ＿Ｗ２にそれぞれ接続される。その他の基本的な構成は図１と同様である。

このような構成のメモリセル２０に、データ‘０’を書き込む際にはビット線ＢＬ＿Ｗ１の電位をローレベルに制御し、データ‘１’を書き込む際にはビット線ＢＬ＿Ｗ２の電位をハイレベルに制御する。

第１変形例では、このように書込み用のビット線を２つに分割することで、書込み用のビット線における寄生容量が同図に示すようにＣ_ＢＷ１とＣ_ＢＷ２に分割されることになる。これにより、トランスファゲートの寄生容量がビット線の容量の支配的要因である場合に、書込み動作を高速化することができる。

図６は、本半導体メモリについての第２変形例の構成を示す回路図である。同図の半導体メモリは、図１の一対のワード線ＷＬ，／ＷＬに代えて一対の第１ワード線ＷＬ＿Ｗ，／ＷＬ＿Ｒ、および一対の第２ワード線ＷＬ＿Ｒ，／ＷＬ＿Ｗを備え、セル選択用のトランスファゲートの一対の制御節点Ｎ７，Ｎ８が一対の第１ワード線ＷＬ＿Ｗ，／ＷＬ＿Ｒにそれぞれ接続され、バッファ回路の一対の制御節点Ｎ５，Ｎ６が一対の第２ワード線ＷＬ＿Ｒ，／ＷＬ＿Ｗにそれぞれ接続される。その他の基本的な構成は図１と同様である。また、その動作は、図３、図４を用いて説明した内容と同様であるので、ここでは説明を省略する。第２変形例では、このような２ポートメモリの構成とすることにより、データの書込みと読出しを同時に行うことが可能となる。

図７は、本半導体メモリについての第３変形例の構成を示す回路図である。同図の半導体メモリは、図５に示した第１ビット線を２つに分割する点と、図６に示した２組の一対のワード線を用いる点を組み合わせた構成である。このような構成とすることにより、データの書込みを高速化できるとともに、データの書込みと読出しを同時に行うことができる。

一実施の形態における半導体メモリの構成を示す回路図である。上記半導体メモリにおけるバッファ回路の動作を示す表である。上記半導体メモリのデータ読出動作中における主要な回路節点の電圧波形を示すタイミングチャートである。上記半導体メモリのデータ書込動作中における主要な回路節点の電圧波形を示すタイミングチャートである。上記半導体メモリについての第１変形例の構成を示す回路図である。上記半導体メモリについての第２変形例の構成を示す回路図である。上記半導体メモリについての第３変形例の構成を示す回路図である。従来の半導体メモリの構成を示す回路図である。従来の半導体メモリのデータ読出動作中における主要な回路節点の電圧波形を示すタイミングチャートである。従来の半導体メモリのデータ書込動作中における主要な回路節点の電圧波形を示すタイミングチャートである。

符号の説明

１，２…インバータ
１０，２０，３０，４０，５０…メモリセル
Ｎ１…フリップフロップ回路の入力節点
Ｎ２…フリップフロップ回路の出力節点
Ｎ３，Ｎ３’…セル選択用トランスファゲートの入力節点
Ｎ４…バッファ回路の出力節点
Ｎ５，Ｎ６…バッファ回路の制御節点
Ｎ７，Ｎ８…セル選択用トランスファゲートの制御節点
Ｎ９，Ｎ９’…書込制御用トランスファゲートの出力節点
Ｑ１，Ｑ２，Ｑ５，Ｑ７，Ｑ８，Ｑ１１…ｐＭＯＳトランジスタ
Ｑ３，Ｑ４，Ｑ６，Ｑ９，Ｑ１０，Ｑ１２…ｎＭＯＳトランジスタ
ＢＬ＿Ｗ…第１ビット線
ＢＬ＿Ｒ…第２ビット線
ＢＬ＿Ｗ１，ＢＬ＿Ｗ２…一対の書込用のビット線
ＷＬ，／ＷＬ…一対のワード線
ＷＬ＿Ｗ，／ＷＬ＿Ｒ…一対の第１ワード線
ＷＬ＿Ｒ，／ＷＬ＿Ｗ…一対の第２ワード線

Claims

ＣＭＯＳ構成のトランスファゲートと、前記トランスファゲートの出力節点に入力節点が接続されたＣＭＯＳ構成のフリップフロップ回路と、前記フリップフロップ回路の出力節点に入力節点が接続されたＣＭＯＳ構成のバッファ回路とを備えたメモリセルと、
前記メモリセルに対して書込みデータを伝送する第１ビット線と、
前記メモリセルから読み出された読出しデータを伝送する第２ビット線と、
書込み・読出しの動作を行うメモリセルを選択するための差動の選択信号を前記メモリセルに伝送する一対のワード線と、を有し、
前記トランスファゲートの入力節点が前記第１ビット線に接続されると共に、前記バッファ回路の出力節点が前記第２ビット線に接続され、
前記トランスファゲートの導通・非導通を制御する一対の制御節点と、前記バッファ回路の導通・非導通を制御する一対の制御節点とが、前記一対のワード線にそれぞれ接続されることを特徴とする半導体メモリ。
前記第１ビット線に代えて一対のビット線を備え、前記トランスファゲートの一対の入力節点が前記一対のビット線にそれぞれ接続されることを特徴とする請求項１記載の半導体メモリ。