KR100890044B1 - 워드라인 구동회로 - Google Patents

워드라인 구동회로 Download PDF

Info

Publication number
KR100890044B1
KR100890044B1 KR1020070032311A KR20070032311A KR100890044B1 KR 100890044 B1 KR100890044 B1 KR 100890044B1 KR 1020070032311 A KR1020070032311 A KR 1020070032311A KR 20070032311 A KR20070032311 A KR 20070032311A KR 100890044 B1 KR100890044 B1 KR 100890044B1
Authority
KR
South Korea
Prior art keywords
word line
signal
line driver
pull
main word
Prior art date
Application number
KR1020070032311A
Other languages
English (en)
Other versions
KR20080089755A (ko
Inventor
이병철
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070032311A priority Critical patent/KR100890044B1/ko
Publication of KR20080089755A publication Critical patent/KR20080089755A/ko
Application granted granted Critical
Publication of KR100890044B1 publication Critical patent/KR100890044B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

본 발명은 메인 워드라인 구동신호에 응답하여 메인 워드라인을 활성화시키는 메인 워드라인 구동부와, 서브 워드라인 구동신호가 활성화될 때 상기 메인 워드라인 구동부의 출력신호를 전달하는 신호전달부, 및 상기 서브 워드라인 구동신호를 전원전압으로 공급받아 구동하고, 상기 신호전달부의 출력신호를 버퍼링한 신호로 서브 워드라인을 활성화시키는 서브 워드라인 구동부를 포함하는 워드라인 구동회로에 관한 것이다.
워드라인, 구동전압, 신호전달부

Description

워드라인 구동회로{WORDLINE DRIVING CIRCUIT}
도 1 은 본 발명의 일 실시예에 따른 워드라인 구동회로도이다.
도 2 는 도 1에서 사용되는 각 신호의 파형을 나타낸 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 메인 워드라인 구동부 20: 신호전달부
30: 서브 워드라인 구동부
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 워드라인 구동회로에 관한 것이다.
일반적으로, 반도체 장치는 특정 메모리 셀의 데이터를 비트라인으로 전달하기 위한 워드라인 구동회로를 포함하고 있다.
워드라인 구동회로의 메인 워드라인 구동부는 메인 워드라인 구동신호에 응답하여 메인 워드라인(Main Wordline)을 활성화시킨다. 또한, 워드라인 구동회로의 서브 워드라인 구동부는 메인 워드라인 구동부의 출력신호에 응답하여 서브 워드라인(Sub-Wordline)을 활성화시킨다.
한편, 메인 워드라인 구동부의 출력신호는 서브 워드라인 구동전압보다 서브 워드라인 구동부에 먼저 도달하게 되는데, 이는 서브 워드라인 구동전압이 로우 디코더(Row decoder)에서 서브 워드라인 구동부까지 전달되는 경로의 길이가 메인 워드라인 구동부의 출력신호가 로우디코더에서 서브 워드라인 구동부까지 도달하는 경로 보다 길기 때문이다.
또한, 서브 워드라인 구동전압이 전달되는 경로는 메인 워드라인 구동전압이 전달되는 경로보다 길기 때문에 경로의 캐패시턴스(capacitance)가 증가하고, 캐패시터(Capacitor)와 같은 효과를 가지는 트랜지스터(transistor)가 더욱 많이 연결되어 있다. 이에 메인 워드라인 구동부의 출력신호는 서브 워드라인 구동전압보다 서브 워드라인 구동부에 먼저 도달하게 되는 문제점이 있다.
따라서, 서브 워드라인 구동전압 측면에서 경로의 길이 및 캐패시턴스 증가로 인하여 서브 워드라인의 활성화 특성이 나빠지는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 서브 워드라인 구동전압이 메인 워드라인 구동부의 출력신호보다 서브 워드라인 구동부에 먼저 전달되도록 하 여 서브 워드라인의 활성화 특성을 개선하는 워드라인 구동회로를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 워드라인 구동회로는 메인 워드라인 구동신호에 응답하여 메인 워드라인을 활성화시키는 메인 워드라인 구동부, 및 서브 워드라인 구동신호가 활성화될 때 상기 메인 워드라인 구동부의 출력신호를 서브 워드라인 구동부로 전달하는 신호전달부를 포함하고, 상기 메인 워드라인 구동부는 상기 메인 워드라인 구동신호에 응답하여 상기 메인 워드라인을 풀-업 구동하는 풀-업부와, 상기 메인 워드라인 구동신호에 응답하여 상기 메인 워드라인을 풀-다운 구동하는 풀-다운부를 포함한다.
본 발명에서, 상기 신호전달부는 상기 서브 워드라인 구동신호에 응답하여 상기 메인 워드라인 구동부의 출력신호를 상기 서브 워드라인 구동부로 전달하는 전달소자를 포함한다.
그리고, 본 발명의 다른 실시예에 따른 워드라인 구동회로는 메인 워드라인 구동신호에 응답하여 메인 워드라인을 활성화시키는 메인 워드라인 구동부와, 서브 워드라인 구동신호가 활성화될 때 상기 메인 워드라인 구동부의 출력신호를 전달하는 신호전달부, 및 상기 서브 워드라인 구동신호를 전원전압으로 공급받아 구동하고, 상기 신호전달부의 출력신호를 버퍼링한 신호로 서브 워드라인을 활성화시키는 서브 워드라인 구동부를 포함한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참고하여 상세히 설명한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
본 발명의 일 실시예에서는 하나의 메인 워드라인에 연결되는 서브 워드라인 구동부의 수를 여덟개로 가정하였다. 또한, 서브 워드라인 구동신호(FX0) 및 서브 워드라인 구동 반전신호(FXB0)는 입력된 어드레스에 따라 로우디코더(Row decoder)에 의해 여덟개의 서브 워드라인 구동신호(FX0-FX7) 및 여덟개의 서브 워드라인 구동 반전신호(FXB0-FXB7) 중 인에이블되는 신호로 가정하였다. 한편, 서브 워드라인 구동신호(FX0) 및 서브 워드라인 구동 반전신호(FXB0)는 서브 워드라인 구동 반전신호 리피터(FXB repeater)를 거쳐 서브 워드라인 구동부로 인가된다.
도 1 은 본 발명의 일 실시예에 따른 워드라인 구동회로도이다.
도 1 에 도시한 바와 같이, 본 발명의 일 실시예에 의한 워드라인 구동회로는 메인 워드라인 구동신호(DR)에 응답하여 메인 워드라인(MWL0)을 활성화시키는 메인 워드라인 구동부(10)와; 서브 워드라인 구동신호(FX0) 및 서브 워드라인 구동 반전신호(FXB0)에 응답하여 메인 워드라인 구동부(10)의 출력신호를 전달하는 신호전달부(20) 및; 신호전달부(20)의 출력신호에 응답하여 서브 워드라인(SWL0)을 활성화시키는 서브 워드라인 구동부(30)를 구비한다.
메인 워드라인 구동부(10)는 고전압단(VPP)과 메인 워드라인(MWL0) 사이에 연결되고, 메인 워드라인 구동신호(DR)에 응답하여 메인 워드라인(MWL0)을 풀-업 구동하는 PMOS트랜지스터(PM1) 및; 메인 워드라인(MWL0)과 접지전압단(VSS) 사이에 연결되고, 메인 워드라인 구동신호(DR)에 응답하여 메인 워드라인(MWL0)을 풀-다운 구동하는 NMOS트랜지스터(NM1)를 구비한다.
신호전달부(20)는 메인 워드라인 구동부(10)의 출력신호를 반전 버퍼링하는 인버터(IV1)와; 서브 워드라인 구동신호(DR)에 응답하여 메인 워드라인 구동부(10)의 출력신호를 서브 워드라인 구동부(30)로 전달하는 전달게이트(TG1)를 구비한다. 여기서, 전달게이트(TG1)은 PMOS트랜지스터(PM2)와 NMOS트랜지스터(NM2)로 이루어져 있다.
서브 워드라인 구동부(30)는 서브 워드라인 구동전압단(FX0)과 서브 워드라인(SWL0) 사이에 연결되고, 메인 워드라인 구동부(10)의 출력신호에 응답하여 서브 워드라인(SWL0)을 풀-업 구동하는 PMOS트랜지스터(PM3)와; 서브 워드라인(SWL0)과 접지전압단(VSS) 사이에 연결되고, 메인 워드라인 구동부(10)의 출력신호에 응답하여 서브 워드라인(SWL0)을 풀-다운 구동하는 NMOS트랜지스터(NM3) 및; 서브 워드라인(SWL0)과 접지전압단(VSS) 사이에 연결되고, 서브 워드라인 구동 반전신호(FXB0)에 응답하여 서브 워드라인(SWL0)을 풀-다운 구동하는 NMOS트랜지스터(NM4)를 구비한다.
이와 같이 구성된 워드라인 구동회로의 동작을 상세히 설명하면 다음과 같다.
우선, 라스신호(Row Address Strobe, RAS)가 인에이블되므로써, 입력되는 로우어드레스(Row Address)를 디코딩하는 로우디코더(Row decoder)의 디코딩 출력신호에 의해 하나의 메인 디코더(Main decoder)가 선택된 경우를 살펴본다.
선택된 메인 디코더는 로우레벨로 인에이블된 메인 워드라인 구동신호(DR)를 출력한다. 메인 워드라인 구동부(10)는 로우레벨로 인에이블된 메인 워드라인 구동 신호(DR)에 응답하여 메인 워드라인(MWL0)을 활성화시킨다.
도 1 을 참조하여 메인 워드라인 구동부(10)의 동작을 좀 더 구체적으로 살펴보면, NMOS트랜지스터(NM1)는 로우레벨의 메인 워드라인 구동신호(DR)에 응답하여 턴-오프되고, PMOS트랜지스터(PM1)는 로우레벨의 메인 워드라인 구동신호(DR)에 응답하여 턴-온된다. 따라서, PMOS트랜지스터(PM1)는 메인 워드라인(MWL0)을 고전압(VPP) 레벨로 풀-업 구동하여 활성화시킨다.
이어서, 신호전달부(20)는 서브 워드라인 구동신호(FX0) 및 서브 워드라인 구동 반전신호(FXB0)에 응답하여 하이레벨인 메인 워드라인 구동부(10)의 출력신호를 입력받아, 로우레벨의 출력신호를 서브 워드라인 구동부(30)로 전달한다.
도 1 을 참조하여 신호전달부(20)의 동작을 좀 더 구체적으로 살펴보면, 인버터(IV1)는 메인 워드라인 구동부(10)의 출력신호를 반전 버퍼링한다. 전달게이트(TG1)는 서브 워드라인 구동신호(FX0)가 하이레벨이고 서브 워드라인 구동 반전신호(FXB0)가 로우레벨인 경우, 로우레벨인 인버터(IV1)의 출력신호(MWLB0)를 서브 워드라인 구동부(30)로 전달한다.
이때, 메인 워드라인 구동부(10)의 출력신호는 전달게이트(TG1)를 구성하는 PMOS트랜지스터(PM2)와 NMOS트랜지스터(NM2)의 소스(Source)-드레인(Drain) 부분에 입력된다. 즉, 메인 워드라인 구동부(10)의 출력신호 측면에서는 캐패시턴스(capacitance)가 매우 큰 서브 워드라인 구동부(30)의 PMOS트랜지스터(PM3)의 게이트(Gate)로 입력되는 것보다 상대적으로 캐패시턴스가 작은 전달게이트(TG1)의 소스(Source)-드레인(Drain) 부분으로 입력되는 것이 캐패시턴스가 작게된다. 도2 에서 보듯이, 신호전달부(20)의 인버터(IV1)를 거치는 신호가 종전보다 빨리 로우레벨로 떨어지는 것을 볼 수 있다.
또한, 전달게이트(TG1)는 서브 워드라인 구동부(30)에 서브 워드라인 구동신호(FX0)가 완전히 인가되기 전까지 인버터(IV1)의 신호를 서브 워드라인 구동부(30)로 전달되지 못하게 하는 역활을 한다.
만약, 서브 워드라인 구동부(30)에 서브 워드라인 구동신호(FX0)가 완전히 인가되기 전에 신호전달부(20)의 출력신호에 응답하여 서브 워드라인 구동부(30)의 PMOS트랜지스터(PM3)가 턴-온되면, 도1에서 보듯이 서브 워드라인 구동신호(FX0) 측면에서는 노드의 길이 및 캐패시턴스가 증가한다. 즉, 서브 워드라인 구동신호(FX0) 측면에서는 부하가 증가한다. 따라서, 전달게이트(TG1)는 서브 워드라인 구동신호(FX0) 측면에서 캐패시턴스의 증가를 방지한다.
한편, 여덟개의 신호전달부(20-27) 중 하나의 신호전달부(20)의 NMOS트랜지스터(NM2)만이 하이레벨인 서브 워드라인 구동신호(FX0)에 응답하여 턴-온되고, 나머지 신호전달부(21-27)의 NMOS트랜지스터(NM7)는 로우레벨인 서브 워드라인 구동신호(FX1-FX7)에 응답하여 턴-오프된다. 따라서, 신호전달부(21-27)는 메인 워드라인 구동부(10)의 출력신호를 서브 워드라인 구동부(31-37)로 전달하지 않는다.
이어서, 서브 워드라인 구동부(30)는 신호전달부(20)의 출력신호에 응답하여 서브 워드라인(SWL0)을 활성화시킨다. 도1을 참조하여 서브 워드라인 구동부(30)의 동작을 좀 더 구체적으로 살펴보면, NMOS트랜지스터(NM3)는 로우레벨인 신호전달부(20)의 출력신호에 응답하여 턴-오프된다. 또한, PMOS트랜지스터(PM3)는 로우레 벨인 신호전달부(20)의 출력신호에 응답하여 턴-온되어, 고전압(VPP) 레벨인 서브 워드라인 구동전압(FX0)을 서브 워드라인(SWL0)으로 인가한다. 따라서, 서브 워드라인(SWL0)은 고전압(VPP) 레벨로 활성화되고, 서브 워드라인(SWL0)에 연결된 메모리 셀부의 셀 트랜지스터인 NMOS트랜지스터가 턴-온되면서, 셀의 데이터가 비트라인으로 전송된다. 도2에서 보듯이, 서브 워드라인(SWL0)의 활성화 특성이 개선된 것을 알 수 있다.
한편, 여덟개의 서브 워드라인 구동부(30-37) 중 하나의 서브 워드라인 구동부(30)의 NMOS트랜지스터(NM4)만이 로우레벨인 서브 워드라인 구동 반전신호(FXB0)에 응답하여 턴-오프되고, 나머지 서브 워드라인 구동부(31-37)의 NMOS트랜지스터(NM7)는 하이레벨인 서브 워드라인 구동 반전신호(FXB1-FXB7)에 응답하여 턴-온된다. 따라서, 메인 워드라인 구동부(10)의 출력신호를 인가받지 못하는 서브 워드라인(SWL1-SWL7)은 접지전압(VSS)레벨로 풀-다운 구동되어, 플로팅(floating) 현상이 방지된다.
다음으로, 라스신호가 인에이블되므로써, 입력되는 로우어드레스를 디코딩하는 로우디코더의 디코딩 출력신호에 의해 해당 메인 디코더가 선택되지 않는 경우를 살펴본다.
선택되지 못한 메인 디코더는 하이레벨로 디스에이블된 메인 워드라인 구동신호(DR)를 출력한다. 메인 워드라인 구동부(10)는 하이레벨로 디스에이블된 메인 워드라인 구동신호(DR)에 응답하여 메인 워드라인을 비활성화시킨다.
도 1 을 참조하여 메인 워드라인 구동부(10)의 동작을 좀 더 구체적으로 살펴보면, PMOS트랜지스터(PM1)는 하이레벨인 메인 워드라인 구동신호(DR)에 응답하여 턴-오프되고, NMOS트랜지스터(NM1)는 하이레벨인 메인 워드라인 구동신호(DR)에 응답하여 턴-온된다. 따라서, NMOS트랜지스터(NM1)는 메인 워드라인(MWL0)을 접지전압(VSS) 레벨로 풀-다운 구동하여 비활성화시킨다.
이어서, 신호전달부(20)는 서브 워드라인 구동신호(FX0) 및 서브 워드라인 구동 반전신호(FXB0)에 응답하여 로우레벨인 메인 워드라인 구동부(10)의 출력신호를 입력받아, 하이레벨의 출력신호를 서브 워드라인 구동부(30)로 전달한다.
도1을 참조하여 신호전달부(20)의 동작을 좀 더 구체적으로 살펴보면, 인버터(IV1)는 메인 워드라인 구동부(10)의 출력신호를 반전 버퍼링한다. 전달게이트(TG1)는 서브 워드라인 구동신호(FX0)가 하이레벨이고 서브 워드라인 구동 반전신호(FXB0)가 로우레벨인 경우, 하이레벨인 인버터(IV1)의 출력신호를 서브 워드라인 구동부(30)로 전달한다.
한편, 여덟개의 신호전달부(20-27) 중 하나의 신호전달부(20)만이 하이레벨인 서브 워드라인 구동신호(FX0)에 응답하여 턴-온되고, 나머지 신호전달부(21-27)는 로우레벨인 서브 워드라인 구동신호(FX1-FX7)에 응답하여, 턴-오프된다. 따라서, 신호전달부(21-27)는 메인 워드라인 구동부(10)의 출력신호를 서브 워드라인 구동부(31-37)로 전달하지 않는다.
이어서, 서브 워드라인 구동부(30)는 신호전달부(20)의 출력신호에 응답하여 서브 워드라인(SWL0)을 비활성화시킨다. 도1을 참조하여 서브 워드라인 구동부(30) 의 동작을 좀 더 구체적으로 살펴보면, PMOS트랜지스터(PM3)는 하이레벨인 신호전달부(20)의 출력신호에 응답하여 턴-오프된다. 또한, NMOS트랜지스터(NM3)는 하이레벨인 신호전달부(20)의 출력신호에 응답하여 턴-온되어, 서브 워드라인(SWL0)을 풀-다운 구동한다. 따라서, 서브 워드라인(SWL0)은 접지전압(VSS) 레벨로 비활성화되고, 서브 워드라인(SWL0)에 연결된 메모리 셀부의 셀 트랜지스터인 NMOS트랜지스터가 턴-오프되면서, 셀의 데이터가 비트라인으로 전송되지 못한다.
한편, 여덟개의 서브 워드라인 구동부(30-37) 중 하나의 서브 워드라인 구동부(30)의 NMOS트랜지스터(NM4)만이 서브 워드라인 구동 반전신호(FXB0)에 응답하여 턴-오프되고, 나머지 서브 워드라인 구동부(31-37)의 NMOS트랜지스터(NM7)는 하이레벨인 서브 워드라인 구동 반전신호(FXB1-FXB7)에 응답하여 턴-온된다. 따라서, 메인 워드라인 구동부(10)의 출력신호를 인가받지 못하는 서브 워드라인(SWL1-7)은 접지전압(VSS)레벨로 풀-다운 구동되어, 플로팅 현상이 방지된다.
상술한 바와 같이, 본 발명에 따른 워드라인 구동회로는 서브 워드라인 구동전압이 메인 워드라인 구동부의 출력신호보다 서브 워드라인 구동부에 먼저 전달되도록 하여 서브 워드라인의 활성화 특성을 개선되는 효과가 있다.

Claims (16)

  1. 메인 워드라인 구동신호에 응답하여 메인 워드라인을 활성화시키는 메인 워드라인 구동부; 및
    서브 워드라인 구동신호가 활성화될 때 상기 메인 워드라인 구동부의 출력신호를 서브 워드라인 구동부로 전달하는 신호전달부를 포함하고,
    상기 메인 워드라인 구동부는 상기 메인 워드라인 구동신호에 응답하여 상기 메인 워드라인을 풀-업 구동하는 풀-업부와, 상기 메인 워드라인 구동신호에 응답하여 상기 메인 워드라인을 풀-다운 구동하는 풀-다운부를 포함하는 워드라인 구동회로.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 풀-업부는 상기 메인 워드라인을 고전압레벨로 풀-업 구동하는 풀-업 소자를 포함하는 워드라인 구동회로.
  5. 제1항에 있어서, 상기 풀-다운부는 상기 메인 워드라인을 접지전압레벨로 풀-다운 구동하는 풀-다운 소자를 포함하는 워드라인 구동회로.
  6. 삭제
  7. 메인 워드라인 구동신호에 응답하여 메인 워드라인을 활성화시키는 메인 워드라인 구동부와;
    서브 워드라인 구동신호가 활성화될 때 상기 메인 워드라인 구동부의 출력신호를 전달하는 신호전달부; 및
    상기 서브 워드라인 구동신호를 전원전압으로 공급받아 구동하고, 상기 신호전달부의 출력신호를 버퍼링한 신호로 서브 워드라인을 활성화시키는 서브 워드라인 구동부를 포함하는 워드라인 구동회로.
  8. 제7항에 있어서, 상기 메인 워드라인 구동부는
    고전압단과 상기 메인 워드라인 사이에 연결되고, 상기 메인 워드라인 구동신호에 응답하여 상기 메인 워드라인을 풀-업 구동하는 풀-업부 및;
    상기 메인 워드라인과 접지전압단 사이에 연결되고, 상기 메인 워드라인 구동신호에 응답하여 상기 메인 워드라인을 풀-다운 구동하는 풀-다운부를 포함하는 워드라인 구동회로.
  9. 제8항에 있어서, 상기 풀-업부는 상기 메인 워드라인을 고전압레벨로 풀-업 구동하는 워드라인 구동회로.
  10. 제8항에 있어서, 상기 풀-다운부는 상기 메인 워드라인을 접지전압레벨로 풀-다운 구동하는 워드라인 구동회로.
  11. 제8항에 있어서, 상기 신호전달부는 상기 서브 워드라인 구동신호에 응답하여 상기 메인 워드라인 구동부의 출력신호를 상기 서브 워드라인 구동부로 전달하는 전달소자를 포함하는 워드라인 구동회로.
  12. 제11항에 있어서, 상기 전달소자는 전달게이트인 워드라인 구동회로.
  13. 제11항에 있어서, 상기 신호전달부는 상기 메인 워드라인 구동부의 출력신호를 버퍼링하는 버퍼를 더 포함하는 워드라인 구동회로.
  14. 제8항에 있어서, 상기 서브 워드라인 구동부는
    상기 서브 워드라인 구동전압단과 서브 워드라인 사이에 연결되고, 상기 메인 워드라인 구동부의 출력신호에 응답하여 상기 서브 워드라인을 풀-업 구동하는 풀-업 소자와;
    상기 서브 워드라인과 접지전압단 사이에 연결되고, 상기 메인 워드라인 구동부의 출력신호에 응답하여 상기 서브 워드라인을 풀-다운 구동하는 제1 풀-다운 소자 및;
    상기 서브 워드라인과 접지전압단 사이에 연결되고, 서브 워드라인 구동 반전신호에 응답하여 상기 서브 워드라인을 풀-다운 구동하는 제2 풀-다운 소자를 포함하는 워드라인 구동회로.
  15. 제14항에 있어서, 상기 풀-업 소자는 PMOS트랜지스터인 워드라인 구동회로.
  16. 제14항에 있어서, 상기 제1 및 제2 풀-다운 소자는 NMOS트랜지스터인 워드라인 구동회로.
KR1020070032311A 2007-04-02 2007-04-02 워드라인 구동회로 KR100890044B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070032311A KR100890044B1 (ko) 2007-04-02 2007-04-02 워드라인 구동회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070032311A KR100890044B1 (ko) 2007-04-02 2007-04-02 워드라인 구동회로

Publications (2)

Publication Number Publication Date
KR20080089755A KR20080089755A (ko) 2008-10-08
KR100890044B1 true KR100890044B1 (ko) 2009-03-25

Family

ID=40151195

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070032311A KR100890044B1 (ko) 2007-04-02 2007-04-02 워드라인 구동회로

Country Status (1)

Country Link
KR (1) KR100890044B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101190681B1 (ko) 2010-09-30 2012-10-12 에스케이하이닉스 주식회사 반도체 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000065431A (ko) * 1999-04-03 2000-11-15 김영환 워드라인 구동장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000065431A (ko) * 1999-04-03 2000-11-15 김영환 워드라인 구동장치

Also Published As

Publication number Publication date
KR20080089755A (ko) 2008-10-08

Similar Documents

Publication Publication Date Title
KR100822578B1 (ko) 반도체 메모리 소자의 쓰기 장치
US8558572B2 (en) Memory with termination circuit
US8358558B2 (en) Address control circuit and semiconductor memory device
US7161860B2 (en) Local input/output line precharge circuit of semiconductor memory device
US20200044645A1 (en) Output driver, and semiconductor memory device and memory system having the same
US9735780B2 (en) Tri-state driver circuits having automatic high-impedance enabling
US6154415A (en) Internal clock generation circuit of semiconductor device and method for generating internal clock
KR100533384B1 (ko) 저진폭 전압구동 글로벌 입출력 라인을 갖는 반도체메모리 장치
US8754688B2 (en) Signal output circuit and semiconductor device including the same
KR100890044B1 (ko) 워드라인 구동회로
US9424894B2 (en) Signal transfer circuit and operating method thereof
KR100771551B1 (ko) 반도체 소자의 컬럼경로 제어신호 생성회로 및 컬럼경로제어신호 생성방법
US8050111B2 (en) Data strobe signal generating circuit capable of easily obtaining valid data window
US7130232B2 (en) Integrated circuit devices having multiple precharge circuits and methods of operating the same
JPH06208793A (ja) 半導体メモリ装置のデータ出力回路
US6473468B1 (en) Data transmission device
TW200522068A (en) Semiconductor memory device
KR100543907B1 (ko) 반도체 메모리 소자의 양방향 버스 리피터
KR100819662B1 (ko) 반도체 메모리 장치의 데이터 출력 장치
KR101096260B1 (ko) 데이터출력회로
KR20090097449A (ko) 데이터 전송 회로
KR102424450B1 (ko) 입출력회로 및 이를 이용한 집적회로
KR100919809B1 (ko) 라이트 드라이버
KR100955682B1 (ko) 센싱 지연회로 및 이를 이용한 반도체 메모리 장치
KR100388225B1 (ko) 센서앰프 출력 조정회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee