KR20040025477A - Ｓｄｒ/ｄｄｒ 겸용 반도체 메모리 장치의 데이터 출력 회로 - Google Patents

Ｓｄｒ/ｄｄｒ 겸용 반도체 메모리 장치의 데이터 출력 회로 Download PDF

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Abstract

SDR/DDR 겸용 반도체 메모리 장치의 데이터 출력 회로가 개시된다. 본 발명의 데이터 출력 회로는 제1 및 제3 데이터 래치, 제2 및 제4 데이터 래치, 제1 및 제2 데이터 출력 드라이버를 구비한다. 제1 및 제3 데이터 래치는 DDR 모드에서, 우수 클럭에 응답하여 우수 데이터를 래치하고 각각 제1 풀업 제어 신호 및 제1 풀다운 제어 신호를 발생하고, SDR 모드에서는 데이터 출력 클럭에 응답하여 제1 데이터를 래치하여 각각 제1 풀업 제어 신호 및 제1 풀다운 제어 신호를 발생한다. 제2 및 제4 데이터 래치는 DDR 모드에서 기수 클럭에 응답하여 기수 데이터를 래치하여 각각 제1 풀업 제어 신호 및 상기 제1 풀다운 제어 신호를 발생하고, SDR 모드에서는 데이터 출력 클럭에 응답하여 제2 데이터를 래치하여 각각 제2 풀업 제어 신호 및 제2 풀다운 제어 신호를 발생한다. 제1 데이터 출력 드라이버는 제1 풀업 제어 신호 및 제1 풀다운 제어 신호에 응답하여 제1 출력 패드를 소정의 전압 레벨로 드라이빙하며, 제2 데이터 출력 드라이버는 제2 풀업 제어 신호 및 제2 풀다운 제어 신호에 응답하여 제2 출력 패드를 소정의 전압 레벨로 드라이빙한다. 본 발명에 의하면, 데이터 출력 버퍼의 수가 감소되어, 반도체 메모리 장치의 면적이 줄어든다.

Description

ＳＤＲ/ＤＤＲ 겸용 반도체 메모리 장치의 데이터 출력 회로{Data output circuit in SDR/DDR combined semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, DDR(Double Data Rate)/SDR(Single Data Rate) 겸용 동기식 반도체 메모리 장치에서의 데이터 출력 회로에 관한 것이다.
일반적으로 동기식 반도체 메모리 장치는 한 클럭 싸이클동안 하나의 데이터 입출력 핀당 한 비트의 데이터를 입/출력하는 단일 데이터율(single data rate) 모드로 동작한다. 그러나, 데이터 입출력 속도를 증가시키기 위하여, 한 클럭 싸이클동안 하나의 데이터 입출력 핀당 두 비트의 데이터를 입/출력하는 이중 데이터율(double data rate) 모드로 동작하는 반도체 메모리 장치가 증가하고 있다.
반도체 메모리 장치는 메모리셀로부터 독출된 내부 데이터를 외부로 출력하기 위하여 데이터 핀 각각에 할당되는 데이터 출력 버퍼 및 데이터 출력 드라이버(이들을 합쳐 데이터 출력 회로라 함)를 구비한다.
그런데, 종래 기술에 따른 DDR/SDR 겸용 반도체 메모리 장치의 경우에, 데이터 출력 버퍼의 전부를 DDR/SDR 겸용으로 사용하지 못함으로써, 데이터 출력 버퍼의 개수가 증가하며 이로 인하여 반도체 메모리 장치의 크기도 증가하는 문제점이 있다.
도 1은 종래 기술에 따른 SDR/DDR 겸용 반도체 메모리 장치의 데이터 출력 회로를 나타내는 블록도이다.
이를 참조하면, 종래 기술에 따른 데이터 출력 회로는 데이터 출력 버퍼(100)와 데이터 출력 드라이버(200)를 구비한다. 데이터 출력 버퍼(100)는 4개의 데이터 래치(111~114), 드라이버들(121,122)을 포함한다.
먼저, 반도체 메모리 장치가 DDR 모드로 동작하는 경우를 가정한다. 이 경우, 제1 및 제3 데이터 래치(111, 113)는 우수 클럭(CLK_E)에 응답하여 우수 데이터(D_E)를 래치하고 래치된 데이터의 레벨을 변환하여 출력한다. 제2 및 제4 데이터 래치(112, 114)는 기수 클럭(CLK_O)에 응답하여 기수 데이터(D_O)를 래치하고 래치된 데이터의 레벨을 변환하여 출력한다. 따라서, 제1 및 제3 데이터 래치(111, 113)는 클럭의 라이징 에지에서 출력될 데이터를 래치하는 역할을 하고, 제2 및 제4 데이터 래치(112, 114)는 클럭의 폴링 에지에서 출력될 데이터를 래치하는 역할을 한다.
드라이버들(121, 122)은 데이터 래치(111~114)로부터 각각 수신되는 데이터를 드라이빙하여, 풀업 제어 신호(PB) 및 풀다운 제어 신호(NB)를 출력한다.
데이터 출력 드라이버(200)는 풀업 트랜지스터(PM1)와 풀다운 트랜지스터(NM1)를 포함한다.
풀업 트랜지스터(PM1)는 피모스 트랜지스터(PMOS transistor)로 구현되고, 풀다운 트랜지스터(NM1)는 엔모스 트랜지스터(NMOS transistor)로 구현된다. 풀업 트랜지스터(PM1) 및 풀다운 트랜지스터(NM1)는 데이터 출력 버퍼에서 출력되는 풀업 제어 신호(PB) 및 풀다운 제어 신호(NB)에 응답하여 각각 게이팅된다. 풀업 트랜지스터(PM1)는 풀업 제어 신호(PB)가 로우레벨일 때 턴온(turn-on)되어 하이레벨의 출력 데이터(DQ)가 출력되도록 한다. 풀다운 트랜지스터(NM1)는 풀다운 제어 신호(NB)가 하이레벨일 때 턴온되어 로우레벨의 출력 데이터(DQ)가 출력되도록 한다.
반도체 메모리 장치가 SDR 모드로 동작하는 경우를 가정한다. 이 경우, 제2 및 제4 데이터 래치(112, 114)는 사용되지 않는다. 즉, 제1 및 제3 데이터 래치(111, 113)만 데이터 출력 클럭(CLKDQ)의 라이징 에지(rising edge)에서 데이터(D1)를 래치하고 래치된 데이터의 레벨을 변환하여 출력한다.
드라이버들(121, 122)은 DDR 모드에서와 마찬가지로, 데이터 래치(111~114)로부터 각각 수신되는 데이터를 드라이빙하여, 풀업 제어 신호(PB) 및 풀다운 제어 신호(NB)를 출력한다.
데이터 출력 드라이버(200)는 풀업 제어 신호(PB) 및 풀다운 제어 신호(NB)에 응답하여 출력 데이터(DQ)를 외부로 출력한다.
상술한 바와 같이, 종래 기술에 따른 데이터 출력 버퍼(100)는 SDR 모드에서는 1비트의 데이터를 래치하여 출력하고, DDR 모드에서는 2비트의 데이터를 래치하여 출력한다.
따라서, 입출력핀을 16개 구비하고 SDR 모드로 동작하는 SDR X16의 반도체 메모리 장치의 경우에, 필요한 데이터 출력 버퍼의 수는 16개이다. 이 반도체 메모리 장치가 X8의 DDR 모드로 동작하는 경우, DDR 모드에서만 필요한 데이터 스트로브 신호(DQS) 버퍼를 포함하여 9개의 데이터 출력 버퍼가 필요하다.
그러므로, 종래 기술에 다른 반도체 메모리 장치에서는 데이터 출력 버퍼들의 일부는 DDR/SDR 겸용으로 사용되지만, 일부(절반 정도)는 SDR 전용으로 사용된다. 즉, 도 1에 도시된 DDR/SDR 겸용 데이터 출력 회로 외에 SDR 전용 데이터 출력 회로를 더 필요로 한다.
도 2는 종래 기술에 따른 SDR/DDR 겸용 반도체 메모리 장치의 DDR/SDR 겸용 데이터 출력 회로를 상세하게 나타내는 회로도이다. 도 3은 종래 기술에 따른 SDR/DDR 반도체 메모리 장치의 SDR 전용 데이터 출력 회로를 상세하게 나타내는 회로도이다. 이에 대해서는 본 발명의 데이터 출력 회로와 비교하여 후술될 것이다.
결론적으로, 종래 기술에 따른 DDR/SDR 겸용 반도체 메모리 장치는 SDR 동작시의 데이터 입출력핀 수만큼 데이터 출력 버퍼를 필요로 하고, 그 중 절반 정도는 SDR 전용으로 사용되어 DDR 모드시에는 전혀 활용하지 못하는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 SDR/DDR 겸용 반도체 메모리 장치에서 데이터 출력 버퍼를 머지(Merge)함으로써 데이터 출력 버퍼의 수를 줄여 칩 크기를 감소시키는 데이터 출력 회로를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래 기술에 따른 SDR/DDR 겸용 반도체 메모리 장치의 데이터 출력 회로를 나타내는 블록도이다.
도 2는 종래 기술에 따른 SDR/DDR 겸용 반도체 메모리 장치의 DDR/SDR 겸용용 데이터 출력 회로를 상세하게 나타내는 회로도이다.
도 3은 종래 기술에 따른 SDR/DDR 반도체 메모리 장치의 SDR 전용 데이터 출력 회로를 상세하게 나타내는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 SDR/DDR 겸용 반도체 메모리 장치의 데이터 출력 회로를 나타내는 블록도이다.
도 5는 본 발명의 일 실시예에 따른 SDR/DDR 겸용 반도체 메모리 장치의 DDR용 데이터 출력 회로의 일 구현예를 나타내는 회로도이다.
도 6은 본 발명의 일 실시예에 따른 SDR용 데이터 출력 회로의 일 구현예를 나타내는 회로도이다.
도 7 및 도 8은 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로를 나타내는 블록도이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 이중 데이터율(이하 DDR이라 함)/단일 데이터율(이하 SDR이라 함) 겸용 반도체 메모리 장치의 데이터 출력 회로는 상기 DDR 모드에서, 우수 클럭에 응답하여 우수 데이터를 래치하고 각각 제1 풀업 제어 신호 및 제1 풀다운 제어 신호를 발생하는 제1 및 제3 데이터래치로서, 상기 SDR 모드에서는 데이터 출력 클럭에 응답하여 제1 데이터를 래치하고 각각 상기 제1 풀업 제어 신호 및 제1 풀다운 제어 신호를 발생하는 상기 제1 및 제3 데이터 래치; 상기 DDR 모드에서 기수 클럭에 응답하여 기수 데이터를 래치하고 각각 상기 제1 풀업 제어 신호 및 상기 제1 풀다운 제어 신호를 발생하는 제2 및 제4 데이터 래치로서, 상기 SDR 모드에서는 상기 데이터 출력 클럭에 응답하여 제2 데이터를 래치하고 각각 제2 풀업 제어 신호 및 제2 풀다운 제어 신호를 발생하는 상기 제2 및 제4 데이터 래치; 상기 제1 풀업 제어 신호 및 제1 풀다운 제어 신호에 응답하여 제1 출력 패드를 소정의 전압 레벨로 드라이빙하는 제1 데이터 출력 드라이버; 및 상기 제2 풀업 제어 신호 및 제2 풀다운 제어 신호에 응답하여 제2 출력 패드를 소정의 전압 레벨로 드라이빙하는 제2 데이터 출력 드라이버를 구비한다.
바람직하기로는, 상기 제2 데이터 출력 드라이버는 상기 SDR 모드에서는 상기 제2 및 제4 데이터 래치에 전기적으로 연결되고, 상기 DDR 모드에서는 상기 제2 및 제4 데이터 래치로부터 분리된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 이중 데이터율(이하 DDR이라 함)/단일 데이터율(이하 SDR이라 함) 겸용 반도체 메모리 장치의 데이터 출력 회로는 메모리셀로부터 출력되는 데이터를 래치하여 출력하는 데이터 출력 버퍼; 및 상기 데이터 출력 버퍼의 출력 신호에 응답하여 출력 데이터를 발생하는 데이터 출력 드라이버를 구비한다. 상기 데이터 출력 버퍼는 상기 DDR 모드에서, 우수 클럭에 응답하여 제1 데이터 핀으로 출력될 우수 데이터를 래치하여 출력하는 우수 데이터 출력 버퍼부와 기수 클럭에 응답하여 상기 제1 데이터 핀으로 출력될 기수 데이터를 래치하여 출력하는 기수 데이터 출력 버퍼부를 포함하며, 상기 SDR 모드에서는, 상기 우수 데이터 출력 버퍼부는 데이터 출력 클럭에 응답하여 상기 제1 데이터 핀으로 출력될 제1 데이터를 래치하여 출력하며, 상기 기수 데이터 출력 버퍼부는 상기 데이터 출력 클럭에 응답하여 제2 데이터 핀으로 출력될 제2 데이터를 래치하여 출력하는 것을 특징으로 한다.
바람직하기로는, 상기 데이터 출력 드라이버는 상기 DDR 모드에서 상기 우수 데이터 출력 버퍼부 및 상기 기수 데이터 출력 버퍼부와 전기적으로 연결되고, 상기 SDR 모드에서는 상기 우수 데이터 출력 버퍼부와 연결되고 상기 기수 데이터 출력 버퍼부와는 분리되는 제1 데이터 출력 드라이버; 및 상기 SDR 모드에서 상기 기수 데이터 출력 버퍼부와 전기적으로 연결되는 제2 데이터 출력 드라이버를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면에 따른 이중 데이터율(이하 DDR이라 함)/단일 데이터율(이하 SDR이라 함) 겸용 반도체 메모리 장치의 데이터 출력 회로는 메모리셀로부터 출력되는 데이터를 래치하여 출력하는 데이터 출력 버퍼; 및 상기 데이터 출력 버퍼의 출력 신호에 응답하여 제1 및 제2 출력 패드를 소정의 전압 레벨로 각각 드라이빙하는 제1 및 제2 데이터 출력 드라이버를 구비한다. 상기 데이터 출력 버퍼는 제1 데이터 출력 버퍼부와 제2 데이터 출력 버퍼부를 포함하며, DDR 모드에서는 상기 제1 및 제2 데이터 출력 버퍼부는 상기 제1 데이터 출력 드라이버와 전기적으로 연결되고, 클럭 신호의 상승 에지 및하강 에지에 응답하여 상기 제1 출력 패드로 출력될 우수 데이터 및 기수 데이터를 래치하며, SDR 모드에서는 상기 제1 데이터 출력 버퍼부는 상기 제1 데이터 출력 드라이버에 전기적으로 연결되고, 상기 클럭 신호의 상승 에지 또는 하강 에지에 응답하여 상기 제1 출력 패드로 출력될 데이터를 래치하며, 상기 제2 데이터 출력 버퍼부는 상기 제2 데이터 출력 드라이버에 전기적으로 연결되고, 상기 클럭 신호의 상승 에지 또는 하강 에지에 응답하여 상기 제2 출력 패드로 출력될 데이터를 래치하는 것을 특징으로 한다.
바람직하기로는, 상기 데이터 출력 회로는 상기 DDR 모드에서, 클럭의 상승 에지에 응답하여 상기 우수 클럭을 생성하는 제1 클럭 버퍼; 및 상기 클럭의 하강 에지에 응답하여 상기 기수 클럭을 생성하는 제2 클럭 버퍼를 더 구비하며, 상기 제1 클럭 버퍼는 SDR 모드에서는 상기 데이터 출력 클럭을 발생하는데 사용된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 SDR/DDR 겸용 반도체 메모리 장치의 데이터 출력 회로를 나타내는 블록도이다. 이를 참조하면, 본 발명의 일 실시예에 따른 데이터 출력 회로는 데이터 출력 버퍼(300), 제1 및 제2 데이터 출력드라이버(410, 420)를 구비한다. 데이터 출력 버퍼(300)는 제1 내지 제4 데이터 래치(311~314), 제1 내지 제4 드라이버들(321~324) 및 다수의 스위치들(SW1~SW4)을 포함한다.
먼저, 반도체 메모리 장치가 SDR 모드로 동작하는 경우를 가정한다. 이 경우, 제1 및 제3 스위치(SW1, SW3)는 오프되고, 제2 및 제4 스위치(SW2, SW4)는 온된다.
제1 내지 제4 데이터 래치(311~314)는 데이터 출력 클럭(CLKDQ)에 응답하여 제1 데이터 또는 제2 데이터(D1, D2)를 각각 래치하고 래치된 데이터의 레벨을 변환하여 출력한다. 데이터 출력 클럭(CLKDQ)은 클럭의 상승 에지 또는 하강 에지에 응답하여 발생되는 클럭 신호인데, 본 실시예들에서는 클럭의 상승 에지에 응답하여 발생된다고 가정한다.
제1 및 제3 데이터 래치(311, 313)는 제1 데이터(D1)를 래치하여 출력하는데, 제1 데이터(D1)는 제1 데이터 출력 드라이버(410)를 통해 제1 데이터 입출력핀(미도시)으로 출력될 데이터이다. 제2 및 제4 데이터 래치(312, 314)는 제2 데이터(D2)를 래치하여 출력하는데, 제2 데이터(D2)는 제2 데이터 출력 드라이버(420)를 통해 제2 데이터 입출력핀(미도시)으로 출력될 데이터이다.
제1 내지 제4 드라이버(321~324)는 각각 제1 내지 제4 데이터 래치(311~314)에서 출력되는 데이터를 프리-드라이빙(pre-driving)하여, 제1 및 제2 풀업 제어 신호(PB1, PB2), 제1 및 제2 풀다운 제어 신호(NB1, NB2)를 출력한다.
제1 데이터 출력 드라이버(410)는 제1 풀업 제어 신호(PB1) 및 제1 풀다운제어 신호(NB1)에 응답하여 제1 출력 패드(미도시)를 드라이빙함으로써, 클럭의 상승 에지에서 1 비트의 출력 데이터(SDR 데이터)(DQ1)를 출력한다. 또한, 제2 데이터 출력 드라이버(420)는 제2 풀업 제어 신호(PB2) 및 제2 풀다운 제어 신호(NB2)에 응답하여 제2 출력 패드(미도시)를 드라이빙함으로써, 클럭의 상승 에지에서 다른 1 비트의 출력 데이터(SDR 데이터)(DQ2)를 출력한다.
결국, 데이터 출력 버퍼(300)는 SDR 모드에서는 두 개의 데이터 입출력핀으로 출력될 두 비트의 데이터를 동시에 래치하여 출력하는 역할을 한다.
제1 데이터 출력 드라이버(410)의 구성을 좀 더 상세히 설명하면, 제1 데이터 출력 드라이버(410)는 풀업 트랜지스터(PM1)와 풀다운 트랜지스터(NM1)로 구성된다. 풀업 트랜지스터(PM1)는 피모스 트랜지스터로 구현되고 풀다운 트랜지스터(NM1)는 엔모스 트랜지스터로 구현된다. 풀업 트랜지스터(PM1)는 외부 전원 전압과 출력 패드 사이에 형성되고, 풀다운 트랜지스터(NM1)는 그라운드와 출력 패드 사이에 형성된다. 제2 데이터 출력 드라이버(420)의 구성은 제1 데이터 출력 드라이버(410)의 구성과 동일하므로, 상세한 설명은 생략한다.
반도체 메모리 장치가 DDR 모드로 동작하는 경우를 가정한다. 이 경우, 제1 및 제3 스위치(SW1, SW3)는 온되고, 제2 및 제4 스위치(SW2, SW4)는 오프된다.
제1 및 제3 데이터 래치(311, 313)는 우수 클럭(CLK_E)에 응답하여 우수 데이터(D_E)를 래치하고 래치된 데이터의 레벨을 변환하여 출력한다. 제2 및 제4 데이터 래치는 기수 클럭(CLK_O)에 응답하여 기수 데이터(D_O)를 래치하고 래치된 데이터의 레벨을 변환하여 출력한다.
우수 클럭(CLK_E)은 클럭의 라이징 에지(rising edge)에 응답하여 발생되는 클럭 신호이고, 기수 클럭(CLK_O)은 클럭의 폴링 에지(falling edge)에 응답하여 발생되는 클럭 신호이다.
따라서, 데이터 출력 회로는 DDR 모드에서 클럭의 상승 에지에 응답하여 우수 클럭(CLK_E)을 생성하는 제1 클럭 버퍼와 클럭의 하강 에지에 응답하여 기수 클럭(CLK_O)을 생성하는 제2 클럭 버퍼를 더 구비하는 것이 바람직하며, 제1 클럭 버퍼는 SDR 모드에서는 데이터 출력 클럭(CLKDQ)을 발생하는데 사용되는 것이 바람직하다.
DDR 모드에서, 제2 및 제4 스위치(SW2, SW4)는 오프 상태이므로, 제2 및 제4 드라이버(322, 324)는 동작하지 않는다. 제1 드라이버(321)는 제1 및 제2 데이터 래치(311, 312)에서 출력되는 데이터를 수신하여 제1 풀업 제어 신호(PB1)를 출력한다. 제3 드라이버(323)는 제3 및 제4 데이터 래치(313, 314)에서 출력되는 데이터를 수신하여 제1 풀다운 제어 신호(NB1)를 출력한다. 따라서, 제1 풀업 신호 및 제1 풀다운 제어 신호(PB1, NB1)는 클럭의 상승 에지와 클럭의 하강 에지에서 각각 발생된다고 할 수 있다.
제1 데이터 출력 드라이버(410)는 제1 풀업 제어 신호(PB1) 및 제1 풀다운 제어 신호(NB1)에 응답하여 제1 출력 패드(미도시)를 드라이빙함으로써, 결국 클럭의 상승 에지에서 1비트의 데이터, 클럭의 하강 에지에서 1비트의 데이터를 포함하여 한 클럭 싸이클 동안 2비트(DDR) 데이터를 출력한다.
도 4에 도시된 실시예에서는 DDR 모드냐 SDR 모드냐에 따라 스위치(SW1~SW4)를 사용하여 제1 내지 제4 데이터 래치(311~314)의 출력을 적절한 데이터 출력 드라이버로 입력되게 한다.
그러나, 스위치 대신 DDR 모드냐 SDR 모드냐에 따라 배선을 달리 할 수도 있다. 예를 들어, 도 4에서 스위치들 대신에, DDR 모드인 경우에는 제2 및 제4 데이터 래치(312, 314)의 출력이 각각 제1 및 제3 드라이버(321, 323)를 통하여 제1 데이터 출력 드라이버(410)로 연결되도록 배선되고, SDR 모드인 경우에는 제2 및 제4 데이터 래치(312, 314)의 출력이 각각 제2 및 제4 드라이버(322, 324)를 통하여 제2 데이터 출력 드라이버(420)와 연결되도록 배선된다.
도 5는 본 발명의 일 실시예에 따른 SDR/DDR 겸용 반도체 메모리 장치의 DDR용 데이터 출력 회로의 일 구현예를 나타내는 회로도이다. 즉, 도 4에 도시된SDR/DDR 겸용 데이터 출력 회로를 DDR용으로 설정하여 구현한 예이다. 이를 참조하면, 데이터 출력 버퍼(300)는 제1 내지 제4 데이터 래치(311~314)를 포함하고, 각 데이터 래치(311~314)는 데이터 래치 소자(331~334), 레벨 변환부(341~344) 및 버퍼(351~354)를 포함한다. 그리고, 도 5에 도시된 데이터 출력 회로는 DDR용이므로, 제1 데이터 출력 드라이버(410)는 제1 및 제3 드라이버(321,323)를 통하여 데이터 출력 버퍼(300)에 연결되지만, 제2 데이터 출력 드라이버(420)는 데이터 출력 버퍼(300)에 연결되어 있지 않다.
구체적으로, 제1 데이터 래치(311)는 제1 데이터 래치 소자(331), 제1 레벨 변환부(341) 및 제1 버퍼(351)를 포함한다.
제1 데이터 래치 소자(331)는 우수 버퍼 제어 신호(PTRST_E), 우수클럭(CLK_E) 및 우수 데이터(D_E)를 수신한다. 우수 버퍼 제어 신호(PTRST_E)는 우수 데이터(D_E)의 출력 여부를 제어하기 위한 신호이다. 즉, 우수 버퍼 제어 신호(PTRST_E)가 소정 레벨(여기서는 하이레벨)로 인에이블되어야 유효한 우수 데이터(D_E)가 우수 클럭(CLK_E)에 응답하여 출력된다.
제1 데이터 래치 소자(331)는 구체적으로 인버터들(IV1, IV2) 낸드 게이트(NAND1) 및 노아 게이트(NOR1, NOR2)로 구현된다. 인버터(IV1)는 우수 버퍼 제어 신호(PTRST_E)를 반전한다. 노아 게이트(NOR2)는 우수 데이터(D_E)의 반전 데이터와 우수 버퍼 제어 신호(PTRST_E)의 반전 신호를 부정 논리합하여 출력하고, 낸드 게이트(NAND1)는 우수 클럭(CLK_E)과 노아 게이트(NOR2)의 출력을 부정 논리곱하여 제1 출력 신호(OT1)를 출력한다.
노아 게이트(NOR1)는 우수 클럭(CLK_E)의 반전 신호와 노아 게이트(NOR2)의 출력을 부정 논리합하여 제2 출력 신호(OT2)를 출력한다.
제1 레벨 변환부(341)는 내부 전압 레벨을 가지는 제1 출력 신호를 외부 전압 레벨로 변환하는 역할을 한다. 제1 레벨 변환부(341)는 구체적으로 인버터(INV), 크로스-커플된(cross-coupled) 피모스 트랜지스터들(PT1, PT2)과 엔모스 트랜지스터들(NT1, NT2)로 구현된다.
제1 출력 신호(OT1)가 하이레벨이면 엔모스 트랜지스터가(NT1)가 턴온되고 이에 따라 피모스 트랜지스터(PT2)가 턴온되어 제1 버퍼(351)의 피모스 트랜지스터(PT3)의 게이트로 입력되는 신호는 하이레벨이 된다. 제1 출력 신호(OT1)가 로우레벨이면 엔모스 트랜지스터가(NT2)가 턴온되어 제1 버퍼(351)의엔모스 트랜지스터(NT3)의 게이트로 입력되는 신호는 로우레벨이 된다.
제2 데이터 래치(312) 역시 제2 데이터 래치 소자(332), 제2 레벨 변환부(342) 및 제2 버퍼(352)를 포함한다. 제2 데이터 래치 소자(332), 제2 레벨 변환부(342) 및 제2 버퍼(352)는 각각 제1 데이터 래치 소자(331), 제1 레벨 변환부(341) 및 제1 버퍼(351)와 동일한 구성을 가지므로 여기서 상세한 설명은 생략한다.
다만, 제2 데이터 래치 소자(332)는 기수 버퍼 제어 신호(PTRST_O), 기수 클럭(CLK_O) 및 기수 데이터(D_O)를 수신한다. 기수 버퍼 제어 신호(PTRST_O)는 기수 데이터(D_O)의 출력 여부를 제어하기 위한 신호이다. 즉, 기수 버퍼 제어 신호(PTRST_O)가 하이레벨로 인에이블되어야 유효한 기수 데이터(D_O)가 기수 클럭(CLK_O)에 응답하여 출력된다.
제3 데이터 래치(313) 역시 제3 데이터 래치 소자(333), 제3 레벨 변환부(343) 및 제3 버퍼(353)를 포함한다. 제3 레벨 변환부(343) 및 제3 버퍼(353)는 각각 제1 레벨 변환부(341) 및 제1 버퍼(351)와 동일한 구성을 가지므로 여기서 상세한 설명은 생략한다. 제3 데이터 래치 소자(333)는 제1 데이터 래치 소자(331)와 유사한 구성을 가지는데, 차이점은 제1 데이터 래치 소자(331)의 인버터(INV2) 및 노아 게이트(NOR2) 대신에 제3 데이터 래치 소자(333)에서는 낸드 게이트(NAND2)가 사용된다는 점이다.
제4 데이터 래치(314) 역시 제4 데이터 래치 소자(334), 제4 레벨 변환부(344) 및 제4 버퍼(354)를 포함한다. 제4 데이터 래치 소자(334), 제4 레벨변환부(344) 및 제4 버퍼(354)는 각각 제3 데이터 래치 소자(333), 제3 레벨 변환부(343) 및 제3 버퍼(353)와 동일한 구성을 가지므로 여기서 상세한 설명은 생략한다.
도 5에 도시된 데이터 출력 회로의 동작을 설명하면 다음과 같다.
먼저, 우수 버퍼 제어 신호(PTRST_E) 및 기수 버퍼 제어 신호(PTRST_O)가 하이레벨로 인에이블된 상태라고 가정한다.
우수 클럭(CLK_E)의 라이징 에지 또는 하이레벨일 때 우수 데이터(D_E)가 하이레벨이면, 제1 데이터 래치 소자(331)의 출력 신호들은 모두 로우레벨이 되고, 제3 데이터 래치 소자(333)의 출력 신호들 역시 모두 로우레벨이 된다. 따라서, 제1 버퍼(351) 및 제3 버퍼(353)에서 피모스 트랜지스터들이 턴온되어 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압은 하이 레벨이 된다.
제1 내지 제4 드라이버(321~324)는 각각 인버터 형태로 구현된다. 따라서, 제1 버퍼(351) 및 제3 버퍼(353)의 출력은 각각 반전되어 제1 풀업 제어 신호(PB1) 및 제1 풀다운 제어 신호(NB1)가 된다. 따라서, 로우레벨의 제1 풀업 제어 신호(PB1)에 의하여 풀업 트랜지스터(PM1)가 턴온되어, 결국 하이레벨의 데이터(DQ)가 외부로 출력된다.
우수 클럭(CLK_E)의 라이징 에지 또는 하이레벨일 때 우수 데이터(D_E)가 로우레벨이면, 제1 데이터 래치 소자(331)의 출력 신호들은 모두 하이레벨이 되고, 제3 데이터 래치 소자(333)의 출력 신호들 역시 모두 하이레벨이 된다. 따라서, 제1 버퍼(351) 및 제3 버퍼(353)에서 엔모스 트랜지스터들이 턴온되어 제1노드(N1)의 전압 및 제2 노드(N2)의 전압은 로우레벨이 된다.
따라서, 하이레벨의 제1 풀다운 제어 신호(NB1)에 의하여 풀다운 트랜지스터(NM1)가 턴온되어, 결국 로우레벨의 데이터(DQ)가 외부로 출력된다.
우수 클럭(CLK_E)의 라이징 에지 또는 하이레벨일 때, 기수 클럭(CLK_O)은 폴링 에지 또는 로우 레벨 상태이다. 기수 클럭(CLK_O)이 폴링 에지 또는 로우 레벨일 때 제2 버퍼(352)의 피모스 트랜지스터로 입력되는 신호와 엔모스 트랜지스터로 입력되는 신호는 각각 하이레벨의 신호와 로우레벨의 신호이다. 제4 버퍼(354)로 입력되는 신호들 역시 마찬가지이다. 따라서, 우수 클럭(CLK_E)의 라이징 에지 또는 하이레벨일 때, 제2 및 제4 버퍼(352, 354)는 오프 상태에 있다.
기수 클럭(CLK_O)의 라이징 에지 또는 하이레벨일 때는 기수 데이터(D_O)에 따라 제1 및 제2 노드(N2)의 상태가 결정되고, 이에 따라 출력되는 데이터가 결정된다. 기수 데이터(D_O)가 하이레벨이면 하이레벨의 출력 데이터(DQ)가 외부로 출력되고, 로우레벨이면 로우레벨의 출력 데이터(DQ)가 외부로 출력된다.
기수 클럭(CLK_O)의 라이징 에지 또는 하이레벨일 때, 우수 클럭(CLK_E)은 폴링 에지 또는 로우 레벨 상태이므로, 제1 및 제3 버퍼(351, 353)가 오프 상태에 있다.
우수 버퍼 제어 신호(PTRST_E) 및 기수 버퍼 제어 신호(PTRST_O)가 로우레벨로 디스에이블된 상태의 데이터 출력 회로의 동작은 다음과 같다.
우수 버퍼 제어 신호(PTRST_E)가 로우레벨이면 제1 데이터 래치 소자(331)의 노아 게이트(NOR2)의 출력은 항상 로우레벨이다. 따라서, 낸드 게이트(NAND1)의 출력은 항상 하이레벨이 되어, 제1 버퍼(351)의 피모스 트랜지스터(PT3)는 오프 상태가 된다. 제1 버퍼(351)의 엔모스 트랜지스터로 입력되는 신호는 우수 클럭(CLK_E)에 따라 하이레벨 또는 로우레벨이 된다. 기수 버퍼 제어 신호(PTRST_O)가 로우레벨이면 제1 데이터 래치소자(331)의 경우와 마찬가지로, 제2 버퍼(352)의 피모스 트랜지스터(PT3)는 오프 상태가 되고, 제2 버퍼(352)의 엔모스 트랜지스터로 입력되는 신호는 기수 클럭(CLK_O)에 따라 하이레벨 또는 로우레벨이 된다.
따라서, 우수 클럭(CLK_E) 및 기수 클럭(CLK_O)의 토글링(toggling)에 따라 제1 버퍼(351)의 엔모스 트랜지스터 또는 제2 버퍼(352)의 엔모스 트랜지스터가 턴온되어 제1 노드(N1)는 로우레벨이 된다. 따라서, 제1 풀업 트랜지스터(PM1)는 턴오프 상태가 된다.
우수 버퍼 제어 신호(PTRST_E)가 로우레벨이면 제3 데이터 래치소자(333)의 낸드게이트(NAND2)의 출력은 항상 하이레벨이다. 따라서, 노아 게이트(N0R1)의 출력은 항상 로우레벨이 되어, 제3 버퍼(353)의 엔모스 트랜지스터는 오프 상태가 된다. 제3 버퍼(353)의 피모스 트랜지스터로 입력되는 신호는 우수 클럭(CLK_E)에 따라 하이레벨 또는 로우레벨이 된다. 기수 버퍼 제어 신호(PTRST_O)가 로우레벨이면 제3 데이터 래치소자(333)의 경우와 마찬가지로, 제4 버퍼(354)의 엔모스 트랜지스터는 오프 상태가 되고, 제4 버퍼(354)의 피모스 트랜지스터로 입력되는 신호는 기수 클럭(CLK_O)에 따라 하이레벨 또는 로우레벨이 된다.
따라서, 우수 클럭(CLK_E) 및 기수 클럭(CLK_O)의 토글링(toggling)에 따라 제3 버퍼(353)의 피모스 트랜지스터 또는 제4 버퍼(354)의 피모스 트랜지스터가 턴온되어 제2 노드(N2)는 하이레벨이 된다. 따라서, 제1 풀다운 트랜지스터(NM1)는 턴오프 상태가 된다.
그러므로, 우수 버퍼 제어 신호(PTRST_E) 및 기수 버퍼 제어 신호(PTRST_O)가 로우레벨로 디스에이블된 상태에서는 제1 풀업 트랜지스터(PM1) 및 제1 풀다운 트랜지스터(NM1)가 모두 턴오프되어 제1 데이터 출력 드라이버(410)의 출력은 하이-임피던스(hi-impedance) 상태가 된다.
상술한 바와 같이, 본 발명의 데이터 출력 버퍼는 DDR 모드에서는 하나의 데이터 입출력 핀으로 출력될 기수 데이터(D_O)와 우수 데이터(D_E)를 래치하여 출력한다.
도 6은 본 발명의 일 실시예에 따른 SDR용 데이터 출력 회로의 일 구현예를 나타내는 회로도이다. 즉, 도 4에 도시된 SDR/DDR 겸용 데이터 출력 회로를 SDR용으로 설정하여 구현한 예이다. 이를 참조하면, 도 6에 도시된 데이터 출력 회로의 구성은 도 5에 도시된 데이터 출력 회로의 구성과 동일하다. 따라서, 도 6에 도시된 데이터 출력 회로에 대한 상세한 설명은 생략한다. 다만, 도 6의 데이터 출력 회로와 도 5의 데이터 출력 회로의 차이점은 다음과 같다.
도 6에 도시된 데이터 출력 회로는 SDR용이므로, 제1 데이터 출력 드라이버(410)는 제1 및 제3 드라이버(321, 323)를 통하여 데이터 출력 버퍼(300)의 제1 및 제3 데이터 래치(311, 313)에 연결되고, 제2 데이터 출력 드라이버(420)는 제2 및 제4 드라이버(322, 324)를 통하여 데이터 출력 버퍼(300)의 제2 및 제4 데이터 래치(312, 314)에 연결된다.
도 6에 도시된 데이터 출력 회로의 동작을 설명하면 다음과 같다.
먼저, 제1 및 제2 버퍼 제어 신호(PTRST_1, PTRST_2)가 하이레벨로 인에이블된 상태라고 가정한다. 제1 및 제2 버퍼 제어 신호(PTRST_1, PTRST_2)는 각각 제1 및 제2 데이터(D1, D2)의 출력 여부를 제어하기 위한 신호이다. 즉, 제1 및 제2 버퍼 제어 신호(PTRST_1, PTRST_2)가 소정 레벨(여기서는 하이레벨)로 인에이블되어야 유효한 제1 및 제2 데이터(D1, D2)가 데이터 출력 클럭(CLKDQ)에 응답하여 출력된다.
데이터 출력 클럭(CLKDQ)의 라이징 에지 또는 하이레벨일 때, 제1 및 제3 데이터 래치소자(331, 333)는 제1 데이터(D1)를 수신하여 각각 제1 및 제3 버퍼(351, 353)의 피모스 트랜지스터와 엔모스 트랜지스터를 제어하기 위한 신호들을 출력한다. 또한, 제2 및 제4 데이터 래치소자(332, 334)는 제2 데이터(D2)를 수신하여 각각 제2 및 제4 버퍼(352, 354)의 피모스 트랜지스터와 엔모스 트랜지스터를 제어하기 위한 신호들을 출력한다.
제1 데이터(D1)가 하이레벨이면, 제1 데이터 래치 소자(331)의 출력 신호들은 모두 로우레벨이 되고, 제3 데이터 래치 소자(333)의 출력 신호들 역시 모두 로우레벨이 된다. 따라서, 제1 버퍼(351) 및 제3 버퍼(353)에서 피모스 트랜지스터들이 턴온되어 제1 노드(N1)의 전압 및 제3 노드(N3)의 전압은 하이 레벨이 된다. 따라서, 로우레벨의 제1 풀업 제어 신호(PB1)에 의하여 제1 풀업 트랜지스터(PM1)가 턴온되어, 결국 하이레벨의 제1 출력 데이터(DQ1)가 외부로 출력된다.
제1 데이터(D1)가 로우레벨이면, 제1 데이터 래치 소자(331)의 출력 신호들은 모두 하이레벨이 되고, 제3 데이터 래치 소자(333)의 출력 신호들 역시 모두 하이레벨이 된다. 따라서, 제1 버퍼(351) 및 제3 버퍼(353)에서 엔모스 트랜지스터들이 턴온되어 제1 노드(N1)의 전압 및 제3 노드(N3)의 전압은 로우레벨이 된다. 따라서, 하이레벨의 제1 풀다운 제어 신호(NB1)에 의하여 제1 풀다운 트랜지스터(NM1)가 턴온되어, 결국 로우레벨의 제1 출력 데이터(DQ1)가 외부로 출력된다.
제2 데이터(D2)가 하이레벨이면, 제2 데이터 래치 소자(332)의 출력 신호들은 모두 로우레벨이 되고, 제4 데이터 래치 소자(334)의 출력 신호들 역시 모두 로우레벨이 된다. 따라서, 제2 버퍼(352) 및 제4 버퍼(354)에서 피모스 트랜지스터들이 턴온되어 제2 노드(N2)의 전압 및 제4 노드(N4)의 전압은 하이 레벨이 된다. 따라서, 로우레벨의 제2 풀업 제어 신호(PB2)에 의하여 제2 풀업 트랜지스터(PM2)가 턴온되어, 결국 하이레벨의 제2 출력 데이터(DQ2)가 외부로 출력된다.
제2 데이터(D2)가 로우레벨이면, 제2 데이터 래치 소자(332)의 출력 신호들은 모두 하이레벨이 되고, 제4 데이터 래치 소자(334)의 출력 신호들 역시 모두 하이레벨이 된다. 따라서, 제2 버퍼(352) 및 제4 버퍼(354)에서 엔모스 트랜지스터들이 턴온되어 제2 노드(N2)의 전압 및 제4 노드(N4)의 전압은 로우레벨이 된다. 따라서, 하이레벨의 제2 풀다운 제어 신호(NB2)에 의하여 제2 풀다운 트랜지스터(NM2)가 턴온되어, 결국 로우레벨의 제2 출력 데이터(DQ1)가 외부로 출력된다.
제1 및 제2 버퍼 제어 신호(PTRST_1, PTRST_2)가 로우레벨로 디스에이블된경우 도 6에 도시된 데이터 출력 회로의 동작은 우수 버퍼 제어 신호(PTRST_E) 및 기수 버퍼 제어 신호(PTRST_O)가 로우레벨로 디스에이블된 경우의 도 5의 데이터 출력 회로의 동작과 유사하다.
따라서, 제1 및 제2 버퍼 제어 신호(PTRST_1, PTRST_2)가 로우레벨로 디스에이블된 상태에서는 제1 및 제2 풀업 트랜지스터(PM1, PM2)와 제1 및 제2 풀다운 트랜지스터(NM1, NM2)가 모두 턴오프되어 제1 및 제2 데이터 출력 드라이버(410, 420)의 출력은 하이-임피던스(hi-impedance) 상태가 된다.
상술한 바와 같이, 본 발명의 데이터 출력 버퍼는 SDR 모드에서는 두 개의 데이터 입출력 핀으로 각각 출력될 두 비트의 데이터를 래치하여 출력한다.
도 5 및 도 6에 도시된 바와 같이, 본 발명의 데이터 출력 회로는 DDR 용으로 사용되나 SDR 용으로 사용되나 그 구성이 동일하다. 다만, DDR 용으로 사용되는 경우에는 제2 데이터 출력 드라이버(420)를 데이터 출력 버퍼(300)에 연결하지 않는다. 그리고, SDR용으로 사용되는 경우에는 제2 데이터 출력 드라이버(420)를 데이터 출력 버퍼(300)에 연결함으로서, 우수 데이터(D_E)를 래치하여 출력하는 회로 부분을 제1 데이터(D1)를 래치하여 출력하는 회로로 활용하고, 기수 데이터(D_O)를 래치하여 출력하는 회로 부분을 제2 데이터(D2)를 래치하여 출력하는 회로로 활용한다.
따라서, 본 발명에 의하면, SDR 전용 데이터 출력 버퍼가 필요하지 않으므로 데이터 출력 버퍼의 활용 효율이 높아진다.
이와 같은 본 발명의 효과는 도 2 및 도 3에 도시된 종래 기술에 따른 데이터 출력 회로를 참조하면 더욱 분명해진다.
종래 기술에서 언급한 바와 같이, 도 2 및 도 3은 종래 기술에 따른 DDR/SDR 겸용 데이터 출력 회로와 SDR 전용 데이터 출력 회로를 각각 나타내는 상세 회로도이다.
도 2와 도 5를 참조하면, 종래 기술에 따른 DDR/SDR 겸용 데이터 출력 회로는 본 발명의 DDR용 데이터 출력 회로에 비하여 제2 데이터 출력 드라이버(420)를 포함하지 않는다는 점을 제외하곤 그 구성이 동일하다.
또한 DDR 모드인 경우, 도 2에 도시된 데이터 출력 회로는 도 5에 도시된 본 발명의 데이터 출력 회로와 그 동작이 같다.
반면, SDR 모드인 경우에는, 도 2에 도시된 데이터 출력 회로 중 기수 데이터(D_O) 출력에 관련된 회로 부분은 사용되지 않는다. 좀 더 구체적으로 설명하면, SDR 모드인 경우에는, DDR 모드에서 기수 데이터(D_O), 기수 버퍼 제어 신호(PTRST_O), 기수 클럭(CLK_O)을 수신하는 각 단자들이 그라운드(GND)에 접속되어 로우레벨로 고정된다. 그리고, 우수 클럭(CLK_E) 신호 대신 데이터 출력 클럭(CLKDQ)이, 우수 데이터(D_E) 대신 제1 데이터(D1)가, 우수 버퍼 제어 신호(PTRST_E) 대신 버퍼 제어 신호(PTRST)가 입력되어 SDR 모드로 동작한다.
그러므로, SDR 모드에서는 제1 및 제3 데이터 래치소자(131, 133), 제1 및 제3 레벨 변환부(141, 143), 제1 및 제3 버퍼(151, 153)는 동작하나, 제2 및 제4 데이터 래치소자(132, 134), 제2 및 제4 레벨 변환부(142, 144), 제2 및 제4 버퍼(152, 154)는 동작하지 않는다.
따라서, 도 3에 도시된 바와 같은 SDR 모드에서 사용될 수 있는 SDR 전용 데이터 출력 회로가 더 필요하다.
본 발명에 의하면, 도 5 또는 도 6에 도시된 바와 같은 구성을 가지는 데이터 출력 회로를 구비하여, DDR 모드인 경우에는 도 5에 도시된 바와 같이 설정하고, SDR 모드인 경우에는 도 6에 도시된 바와 같이 설정하면 된다. 즉, 데이터 출력 회로를 DDR 모드로도 SDR 모드로도 활용 가능하다.
그러나, 종래 기술에 따르면, 도 2 및 도 3에 도시된 데이터 출력 회로를 모두 구비하여야 하며, 그 중 도 2에 도시된 회로는 DDR 모드와 SDR 모드의 모든 경우에 사용되나 도 3에 도시된 회로는 SDR 모드에서만 사용된다. 따라서, 필요한 데이터 출력 버퍼의 수가 증가하며, 이로 인하여 반도체 메모리 장치의 크기도 증가된다.
역으로 설명하면, 본 발명에 의하는 경우, 필요한 데이터 버퍼의 수가 줄어들고, 따라서, 반도체 메모리 장치의 크기도 감소된다.
도 7 및 도 8은 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로를 나타내는 블록도이다. 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로는 데이터 출력 버퍼(500), 제1 데이터 출력 드라이버(610) 및 제2 데이터 출력 드라이버(미도시)를 구비한다.
도 7에 도시된 데이터 출력 버퍼(500)는 도 4에 도시된 데이터 출력 버퍼(300)와 유사한 구성을 가지는데, 스위치들(SW5~SW8)을 더 구비한다. 드라이버들(321~324)은 데이터 래치(311~314)로부터 각각 수신되는 데이터를 드라이빙하여,풀업 제어 신호(PB1_1, PB2_1) 및 풀다운 제어 신호(NB1_1, NB2_1)를 출력한다. 스위치들(SW5~SW8)이 온되어 있는 경우에는, 풀업 제어 신호(PB1_1, PB2_1) 및 풀다운 제어 신호(NB1_1, NB2_1)와 각각 동일한 풀업 제어 신호(PB1_2, PB2_2) 및 풀다운 제어 신호(NB1_2, NB2_2)가 더 발생된다.
도 8에 도시된 제1 데이터 출력 드라이버(610)는 두 개의 풀업 트랜지스터(PM1_1, PM1_2) 및 두 개의 풀다운 트랜지스터(NM1_1, NM1_2)를 포함한다. 풀업 트랜지스터들(PM1_1, PM1_2)은 각각 풀업 제어 신호들(PB1_1, PB1_2)에 응답하여 온되어, 하이레벨의 출력 데이터(DQ)가 출력되도록 한다. 풀다운 트랜지스터(NM1_1, NM1_2)은 각각 풀다운 제어 신호들(NB1_1, NB1_2)에 응답하여 온되어, 로우레벨의 출력 데이터(DQ)가 출력되도록 한다.
본 실시예에서는 하나의 데이터 출력 드라이버가 각각 두 개의 풀업 트랜지스터(PM1) 및 풀다운 트랜지스터(NM1)를 포함한다. 그러나, 풀업 트랜지스터(PM1) 및 풀다운 트랜지스터(NM1)의 수는 변경 가능하다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, SDR/DDR 겸용 반도체 메모리 장치에서 데이터 출력 버퍼를 머지(merge)함으로써, 필요한 데이터 버퍼의 수가 줄어든다. 따라서, 반도체 메모리 장치의 크기도 감소되는 효과가 있다. 또한 데이터 버퍼의 수가 감소됨으로써, 데이터 출력 드라이버를 구동하는 신호들간의 스큐가 줄어드는 효과가 있다.

Claims (15)

  1. 이중 데이터율(이하 DDR이라 함)/단일 데이터율(이하 SDR이라 함) 겸용 반도체 메모리 장치의 데이터 출력 회로에 있어서,
    상기 DDR 모드에서, 우수 클럭에 응답하여 우수 데이터를 래치하고 각각 제1 풀업 제어 신호 및 제1 풀다운 제어 신호를 발생하는 제1 및 제3 데이터 래치로서, 상기 SDR 모드에서는 데이터 출력 클럭에 응답하여 제1 데이터를 래치하고 각각 상기 제1 풀업 제어 신호 및 제1 풀다운 제어 신호를 발생하는 상기 제1 및 제3 데이터 래치;
    상기 DDR 모드에서 기수 클럭에 응답하여 기수 데이터를 래치하고 각각 상기 제1 풀업 제어 신호 및 상기 제1 풀다운 제어 신호를 발생하는 제2 및 제4 데이터 래치로서, 상기 SDR 모드에서는 상기 데이터 출력 클럭에 응답하여 제2 데이터를 래치하고 각각 제2 풀업 제어 신호 및 제2 풀다운 제어 신호를 발생하는 상기 제2 및 제4 데이터 래치;
    상기 제1 풀업 제어 신호 및 제1 풀다운 제어 신호에 응답하여 제1 출력 패드를 소정의 전압 레벨로 드라이빙하는 제1 데이터 출력 드라이버; 및
    상기 제2 풀업 제어 신호 및 제2 풀다운 제어 신호에 응답하여 제2 출력 패드를 소정의 전압 레벨로 드라이빙하는 제2 데이터 출력 드라이버를 구비하는 SDR/DDR 겸용 반도체 메모리 장치의 데이터 출력 회로.
  2. 제 1 항에 있어서, 상기 제2 데이터 출력 드라이버는
    상기 SDR 모드에서는 상기 제2 및 제4 데이터 래치에 전기적으로 연결되고,
    상기 DDR 모드에서는 상기 제2 및 제4 데이터 래치로부터 분리되는 것을 특징으로 하는 SDR/DDR 겸용 반도체 메모리 장치의 데이터 출력 회로.
  3. 제 2 항에 있어서, 상기 데이터 출력 회로는
    상기 DDR 모드에서 상기 제2 데이터 래치를 상기 제1 데이터 출력 드라이버로 연결시키는 제1 스위치;
    상기 SDR 모드에서 상기 제2 데이터 래치를 상기 제2 데이터 출력 드라이버로 연결시키는 제2 스위치;
    상기 DDR 모드에서 상기 제4 데이터 래치를 상기 제1 데이터 출력 드라이버로 연결시키는 제3 스위치; 및
    상기 SDR 모드에서 상기 제4 데이터 래치를 상기 제2 데이터 출력 드라이버로 연결시키는 제4 스위치를 더 구비하는 것을 특징으로 하는 SDR/DDR 겸용 반도체 메모리 장치의 데이터 출력 회로.
  4. 제 1 항에 있어서,
    상기 데이터 출력 회로는 상기 DDR 모드에서, 클럭의 상승 에지에 응답하여 상기 우수 클럭을 생성하는 제1 클럭 버퍼; 및 상기 클럭의 하강 에지에 응답하여 상기 기수 클럭을 생성하는 제2 클럭 버퍼를 더 구비하며,
    상기 제1 클럭 버퍼는 상기 SDR 모드에서는 상기 데이터 출력 클럭을 발생하는데 사용되는 것을 특징으로 하는 SDR/DDR 겸용 반도체 메모리 장치의 데이터 출력 회로.
  5. 제 1 항에 있어서, 상기 제1 내지 제4 데이터 래치는
    소정의 버퍼 제어 신호가 비활성화된 상태에서는, 상기 제1 및 제2 데이터 출력 드라이버를 오프시키는 상기 제1 및 제2 풀업 제어 신호와 상기 제1 및 제2 풀다운 제어 신호를 발생하는 것을 특징으로 하는 SDR/DDR 겸용 반도체 메모리 장치의 데이터 출력 회로.
  6. 제 1 항에 있어서, 상기 제1 및 제2 데이터 출력 드라이버는 각각
    병렬로 연결되는 둘 이상의 풀업 트랜지스터들 및 병렬로 연결되는 둘 이상의 풀다운 트랜지스터들을 포함하는 것을 특징으로 하는 SDR/DDR 겸용 반도체 메모리 장치의 데이터 출력 회로.
  7. 이중 데이터율(이하 DDR이라 함)/단일 데이터율(이하 SDR이라 함) 겸용 반도체 메모리 장치의 데이터 출력 회로에 있어서,
    메모리셀로부터 출력되는 데이터를 래치하여 출력하는 데이터 출력 버퍼; 및
    상기 데이터 출력 버퍼의 출력 신호에 응답하여 출력 데이터를 발생하는 데이터 출력 드라이버를 구비하며,
    상기 데이터 출력 버퍼는 상기 DDR 모드에서, 우수 클럭에 응답하여 제1 데이터 핀으로 출력될 우수 데이터를 래치하여 출력하는 우수 데이터 출력 버퍼부와 기수 클럭에 응답하여 상기 제1 데이터 핀으로 출력될 기수 데이터를 래치하여 출력하는 기수 데이터 출력 버퍼부를 포함하며,
    상기 SDR 모드에서는, 상기 우수 데이터 출력 버퍼부는 데이터 출력 클럭에 응답하여 상기 제1 데이터 핀으로 출력될 제1 데이터를 래치하여 출력하며, 상기 기수 데이터 출력 버퍼부는 상기 데이터 출력 클럭에 응답하여 제2 데이터 핀으로 출력될 제2 데이터를 래치하여 출력하는 것을 특징으로 하는 DDR/SDR 겸용 반도체 메모리 장치의 데이터 출력 회로.
  8. 제 7 항에 있어서, 상기 데이터 출력 드라이버는
    상기 DDR 모드에서 상기 우수 데이터 출력 버퍼부 및 상기 기수 데이터 출력 버퍼부와 전기적으로 연결되고, 상기 SDR 모드에서는 상기 우수 데이터 출력 버퍼부와 연결되고 상기 기수 데이터 출력 버퍼부와는 분리되는 제1 데이터 출력 드라이버; 및
    상기 SDR 모드에서 상기 기수 데이터 출력 버퍼부와 전기적으로 연결되는 제2 데이터 출력 드라이버를 포함하는 것을 특징으로 하는 SDR/DDR 겸용 반도체 메모리 장치의 데이터 출력 회로.
  9. 제 8 항에 있어서,
    상기 데이터 출력 회로는 상기 DDR 모드에서 클럭의 상승 에지에 응답하여 상기 우수 클럭을 생성하는 제1 클럭 버퍼; 및 상기 클럭의 하강 에지에 응답하여 상기 기수 클럭을 생성하는 제2 클럭 버퍼를 더 구비하며,
    상기 제1 클럭 버퍼는 상기 SDR 모드에서는 상기 데이터 출력 클럭을 발생하는데 사용되는 것을 특징으로 하는 SDR/DDR 겸용 반도체 메모리 장치의 데이터 출력 회로.
  10. 제 8 항에 있어서, 상기 제1 및 제2 데이터 출력 드라이버는
    소정의 버퍼 제어 신호가 비활성화된 상태에서는 오프(off)되어, 하이-임피던스 상태의 상기 출력 데이터를 출력하는 것을 특징으로 하는 SDR/DDR 겸용 반도체 메모리 장치의 데이터 출력 회로.
  11. 제 8 항에 있어서, 상기 제1 및 제2 데이터 출력 드라이버는 각각
    병렬로 연결되는 둘 이상의 풀업 트랜지스터들 및 병렬로 연결되는 둘 이상의 풀다운 트랜지스터들을 포함하는 것을 특징으로 하는 SDR/DDR 겸용 반도체 메모리 장치의 데이터 출력 회로.
  12. 이중 데이터율(이하 DDR이라 함)/단일 데이터율(이하 SDR이라 함) 겸용 반도체 메모리 장치의 데이터 출력 회로에 있어서,
    메모리셀로부터 출력되는 데이터를 래치하여 출력하는 데이터 출력 버퍼; 및
    상기 데이터 출력 버퍼의 출력 신호에 응답하여 제1 및 제2 출력 패드를 소정의 전압 레벨로 각각 드라이빙하는 제1 및 제2 데이터 출력 드라이버를 구비하며,
    상기 데이터 출력 버퍼는 제1 데이터 출력 버퍼부와 제2 데이터 출력 버퍼부를 포함하며,
    DDR 모드에서는 상기 제1 및 제2 데이터 출력 버퍼부는 상기 제1 데이터 출력 드라이버와 전기적으로 연결되고, 클럭 신호의 상승 에지 및 하강 에지에 응답하여 상기 제1 출력 패드로 출력될 우수 데이터 및 기수 데이터를 래치하며,
    SDR 모드에서는 상기 제1 데이터 출력 버퍼부는 상기 제1 데이터 출력 드라이버에 전기적으로 연결되고, 상기 클럭 신호의 상승 에지 또는 하강 에지에 응답하여 상기 제1 출력 패드로 출력될 데이터를 래치하며, 상기 제2 데이터 출력 버퍼부는 상기 제2 데이터 출력 드라이버에 전기적으로 연결되고, 상기 클럭 신호의 상승 에지 또는 하강 에지에 응답하여 상기 제2 출력 패드로 출력될 데이터를 래치하는 것을 특징으로 하는 DDR/SDR 겸용 반도체 메모리 장치의 데이터 출력 회로.
  13. 제 12 항에 있어서,
    상기 데이터 출력 회로는 상기 DDR 모드에서 클럭의 상승 에지에 응답하여상기 우수 클럭을 생성하는 제1 클럭 버퍼; 및 상기 클럭의 하강 에지에 응답하여 상기 기수 클럭을 생성하는 제2 클럭 버퍼를 더 구비하며,
    상기 제1 클럭 버퍼는 상기 SDR 모드에서는 상기 데이터 출력 클럭을 발생하는데 사용되는 것을 특징으로 하는 SDR/DDR 겸용 반도체 메모리 장치의 데이터 출력 회로.
  14. 제 12 항에 있어서, 상기 제1 및 제2 데이터 출력 드라이버는
    소정의 버퍼 제어 신호가 비활성화된 상태에서는 오프(off)되어, 하이-임피던스 상태의 출력 데이터를 출력하는 것을 특징으로 하는 SDR/DDR 겸용 반도체 메모리 장치의 데이터 출력 회로.
  15. 제 12 항에 있어서, 상기 제1 및 제2 데이터 출력 드라이버는 각각
    병렬로 연결되는 둘 이상의 풀업 트랜지스터들 및 병렬로 연결되는 둘 이상의 풀다운 트랜지스터들을 포함하는 것을 특징으로 하는 SDR/DDR 겸용 반도체 메모리 장치의 데이터 출력 회로.
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