CN113628646A - 控制时钟发生的电子器件 - Google Patents

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Abstract

本文提供一种用于控制时钟发生的电子器件。电子器件包括锁存时钟发生电路、命令解码器和延时移位电路。锁存时钟发生电路基于芯片选择信号来产生锁存时钟。命令解码器从基于锁存时钟而产生的内部芯片选择信号和内部命令来产生内部操作信号。延时移位电路通过在执行内部操作的情况下将内部操作信号与移位时钟同步地移位与延时相对应的时段来产生结束信号。

Description

控制时钟发生的电子器件
相关申请的交叉引用
本申请要求于2020年05月07日提交的10-2020-0054289号韩国专利申请的优先权，该专利申请通过引用整体并入本文。
技术领域
本公开的实施例涉及用于控制时钟发生的电子器件。
背景技术
半导体器件可以接收命令以执行各种内部操作，所述各种内部操作包括激活操作、写入操作、读取操作和预充电操作。最近，在应用于移动系统的半导体器件的情况中，为了降低功耗，提供了能够中断产生用于内部操作的时钟的掉电模式。然而，由于半导体器件必须接收命令以执行各种内部操作，因此可能在掉电模式下中断时钟的产生时难以完全中断时钟的产生。因此，半导体器件在待机模式下产生用于接收内部操作所需的命令的时钟。
发明内容
根据一个实施例，一种电子器件包括锁存时钟发生电路、命令解码器和延时移位电路(latency shifting circuit)。锁存时钟发生电路被配置为基于芯片选择信号来产生锁存时钟。命令解码器被配置为从基于锁存时钟而产生的内部芯片选择信号和内部命令来产生内部操作信号。延时移位电路被配置为通过在执行内部操作的情况下将内部操作信号与移位时钟同步地移位与延时相对应的时段来产生结束信号。
根据另一个实施例，一种电子器件包括检测信号发生电路、锁存时钟发生电路和命令解码器。检测信号发生电路被配置为产生检测信号，所述检测信号从芯片选择信号被激活的时间点开始被激活，直到从芯片选择信号被激活的时间点起经过由内部时钟设定的一个时段后的时间点为止。锁存时钟发生电路被配置为从检测信号和内部时钟产生锁存时钟。命令解码器被配置为从基于锁存时钟而产生的内部芯片选择信号和内部命令来产生内部操作信号。
基于另一个实施例，一种电子器件包括锁存时钟发生电路、命令解码器和延时移位电路。锁存时钟发生电路被配置为基于芯片选择信号来产生第一锁存时钟和第二锁存时钟。命令解码器被配置为从基于第一锁存时钟和第二锁存时钟而产生的第一内部芯片选择信号、第二内部芯片选择信号、第一内部命令和第二内部命令来产生第一内部操作信号和第二内部操作信号。延时移位电路被配置为通过在执行内部操作的情况下将第一内部操作信号和第二内部操作信号与第一移位时钟和第二移位时钟同步地移位与延时相对应的时段来产生第一结束信号和第二结束信号。
附图说明
图1是示出根据本公开的一个实施例的电子系统的配置的框图。
图2是示出图1所示的电子系统中包括的电子器件的配置的框图。
图3是示出图2所示的电子器件中包括的检测信号发生电路的电路图。
图4是示出图2所示的电子器件中包括的锁存时钟发生电路的电路图。
图5示出了图2所示的电子器件中包括的芯片选择信号缓冲电路。
图6示出了图2所示的电子器件中包括的命令缓冲电路。
图7是示出图2所示的电子器件中包括的延时移位电路的配置的框图。
图8是示出图7所示的延时移位电路中包括的写入结束信号发生电路的电路图。
图9是示出图7所示的延时移位电路中包括的读取结束信号发生电路的电路图。
图10是示出图2所示的电子器件中包括的时段信号发生电路(period signalgeneration circuit)的配置的框图。
图11是示出图10所示的时段信号发生电路中包括的写入时段信号发生电路的电路图。
图12是示出图10中所示的时段信号发生电路中包括的读取时段信号发生电路的电路图。
图13示出了图2所示的电子器件中包括的时钟缓冲电路。
图14是示出图2所示的电子器件中包括的移位时钟发生电路的电路图。
图15和图16是示出图2中所示的电子器件的操作的时序图。
图17是示出图1所示的电子系统中包括的电子器件的另一示例的配置的框图。
具体实施方式
在下面的实施例的描述中，当参数被称为“预定的”时，其可以意指当在过程或算法中使用参数时，该参数的值被预先确定。参数的值可以在过程或算法开始时设置，或者可以在执行过程或算法的时段期间设置。
将理解，尽管本文使用术语“第一”、“第二”、“第三”等来描述各种元件，但这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开来，而不是意欲暗示元件的顺序或数量。因此，在不脱离本公开的教导的情况下，可以将在一些实施例中的第一元件称为其他实施例中的第二元件。
此外，将理解的是，当一个元件被称为与另一个元件“连接”或“耦接”时，它可以与其他元件直接连接或耦接，或者可以存在介于中间的元件。相反，当一个元件被称为与另一个元件“直接连接”或“直接耦接”时，则不存在介于中间的元件。
逻辑“高”电平和逻辑“低”电平可以用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以与具有逻辑“低”电平的信号区分开来。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在一个实施例中，可以将逻辑“高”电平的电压电平设置为高于逻辑“低”电平的电压电平。另外，信号的逻辑电平可以根据实施例而被设置为不同或相反。例如，可以将在一个实施例中具有逻辑“高”电平的某一信号设置为在另一个实施例中具有逻辑“低”电平。
在下文中将参考附图详细描述本公开的各种实施例。然而，本文种所描述的实施例仅出于说明的目的，而不意图限制本公开的范围。
图1是示出根据本公开的一个实施例的电子系统100的配置的框图。如图1所示，电子系统100可以包括控制器110和电子器件120。控制器110可以包括第一控制引脚110_1、第二控制引脚110_2和第三控制引脚110_3。电子器件120可以包括第一器件引脚120_1、第二器件引脚120_2和第三器件引脚120_3。控制器110可以通过连接在第一控制引脚110_1与第一器件引脚120_1之间的第一传输线130_1向电子器件120传输芯片选择信号CS。控制器110可以通过连接在第二控制引脚110_2与第二器件引脚120_2之间的第二传输线130_2向电子器件120传输命令CA。控制器110可以通过连接在第三控制引脚110_3与第三器件引脚120_3之间的第三传输线130_3向电子器件120传输时钟CLK。根据实施例，电子系统100可以被配置为通过连接在第二控制引脚110_2与第二器件引脚120_2之间的第二传输线130_2传输包括地址的命令CA。
电子器件120可以是半导体器件。电子器件120可以从控制器110接收芯片选择信号CS、命令CA和时钟CLK，以执行包括激活操作、写入操作、读取操作和预充电操作的各种内部操作。电子器件120可以包括锁存时钟发生电路(LCLK GEN)203，该锁存时钟发生电路检测芯片选择信号CS被激活的时间以激活锁存时钟(图2的LCLK)。电子器件120可以包括芯片选择信号缓冲电路(CS BUF)205和命令缓冲电路(CA BUF)207，以在锁存时钟LCLK被激活时锁存芯片选择信号CS和命令CA。因此，根据本实施例的电子器件120可以通过在芯片选择信号CS被激活之后激活用于锁存芯片选择信号CS和命令CA的锁存时钟LCLK来降低由于在芯片选择信号CS被激活之前不必要地激活的锁存时钟LCLK而导致的功耗。电子器件120可以包括时段信号发生电路(PDS GEN)213和移位时钟发生电路(SCLK GEN)217，其能够在芯片选择信号CS被激活之后激活用于设置写入延时和读取延时的移位时钟(图2中的SCLK)。因此，根据本实施例的电子器件120可以通过在芯片选择信号CS被激活之后激活移位时钟SCLK来降低在读取操作和写入操作期间的功耗。
图2是示出电子器件120的配置的框图。如图2所示，电子器件120可以包括检测信号发生电路(CS_DET GEN)201、锁存时钟发生电路(LCLK GEN)203、芯片选择信号缓冲电路(CS BUF)205、命令缓冲电路(CA BUF)207、命令解码器(COM DEC)209、延时移位电路(LATENCY SFT)211、时段信号发生电路(PDS GEN)213、时钟缓冲电路(CLK BUF)215和移位时钟发生电路(SCLK GEN)217。
检测信号发生电路201可以基于内部时钟ICLK和芯片选择信号CS来产生检测信号CS_DET。当芯片选择信号CS被激活时，检测信号发生电路201可以激活检测信号CS_DET。芯片选择信号CS可以通过在预定的时段期间保持预定的逻辑电平而被激活。例如，芯片选择信号CS可以通过在时钟CLK的一个周期内保持逻辑“高”电平而被激活。被激活的芯片选择信号CS的逻辑电平可以根据实施例而被设置为不同。此外，被激活的芯片选择信号CS的时段可以根据实施例而被设置为不同。检测信号CS_DET可以被激活为具有预定的逻辑电平。例如，检测信号CS_DET可以被激活为具有逻辑“高”电平。当芯片选择信号CS在被激活之后去激活时，检测信号CS_DET可以在从芯片选择信号CS被去激活的时间点起经过内部时钟ICLK的预定数量的周期后的时间点处被去激活。例如，检测信号CS_DET可以在从芯片选择信号CS被去激活的时间点起经过内部时钟ICLK的两个周期后的时间点处被去激活。
锁存时钟发生电路203可以基于检测信号CS_DET和内部时钟ICLK来产生锁存时钟LCLK。当检测信号CS_DET被激活时，锁存时钟发生电路203可以对内部时钟ICLK进行缓冲，以输出内部时钟ICLK的缓冲信号作为锁存时钟LCLK。在检测信号CS_DET被激活的情况下，锁存时钟发生电路203可以激活锁存时钟LCLK。
芯片选择信号缓冲电路205可以基于锁存时钟LCLK和芯片选择信号CS来产生内部芯片选择信号ICS。当锁存时钟LCLK被激活时，芯片选择信号缓冲电路205可以锁存芯片选择信号CS，以输出芯片选择信号CS的锁存信号作为内部芯片选择信号ICS。芯片选择信号缓冲电路205可以仅在锁存时钟LCLK被激活时才锁存芯片选择信号CS，从而降低功耗。
命令缓冲电路207可以基于锁存时钟LCLK和命令CA来产生内部命令ICA。当锁存时钟LCLK被激活时，命令缓冲电路207可以锁存命令CA，以输出命令CA的锁存信号作为内部命令ICA。命令缓冲电路207可以仅在锁存时钟LCLK被激活时才锁存命令CA，从而降低功耗。
命令解码器209可以基于内部芯片选择信号ICS和内部命令ICA来产生内部操作信号。内部操作信号可以包括写入信号EWT和读取信号ERD。命令解码器209可以通过基于内部芯片选择信号ICS而对内部命令ICA进行解码来产生写入信号EWT和读取信号ERD。命令解码器209可以通过基于内部芯片选择信号ICS而对依次输入的内部命令ICA进行解码来激活写入信号EWT和读取信号ERD。例如，当基于内部芯片选择信号ICS输入具有第一逻辑电平组合的内部命令ICA时，写入信号EWT可以被激活，并且当基于内部芯片选择信号ICS输入具有第二逻辑电平组合的内部命令ICA时，读取信号ERD可以被激活。写入信号EWT可以在写入操作期间被激活。读取信号ERD可以在读取操作期间被激活。例如，写入信号EWT和读取信号ERD中的每一个可以被激活以提供具有逻辑“高”电平的脉冲。
延时移位电路211可以基于写入信号EWT、读取信号ERD、写入移位时钟WT_SCLK和读取移位时钟RD_SCLK来产生结束信号。结束信号可以包括写入结束信号WEND和读取结束信号REND。延时移位电路211可以产生写入结束信号WEND，该写入结束信号WEND从写入信号EWT被激活的时间点开始一直保持去激活的状态直到在从写入信号EWT被激活的时间点起经过由写入延时设定的一个时段后的时间点为止。写入结束信号WEND可以在未执行写入操作的情况下被激活。例如，写入结束信号WEND可以在未执行写入操作的情况下被激活以具有逻辑“高”电平，而可以在执行写入操作的情况下被去激活以具有逻辑“低”电平。写入结束信号WEND可以通过基于写入移位时钟WT_SCLK执行的移位操作而在由写入延时设定的时段内保持去激活状态。延时移位电路211可以产生读取结束信号REND，该读取结束信号REND从读取信号ERD被激活的时间点开始一直保持去激活状态直到在从读取信号ERD被激活的时间点起经过由基于读取移位时钟RD_SCLK的读取延时设定的时段后的时间点为止。读取结束信号REND可以在未执行读取操作的情况下被激活。例如，读取结束信号REND可以在未执行读取操作的情况下被激活以具有逻辑“高”电平，而可以在执行读取操作的情况下被去激活以具有逻辑“低”电平。读取结束信号REND可以通过基于读取移位时钟RD_SCLK的移位操作而在由读取延时设定的时段内保持去激活状态。
时段信号发生电路213可以基于检测信号CS_DET、写入结束信号WEND和读取结束信号REND产生时段信号。时段信号可以包括写入时段信号WT_PDS和读取时段信号RD_PDS。当检测信号CS_DET被激活时，时段信号发生电路213可以激活写入时段信号WT_PDS和读取时段信号RD_PDS。当检测信号CS_DET被去激活并且写入结束信号WEND被激活时，时段信号发生电路213可以使写入时段信号WT_PDS去激活。与执行激活操作、读取操作和预充电操作的情况相比，当执行写入操作时，写入时段信号WT_PDS可以在相对较长的时段内被激活。当检测信号CS_DET被去激活并且读取结束信号REND被激活时，时段信号发生电路213可以使读取时段信号RD_PDS去激活。与执行激活操作、写入操作和预充电操作的情况相比，当执行读取操作时，读取时段信号RD_PDS可以在相对较长的时段内被激活。
时钟缓冲电路215可以基于时钟CLK来产生内部时钟ICLK。时钟缓冲电路215可以通过对时钟CLK进行缓冲来产生内部时钟ICLK。根据实施例，时钟缓冲电路215还可以通过对时钟CLK进行分频来产生内部时钟ICLK。
移位时钟发生电路217可以基于内部时钟ICLK、写入时段信号WT_PDS和读取时段信号RD_PDS来产生移位时钟。移位时钟可以包括写入移位时钟WT_SCLK和读取移位时钟RD_SCLK。在写入时段信号WT_PDS被激活的情况下，移位时钟发生电路217可以对内部时钟ICLK进行缓冲，以输出内部时钟ICLK的缓冲信号作为写入移位时钟WT_SCLK。在读取时段信号RD_PDS被激活的情况下，移位时钟发生电路217可以对内部时钟ICLK进行缓冲，以输出内部时钟ICLK的缓冲信号作为读取移位时钟RD_SCLK。
图3是示出检测信号发生电路201的示例的电路图。如图3所示，检测信号发生电路201可以包括芯片选择脉冲发生电路221和检测信号输出电路222。
芯片选择脉冲发生电路221可以包括反相器223_1至223_6、或非门224_1至224_3以及与门225。反相器223_1可以反相缓冲芯片选择信号CS。反相器223_2可以反相缓冲反相器223_1的输出信号。反相器223_3可以反相缓冲反相器223_2的输出信号。反相器223_4可以反相缓冲反相器223_3的输出信号。或非门224_1可以接收反相器223_2的输出信号和反相器223_4的输出信号以执行逻辑或非运算。反相器223_5可以反相缓冲或非门224_1的输出信号。或非门224_2可以接收反相器223_2的输出信号和反相器223_5的输出信号，以执行逻辑或非运算。反相器223_6可以反相缓冲或非门224_2的输出信号。或非门224_3可以接收反相器223_2的输出信号和反相器223_6的输出信号，以执行逻辑或非运算。与门225可以接收反相器223_1的输出信号和或非门224_3的输出信号，以执行逻辑与运算。当芯片选择信号CS被激活使得芯片选择信号CS的逻辑电平从逻辑“低”电平变为逻辑“高”电平时，芯片选择脉冲发生电路221可以产生具有逻辑“低”电平的芯片选择脉冲信号CSBP。如果芯片选择信号CS被去激活使得芯片选择信号CS的逻辑电平从逻辑“高”电平变为逻辑“低”电平，则芯片选择脉冲发生电路221可以在从芯片选择信号CS被去激活的时间点起经过由反相器223_1至223_6、或非门224_1至224_3和与门225设定的时段后的时间点处将芯片选择脉冲信号CSBP的逻辑电平从逻辑“低”电平变为逻辑“高”电平。
检测信号输出电路222可以包括反相器226_1至226_9、传输门227_1至227_4、与门228_1和228_2以及与非门229。反相器226_1可以反相缓冲内部时钟ICLK。当内部时钟ICLK具有逻辑“高”电平时，传输门227_1可以被导通以传送芯片选择脉冲信号CSBP。当内部时钟ICLK具有逻辑“低”电平时，反相器226_2和226_3可以反相缓冲传输门227_1的输出信号，并且可以锁存传输门227_1的输出信号。当内部时钟ICLK具有逻辑“低”电平时，传输门227_2可以被导通以传送反相器226_2的输出信号。当内部时钟ICLK具有逻辑“高”电平时，反相器226_4和226_5可以反相缓冲传输门227_2的输出信号，并且可以锁存传输门227_2的输出信号。当内部时钟ICLK具有逻辑“高”电平时，传输门227_3可以被导通以传送反相器226_4的输出信号。当内部时钟ICLK具有逻辑“低”电平时，反相器226_6和226_7可以反相缓冲传输门227_3的输出信号，并且可以锁存传输门227_3的输出信号。当内部时钟ICLK具有逻辑“低”电平时，传输门227_4可以被导通以传送反相器226_6的输出信号。当内部时钟ICLK具有逻辑“高”电平时，反相器226_8和226_9可以反相缓冲传输门227_4的输出信号，并且可以锁存传输门227_4的输出信号。与门228_1可以接收芯片选择脉冲信号CSBP和反相器226_4的输出信号，以执行逻辑与运算。与门228_2可以接收与门228_1的输出信号和反相器226_8的输出信号，以执行逻辑与运算。与非门229可以接收时钟使能信号CKE和与门228_2的输出信号以执行逻辑与非运算。时钟使能信号CKE可以被产生为在掉电模式以外具有逻辑“高”电平，并且可以被产生为在掉电模式下具有逻辑“低”电平。检测信号输出电路222可以产生检测信号CS_DET，该检测信号CS_DET在掉电模式下基于具有逻辑“低”电平的时钟使能信号CKE而被激活为具有逻辑“高”电平。因为电子器件120必须接收命令CA以退出掉电模式，所以检测信号CS_DET必须在掉电模式下被激活。当芯片选择脉冲信号CSBP具有逻辑“低”电平时，检测信号输出电路222可以产生被激活为具有逻辑“高”电平的检测信号CS_DET。检测信号输出电路222可以在从芯片选择脉冲信号CSBP的逻辑电平从逻辑“低”电平变为逻辑“高”电平的时间点起经过内部时钟ICLK的两个周期后的时间点处，将检测信号CS_DET去激活为逻辑“低”电平。
具有上述配置的检测信号发生电路201可以在电子器件120进入掉电模式或芯片选择信号CS被激活为具有逻辑“高”电平时，将检测信号CS_DET激活为逻辑“高”电平，并且可以在从芯片选择信号CS被去激活为具有逻辑“低”电平的时间点起经过内部时钟ICLK的两个周期后的时间点处，将检测信号CS_DET去激活为逻辑“低”电平。
图4是示出锁存时钟发生电路203的一个示例的电路图。如图4所示，锁存时钟发生电路203可以包括与非门231和反相器233，并可以接收检测信号CS_DET和内部时钟ICLK以执行逻辑与运算。当检测信号CS_DET被激活为具有逻辑“高”电平时，锁存时钟发生电路203可以对内部时钟ICLK进行缓冲，以输出内部时钟ICLK的缓冲信号作为锁存时钟LCLK。锁存时钟发生电路203可以仅在检测信号CS_DET被激活为具有逻辑“高”电平的情况下才激活锁存时钟LCLK，从而降低功耗。
图5示出了芯片选择信号缓冲电路205的一个示例。如图5所示，芯片选择信号缓冲电路205可以包括芯片选择信号延时器235和芯片选择信号锁存器237。芯片选择信号延时器235可以通过将芯片选择信号CS延迟来产生被延迟的芯片选择信号CSd。芯片选择信号锁存器237可以在锁存时钟LCLK被激活时锁存被延迟的芯片选择信号CSd，并且可以输出被延迟的芯片选择信号CSd的锁存信号作为内部芯片选择信号ICS。芯片选择信号缓冲电路205可以仅在锁存时钟LCLK被激活时才锁存被延迟的芯片选择信号CSd，从而降低功耗。
图6示出了命令缓冲电路207的一个示例。如图6所示，命令缓冲电路207可以包括命令延迟器238和命令锁存器239。命令延迟器238可以将命令CA延迟以产生被延迟的命令CAd。命令锁存器239可以在锁存时钟LCLK被激活时锁存被延迟的命令CAd，并且可以输出被延迟的命令CAd的锁存信号作为内部命令ICA。命令缓冲电路207可以仅在锁存时钟LCLK被激活时才锁存被延迟的命令CAd，从而降低功耗。
图7是示出延时移位电路211的配置的框图。如图7所示，延时移位电路211可以包括写入结束信号发生电路241和读取结束信号发生电路243。写入结束信号发生电路241可以基于写入信号EWT和写入移位时钟WT_SCLK来产生写入结束信号WEND。写入结束信号发生电路241可以产生写入结束信号WEND，所述写入结束信号WEND从写入信号EWT被激活的时间点开始一直保持去激活状态直到从写入信号EWT被激活的时间点起经过由写入延时设定的一个时段后的时间点为止。例如，当将写入延时设置为具有八个周期的内部时钟ICLK时，写入结束信号发生电路241可以产生写入结束信号WEND，所述写入结束信号WEND从写入信号EWT被激活的时间点开始一直保持去激活状态直到从写入信号EWT被激活的时间点起经过内部时钟ICLK的八个周期后的时间点为止。写入结束信号WEND可以在写入信号EWT被激活之前或在从写入信号EWT被激活的时间点起经过内部时钟ICLK的八个周期后的时间点之后被激活。读取结束信号发生电路243可以基于读取信号ERD和读取移位时钟RD_SCLK来产生读取结束信号REND。读取结束信号发生电路243可以产生读取结束信号REND，所述读取结束信号REND从读取信号ERD被激活的时间点开始一直保持去激活状态直到从读取信号ERD被激活的时间点起经过由读取延时设定的一个时段后的时间点为止。例如，当将读取延时设置为具有16个周期的内部时钟ICLK时，读取结束信号发生电路243可以产生读取结束信号REND，所述读取结束信号REND从读取信号ERD被激活的时间点起一直保持去激活状态直到从读取信号ERD被激活的时间点起经过内部时钟ICLK的16个周期后的时间点为止。读取结束信号REND可以在读取信号ERD被激活之前或在从读取信号ERD被激活的时间点起经过内部时钟ICLK的16个周期后的时间点之后被激活。
图8是示出写入结束信号发生电路241的一个示例的电路图。如图8所示，写入结束信号发生电路241可以包括反相器244、第一至第N写入移位锁存器245_1至245_N以及第一至第N与门246_1至246_N。反相器244可以反相缓冲写入信号EWT，以产生反相写入信号EWTB。第一写入移位锁存器245_1可以与写入移位时钟WT_SCLK同步以锁存反相写入信号EWTB，并可以输出反相写入信号EWTB的锁存信号作为第一写入锁存信号WFF1。第二写入移位锁存器245_2可以与写入移位时钟WT_SCLK同步以锁存第一写入锁存信号WFF1，并且可以输出第一写入锁存信号WFF1的锁存信号作为第二写入锁存信号WFF2。第N写入移位锁存器245_N可以与写入移位时钟WT_SCLK同步，以锁存第N-1写入锁存信号WFFN-1，并且可以输出第N-1写入锁存信号WFFN-1的锁存信号作为第N写入锁存信号WFFN。第一与门246_1可以对反相写入信号EWTB和第一写入锁存信号WFF1执行逻辑与运算，以产生第一写入移位信号WSFT1。第二与门246_2可以对第一写入移位信号WSFT1和第二写入锁存信号WFF2执行逻辑与运算，以产生第二写入移位信号WSFT2。第N与门246_N可以对第(N-1)写入移位信号WSFTN-1和第N写入锁存信号WFFN执行逻辑与运算，以产生写入结束信号WEND。写入结束信号发生电路241可以包括第一至第N写入移位锁存器245_1至245_N和第一至第N与门246_1至246_N，以执行将写入信号EWT移位由写入延时设定的一个时段的操作。可以将第一至第N写入移位锁存器245_1至245_N和第一至第N与门246_1至246_N的数量“N”设置为等于或大于2的自然数。写入结束信号发生电路241可以产生写入结束信号WEND，所述写入结束信号WEND从写入信号EWT被激活的时间点开始一直保持去激活状态直到从写入信号EWT被激活的时间点起经过由写入延时设定的一个时段后的时间点为止。
图9是示出读取结束信号发生电路243的一个示例的电路图。如图9所示，读取结束信号发生电路243可以包括反相器247、第一至第M读取移位锁存器248_1至248_M以及第一至第M与门249_1至249_M。反相器247可以反相缓冲读取信号ERD，以产生反相读取信号ERDB。第一读取移位锁存器248_1可以与读取移位时钟RD_SCLK同步以锁存反相读取信号ERDB，并且可以输出反相读取信号ERDB的锁存信号作为第一读取锁存信号RFF1。第二读取移位锁存器248_2可以与读取移位时钟RD_SCLK同步以锁存第一读取锁存信号RFF1，并且可以输出第一读取锁存信号RFF1的锁存信号作为第二读取锁存信号RFF2。第M读取移位锁存器248_M可以与读取移位时钟RD_SCLK同步以锁存第M-1读取锁存信号RFFM-1，并且可以输出第M-1读取锁存信号RFFM-1的锁存信号作为第M读取锁存信号RFFM。第一与门249_1可以对反相读取信号ERDB和第一读取锁存信号RFF1执行逻辑与运算，以产生第一读取移位信号RSFT1。第二与门249_2可以对第一读取移位信号RSFT1和第二读取锁存信号RFF2执行逻辑与运算，以产生第二读取移位信号RSFT2。第M与门249_M可以对第(M-1)读取移位信号RSFTM-1和第M读取锁存信号RFFM执行逻辑与运算，以产生读取结束信号REND。读取结束信号发生电路243可以包括第一至第M读取移位锁存器248_1至248_M和第一至第M与门249_1至249_M，以执行将读取信号ERD移位由读取延时设定的一个时段的操作。可以将第一至第M读取移位锁存器248_1至248_M和第一至第M与门249_1至249_M的数量“M”设置为等于或大于2的自然数。读取结束信号发生电路243可以产生读取结束信号REND，所述读取结束信号REND从读取信号ERD被激活的时间点开始一直保持去激活状态直到从读取信号ERD被激活的时间点起经过由读取延时设定的一个时段后的时间点为止。
图10是示出时段信号发生电路213的一个示例的配置的框图。如图10所示，时段信号发生电路213可以包括写入时段信号发生电路251和读取时段信号发生电路253。写入时段信号发生电路251可以基于检测信号CS_DET和写入结束信号WEND来产生写入时段信号WT_PDS。当检测信号CS_DET被激活时，写入时段信号发生电路251可以激活写入时段信号WT_PDS。当检测信号CS_DET被去激活且写入结束信号WEND被激活时，写入时段信号发生电路251可以使写入时段信号WT_PDS去激活。读取时段信号发生电路253可以基于检测信号CS_DET和读取结束信号REND来产生读取时段信号RD_PDS。当检测信号CS_DET被激活时，读取时段信号发生电路253可以激活读取时段信号RD_PDS。当检测信号CS_DET被去激活且读取结束信号REND被激活时，读取时段信号发生电路253可以使读取时段信号RD_PDS去激活。
图11是示出写入时段信号发生电路251的一个示例的电路图。如图11所示，写入时段信号发生电路251可以包括反相器261_1至261_3、与非门262、PMOS晶体管263_1和263_2以及NMOS晶体管264。反相器261_1可以对检测信号CS_DET进行反相缓冲，以输出检测信号CS_DET的反相缓冲信号。与非门262可以对写入结束信号WEND和反相器261_1的输出信号执行逻辑与非运算。当检测信号CS_DET被去激活成具有逻辑“低”电平，并且写入结束信号WEND被激活成具有逻辑“高”电平时，PMOS晶体管263_1可以通过与非门262的输出信号(该输出信号被产生为具有逻辑“低”电平)而被导通，以将节点nd261驱动到与电源电压VDD相对应的逻辑“高”电平。反相器261_2和261_3可以耦接在节点nd261与节点nd263之间，以用作对节点nd261的信号和节点nd263的信号进行锁存的锁存电路。PMOS晶体管263_2可以在上电时段期间通过上电信号PWRUP而被导通，以将节点nd263初始化至与电源电压VDD相对应的逻辑“高”电平。在电源电压VDD从接地电压增大到预定电压的上电时段期间，上电信号PWRUP可以被设置为具有逻辑“低”电平，并且可以在上电时段终止后被设置为具有逻辑“高”电平。当检测信号CS_DET被激活为具有逻辑“高”电平时，NMOS晶体管264可以被导通以驱动节点nd261至与接地电压VSS相对应的逻辑“低”电平。在写入时段信号发生电路251中，写入时段信号WT_PDS可以通过NMOS晶体管264被激活成具有逻辑“高”电平，所述NMOS晶体管264在检测信号CS_DET被激活成具有逻辑“高”电平时被导通。在写入时段信号发生电路251中，因为没有执行写入操作，所以在被激活成具有逻辑“高”电平的写入结束信号WEND被输入的情况下，写入时段信号WT_PDS可以通过PMOS晶体管263_1被去激活成具有逻辑“低”电平，所述PMOS晶体管263_1在检测信号CS_DET被去激活成具有逻辑“低”电平时被导通。当由于终止写入操作而导致检测信号CS_DET被去激活为具有逻辑“低”电平并且写入结束信号WEND被激活为具有逻辑“高”电平时，写入时段信号发生电路251可以将写入时段信号WT_PDS去激活为具有逻辑“低”电平。与执行激活操作、读取操作和预充电操作的情况相比，当执行写入操作时，写入时段信号WT_PDS可以在相对较长的时段内被激活。
图12是示出读取时段信号发生电路253的一个示例的电路图。如图12所示，读取时段信号发生电路253可以包括反相器265_1至265_3、与非门266、PMOS晶体管267_1和267_2以及NMOS晶体管268。反相器265_1可以对检测信号CS_DET进行反相缓冲，以输出检测信号CS_DET的反相缓冲信号。与非门266可以对读取结束信号REND和反相器265_1的输出信号进行逻辑与非运算。当检测信号CS_DET被去激活成具有逻辑“低”电平并且写入结束信号WEND被激活成具有逻辑“高”电平时，PMOS晶体管267_1可以通过与非门266的输出信号(该输出信号被产生为具有逻辑“低”电平)而被导通，以将节点nd265驱动至与电源电压VDD相对应的逻辑“高”电平。反相器265_2和265_3可以耦接在节点nd265与节点nd267之间，以用作对节点nd265的信号和节点nd267的信号进行锁存的锁存电路。PMOS晶体管267_2可以在上电时段期间通过上电信号PWRUP而被导通，以将节点nd267初始化至与电源电压VDD相对应的逻辑“高”电平。当检测信号CS_DET被激活为具有逻辑“高”电平时，NMOS晶体管268可以被导通，以将节点nd265驱动至与接地电压VSS相对应的逻辑“低”电平。在读取时段信号发生电路253中，读取时段信号RD_PDS可以通过NMOS晶体管268被激活为具有逻辑“高”电平，该NMOS晶体管268在检测信号CS_DET被激活为具有逻辑“高”电平时被导通。在读取时段信号发生电路253中，因为没有执行读取操作，所以在被激活为具有逻辑“高”电平的读取结束信号REND被输入的情况下，读取时段信号RD_PDS可以通过PMOS晶体管267-1而被去激活为具有逻辑“低”电平，该PMOS晶体管267-1在检测信号CS_DET被去激活为具有逻辑“低”电平时被导通。当由于终止读取操作而导致检测信号CS_DET被去激活为具有逻辑“低”电平并且读取结束信号REND被激活为具有逻辑“高”电平时，读取时段信号发生电路253可以将读取时段信号RD_PDS去激活为具有逻辑“低”电平。与执行激活操作、读取操作、预充电操作的情况相比，读取时段信号RD_PDS可以在执行读取操作时在相对较长的时段期间被激活。
图13示出了时钟缓冲电路215的一个示例。如图13所示，时钟缓冲电路215可以包括输入缓冲器271和分频器(DIV)273。输入缓冲器271可以包括反相器274_1和274_2，并且可以缓冲时钟CLK以输出时钟CLK的缓冲信号。分频器273可以对输入缓冲器271的输出信号进行分频，以产生内部时钟ICLK。可以将内部时钟ICLK的周期设置为等于时钟CLK的周期的“J”倍(其中，“J”表示等于或大于2的自然数)。
图14是示出移位时钟发生电路217的一个示例的电路图。如图14所示，移位时钟发生电路217可以包括写入移位时钟发生电路275和读取移位时钟发生电路277。写入移位时钟发生电路275可以包括与非门278_1和反相器279_1，并且可以对内部时钟ICLK和写入时段信号WT_PDS执行逻辑与运算，以产生写入移位时钟WT_SCLK。在写入时段信号WT_PDS被激活的情况下，写入移位时钟发生电路275可以对内部时钟ICLK进行缓冲，以输出内部时钟ICLK的缓冲信号作为写入移位时钟WT_SCLK。读取移位时钟发生电路277可以包括与非门278_2和反相器279_2，并且可以对内部时钟ICLK和读取时段信号RD_PDS执行逻辑与运算，以产生读取移位时钟RD_SCLK。在读取时段信号RD_PDS被激活的情况下，读取移位时钟发生电路277可以对内部时钟ICLK进行缓冲，以输出内部时钟ICLK的缓冲信号作为读取移位时钟RD_SCLK。
图15和图16是示出图2所示的电子器件120的操作的时序图。
如图15所示，当将芯片选择信号CS和包括第一至第四命令CA1至CA4的命令CA同步于时钟CLK被输入时，可以产生写入信号EWT以执行写入操作。当将芯片选择信号CS从逻辑“低”电平激活为逻辑“高”电平时，芯片选择脉冲信号CSBP可以被设置为具有逻辑“低”电平，并且在从芯片选择信号CS被从逻辑“高”电平去激活为逻辑“低”电平的时间点起经过预定的时段后的时间点处，芯片选择脉冲信号CSBP的逻辑电平可以从逻辑“低”电平变为逻辑“高”电平。基于在时段td11期间被激活为具有逻辑“高”电平的芯片选择信号CS，芯片选择脉冲信号CSBP在时段td12期间被产生为具有逻辑“低”电平。此外，芯片选择脉冲信号CSBP也可以基于第二次被激活的芯片选择信号CS而被设置为具有逻辑“低”电平。当芯片选择脉冲信号CSBP被产生为具有逻辑“低”电平时，检测信号CS_DET可以被激活为具有逻辑“高”电平。用于锁存芯片选择信号CS和命令CA的锁存时钟LCLK可以从检测信号CS_DET被激活为具有逻辑“高”电平的时间点起被激活。相应地，锁存时钟LCLK可以被设置为在检测信号CS_DET被激活之后被激活，从而减少不必要的功耗。当芯片选择信号CS与时钟CLK同步地反复地、顺序地被激活时，检测信号CS_DET可以在从芯片选择脉冲信号CSBP的逻辑电平第二次从逻辑“低”电平变为逻辑“高”电平的时间点开始，直到从芯片选择脉冲信号CSBP的逻辑电平第二次从逻辑“低”电平变为逻辑“高”电平的时间点起经过时段td13后的时间点期间，一直保持具有逻辑“高”电平的激活状态。写入结束信号WEND可以从写入信号EWT被产生为具有逻辑“高”电平的时间点开始，直到从写入信号EWT被产生为具有逻辑“高”电平的时间点起经过由写入延时设定的时段td14后的时间点为止，一直被去激活为具有逻辑“低”电平。当产生写入结束信号WEND时，可以基于移位时钟SCLK执行移位由写入延时设定的时段的操作，并且可以在检测信号CS_DET被激活为具有逻辑“高”电平时产生移位时钟SCLK。因此，可以在写入操作期间降低功耗。当检测信号CS_DET被激活为具有逻辑“高”电平时，写入时段信号WT_PDS可以被激活为具有逻辑“高”电平，而当检测信号CS_DET被去激活为具有逻辑“低”电平且写入结束信号WEND被激活为具有逻辑“高”电平时，写入时段信号WT_PDS可以被去激活为具有逻辑“低”电平。写入时段信号WT_PDS可以在时段td15期间保持具有逻辑“高”电平的激活状态。
如图16所示，当芯片选择信号CS和包括第一命令CA1和第二命令CA2的命令CA与时钟CLK同步输入时，可以执行激活操作或预充电操作。当芯片选择信号CS被从逻辑“低”电平激活为逻辑“高”电平时，芯片选择脉冲信号CSBP可以被设置为具有逻辑“低”电平，并且芯片选择脉冲信号CSBP的电平可以在从芯片选择信号CS被从逻辑“高”电平去激活为逻辑“低”电平的时间点起经过预定的时段后的时间点处从逻辑“低”电平变为逻辑“高”电平。基于在时段td21期间被激活为具有逻辑“高”电平的芯片选择信号CS，芯片选择脉冲信号CSBP可以被设置为在时段td22期间具有逻辑“低”电平。当芯片选择脉冲信号CSBP被产生为具有逻辑“低”电平时，检测信号CS_DET可以被激活为具有逻辑“高”电平。用于锁存芯片选择信号CS和命令CA的锁存时钟LCLK可以从检测信号CS_DET被激活为具有逻辑“高”电平的时间点起被激活。当芯片选择信号CS同步于时钟CLK而被激活时，检测信号CS_DET可以在从芯片选择脉冲信号CSBP的逻辑电平从逻辑“低”电平变为逻辑“高”电平的时间点开始，直到从芯片选择脉冲信号CSBP的逻辑电平从逻辑“低”电平变为逻辑“高”电平的时间点起经过时段td23后的时间点期间，保持具有逻辑“高”电平的激活状态。因为没有执行写入操作，所以写入结束信号WEND可以保持具有逻辑“高”电平的使能状态。当检测信号CS_DET被激活为具有逻辑“高”电平时，写入时段信号WT_PDS可以被激活为具有逻辑“高”电平，而当检测信号CS_DET被去激活为具有逻辑“低”电平时，写入时段信号WT_PDS可以被去激活为具有逻辑“低”电平。写入时段信号WT_PDS可以在时段td24内保持具有逻辑“高”电平的激活状态。在没有执行写入操作时写入时段信号WT_PDS被激活为具有逻辑“高”电平的时段td24可以被设置为相对短于时段td15，在时段td15期间当执行写入操作时，写入时段信号WT_PDS被激活为具有逻辑“高”电平。
图17是示出电子器件120a的配置的框图，该电子器件120a对应于图1中示出的电子系统100中包括的电子器件120的另一示例。如图17中所示，电子器件120a可以包括检测信号发生电路(CS_DET GEN)201a、锁存时钟发生电路(LCLK GEN)203a、芯片选择信号缓冲电路(CS BUF)205a、命令缓冲电路(CABUF)207a、命令解码器(COM DEC)209a、延时移位电路(LATENCY SFT)211a、时段信号发生电路(PDS GEN)213a、时钟缓冲电路(CLK BUF)215a和移位时钟发生电路(SCLK GEN)217a。
检测信号发生电路201a可以基于第一内部时钟ICLK1、第二内部时钟ICLK2和芯片选择信号CS来产生第一检测信号CS_DET1和第二检测信号CS_DET2。当芯片选择信号CS被激活时，检测信号发生电路201a可以激活第一检测信号CS_DET1和第二检测信号CS_DET2。当芯片选择信号CS在被激活之后被去激活时，检测信号发生电路201a可以在从芯片选择信号CS被去激活的时间点起经过第一内部时钟ICLK1的预定数量的周期后的时间点处，使第一检测信号CS_DET1去激活。例如，第一检测信号CS_DET1可以在从芯片选择信号CS被去激活的时间点起经过第一内部时钟ICLK1的两个周期后的时间点处被去激活。当芯片选择信号CS在被激活之后被去激活时，检测信号发生电路201a可以在从芯片选择信号CS被去激活的时间点起经过第二内部时钟ICLK2的预定数量的周期后的时间点处，使第二检测信号CS_DET2去激活。例如，第二检测信号CS_DET2可以在从芯片选择信号CS被去激活的时间点起经过第二内部时钟ICLK2的两个周期后的时间点处被去激活。
锁存时钟发生电路203a可以基于第一检测信号CS_DET1、第二检测信号CS_DET2、第一内部时钟ICLK1和第二内部时钟ICLK2来产生第一锁存时钟LCLK1和第二锁存时钟LCLK2。当第一检测信号CS_DET1被激活时，锁存时钟发生电路203a可以对第一内部时钟ICLK1进行缓冲，以输出第一内部时钟ICLK1的缓冲信号作为第一锁存时钟LCLK1。在第一检测信号CS_DET1被激活的情况下，锁存时钟发生电路203a可以激活第一锁存时钟LCLK1。当第二检测信号CS_DET2被激活时，锁存时钟发生电路203a可以对第二内部时钟ICLK2进行缓冲，以输出第二内部时钟ICLK2的缓冲信号作为第二锁存时钟LCLK2。在第二检测信号CS_DET2被激活的情况下，锁存时钟发生电路203a可以激活第二锁存时钟LCLK2。
芯片选择信号缓冲电路205a可以基于第一锁存时钟LCLK1、第二锁存时钟LCLK2和芯片选择信号CS来产生第一内部芯片选择信号ICS1和第二内部芯片选择信号ICS2。当第一锁存时钟LCLK1被激活时，芯片选择信号缓冲电路205a可以锁存芯片选择信号CS，以输出芯片选择信号CS的锁存信号作为第一内部芯片选择信号ICS1。当第二锁存时钟LCLK2被激活时，芯片选择信号缓冲电路205a可以锁存芯片选择信号CS，以输出芯片选择信号CS的锁存信号作为第二内部芯片选择信号ICS2。芯片选择信号缓冲电路205a可以仅在第一锁存时钟LCLK1和第二锁存时钟LCLK2被激活时才锁存芯片选择信号CS，从而降低功耗。
命令缓冲电路207a可以基于第一锁存时钟LCLK1、第二锁存时钟LCLK2和命令CA来产生第一内部命令ICA1和第二内部命令ICA2。当第一锁存时钟LCLK1被激活时，命令缓冲电路207a可以锁存命令CA，以输出命令CA的锁存信号作为第一内部命令ICA1。当第二锁存时钟LCLK2被激活时，命令缓冲电路207a可以锁存命令CA以输出命令CA的锁存信号作为第二内部命令ICA2。命令缓冲电路207a可以仅在第一锁存时钟LCLK1和第二锁存时钟LCLK2被激活时才锁存命令CA，从而降低功耗。
命令解码器209a可以基于第一内部芯片选择信号ICS1、第二内部芯片选择信号ICS2、第一内部命令ICA1和第二内部命令ICA2来产生内部操作信号。内部操作信号可以包括第一写入信号EWT1、第二写入信号EWT2、第一读取信号ERD1和第二读取信号ERD2。命令解码器209a可以通过基于第一内部芯片选择信号ICS1而对第一内部命令ICA1进行解码来产生第一写入信号EWT1和第一读取信号ERD1。命令解码器209a可以通过对基于第一内部芯片选择信号ICS1依次输入的第一内部命令ICA1进行解码来激活第一写入信号EWT1和第一读取信号ERD1。例如，当基于第一内部芯片选择信号ICS1输入具有第一逻辑电平组合的第一内部命令ICA1时，第一写入信号EWT1可以被激活，而当基于第一内部芯片选择信号ICS1输入具有第二逻辑电平组合的第一内部命令ICA1时，第一读取信号ERD1可以被激活。命令解码器209a可以通过基于第二内部芯片选择信号ICS2而对第二内部命令ICA2进行解码来产生第二写入信号EWT2和第二读取信号ERD2。命令解码器209a可以通过对基于第二内部芯片选择信号ICS2依次输入的第二内部命令ICA2进行解码来激活第二写入信号EWT2和第二读取信号ERD2。第一写入信号EWT1和第二写入信号EWT2可以被激活以执行写入操作。第一读取信号ERD1和第二读取信号ERD2可以被激活以执行读取操作。
延时移位电路211a可以基于第一写入信号EWT1、第二写入信号EWT2、第一读取信号ERD1、第二读取信号ERD2、第一写入移位时钟WT_SCLK1、第二写入移位时钟WT_SCLK2、第一读取移位时钟RD_SCLK1和第二读取移位时钟RD_SCLK2来产生结束信号。结束信号可以包括第一写入结束信号WEND1、第二写入结束信号WEND2、第一读取结束信号REND1和第二读取结束信号REND2。延时移位电路211a可以产生第一写入结束信号WEND1，该第一写入结束信号WEND1从第一写入信号EWT1被激活的时间点起一直保持去激活状态，直到从第一写入信号EWT1被激活的时间点起经过由写入延时设定的时段后的时间点为止。第一写入结束信号WEND1可以在未执行写入操作的情况下被激活。第一写入结束信号WEND1可以通过基于第一写入移位时钟WT_SCLK1执行的移位操作而在由写入延时设定的时段期间保持去激活状态。延时移位电路211a可以产生第二写入结束信号WEND2，该第二写入结束信号WEND2可以从第二写入信号EWT2被激活的时间点开始一直保持去激活状态，直到从第二写入信号EWT2被激活的时间点起经过由写入延时设定的时段后的时间点为止。第二写入结束信号WEND2可以在未执行写入操作的情况下被激活。第二写入结束信号WEND2可以通过基于第二写入移位时钟WT_SCLK2执行的移位操作而在由写入延时设定的时段期间保持去激活状态。延时移位电路211a可以产生第一读取结束信号REND1，该第一读取结束信号REND1可以从第一读取信号ERD1被激活的时间点开始一直保持去激活状态，直到从第一读取信号ERD1被激活的时间点起经过由基于第一读取移位时钟RD_SCLK1的读取延时设定的时段后的时间点为止。第一读取结束信号REND1可以在未执行读取操作的情况下被激活。第一读取结束信号REND1可以通过基于第一读取移位时钟RD_SCLK1执行的移位操作而在由读取延时设定的时段内保持去激活状态。延时移位电路211a可以产生第二读取结束信号REND2，该第二读取结束信号REND2可以从第二读取信号ERD2被激活的时间点开始一直保持去激活状态，直到从第二读取信号ERD2被激活的时间点起经过由基于第二读取移位时钟RD_SCLK2的读取延时设定的时段后的时间点为止。第二读取结束信号REND2可以在未执行读取操作的情况下被激活。第二读取结束信号REND2可以通过基于第二读取移位时钟RD_SCLK2执行的移位操作而在由读取延时设定的时段内保持去激活状态。
时段信号发生电路213a可以基于第一检测信号CS_DET1、第二检测信号CS_DET2、第一写入结束信号WEND1、第二写入结束信号WEND2、第一读取结束信号REND1和第二读取结束信号REND2产生时段信号。时段信号可以包括第一写入时段信号WT_PDS1、第二写入时段信号WT_PDS2、第一读取时段信号RD_PDS1和第二读取时段信号RD_PDS2。当第一检测信号CS_DET1被激活时，时段信号发生电路213a可以激活第一写入时段信号WT_PDS1和第一读取时段信号RD_PDS1。当第一检测信号CS_DET1被去激活且第一写入结束信号WEND1被激活时，时段信号发生电路213a可以使第一写入时段信号WT_PDS1去激活。与执行激活操作、读取操作和预充电操作的情况相比，第一写入时段信号WT_PDS1可以被设置为在执行写入操作时的相对较长的时段期间被激活。在第一检测信号CS_DET1被去激活且第一读取结束信号REND1被激活时，时段信号发生电路213a可以使第一读取时段信号RD_PDS1去激活。与执行激活操作、写入操作和预充电操作的情况相比，第一读取时段信号RD_PDS1可以被设置为在执行读取操作时的相对较长的时段期间被激活。当第二检测信号CS_DET2被激活时，时段信号发生电路213a可以激活第二写入时段信号WT_PDS2和第二读取时段信号RD_PDS2。当第二检测信号CS_DET2被去激活且第二写入结束信号WEND2被激活时，时段信号发生电路213a可以使第二写入时段信号WT_PDS2去激活。与执行激活操作、读取操作和预充电操作的情况相比，第二写入时段信号WT_PDS2可以被设置为在执行写入操作时的相对较长的时段期间被激活。在第二检测信号CS_DET2被去激活且第二读取结束信号REND2被激活时，时段信号发生电路213a可以使第二读取时段信号RD_PDS2去激活。与执行激活操作、写入操作和预充电操作的情况相比，第二读取时段信号RD_PDS2可以设置为在执行读取操作时的相对较长的时段期间被激活。
时钟缓冲电路215a可以基于时钟CLK来产生第一内部时钟ICLK1和第二内部时钟ICLK2。时钟缓冲电路215a可以通过对时钟CLK进行分频来产生第一内部时钟ICLK1和第二内部时钟ICLK2。第一内部时钟ICLK1和第二内部时钟ICLK2中的每一个的周期可以设置为等于时钟CLK的周期的“I”倍(其中，“I”表示等于或大于2的自然数)。第一内部时钟ICLK1的电平转变可以与时钟CLK的上升沿同步地发生，而第二内部时钟ICLK2的电平转变可以与时钟CLK的下降沿同步地发生。
移位时钟发生电路217a可以基于第一内部时钟ICLK1、第二内部时钟ICLK2、第一写入时段信号WT_PDS1、第二写入时段信号WT_PDS2、第一读取时段信号RD_PDS1和第二读取时段信号RD_PDS2来产生移位时钟。移位时钟可以包括第一写入移位时钟WT_SCLK1、第二写入移位时钟WT_SCLK2、第一读取移位时钟RD_SCLK1和第二读取移位时钟RD_SCLK2。在第一写入时段信号WT_PDS1被激活的情况下，移位时钟发生电路217a可以缓冲第一内部时钟ICLK1，以输出第一内部时钟ICLK1的缓冲信号作为第一写入移位时钟WT_SCLK1。在第二写入时段信号WT_PDS2被激活的情况下，移位时钟发生电路217a可以缓冲第二内部时钟ICLK2，以输出第二内部时钟ICLK2的缓冲信号作为第二写入移位时钟WT_SCLK2。在第一读取时段信号RD_PDS1被激活的情况下，移位时钟发生电路217a可以缓冲第一内部时钟ICLK1，以输出第一内部时钟ICLK1的缓冲信号作为第一读取移位时钟RD_SCLK1。在第二读取时段信号RD_PDS2被激活的情况下，移位时钟发生电路217a可以缓冲第二内部时钟ICLK2，以输出第二内部时钟ICLK2的缓冲信号作为第二读取移位时钟RD_SCLK2。
已经结合上述的一些实施例公开了概念。本领域技术人员将理解，在不偏离本公开的范围和精神的情况下，可以进行各种修改、添加和替代。因此，在本说明书中所公开的实施例不应从限制性的角度考虑，而应从说明性的角度考虑。概念的范围并不限于上述描述，而是由所附的权利要求书限定，并且在等效范围内的所有区别特征都应被解释为包括在概念中。

Claims (23)

1.一种电子器件，包括：
锁存时钟发生电路，其被配置为基于芯片选择信号来产生锁存时钟；
命令解码器，其被配置为从基于所述锁存时钟而产生的内部芯片选择信号和内部命令来产生内部操作信号；以及
延时移位电路，其被配置为通过在执行内部操作的情况下将所述内部操作信号与移位时钟同步地移位与延时相对应的时段来产生结束信号。
2.根据权利要求1所述的电子器件，其中，当所述芯片选择信号被激活时，从内部时钟产生所述锁存时钟。
3.根据权利要求2所述的电子器件，其中，通过对时钟进行分频来产生所述内部时钟。
4.根据权利要求1所述的电子器件，还包括检测信号发生电路，所述检测信号发生电路被配置为产生检测信号，所述检测信号从所述芯片选择信号被激活的时间点开始被激活，直到从所述芯片选择信号被激活的时间点起经过由内部时钟设定的一个时段后的时间点为止。
5.根据权利要求4所述的电子器件，其中，所述检测信号发生电路包括：
芯片选择脉冲发生电路，其被配置为在所述芯片选择信号被激活的情况下，产生芯片选择脉冲信号；以及
检测信号输出电路，其被配置为通过基于所述内部时钟而对所述芯片选择脉冲信号执行移位操作来产生所述检测信号。
6.根据权利要求4所述的电子器件，其中，所述检测信号在掉电模式中被激活。
7.根据权利要求1所述的电子器件，其中，所述内部操作信号包括针对写入操作而产生的写入信号和针对读取操作而产生的读取信号。
8.根据权利要求1所述的电子器件，其中，当所述芯片选择信号被激活时，从内部时钟产生所述移位时钟。
9.根据权利要求1所述的电子器件，其中，所述延时移位电路包括：
移位锁存器，其配置为通过同步于所述移位时钟而锁存所述内部操作信号的反相信号来产生锁存信号；以及
逻辑元件，其被配置为对所述内部操作信号的反相信号和所述锁存信号执行逻辑运算。
10.根据权利要求1所述的电子器件，其中，所述结束信号包括写入结束信号和读取结束信号。
11.根据权利要求1所述的电子器件，还包括时段信号发生电路，所述时段信号发生电路被配置为：
当所述芯片选择信号被激活时，产生被激活的时段信号，以及
基于检测信号和所述结束信号，产生被去激活的所述时段信号。
12.一种电子器件，包括：
检测信号发生电路，其被配置为产生检测信号，所述检测信号从芯片选择信号被激活的时间点开始被激活，直到从芯片选择信号被激活的时间点起经过由内部时钟设定的一个时段后的时间点为止；
锁存时钟发生电路，其被配置为从所述检测信号和所述内部时钟产生锁存时钟；以及
命令解码器，其被配置为从基于所述锁存时钟而产生的内部芯片选择信号和内部命令来产生内部操作信号。
13.根据权利要求12所述的电子器件，其中，通过对时钟进行分频来产生所述内部时钟。
14.根据权利要求12所述的电子器件，其中，所述检测信号在掉电模式中被激活。
15.根据权利要求12所述的电子器件，还包括延时移位电路，所述延时移位电路被配置为通过在执行内部操作的情况下将所述内部操作信号与移位时钟同步地移位与延时相对应的时段来产生结束信号。
16.根据权利要求15所述的电子器件，其中，当所述芯片选择信号被激活时，从所述内部时钟产生所述移位时钟。
17.根据权利要求15所述的电子器件，其中，所述结束信号包括写入结束信号和读取结束信号。
18.根据权利要求15所述的电子器件，还包括时段信号发生电路，所述时段信号发生电路被配置为：
当所述芯片选择信号被激活时，产生被激活的时段信号，以及
基于所述检测信号和所述结束信号，产生被去激活的所述时段信号。
19.根据权利要求18所述的电子器件，其中，所述时段信号包括写入时段信号和读取时段信号。
20.一种电子器件，包括：
锁存时钟发生电路，其被配置为基于芯片选择信号来产生第一锁存时钟和第二锁存时钟；
命令解码器，其被配置为从基于所述第一锁存时钟和所述第二锁存时钟而产生的第一内部芯片选择信号、第二内部芯片选择信号、第一内部命令和第二内部命令来产生第一内部操作信号和第二内部操作信号；以及
延时移位电路，其被配置为通过在执行内部操作的情况下将所述第一内部操作信号和所述第二内部操作信号与第一移位时钟和第二移位时钟同步地移位与延时相对应的时段来产生第一结束信号和第二结束信号。
21.根据权利要求20所述的电子器件，其中，当所述芯片选择信号被激活时，从第一内部时钟和第二内部时钟产生所述第一锁存时钟和所述第二锁存时钟。
22.根据权利要求20所述的电子器件，
其中，通过对时钟进行分频来产生所述第一内部时钟和所述第二内部时钟；
其中，所述第一内部时钟的逻辑电平转变与所述时钟的第一沿同步地发生；以及
其中，所述第二内部时钟的逻辑电平转变与所述时钟的第二沿同步地发生。
23.根据权利要求20所述的电子器件，其中，当所述芯片选择信号被激活时，从第一内部时钟和第二内部时钟产生所述第一移位时钟和所述第二移位时钟。
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