KR101292687B1 - 출력 버퍼 초기화 회로를 구비하는 반도체 장치 및 출력버퍼 초기화 방법 - Google Patents

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Abstract

출력 버퍼 초기화 회로를 구비하는 반도체 장치 및 출력 버퍼 초기화 방법이 개시된다. 상기 본 발명의 반도체 장치는, 적어도 두 개의 반도체 메모리 장치들을 구비하며 상기 반도체 메모리 장치들 각각은 메모리 셀 어레이, 주변회로, 및 출력 버퍼를 구비하며, 상기 출력 버퍼는 상기 반도체 메모리 장치에 리드 명령 신호가 입력되기 전에 입력되는 소정의 명령 신호에 기초하여 상기 출력 버퍼의 출력단자를 고 저항상태를 유지함으로써 상기 반도체 메모리 장치가 파워 업(power up)될 때 다른 반도체 메모리 장치에서 출력되는 데이터에 영향을 주지않는 효과가 있다.
멀티 칩 패키지, 출력 버퍼

Description

출력 버퍼 초기화 회로를 구비하는 반도체 장치 및 출력 버퍼 초기화 방법{Semiconductor device having reset circuit for output buffer and method having the same}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 멀티 칩 패키지를 개략적으로 나타내는 기능 블락도이다.
도 2는 종래의 반도체 장치의 출력 버퍼의 기능 블락도이다.
도 3은 종래의 반도체 장치의 출력 버퍼 초기화 회로이다.
도 4는 본 발명의 실시 예에 따른 반도체 장치의 출력 버퍼의 기능 블락도이다.
도 5는 본 발명의 실시 예에 따른 반도체 장치의 출력 버퍼 초기화 회로이다.
도 6은 본 발명의 실시 예에 따른 반도체 장치의 출력 버퍼 회로이다.
도 7은 종래의 반도체 장치의 출력 버퍼의 동작 타이밍도이다.
도 8은 본 발명의 실시 예에 따른 반도체 장치의 출력 버퍼의 동작 타이밍도이다.
도 9는 본 발명의 실시 예에 따른 반도체 장치의 출력 버퍼의 동작 타이밍도 이다.
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 적어도 두 개의 메모리 장치들을 구비하는 멀티 칩 패키지(MCP; Multi Chip Package) 내에서 어느 하나의 메모리 장치의 파워 업 직후 다른 메모리 장치에서 출력되는 데이터의 손실을 막기 위한 출력 버퍼 초기화 회로를 구비하는 반도체 장치에 관한 것이다.
멀티 칩 패키지(MCP)는 여러 종류의 메모리 칩을 1개의 패키지에 쌓아올린 다중칩이다. 상기 멀티 칩 패키지는 응용 제품에 따라 필요한 메모리를 조합할 수 있고 휴대폰 등 모바일 기기의 공간 효율화에도 크게 기여할 수 있는 반도체 장치이다.
도 1은 일반적인 멀티 칩 패키지를 개략적으로 나타내는 기능 블락도이다. 도 1을 참조하면, 멀티 칩 패키지(10)는 제1메모리(20)와 제2메모리(30)를 구비한다. 상기 제1메모리(20)와 제2메모리(30)는 각각 RAM과 같은 휘발성 메모리 장치 또는 ROM, EEPROM, FLASH MEMORY 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
상기 제1메모리(20)는 제 1 메모리 셀 어레이(22), 제 1 주변회로(24), 제 1 출력 버퍼(26)를 구비한다. 상기 제 1 메모리 셀 어레이(22)는 행과 열의 매트릭스로 배열된 메모리 셀들을 구비한다.
상기 제 1 주변회로(24)는 상기 제1 메모리 셀 어레이의 소정의 셀에 데이터를 기입하고, 기입된 데이터를 독출하고 증폭한다. 상기 제 1 출력 버퍼(26)는 상기 제 1 주변회로(24)에서 증폭된 셀 데이터를 출력한다.
상기 제2메모리(30)는 제 2 메모리 셀 어레이(32), 제 2 주변회로(34), 제 2 출력 버퍼(36)를 구비한다. 상기 제 2 메모리 셀 어레이(32)는 상기 반도체 메모리 장치는 행과 열의 매트릭스로 배열된 메모리 셀들을 구비한다.
상기 제 2 주변회로(34)는 상기 제 2 메모리 셀 어레이의 소정의 셀에 데이터를 기입하고, 기입된 데이터를 독출하고 증폭한다. 상기 제 2 출력 버퍼(36)는 상기 제 2 주변회로(34)에서 증폭된 셀 데이터를 출력한다.
도 2는 종래의 반도체 장치의 출력 버퍼의 기능 블락도이고, 도 3은 종래의 반도체 장치의 출력 버퍼 초기화 회로이다. 도 1 내지 도 3을 참조하면, 반도체 장치(10)의 출력 버퍼(26 또는 36)는 출력 버퍼 초기화 회로(50), 및 출력 버퍼 회로(60)를 구비한다.
상기 출력 버퍼 초기화 회로(50)는 반도체 메모리 장치(예컨대, 도1의 20)의 파워 업에 응답하여 발생되는 제 1 셋신호(EVCCHB), 및 상기 반도체 메모리 장치(20)의 파워 다운을 인에이블시키는 제 2 셋신호(PDPDE)를 수신하여 출력 버퍼 리셋신호(EVCCHB_DQ)를 발생한다.
도 3을 참조하면, 상기 출력 버퍼 초기화 회로(50)는 논리게이트블락(52), 및 레벨 쉬프터(54)를 구비한다.
상기 논리게이트블락(52)은 제 1 셋신호(EVCCHB)와 제 2 셋신호(PDPDE)를 수 신하여 소정의 논리 연산하고 상기 논리 연산결과(C1)를 출력한다.
상기 레벨 쉬프터(54)는 상기 논리 연산결과(C1)를 수신하여 상기 논리 연산결과(C1)를 소정의 레벨로 변환한 출력 버퍼 리셋신호(EVCCHB_DQ)를 출력한다.
상기 출력 버퍼 회로(도 2의 60)는 상기 출력 버퍼 리셋 신호(EVCCHB_DQ), 데이터신호(DOIB), 클럭신호(CLKDQ), 및 데이터 인에이블신호(PTRST)를 수신하여 출력 데이터(DQ)를 발생한다.
상기 멀티 칩 패키지(10)는 여러 종류의 메모리 장치들(20과 30)이 하나의 패키지 내에서 집적되고, 상기 메모리 장치들(20과 30)의 출력 데이터는 공통의 출력 단자(미도시)에서 출력된다.
따라서, 어느 하나의 메모리 장치들(예컨대, 20)이 파워 업(power up)될 때 다른 메모리 장치(예컨대, 30)의 출력 데이터는 영향을 받을 수 있다.
즉, 출력 버퍼(26)의 출력단은 고 저항(High impedance: Hi-Z) 상태를 유지하여야 다른 메모리장치(30)에서 출력되는 데이터 출력에 영향을 주지않는다.
그러나 상기 출력 버퍼(예컨대, 26)는 메모리 장치(20)가 파워 업(power up)되고 상기 출력 버퍼 회로(60)로 입력되는 클럭신호(CLKDQ)가 로우 레벨("0")을 유지할 때 저 저항 상태가 되어 다른 메모리칩(예컨대, 30)에서 출력되는 데이터에 영향을 줄 수 있다.
예컨대, 상기 클럭신호(CLKDQ)가 로우 레벨("0")을 유지할 때 상기 출력 버퍼(예컨대, 26)는 상기 출력 버퍼 회로(60)를 구성하는 PMOS 트랜지스터(또는, NMOS 트랜지스터)(미도시)에 흐르는 누설 전류에 의해서 풀업 트랜지스터 혹은 풀 다운 트랜지스터가 턴온될 수 있고, 이에 따라 출력 버퍼(26)의 출력 노드가 저 저항상태가 될 수있다. 따라서, 다른 메모리칩(예컨대, 30)에서 출력되는 데이터에 영향을 줄 수 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 멀티 칩 패키지내에서 어느 하나의 메모리 칩이 파워 업(power up) 또는 파워 다운(power down)될 때 다른 메모리칩에서 출력되는 데이터에 영향을 주지 않는 출력 버퍼 초기화 회로를 구비하는 반도체 장치와 그 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 반도체 장치는 적어도 두 개의 반도체 메모리 장치들을 구비하며, 상기 반도체 메모리 장치들 각각은 행과 열의 매트릭스로 배열된 메모리 셀들을 갖는 메모리 셀 어레이; 상기 메모리 셀 어레이의 소정의 셀에 데이터를 기입하고, 기입된 데이터를 독출하고 증폭하는 주변회로; 및 상기 주변회로에서 증폭된 셀 데이터를 출력하기 위한 출력 버퍼를 구비하며, 상기 출력 버퍼는, 상기 반도체 메모리 장치의 파워 업 또는 파워 다운에 응답하여 출력 버퍼 리셋 신호를 활성화하고, 상기 반도체 메모리 장치의 컨트롤러로부터 수신되는 제 1 명령 신호에 응답하여 상기 출력 버퍼 리셋 신호를 비활성화하는 출력 버퍼 초기화 화로; 및 클럭신호, 데이터 인에이블신호 및 상기 출력 버퍼 리셋 신호에 응답하여, 데이터신호에 기초한　 출력 데이터를 발생하는 출력 드라이버를 구비한다.
상기 출력 버퍼 초기화 회로는, 상기 반도체 메모리 장치의 파워 업에 응답 하여 발생되는 제1 셋신호, 및 상기 반도체 메모리 장치의 파워 다운을 인에이블시키는 제 2 셋신호에 기초하여 상기 출력 버퍼 리셋 신호를 활성화하는 출력 버퍼 리셋 회로; 및 상기 출력 버퍼 리셋 신호를 래치하는 래치회로를 구비하며, 상기 출력 드라이버는, 상기 출력 버퍼 리셋 신호의 활성화에 응답하여 출력단자를 고 저항 상태가 되게 한다.
상기 제 1 신호는 상기 반도체 메모리 장치에 리드 명령 신호가 입력되기 전에 입력되는 소정의 명령 신호이다.
상기 기술적 과제를 달성하기 위한 출력 버퍼는 반도체 메모리 장치의 파워 업 또는 파워 다운에 응답하여 출력 버퍼 리셋 신호를 활성화하고, 상기 반도체 메모리 장치의 컨트롤러로부터 수신되는 제 1 명령 신호에 응답하여 상기 출력 버퍼 리셋 신호를 비활성화하는 출력 버퍼 초기화 화로; 및 클럭신호, 데이터 인에이블신호 및 상기 출력 버퍼 리셋 신호에 응답하여, 데이터신호에 기초한　 출력 데이터를 발생하는 출력 드라이버를 구비한다.
상기 출력 버퍼 초기화 회로는, 상기 반도체 메모리 장치의 파워 업에 응답하여 발생되는 제1 셋신호, 및 상기 반도체 메모리 장치의 파워 다운을 인에이블시키는 제 2 셋신호에 기초하여 상기 출력 버퍼 리셋 신호를 활성화하는 출력 버퍼 리셋 회로(; 및 상기 출력 버퍼 리셋 신호를 래치하는 래치회로를 구비하며, 상기 출력 드라이버는, 상기 출력 버퍼 리셋 신호의 활성화에 응답하여 출력단자를 고 저항 상태가 되게 한다.
상기 제 1 신호는 상기 반도체 메모리 장치에 리드 명령 신호가 입력되기 전 에 입력되는 소정의 명령 신호이다.
상기 출력 버퍼 리셋 회로는, 상기 제 1 신호를 수신하는 제 1 인버터; 제1전원전압과 출력 노드 사이에 접속되며, 상기 제 1 인버터의 출력신호에 응답하여 턴 온 되는 풀 업 트랜지스터; 및 상기 출력 노드와 제2전원전압 사이에 접속되며, 소정의 논리 게이트 블럭의 출력신호에 응답하여 턴 온 되는 풀 다운 트랜지스터를 구비하며, 상기 소정의 논리 게이트 블럭의 출력 신호는 상기 제 1 셋신호와 상기 제 2 셋신호에 기초한 신호이다.
상기 논리 게이트 블럭은 상기 제 1 셋신호와 상기 제 2 셋신호를 수신하여 배타적 논리합을 하는 배타적 논리합 게이트; 및 상기 배타적 논리합 게이트의 출력 신호를 수신하여 반전된 신호를 출력하는 제 2 인버터를 구비한다.
상기 기술적 과제를 달성하기 위한 반도체 메모리 장치의 출력 버퍼를 초기화하는 방법은, 상기 반도체 메모리 장치의 파워 업 또는 파워 다운에 응답하여 제 1 셋신호를 발생하는 단계; 상기　 제 1 셋신호에 응답하여 상기 출력 버퍼의 출력 버퍼 리셋 신호를 활성화하는 단계; 상기 출력 버퍼 리셋 신호의 활성화에 응답하여 상기 출력 버퍼의 출력 단자를 고 저항 상태가 되게 하는 단계; 및 상기 반도체 메모리 장치의 컨트롤러에서 발생된 제 1 신호에 응답하여 상기 출력 버퍼 리셋신호를 비활성화시키는 단계를 구비한다.
상기 제 1 신호는 상기 반도체 메모리 장치에 리드 명령 신호가 입력되기 전에 입력되는 소정의 명령 신호이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시 예에 따른 반도체 장치의 출력 버퍼의 기능 블락도이고, 도 5는 본 발명의 실시 예에 따른 반도체 장치의 출력 버퍼 초기화 회로이다. 도 4 및 도 5를 참조하면, 출력 버퍼(26')는 메모리 셀 어레이(미도시)에서 증폭된 셀의 데이터를 출력하고 출력 버퍼 초기화 회로(110), 출력 버퍼회로(120)를 구비한다.
상기 출력 버퍼 초기화 회로(110)는 상기 제 1 신호(PRESET), 상기 제 1 셋신호(EVCCHB), 및 상기 제 2 셋신호(PDPDE)를 수신하여 출력 버퍼회로(120)를 초기화시킨다.
상기 제 1 신호(PRESET)는 반도체 메모리 장치에 리드 명령 신호가 입력되기 전에 입력되는 소정의 명령 신호이다. 예컨대, 상기 제 1 신호(PRESET)는 리드 명령 신호가 입력되기 전에 입력되는 소정의 명령 신호로서 프리차지(precharge) 신호, 리프레쉬(refresh) 신호, 쓰기(write) 신호, MRS(Mode Register Set) 신호, 활성화(Active) 신호등이 될 수 있다.
상기 출력 버퍼 초기화 회로(110)는 레벨쉬프터(111), 출력 버퍼 리셋 회로(113), 및 래치회로(117)를 구비한다.
상기 레벨쉬프터(111)는 제1전원전압(VDD)과 제2전원전압(VSS)에 기초하여 제 1 신호(PRESET)에 응답하여 소정의 레벨로 변환한 제 2 신호(PRESET_1)을 출력한다. 상기 제1 및 제2 전원 전압(VDD, 및 VSS)은 외부에서 반도체 장치로 공급되는 전압일 수도 있고, 내부에서 생성되는 전압일 수도 있다.
상기 출력 버퍼 리셋 회로(113)는 상기 제 2 신호(PRESET_1), 상기 제 1 셋신호(EVCCHB), 및 상기 제 2 셋신호(PDPDE)를 수신하여 상기 출력 버퍼의 출력 단자를 플로팅(floating)시키는 상기 출력 버퍼 리셋 신호(EVCCHB_DQ)를 발생한다.
상기 출력 버퍼 리셋 회로(113)는 제 1 인버터(i110), 풀 업 트랜지스터(P110), 풀 다운 트랜지스터(N110), 및 논리 게이트 블럭(115)을 구비한다.
상기 제 1 인버터(i110)는 상기 제 2 신호(PRESET_1)를 수신하여 반전된 제 2 신호(/PRESET_1)를 출력한다.
상기 풀 업 트랜지스터(P110)는 제1전원전압(VDD)과 출력 노드(S1) 사이에 접속되며, 상기 제 1 인버터(i110)의 출력신호(/PRESET_1)에 응답하여 턴 온 된다.
상기 풀 다운 트랜지스터(N110)는 상기 출력 노드(S1)와 제2전원전압(VSS)사이에 접속되며, 논리 게이트 블럭(115)의 출력신호에 응답하여 턴 온 된다.
상기 논리 게이트 블럭(115)은 배타적 논리합 게이트(NOR110), 및 제 2 인버터(i111)를 구비한다.
상기 배타적 논리합 게이트(NOR110)는 제 1 셋신호(EVCCHB)와 제 2 셋신호(PDPDE)를 수신하여 배타적 논리합을 하고 연산 결과를 출력한다.
상기 제 2 인버터(i111)는 상기 배타적 논리합 게이트(NOR110)의 출력 신호를 수신하여 반전된 신호를 출력한다.
상기 래치회로(117)는 출력 버퍼 리셋 회로(113)에서 출력된 출력 버퍼 리셋 신호(EVCCHB_DQ)를 래치한다.
도 6은 본 발명의 실시 예에 따른 반도체 장치의 출력 버퍼 회로이다. 도 6를 참조하면, 출력 버퍼 회로(60)는 출력 버퍼 리셋 신호(EVCCHB_DQ), 데이터신호(DOIB), 클럭신호(CLKDQ), 및 데이터 인에이블신호(PTRST)를 수신하여 출력 데이터(DQ)를 발생한다.
상기 출력 버퍼 회로(60)는 풀업부(62), 및 풀다운부(64)를 구비한다.
상기 풀업부(62)는 출력 버퍼 리셋 신호(EVCCHB_DQ), 데이터신호(DOIB), 클럭신호(CLKDQ), 및 데이터 인에이블신호(PTRST)를 수신하여 출력 단자(DQ Pad)를 제3전원노드(VDDQ) 레벨로 풀업시킨다.
상기 풀업부(62)는 제 1 제어 로직부(621), 제 1 레벨쉬프터(623), 제 1 출력드라이버(625), 제1래치부(627), 및 풀업트랜지스터(P5)를 구비한다.
상기 제 1 제어 로직부(621)는 제 1 출력드라이버(625)의 인에이블/디스에이블을 제어하는 회로로서, 인버터(i2), NOR게이트들(NOR1, 및 NOR2), 및 NAND게이트(NAND1)를 구비한다.
상기 제 1 제어 로직부(621)는 데이터신호(DOIB), 클럭신호(CLKDQ), 및 반전된 데이터 인에이블신호(/PTRST)에 응답하여 제 1 신호(U1), 및 제 2 신호(U2)를 출력한다. 상기 데이터신호(DOIB)는 메모리 셀 어레이(미도시)에서 독출되는 신호이다.
상기 인버터(i2)는 클럭신호(CLKDQ)를 반전하여 반전된 클럭신호(/CLKDQ)를 출력한다.
상기 NOR게이트(NOR1)는 제 1 인버터(i1)를 통하여 반전된 데이터 인에이블신호(/PTRST)와 데이터신호(DOIB)의 부정합 연산을 수행하여 제 3 신호(C5)를 출력한다.
상기 NAND게이트(NAND1)는 클럭신호(CLKDQ)와 상기 제 3 신호(C5)의 부정곱 연산을 수행하여 제 1 신호(U1)를 출력한다. 상기 NOR게이트(NOR2)는 반전된 클럭신호(/CLKDQ)와 상기 제 3 신호(C5)의 부정합 연산을 수행하여 제 2 신호(U2)를 출력한다.
상기 제 1 레벨쉬프터(623)는 제 1 전원(VDD)과 제 2 전원(VSS)에 기초하여　 제 1 신호(U1)를 소정의 레벨로 변환시킨 신호(L1)를 발생한다. 또한, 상기 제 1 레벨쉬프터(623)는 스위치(R1)을 구비한다.
상기 스위치(R1)는 제 1 로직레벨(하이레벨; "1")의 출력 버퍼 리셋 신호(EVCCHB_DQ)에 응답하여 턴온되어 출력노드(UPB)가 하이레벨("1")이 되지 않도록 제 1 출력드라이버(625)의 풀업 트랜지스터(P1)를 턴오프 시킨다.
상기 제 1 출력드라이버(625)는 풀업 트랜지스터(P1), 및 풀다운 트랜지스터(N1)를 구비한다. 상기 풀업 트랜지스터(P1)는 제1 전원 전압(VDD)과 출력 노드(UPB) 사이에 연결되며, 상기 풀다운 트랜지스터(P2)는 상기 출력 노드(UPB)와 제2 전원 전압(VSS) 사이에 연결된다.
또한, 상기 출력 노드(UPB)에 스위치(R3)가 접속되며, 상기 스위치(R3)는 제 1 로직레벨(하이레벨; "1")의 출력 버퍼 리셋 신호(EVCCHB_DQ)에 응답하여 턴온되어, 출력노드(UPB)가 로우레벨("0")이 되도록 한다.
따라서, 출력 버퍼 리셋 신호(EVCCHB_DQ)가 제 1 로직레벨(하이레벨; "1")인 경우, 상기 스위치(R1, 및 R3)는 턴온되고, 이에 따라 상기 출력 노드(UPB)의 전압레벨은 로우레벨("0")이 되고 상기 제1래치부(627)의 출력은 하이레벨("1")이 되어 풀업 트랜지스터(P5)는 턴 오프된다.
이때, 풀다운부(64)의 풀다운 트랜지스터(N5) 역시 턴오프되며 이에 대해서는 후술한다. 따라서, 출력 버퍼 회로(60)의 출력 노드(DQ Pad)는 고 저항 상태가 된다.
상기 풀업 트랜지스터(P1) 및 상기 풀다운 트랜지스터(N1)는 제 1 신호(U1)를 소정의 레벨로 변환시킨 신호(L1)와 제2 신호(U2)에 각각 응답하여 턴온/턴오프된다.
상기 제1래치부(627)는 상기 제 1 출력드라이버(625)에서 출력된 신호를 래치한다.
상기 풀업트랜지스터(P5)는 상기 제1래치부(627)의 출력 신호가 로우레벨("0")일 때 턴온되어, 제3전원노드(VDDQ)로부터 출력 노드(DQ Pad)로 전류를 공급하여 출력 신호를 제3전원노드(VDDQ) 레벨로 풀업시킨다.
상기 풀다운부(64)는 출력 버퍼 리셋 신호(EVCCHB_DQ), 데이터신호(DOIB), 클럭신호(CLKDQ), 및 데이터 인에이블신호(PTRST)를 수신하여 출력 단자(DQ Pad)를 제4전원노드(VSSQ) 레벨로 풀다운시킨다.
상기 풀다운부(64)는 제 2 제어 로직부(641), 제 2 레벨쉬프터(643), 제 2 출력드라이버(645), 제2래치부(647), 및 풀다운트랜지스터(N5)를 구비한다.
상기 제 2 제어 로직부(641)는 제 2 출력드라이버(645)의 인에이블/ 디스에이블을 제어하는 회로로서, 인버터(i4), NAND게이트들(NAND2, 및 NAND4), 및 NOR게이트(NOR3)를 구비한다.
상기 제 2 제어 로직부(641)는 데이터신호(DOIB), 클럭신호(CLKDQ), 및 반전된 데이터 인에이블신호(/PTRST)에 응답하여 제 1 신호(D1), 및 제 2 신호(D2)를 출력한다. 상기 데이터신호(DOIB)는 메모리 셀 어레이(미도시)에서 독출되는 신호이다.
상기 인버터(i4)는 클럭신호(CLKDQ)를 반전하여 반전된 클럭신호(/CLKDQ)를 출력한다.
상기 NAND게이트(NAND2)는 인버터(i3)를 통해서 출력된 데이터 인에이블신호(PTRST)와 데이터신호(DOIB)의 부정곱 연산을 수행하여 제 3 신호(C7)를 출력한다.
상기 NOR게이트(NOR3)는 인버터(i4)를 통하여 반전된 클럭신호(/CLKDQ)와 상기 제 3 신호(C7)의 부정합 연산을 수행하여 제2신호(D2)를 출력한다.
상기 NAND게이트(NAND4)는 클럭신호(CLKDQ)와 상기 제 3 신호(C7)의 부정곱 연산을 수행하여 제 1 신호(D1)를 출력한다.
상기 제 2 레벨쉬프터(643)는 제 1 전원(VDD)과 제 2 전원(VSS)에 기초하여　 제 1 신호(D1)를 소정의 레벨로 변환시킨 신호(M1)를 발생한다. 또한, 상기 제 2 레벨쉬프터(643)는 스위치(R2)을 구비한다.
상기 스위치(R2)는 제 1 로직레벨(하이레벨; "1")의 출력 버퍼 리셋 신호(EVCCHB_DQ)에 응답하여 턴온되어 제 2 출력드라이버(645)의 풀업 트랜지스터(P3)를 턴오프 시킨다.
상기 제 2 출력드라이버(645)는 풀업 트랜지스터(P3), 및 풀다운 트랜지스터(N3)를 구비한다. 상기 풀업 트랜지스터(P3)는 제1 전원 전압(VDD)과 출력 노드(DNB) 사이에 연결되며, 상기 풀다운 트랜지스터(P2)는 상기 출력 노드(DNB)와 제2 전원 전압(VSS) 사이에 연결된다.
또한, 상기 출력 노드(DNB)에 스위치(R4)가 접속되며, 상기 스위치(R4)는 출력 버퍼 리셋 신호(EVCCHB_DQ)가 제1로직레벨(하이레벨; "1")일 때턴온되어, 출력노드(DNB)가 하이레벨("1")이 되도록 한다.
따라서, 출력 버퍼 리셋 신호(EVCCHB_DQ)가 제1로직레벨(하이레벨; "1")인 경우, 상기 스위치들(R2, 및 R4)이 턴 온되고, 이에 따라 상기 출력 노드(DNB)의 전압 레벨은 하이레벨("1")이 되고 상기 제2래치부(647)의 출력은 로우레벨("0")이되어 풀다운 트랜지스터(N5)는 턴오프된다.
결국, 상기 출력 버퍼 회로(60)의 출력 노드(DQ Pad)는 고 저항 상태가 된다.
상기 풀업 트랜지스터(P3) 및 상기 풀다운 트랜지스터(N3)는 제 1 신호(D1)를 소정의 레벨로 변환시킨 신호(M1)와 제2 신호(D2)에 각각 응답하여 턴 온 /턴 오프된다.
상기 제2래치부(647)는 상기 제 2 출력드라이버(645)에서 출력된 신호를 래치한다.
상기 풀다운트랜지스터(N5)는 상기 제2래치부(647)의 출력 신호가 하이레벨("1")일 때 턴온되어, 출력 노드(DQ Pad)로부터 제4전원노드(VSSQ)로 전류를 방전하여 출력 신호(DQ)를 제4전원노드(VSSQ) 레벨로 풀 다운시킨다.
도 7은 종래의 반도체 장치의 출력 버퍼의 동작 타이밍도이다. 종래의 반도체 장치는 도 3에 도시된 출력 버퍼 초기화 회로를 구비하고, 도 6과 유사한 출력 버퍼 회로를 구비한다고 가정한다. 도 3, 도 6과 도 7을 참조하면, 출력 버퍼 리셋 신호(EVCCHB_DQ)는 제1전원(VDD)의 파워 업 구간(201)에서만 하이레벨("1")이 되고 제1전원(VDD)이 일정하게 공급되면 구간(203, 및 205)에서는 로우레벨("0")이 된다.
따라서, 반도체 장치의 컨트롤러(미도시)에서 출력되는 클럭 인에이블 신호(CKE)가 로우레벨("0")이 되어 클락신호(CLKDQ)가 로우레벨("0")이 되는 경우, 도 6의 출력 단자(UPB)는 출력 버퍼 리셋 신호(EVCCHB_DQ)가 하이레벨("1")이 되어 고 저항상태를 유지한다.
그러나 상기 출력 단자(UPB)는 제 1 출력드라이버(625)의 누설전류 Ip가 In 보다 큰 경우 하이레벨("1")이 되며 제 1 래치부(627)의 출력 단자(DOK)는 로우레벨("0")이 되어 제3전원 노드(VDDQ)로부터 출력 노드(DQ Pad)로 전류가 공급(도 7의 L)될 수 있다.
즉, 멀티 칩 패키지(도1의 10)내의 어느 하나의 메모리 장치(20)의 출력 데 이터가 다른 메모리 장치(30)의 출력 데이터와 충돌이 될 수 있음을 알 수 있다.
도 8은 본 발명의 실시 예에 따른 반도체 장치의 출력 버퍼의 동작 타이밍도이다. 도 4 내지 도 8을 참조하면, 제 1 셋신호(EVCCHB)는 제1전원(VDD)의 파워 업 구간(301)에서만 하이레벨("1")이 되고 제1전원(VDD)이 일정하게 공급되는 구간(303, 및 305)에서는 로우레벨("0")이 된다.
출력 버퍼 리셋 신호(EVCCHB_DQ)는 제1전원(VDD)의 파워 업 구간(301)에서 하이레벨("1")이 되어 제1신호(PRESET)가 하이레벨("1")로 천이 될 때 로우레벨("0")이 된다.
상기 제 1 신호(PRESET)는 반도체 메모리 장치에 리드 명령 신호가 입력되기 전에 입력되는 소정의 명령 신호이다. 예컨대, 상기 제 1 신호(PRESET)는 리드 명령 신호가 입력되기 전에 입력되는 소정의 명령 신호로서 프리차지(precharge) 신호, 리프레쉬(refresh) 신호, 쓰기(write) 신호, MRS(Mode Register Set) 신호, 활성화(Active) 신호등이 될 수 있다.
따라서, 출력 버퍼 리셋 신호(EVCCHB_DQ)는 클럭인에이블신호(CKE)가 로우레벨("0")이 되어(S2), 클락신호(CLKDQ)가 로우레벨("0")이 되는 경우에도 하이레벨("1")을 유지한다.
상기 출력 버퍼 리셋 신호(EVCCHB_DQ)가 하이레벨("1")을 유지하는 동안에는 도 6의 출력 단자(UPB)의 전압 레벨은 로우레벨(VSSQ; "0")이 되고, 이에 따라 제1래치부(627)의 출력 단자(DOK)는 하이레벨("1")이 되어 풀업 트랜지스터(P5)는 턴 오프된다.
또한, 도 6의 출력 단자(DNB)의 전압레벨은 하이레벨(VDDQ; "1")이 되고, 이에 따라 제2래치부(647)의 출력 단자(DOKB)는 로우레벨("0")이 되어 풀다운트랜지스터(N5)는 턴오프된다. 즉, 풀업 트랜지스터(P5) 및 풀다운 트랜지스터(N5) 모두 턴오프됨에 따라, 도 6의 출력버퍼회로(60)의 출력 노드(DQ Pad)는 고 저항상태가 된다.
도 9는 본 발명의 실시 예에 따른 반도체 장치의 출력 버퍼의 동작 타이밍도이다. 도 4 내지 도 9를 참조하면, 제 1 셋신호(EVCCHB)는 제1전원(VDD)의 파워 업 구간(401)에서만 하이레벨("1")이 되고 제1전원(VDD)이 일정하게 공급되면(403, 및 405)구간에서는 로우레벨("0")이 된다.
상기 출력버퍼(60)가 파워 업되고 소정의 시간(401)이 흐른 뒤에 제 2 셋신호(PDPDE)가 하이레벨("1")로 천이하면 상기 출력 버퍼 리셋 신호(EVCCHB_DQ)는 하이레벨("1")이 되어(a11), 제1신호(PRESET)가 하이레벨("1")로 천이되는 시점(a21)이 됨과 동시에 로우레벨("0")이 된다.
상기 제 2 셋신호(PDPDE)는 반도체 장치의 파워 다운(power down)을 인에이블 시키는 신호로서 상기 제 2 셋신호(PDPDE)는 파워 다운시(403) 하이레벨("1")로 천이된다.
상기 제 1 신호(PRESET)는 반도체 메모리 장치에 리드 명령 신호가 입력되기 전에 입력되는 소정의 명령 신호이다. 예컨대, 상기 제 1 신호(PRESET)는 리드 명령 신호가 입력되기 전에 입력되는 소정의 명령 신호로서 프리차지(precharge) 신호, 리프레쉬(refresh) 신호, 쓰기(write) 신호, MRS(Mode Register Set) 신호, 활 성화(Active) 신호등이 될 수 있다.
따라서, 멀티 칩 패키지(도1의 10)내의 어느 하나의 메모리 장치(20; 예컨대, FLASH 메모리)의 출력 데이터는 다른 메모리 장치(30; 예컨대 DRAM)이 엑세스 될 때까지 아무런 영향을 받지 않는다.
출력 버퍼 리셋 신호(EVCCHB_DQ)가 하이레벨("1")을 유지하는 동안에는 도 6의 출력 단자(UPB)의 전압 레벨은 로우레벨(VSSQ; "0")이 되고(a31), 이에 따라 제1래치부(627)의 출력 단자(DOK)는 하이레벨("1")이 되어 풀업트랜지스터(P5)는 턴 오프된다.
또한, 도 6의 출력 단자(DNB)의 전압레벨은 하이레벨(VDDQ; "1")이 되고(a41), 이에 따라 제2래치부(647)의 출력 단자(DOKB)는 로우레벨("0")이 되어, 풀다운트랜지스터(N5)는 턴오프된다. 즉, 풀업 트랜지스터(P5) 및 풀다운 트랜지스터(N5) 모두 턴오프됨에 따라, 도 6의 출력버퍼회로(60)의 출력 노드(DQ Pad)는 고 저항상태가 된다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 따른 출력 버퍼 초기화 회로를 구비하는 반도 체 장치 및 출력 버퍼 초기화 방법은 멀티 칩 패키지내에서 어느 하나의 메모리 칩이 파워 업(power up)되거나 파워 다운(power down)되어 다시 리셋될 때 다른 메모리칩에서 출력되는 데이터에 영향을 주지 않는다. 따라서, 본 발명에 의하면, 둘 이상의 메모리 장치를 구비하는 멀티칩 패키지의 데이터 오류 발생 가능성이 감소된다.

Claims (10)

  1. 적어도 두 개의 반도체 메모리 장치들을 구비하는 반도체 장치에 있어서,
    상기 반도체 메모리 장치들 각각은 행과 열의 매트릭스로 배열된 메모리 셀들을 갖는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 소정의 셀에 데이터를 기입하고, 기입된 데이터를 독출하고 증폭하는 주변회로; 및
    상기 주변회로에서 증폭된 셀 데이터를 출력하기 위한 출력 버퍼를 구비하며,
    상기 출력 버퍼는,
    상기 반도체 메모리 장치의 파워 업 또는 파워 다운에 응답하여 출력 버퍼 리셋신호를 활성화하고, 상기 반도체 메모리 장치의 컨트롤러로부터 수신되는 제 1 신호에 응답하여 상기 출력 버퍼 리셋신호를 비활성화하는 출력 버퍼 초기화 회로; 및
    클럭신호, 데이터 인에이블신호 및 상기 출력 버퍼 리셋신호에 응답하여, 데이터 신호에 기초한 출력 데이터를 발생하는 출력 드라이버를 구비하며,
    상기 출력 버퍼 초기화 회로는,
    상기 반도체 메모리 장치의 파워 업에 응답하여 발생되는 제1 셋신호, 및 상기 반도체 메모리 장치의 파워 다운을 인에이블시키는 제 2 셋신호에 기초하여 상기 출력 버퍼 리셋 신호를 활성화하는 출력 버퍼 리셋 회로; 및
    상기 출력 버퍼 리셋신호를 래치하는 래치회로를 구비하며,
    상기 출력 드라이버는,
    상기 출력 버퍼 리셋 신호의 활성화에 응답하여 출력단자를 고 저항 상태가 되게 하는 반도체 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 제 1 신호는 상기 반도체 메모리 장치에 리드 명령 신호가 입력되기 전에 입력되는 소정의 명령 신호인 반도체 장치.
  4. 반도체 메모리 장치의 파워 업 또는 파워 다운에 응답하여 출력 버퍼 리셋신호를 활성화하고, 상기 반도체 메모리 장치의 컨트롤러로부터 수신되는 제 1 신호에 응답하여 상기 출력 버퍼 리셋신호를 비활성화하는 출력 버퍼 초기화 회로; 및
    클럭신호, 데이터 인에이블신호 및 상기 출력 버퍼 리셋신호에 응답하여, 데이터신호에 기초한　 출력 데이터를 발생하는 출력 드라이버를 구비하며,
    상기 출력 버퍼 초기화 회로는,
    상기 반도체 메모리 장치의 파워 업에 응답하여 발생되는 제1 셋신호, 및 상기 반도체 메모리 장치의 파워 다운을 인에이블시키는 제 2 셋신호에 기초하여 상기 출력 버퍼 리셋 신호를 활성화하는 출력 버퍼 리셋 회로; 및
    상기 출력 버퍼 리셋신호를 래치하는 래치회로를 구비하며,
    상기 출력 드라이버는,
    상기 출력 버퍼 리셋 신호의 활성화에 응답하여 출력단자를 고 저항 상태가 되게 하는 출력 버퍼.
  5. 삭제
  6. 제4항에 있어서, 상기 제 1 신호는 상기 반도체 메모리 장치에 리드 명령 신호가 입력되기 전에 입력되는 소정의 명령 신호인 출력 버퍼.
  7. 반도체 메모리 장치의 파워 업 또는 파워 다운에 응답하여 출력 버퍼 리셋신호를 활성화하고, 상기 반도체 메모리 장치의 컨트롤러로부터 수신되는 제 1 신호에 응답하여 상기 출력 버퍼 리셋신호를 비활성화하는 출력 버퍼 초기화 회로; 및
    클럭신호, 데이터 인에이블신호 및 상기 출력 버퍼 리셋신호에 응답하여, 데이터신호에 기초한　 출력 데이터를 발생하는 출력 드라이버를 구비하며,
    상기 출력 버퍼 초기화 회로는,
    상기 반도체 메모리 장치의 파워 업에 응답하여 발생되는 제1 셋신호, 및 상기 반도체 메모리 장치의 파워 다운을 인에이블시키는 제 2 셋신호에 기초하여 상기 출력 버퍼 리셋 신호를 활성화하는 출력 버퍼 리셋 회로를 구비하며,
    상기 출력 버퍼 리셋 회로는,
    상기 제 1 신호를 수신하는 제 1 인버터;
    제1전원전압과 출력 노드 사이에 접속되며, 상기 제 1 인버터의 출력신호에 응답하여 턴 온 되는 풀 업 트랜지스터; 및
    상기 출력 노드와 제2전원전압 사이에 접속되며, 소정의 논리 게이트 블럭의 출력신호에 응답하여 턴 온 되는 풀 다운 트랜지스터를 구비하며,
    상기 소정의 논리 게이트 블럭의 출력 신호는 상기 제 1 셋신호와 상기 제 2 셋신호에 기초한 신호인 출력 버퍼.
  8. 제7항에 있어서, 상기 논리 게이트 블럭은,
    상기 제 1 셋신호와 상기 제 2 셋신호를 수신하여 배타적 논리합을 하는 배 타적 논리합 게이트; 및
    상기 배타적 논리합 게이트의 출력 신호를 수신하여 반전된 신호를 출력하는 제 2 인버터를 구비하는 출력 버퍼.
  9. 반도체 메모리 장치의 출력 버퍼를 초기화하는 방법에 있어서,
    상기 반도체 메모리 장치의 파워 업에 응답하여 제 1 셋신호를 발생하는 단계;
    상기 반도체 메모리 장치의 파워 다운을 인에이블시키는 제 2 셋신호를 발생하는 단계;
    상기 제 1 셋신호 및 상기 제 2 셋신호에 응답하여 상기 출력 버퍼의 출력 버퍼 리셋신호를 활성화하는 단계;
    상기 출력 버퍼 리셋신호의 활성화에 응답하여 상기 출력 버퍼의 출력 단자를 고 저항 상태가 되게 하는 단계; 및
    상기 반도체 메모리 장치의 컨트롤러에서 발생 된 제 1 신호에 응답하여 상기 출력 버퍼 리셋신호를 비활성화시키는 단계를 구비하는 출력 버퍼를 초기화하는 방법.
  10. 제9항에 있어서, 상기 제 1 신호는 상기 반도체 메모리 장치에 리드 명령 신호가 입력되기 전에 입력되는 소정의 명령 신호인 출력 버퍼를 초기화하는 방법.
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