KR19990014192A - 개선된 클록 동기화 반도체 기억장치 - Google Patents

Abstract

클록 동기식 반도체 기억장치에서, 전원상승 후 최초의 클록이 상승할 때까지 출력 버퍼가 로우 임피던스 상태가 되지 않도록 하는 반도체 기억장치의 제공.

전원상승에 의해 초기화되고 일정 회수의 클록 후에 전원상승 후의 상태를 해제하는 신호를 출력하는 리세트 회로 (9) 를 설치한다. 따라서 출력 인에이블 레지스터 (8) 의 출력이 전원상승직후 미확정된 상태라도 리세트 회로의 출력에 의해 출력 버퍼를 하이임피던스 상태로 하고 출력 버퍼에 접속되어 있는 다른 반도체 장치와의 사이에 단락전류가 흐르는 것을 방지한다.

Description

개선된 클록 동기화 반도체 기억장치

본 발명은 반도체 기억장치에 관한 것으로서, 특히 클록에 동기하여 출력을 제어하는 반도체 기억장치에 관한 것이다.

도 8 에 종래의 클록 동기식 반도체 기억장치의 구성의 일례를 블록도로 나타낸다. 도 8 을 참조하면 종래의 클록 동기식 반도체 기억장치는, 입력 레지스터 (6) 를 통하여 입력된 데이터를 어드레스 레지스터 (1) 를 통하여 지정된 메모리 셀 어레이 (3) 중의 어드레스에 기억시킨다. 메모리 셀 어레이 (3) 에 기억된 데이터는 출력 레지스터 (4) 를 통하여 출력 버퍼 (5) 에서 출력된다. 그리고, 각 레지스터는 클록의 상승으로 레지스터의 입력에 있는 값을 출력으로 보내고, 이 클록의 상승까지 그 값을 유지하는 기능을 갖고 있다.

출력 버퍼 (5) 에서 데이터를 출력시킬지의 여부는 출력 인에이블 레지스터 (8) 에 유지되어 있는 값 (CE2) 과 외부에서 비동기로 부여되는 출력제어신호 (OE￣) 로 결정된다. 또한, 출력 인에이블 레지스터 (8) 에 입력되는 값은 기입제어신호 (WE) 및 칩 선택신호 (CE) 에 의해 결정된다.

기입상태일 때, 기입제어신호 (WE) 는 하이 레벨로 되기 때문에 다음 클록 (CLK) 의 상승으로 출력 인에이블 레지스터 (8) 의 출력 (CE2) 은 로우 레벨이 되며, 출력 버퍼 (5) 는 하이임피던스 상태가 된다.

또 기입제어신호 (WE) 가 로우 레벨이면서 칩 선택번호 (CE) 가 하이 레벨일 때, 출력 인에이블 레지스터 (8) 의 출력 (CE2) 은 하이 레벨로 되고, 이 때 OE￣ 신호도 로우 레벨이면 출력 버퍼 (5) 는 로우 임피던스 상태가 되며 출력 레지스터 (4) 에 유지되어 있는 값이 출력된다.

그리고, 도 8 에 나타내는 구성에서는 어드레스 입력과 동시에 칩 선택신호 (CE) 를 선택상태로 하면, 출력 버퍼 (5) 에서 데이터가 출력되는 것은 다음다음의 클록 사이클이 되기 때문에 레지스터 (7) 로 출력 인에이블 레지스터 (8) 의 출력 타이밍을 조정하고 있다.

그런데, 도 8 에 나타낸 종래의 반도체 기억장치에서는, 전원의 상승 후, 최초의 클록이 상승할 때까지는 출력 인에이블 레지스터 (8) 의 출력은 값이 확정되지 않는다. 즉, 최초의 클록이 상승할 때까지는 출력 버퍼 (5) 가 로우 임피던스가 되는 경우가 있으며, 상기 반도체 기억장치의 입출력단자와 접속되어 있는 다른 반도체장치와의 사이에 단락전류가 흐르는 경우가 있다.

상기 단락전류를 방지하는 방법으로서는, 클록 동기에 의거하지 않는 출력제어단자 (OE￣) 를 사용하며 이 OE￣ 를 전원상승과 동시에 항상 하이 레벨로 고정시켜 출력 버퍼 (5) 를 하이임피던스 상태로 해두는 방법과, 도 9 에 나타내는 바와 같이 전원상승 시에 출력 인에이블 레지스터가 유지하는 값을 레지스터 출력이 로우 레벨로 되도록 설정하는 회로를 추가하는 방법이 있다.

도 9 는 도 7 에서의 출력 인에이블 레지스터 (8) 를 나타내는 회로구성을 나타내는 도면이다. 도 9 의 회로 동작에 대하여 간단하게 설명하면, 전원상승 직후, 전원전압이 P 채널 트랜지스터 (P4) 의 문턱치에 달하지 않은 경우, 노드 (41) 는 OV 이고 P 채널 트랜지스터 (P3) 와 N 채널 트랜지스터 (N2) 는 도통되어 레지스터 (트랜스퍼 게이트와 인버터로 이루어진 마스터 슬레이브형 플립플롭) 가 유지되는 값을 고정한다. 그리고, 전원전압이 P 채널 트랜지스터 (P4) 의 문턱치를 초과하면 P 채널 트랜지스터 (P4) 가 도통하기 시작하므로, 노드 (41) 의 전위가 올라가고 이에 따라 P 채널 트랜지스터 (P3) 와 N 채널 트랜지스터 (N2) 가 비도통으로 된다.

상기 방법으로 출력 인에이블 레지스터 (8) 의 값을 전원상승시 로우 레벨로 고정시킬 수는 있으나, 레지스터를 구성하는 인버터에 비하여 비교적 사이즈가 큰 트랜지스터를 접속하기 때문에, 클록 (CLK) 에 의해 레지스터가 동작을 개시하기 시작하면 P 채널 트랜지스터 (P3) 및 N 채널 트랜지스터 (N2) 의 드레인 용량에 따라 레지스터의 동작속도가 저하된다는 문제점을 갖는다.

따라서, 본 발명은 상기 문제점을 감안하여 이루어진 것으로서, 그 목적은 동작속도를 저하시키지 않고 전원상승 후에 클록이 동작을 시작할 때까지의 사이에 외부에서 출력제어신호를 비선택 상태로 하지 않아도 출력단자를 하이임피던스 상태로 하는 반도체 기억장치를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 반도체 기억장치는, 전원상승 직후 클록이 동작을 개시할 때까지의 사이에 출력 버퍼를 하이임피던스 상태로 하는 리세트 회로를 가지며 이 리세트 회로는 리세트 상태를 해제하는 타이밍을 임의로 설정할 수 있다.

본 발명은, 바람직하게는 전원상승시에 출력을 초기화하기 위한 전원투입 검출회로와, 미리 설정된 적어도 1 사이클 이상의 회수의 클록 입력후 초기화된 상태를 해제하는 신호를 출력하는 리세트 회로를 가지며, 상기 리세트 회로의 출력에 의하여 전원상승 후 상기 사이클 분의 클록 입력 기간에 출력 버퍼를 하이임피던스 상태로 하는 것을 특징으로 한다.

도 1 은 본 발명의 제 1 실시형태의 구성을 나타내는 블록도.

도 2 는 본 발명의 제 1 실시형태에 있어서의 리세트 회로의 회로구성을 나타내는 도시도.

도 3 은 본 발명의 실시형태의 동작을 나타내는 파형도.

도 4 는 본 발명의 실시형태의 동작을 나타내는 파형도.

도 5 는 본 발명의 실시형태의 동작을 나타내는 파형도.

도 6 은 본 발명의 제 2 실시형태에 있어서의 리세트 회로의 회로구성을 나타내는 도시도.

도 7 은 본 발명의 제 2 실시형태에 있어서의 리세트 회로의 동작을 나타내는 파형도.

도 8 은 종래의 반도체 기억장치를 나타내는 블록도.

도 9 는 도 8 에 있어서의 출력 인에이블 레지스터를 나타내는 회로도.

*도면의 주요부분에 대한 부호의 설명*

P1, P2, P3, P4 : P 채널 트랜지스터 N1, N2 : N 채널 트랜지스터

F1, F2, F3, F4 : 플립플롭 F11, F12, F13 : D-플립플롭

C1, C2, C3, C4 : 콘덴서 R1, R2, R3, R4 : 저항

이어서 본 발명의 실시형태에 대하여 도면을 참조하면서 상세히 설명한다. 도 1 은 본 발명의 실시형태의 구성을 나타내는 도면이다. 도 1을 참조하면, 본 발명의 실시형태에 있어서, 메모리 셀 어레이 (3) 는 입력 레지스터 (6) 를 통하여 입력된 데이터를 어드레스 레지스터 (1) 를 통하여 지정된 어드레스에 기억시킨다. 메모리 셀 어레이 (3) 에 기억된 데이터는 출력 레지스터 (4) 를 통하여 출력 버퍼 (5) 에서 출력된다. 출력 버퍼 (5) 의 동작은 출력 인에이블 레지스터 (8), 리세트 회로 (9), 출력인에이블 제어신호 (OE^-) 에 의하여 제어된다.

다음에 도 1 에 있어서의 리세트 회로 (9) 의 상세한 구성에 대하여 설명한다. 도 2 는 본 발명의 실시형태에 있어서의 리세트 회로 (9) 의 회로구성의 일례를 나타내는 도면이다. 도 2 를 참조하면, 리세트 회로는 4 개의 플립플롭 (F1 ∼F4) 을 트랜스퍼 게이트 (22, 23, 23, 25) 로 직렬로 접속된 구성이며, 트랜스퍼 게이트 (22) 의 일방의 입력은 접지되어 있다. 또한 4 개의 플립플롭 (F1 ∼ F4) 을 초기화하기 위한 P 채널 트랜지스터 (P2) 와 N 채널 트랜지스터 (N1) 가 접속되어 있다.

P 채널 트랜지스터 (P2) 와 N 채널 트랜지스터 (N1) 의 게이트는 각각 파워 온 회로 (21) 에 접속되어 있다. 파워 온 회로 (21) 는, 노드 (26) 와 접지선 사이에 용량 (C1) 과 저항 (R1) 이, 노드 (27) 와 전원선 사이에는 용량 (C2) 과 저항 (R2) 이 접속되어 있다. 또한, 노드 (26) 와 전원선 사이에는 P 채널 트랜지스터 (P1) 가 접속되어 있다.

이어서 본 발명의 실시형태의 반도체 기억장치의 동작에 대하여 설명한다.

도 2 를 참조하여, 전원이 상승하면 용량 (C1) 과 저항 (R1) 에 의하여 노드 (26) 는 로우 레벨이 되며 노드 (27) 는 하이 레벨이 되기 때문에 파워 온 회로 (21) 의 출력 (PON) 은 로우 레벨이 된다. 이때, 전원의 상승 도중에 P 채널 트랜지스터 (P1) 가 온이 되기 시작하므로, 마침내 노드 (26) 는 하이 레벨로, 노드 (27) 는 로우 레벨로 반전한다.

이상에서 설명한 동작에 의하여 전원상승시에 출력 (PON) 이 로우 레벨이 되는 기간이 있기 때문에, 출력 (PON) 의 게이트 입력으로 하는 P 채널 트랜지스터 (P2) 및 출력 (PON) 의 반전신호를 게이트 입력으로 하는 N 채널 트랜지스터 (N1) 가 온 되며, 리세트 회로 (9) 내의 4 개의 플립플롭 (F1, F2, F3, F4) 이 각각 일정 방향으로 초기화된다. 또한, P 채널 트랜지스터 (P1) 의 문턱치는 다른 트랜지스터에 비하여 높게 설정되어 있기 때문에, 트랜지스터의 온 타이밍이 너무 빨라 P 채널 트랜지스터 (P2) 및 N 채널 트랜지스터 (N1) 가 도통되지 않는 경우는 없다.

또한, P 채널 트랜지스터 (P2) 및 N 채널 트랜지스터 (N1) 의 사이즈는, 확실하게 초기화할 수 있도록, 플립플롭 (F1, F2, F3, F4) 을 구성하는 트랜지스터의 사이즈보다 충분히 크게 할 필요가 있다. 이렇게 하여, 플립플롭 (F1 ∼F4) 의 초기화에 의하여 리세트 회로 (9) 의 출력 (RST) 은 로우 레벨로 설정되고, 따라서 전원상승일 때, 도 1 에 있어서의 출력 버퍼 (5) 를 하이임피던스 상태로 할 수 있다.

이어서 리세트 회로 (9) 의 클록 개시후의 동작에서, 전원이 상승했을 때의 클록 단자의 값이 로우 레벨일 경우, 최초에 클록 (CLK) 이 로우 레벨에서 하이 레벨로 상승할 때, 트랜스퍼게이트 (22) 가 온이 됨으로써 플립플롭 (F1) 이 반전된다. 그리고, 클록 (CLK) 이 하이 레벨에서 로우 레벨로 하강했을 때 트랜스퍼게이트 (23) 가 온이 되어 플립플롭 (F2) 이 반전된다. 이렇게 하여 클록의 값이 변화할 때마다, F1, F2, F3, F4 의 경우 출력 (RST) 단자에서 먼쪽부터 순차적으로 플립플롭이 반전되고, 모든 플립플롭이 반전되면 출력 (RST) 의 값은 하이 레벨이 되어 리세트 상태가 해제된다.

도 3, 도 4, 및 도 5 에서 본 발명의 실시형태의 반도체 기억장치의 동작 파형을 나타낸다. 도 3 을 참조하면, 전원상승 후 외부에서 제어하기 위한 입력인 칩 선택신호 (CE), 기입 제어신호 (WE), 출력 인에이블 신호 (OE￣) 등이 확정되기까지의 기간이 있고, 그후 클록 (CLK) 의 제 1 번째 상승에서 동작이 개시된다. 또한, 상기한 바와 같이 출력 인에이블 레지스터 (8) 의 출력 (CE2) 은 제 1 번째 클록 (CLK) 의 상승까지는 값이 확정되어 있지 않다.

전원투입 직후에는 기억장치에는 아무것도 데이터가 기입되어 있지 않기 때문에, 제 1 번째 클록 사이클은 기입동작이며, 판독동작을 할 수 있는 것은 제 2 번째 클록 사이클 이후이다.

따라서, 유효한 판독데이터가 얻어지는 것은, 도 3 에 나타낸 예의 경우, 제 3 번째 클록이 상승하였을 때 이후가 된다. 따라서, 리세트신호 (RST) 의 해제 타이밍은 제 3 번째 클록상승 이전이어야만 한다.

도 3 에 나타낸 파형도는, 전원상승 직후의 클록신호 (CLK) 가 로우 레벨인 경우였으나, 실제로는 전원의 상승에 따라 클록 (CLK) 의 값이 하이 레벨로 되는 경우도 생각할 수 있고, 또한 노이즈 등 어떠한 원인으로 다른 제어신호가 미확정일 시에 CLK 의 값이 부주의하게 변동되는 경우가 있다.

이 경우의 파형도를 각각 도 4 와 도 5 에 나타낸다. 어느 경우나 클록 (CLK) 의 변동 때문에, 리세트신호 (RST) 가 해제되는 타이밍이 1 사이클 빨라지는데, 그래도 제 1 번째 클록의 상승까지는 데이터 출력을 하이임피던스 상태로 할 수 있다.

그리고, 기억장치의 사양에 따라서는 가장 빠른 유효한 판독데이터가 4 사이클째 이후로 되는 경우도 있으며, 이 경우 리세트회로 (9) 에 있어서의 플립플롭의 단수를 늘림으로써, 보다 전원상승 직후의 클록의 변동에 대하여 신뢰성이 높은 리세트회로로 할 수 있다.

이어서, 본 발명의 제 2 실시형태에 대하여 도면을 참조하여 상세하게 설명한다.

도 6 은 본 발명의 제 2 실시형태에서 리세트회로의 회로구성의 일례를 나타내는 도면이다. 도 6 을 참조하면, 21 은 도 2 에 있어서의 파워 온 회로 (21) 와 동일하며, 그 출력신호 (PON) 를 인버터 (31) 로 반전한 신호 (PON￣) 는 D 형 플립플롭 (F11,F12,F13) 의 R (리세트) 단자에 접속되어 있다. 플립플롭 (F11,F12,F13) 은 D 형 플립플롭으로, 클록 (CLK) 의 상승에 있어서 D 단자에 부여된 신호를 Q 단자로 전달하고, Q￣ (반전) 단자에는 그 반전신호를 출력한다. 그리고, R 단자에 하이 레벨이 인가되면 Q 단자를 로우 레벨로 하고, Q￣ (반전) 단자를 하이 레벨로 한다.

플립플롭 (F11) 의 Q￣ 단자는, 플립플롭 (F12) 의 CLK 단자와 플립플롭 (F11) 의 D 단자에 접속되고, 플립플롭 (F12) 의 Q￣ 단자는 플립플롭 (F13) 의 CLK 단자와 플립플롭 (F12) 의 D 단자에 접속되어 있다. 또한, 플립플롭 (F13) 의 Q￣ 단자는 플립플롭 (F13) 의 D 단자에 접속되고, 인버터 (33) 에 의한 반전신호는 OR 게이트 (32) 에 접속되어 있다.

이어서, 본 발명의 제 2 실시형태의 동작에 대하여 설명한다. 도 7 은 본 발명의 제 2 실시형태의 동작을 설명하기 위한 타이밍차트이다.

도 6 및 도 7 을 참조하여, 전원상승시, 상술한 바와 같이 파워 온 회로 (21) 의 동작에 의해 출력 (PON) 은 로우 레벨로 되고, 인버터 (31) 에 의해 반전된 신호 (PON￣) 가 플립플롭 (F11 ∼ F13) 의 R 단자에 입력되어 D 형 플립플롭 (F11∼F13) 이 리세트되고, D 형 플립플롭 (F11,F12,F13) 의 Q 단자와 Q￣ (반전) 단자의 출력이 각각 로우 레벨과 하이 레벨로 초기화된다.

플립플롭 (F11,F12,F13) 의 각각의 출력신호 (Q1,Q2,Q3) 는 클록 (CLK) 이 상승하였을 때에만 변화하기 때문에, 최종적으로 출력 (RST) 의 출력이 로우 레벨에서 하이 레벨로 변화하는 것은, 2 의 (플립플롭의 단수-1) 곱의 회수클록이 상승하였을 때이며, 도 6 의 경우에는 4 회째 클록 (CLK) 의 상승이다 (도 7 참조).

4 회째 클록 (CLK) 의 상승에 의해 플립플롭 (F13) 의 출력신호 (Q3) 의 출력이 로우 레벨로 되면, OR 게이트 (32) 의 입력이 하이 레벨로 되며, 따라서 이후 플립플롭 (F11) 의 클록단자의 입력은 변화하지 않게 되고, 리세트출력 (RST) 은 하이 레벨로 유지된다.

이상 설명한 바와 같이 본 발명에 의하면 하기 기재된 효과를 나타낸다.

본 발명의 제 1 효과는 전원상승 후 외부에서 출력제어단자를 조작하는 것 없이 클록이 동작을 개시할 때까지 반도체 기억장치의 출력을 하이임피던스 상태로 설정할 수 있다는 것이다.

그 이유는 본 발명에서는 클록이 동작을 개시할 때까지 리세트 회로의 출력에 의해 출력 버퍼를 하이임피던스 상태로 하고 일정 회수의 클록 후에 리세트 상태를 해제하는 수단을 구비하고 있기 때문이다.

본 발명의 제 2 효과는 전원상승 직후에 클록 입력에 다소의 변동이 있어도 리세트 상태가 해제되지 않는다는 것이다.

그 이유는 본 발명에서는 반도체 기억장치의 사양에 따라 리세트 회로내부의 플립플롭의 단수를 변경함으로써, 전원상승직후에 클록입력에 다소의 변동이 있어도 리세트 상태가 해제되지 않도록 할 수 있기 때문이다.

본 발명의 제 3 효과는 리세트 회로를 추가해도 반도체 기억장치의 동작속도를 저하시키지 않는다는 것이다.

그 이유는 본 발명에서는 출력 인에이블 레지스터의 신호 패스에 영향을 미치지 않는 형태에서 리세트 회로를 추가하고 있기 때문이다.

Claims (3)

1. 전원상승시에 출력을 초기화하기 위한 전원투입 검출회로와,

   미리 설정된 적어도 1 사이클 이상의 회수의 클록 입력후 초기화된 상태를 해제하는 신호를 출력하는 리세트 회로를 포함하고,

   상기 리세트 회로의 출력에 의하여 전원상승 후 상기 사이클 분의 클록 입력 기간에 출력 버퍼를 하이임피던스 상태로 하는 것을 특징으로 하는 반도체 기억장치.
2. 클록에 동기하여 출력을 제어하는 반도체 기억장치에서,

   전원상승에 의해 초기화되고 미리 정해진 소정 회수의 클록 후에 전원상승 후의 리세트 상태를 해제하는 신호를 출력하는 리세트 회로를 구비하며,

   출력 버퍼의 출력의 인에이블을 제어하는 출력 인에이블 레지스터의 출력이 전원상승 직후 미확정된 상태라도, 상기 리세트 회로의 출력에 의해 상기 출력 버퍼를 하이임피던스 상태로 하고, 출력 버퍼에 접속되어 있는 다른 반도체 장치와의 사이에 단락전류가 흐르는 것을 방지하도록 한 것을 특징으로 하는 반도체 기억장치.
3. 제 2 항에 있어서, 상기 리세트 회로가 전원상승시 전원이 상승할 때까지 사이에 검출출력을 액티브로 하는 전원투입 검출회로와,

   상기 검출출력에 의하여 초기상태로 설정되는 소정 단수의 플립플롭을 구비하고 최종단의 플립플롭이 리세트 출력으로 되며,

   전원상승 후의 클록 공급 개시에 의하여 클록의 값이 변화할 때마다 초단측에서 최종단측으로 플립플롭의 값이 순차적으로 반전되고, 모든 플립플롭이 반전된 시점에서 리세트 상태를 해제하는 것을 특징으로 하는 반도체 기억장치.