KR101096246B1 - 데이터 전달회로 - Google Patents

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Abstract

본 발명은 제1 모드에서 글로벌 입출력 라인을 소정 레벨로 설정하는 레벨 설정부; 상기 제1 모드에서 제어신호를 생성하는 제어신호 생성부; 및 상기 제어신호에 응답하여 상기 글로벌 입출력 라인의 신호를 출력라인으로 전달하는 전달부를 포함하는 데이터 전달회로를 제공한다.
글로벌 입출력 라인, DDR 모드, SDR 모드, 콤보디램(Combo DRAM)

Description

데이터 전달회로{DATA TRANSMISSION CIRCUIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 DDR 모드에서 글로벌 입출력 라인 간에 불필요한 커플링 현상이 발생하는 것을 방지할 수 있도록 한 데이터 전달회로에 관한 것이다.
일반적인 반도체 메모리 장치는 휘발성 메모리인 RAM(Random Access Memory)과 비휘발성 메모리인 ROM(Read only Memory)으로 구분되고, RAM은 데이터 저장 후 리프레쉬가 필요한 DRAM(Dynamic RAM)과 리프레쉬(Refresh)가 필요없는 SRAM(Static RAM)으로 구분된다. 또한, DRAM은 동작모드에 따라 DDR SDRAM(Double Data Rate Synchronous DRAM)과 SDR SDRAM(Single Data Rate Synchronous DRAM)으로 구분된다.
SDR SDRAM은 시스템 클럭의 라이징 에지(Rising Edge)에 동기시켜 데이터를 입출력함으로써, 한 클럭당 하나의 데이터를 전송하는 SDR 모드로 동작한다. 또한, DDR SDRAM은 시스템 클럭의 라이징 에지(Rising Edge) 및 폴링 에지(Falling Edge) 에 동기시켜 데이터를 입출력함으로써, 한 클럭당 두개의 데이터를 전송하는 DDR 모드로 동작한다. 최근에는 SDR 모드 또는 DDR 모드로 선택적으로 동작하는 반도체 메모리 장치도 개발되었는데, 콤보디램(Combo DRAM)이 바로 그것이다.
도 1은 종래기술에 따른 콤보디램에서 사용되는 데이터 전달회로의 구성을 도시한 것이다.
도 1에 도시된 데이터 전달회로(1)는 제1 내지 제3 라인제어신호(CTRL<1:3>)에 응답하여 제1 글로벌 입출력 라인(GIO_OD), 제2 글로벌 입출력 라인(GIO_EV) 및 제3 글로벌 입출력 라인(GWIO)의 신호를 제1 출력라인(GIO_OD_OUT), 제2 출력라인(GIO_EV_OUT) 및 제3 출력라인(GWIO_OUT)으로 전달한다. 여기서, 제1 및 제2 라인제어신호(CTRL<1:2>)는 DDR 모드에서 리드 또는 라이트 동작이 수행되는 경우 인에이블되고, SDR 모드에서는 리드 동작이 수행되는 경우 인에이블되는 신호이다. 또한, 제3 라인제어신호(CTRL<3>)는 SDR 모드에서 라이트 동작이 수행되는 경우 인에이블되는 신호이다.
이와 같이 구성된 데이터 전달회로(1)는 SDR 모드에서 리드 동작이 수행되는 경우 제1 및 제2 라인제어신호(CTRL<1:2>)가 인에이블되어 제1 글로벌 입출력 라인(GIO_OD)의 신호를 제1 출력라인(GIO_OD_OUT)으로 전달하고, 제2 글로벌 입출력 라인(GIO_EV)의 신호를 제2 출력라인(GIO_EV_OUT)으로 전달한다. 또한, 데이터 전달회로(1)는 SDR 모드에서 라이트 동작이 수행되는 경우 제3 라인제어신호(CTRL<3>)가 인에이블되어 제3 글로벌 입출력 라인(GWIO)의 신호를 제3 출력라인(GWIO_OUT)으로 전달한다.
한편, DDR 모드에서는 리드 또는 라이트 동작에 관계없이 제1 및 제2 라인제어신호(CTRL<1:2>)가 인에이블되고, 제3 라인제어신호(CTRL<3>)는 디스에이블된다. 따라서, 데이터 전달회로(1)는 제1 글로벌 입출력 라인(GIO_OD)의 신호를 제1 출력라인(GIO_OD_OUT)으로 전달하고, 제2 글로벌 입출력 라인(GIO_EV)의 신호를 제2 출력라인(GIO_EV_OUT)으로 전달한다. 이때, 제3 출력라인(GWIO_OUT)은 디스에이블된 제3 라인제어신호(CTRL<3>)에 의해 제3 글로벌 입출력 라인(GWIO)의 신호가 전달되지 않아 플로팅(floating)된다.
그런데, DDR 모드에서 플로팅된 제3 출력라인(GWIO_OUT)의 신호가 토글링하는 경우 제3 출력라인(GWIO_OUT)과 인접한 제1 출력라인(GIO_OD_OUT) 및 제2 출력라인(GIO_EV_OUT) 간에 커플링 현상을 유발하여 오동작을 일으키는 문제가 있었다.
본 발명은 DDR 모드에서 사용되지 않는 글로벌 입출력 라인을 소정 레벨로 설정함으로써, 글로벌 입출력 라인 간에 불필요한 커플링 현상이 발생하는 것을 방지할 수 있도록 한 데이터 전달회로를 개시한다.
이를 위해 본 발명은 DDR 모드에서 글로벌 입출력 라인을 소정 레벨로 설정하는 레벨 설정부; 상기 DDR 모드에서 제어신호를 생성하는 제어신호 생성부; 및 상기 제어신호에 응답하여 상기 글로벌 입출력 라인의 신호를 출력라인으로 전달하는 전달부를 포함하는 데이터 전달회로를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 데이터 전달회로의 구성을 도시한 도면이고, 도 3은 도 2에 포함된 레벨 설정부의 구성을 도시한 블럭도이다.
도 2 및 도 3에 도시된 바와 같이, 본 실시예에 따른 데이터 전달회로는 레벨 설정부(2), 제어신호 생성부(3) 및 전달부(4)로 구성되고, 레벨 설정부(2)는 데이터 입력부(20) 및 구동부(22)로 구성된다.
데이터 입력부(20)는, 도 4에 도시된 바와 같이, 데이터 래치부(200) 및 데이터 구동부(201)로 구성된다. 데이터 래치부(200)는 데이터 스트로브신 호(DATA_STROBE)에 응답하여 데이터신호(DIN, DINB)를 래치한다. 데이터 구동부(201)는 데이터 래치부(200)의 출력신호, 즉 데이터신호(DIN, DINB)를 입력받아 DDR 모드신호(DDR)에 응답하여 제3 글로벌 입출력 라인(GWIO)을 구동한다. 여기서, DDR 모드신호(DDR)는 DDR 모드에서 하이레벨로 인에이블되고, SDR 모드에서는 로우레벨로 디스에이블되는 신호이다. 또한, 데이터 스트로브신호(DATA_STROBE)는 데이터신호(DIN, DINB)를 데이터 래치부(200)로 전달하기 위해 하이레벨로 인에이블되는 신호이다. 이와 같은 구성의 데이터 입력부(20)는 DDR 모드에서 데이터 구동부(201)가 디스에이블되므로, 제3 글로벌 입출력 라인(GWIO)으로 데이터신호(DIN, DINB)가 전달되지 않는다.
구동부(22)는 DDR 모드에서 제3 글로벌 입출력 라인(GWIO)의 신호를 기설정된 레벨(접지전압(VSS) 또는 전원전압(VDD))로 설정한다. 제1 실시예에 따른 구동부(22)는 도 5를 참고하면, 제3 글로벌 입출력 라인(GWIO)과 접지전압(VSS) 사이에 연결되어, DDR 모드신호(DDR)에 응답하여 제3 글로벌 입출력 라인(GWIO)을 풀다운구동하는 NMOS 트랜지스터(N20)로 구성된다. 한편, 제2 실시예에 따른 구동부(22)는 도 6을 참고하면, 전원전압(VDD)과 제3 글로벌 입출력 라인(GWIO) 사이에 연결되어, DDR 모드신호(DDR)에 응답하여 제3 글로벌 입출력 라인(GWIO)을 풀업구동하는 인버터(IV20) 및 PMOS 트랜지스터(P20)로 구성된다.
제어신호 생성부(3)는, 도 7에 도시된 바와 같이, 셋신호 생성부(30) 및 SR 래치(32)로 구성된다. 셋신호 생성부(30)는 SDR 모드신호(SDR) 및 라이트 인에이블신호(WTEN), 제1 및 제2 액티브신호(CASP8<0:1>)를 입력받아 셋신호(/S)를 생성한 다. 여기서, 제1 및 제2 액티브신호(CASP8<0:1>)는 뱅크정보 및 버스트랭쓰(burst length)에 관한 정보를 갖는 신호로, 제1 및 제2 액티브신호(CASP8<0:1>)는 각각 제1 및 제2 뱅크의 라이트 동작이 수행될 때 하이레벨로 인에이블되는 신호이다. 이와 같은 구성의 셋신호 생성부(30)는 SDR 모드에서 제1 뱅크 또는 제2 뱅크가 인에이블되어 라이트 동작이 수행되는 구간동안 로우레벨로 인에이블되는 셋신호(/S)를 생성한다. SR 래치(32)는 셋신호(/S), SDR 모드신호(SDR) 및 리셋신호(/R)를 입력받아 제어신호(GWIO_CTRL)를 생성한다. 이와 같은 구성의 SR 래치(32)는 SDR 모드에서 라이트 동작이 수행되는 경우 또는 DDR 모드인 경우 하이레벨로 인에이블되는 제어신호(GWIO_CTRL)를 생성한다. 여기서, 제어신호(GWIO_CTRL)는 SDR 모드에서 라이트 동작이 수행되는 경우 또는 DDR 모드인 경우 하이레벨로 인에이블되는 신호이다.
전달부(4)는, 도 8에 도시된 바와 같이, 제1 라인제어신호(CTRL<1>)에 응답하여 제1 글로벌 입출력 라인(GIO_OD)의 신호를 제1 출력라인(GIO_OD_OUT)으로 전달하는 제1 전달게이트(T40)가 포함되는 제1 전달부(40)와, 제어신호(GWIO_CTRL)에 응답하여 제3 글로벌 입출력 라인(GWIO)의 신호를 제3 출력라인(GWIO_OUT)으로 전달하는 제2 전달게이트(T41)가 포함되는 제2 전달부(42)와, 제2 라인제어신호(CTRL<2>)에 응답하여 제2 글로벌 입출력 라인(GIO_EV)의 신호를 제2 출력라인(GIO_EV_OUT)으로 전달하는 제3 전달게이트(T42)가 포함된 제3 전달부(44)로 구성된다. 여기서, 제1 및 제2 라인제어신호(CTRL<1:2>)는 DDR 모드에서 리드 또는 라이트 동작이 수행되는 경우 또는 SDR 모드에서 리드 동작이 수행되는 경우 하이 레벨로 인에이블되는 신호이다. 여기서, 제3 출력라인(GWIO_OUT)은 커플링 현상을 방지하기 위해 제1 출력라인(GIO_OD_OUT)과 제2 출력라인(GIO_EV_OUT) 사이에 위치하는 것이 바람직하다. 이와 같은 구성의 전달부(4)는 DDR 모드에서 제어신호(GWIO_CTRL)에 응답하여 접지전압(VSS) 또는 전원전압(VDD)으로 설정된 제3 글로벌 입출력 라인(GWIO)의 신호를 제3 출력라인(GWIO_OUT)으로 전달한다.
이와 같이 구성된 데이터 전달회로의 동작을 설명하되, DDR 모드인 경우에 대하여 설명하면 다음과 같다.
우선, 레벨 설정부(2)는 DDR 모드에서 제3 글로벌 입출력 라인(GWIO)의 신호를 기설정된 레벨로 설정한다. DDR 모드에서 데이터 구동부(201)가 디스에이블되므로, 제3 글로벌 입출력 라인(GWIO)으로 데이터신호(DIN, DINB)가 전달되지 않는다. 따라서, 구동부(22)는 제3 글로벌 입출력 라인(GWIO)의 신호를 접지전압(VSS) 또는 전원전압(VDD)로 설정한다. 구체적으로, 도 5에 도시된 구동부(22)의 NMOS 트랜지스터(N20)가 턴온되는 경우에는 제3 글로벌 입출력 라인(GWIO)의 신호가 접지전압(VSS)으로 구동되고, 도 6에 도시된 구동부(22)의 PMOS 트랜지스터(P20)가 턴온되는 경우에는 제3 글로벌 입출력 라인(GWIO)의 신호가 전원전압(VDD)으로 구동된다.
다음으로, 제어신호 생성부(3)는 DDR 모드에서 로우레벨로 인에이블되는 SDR 모드신호(SDR)에 응답하여 하이레벨로 인에이블되는 제어신호(GWIO_CTRL)를 생성한다.
다음으로, 전달부(4)는 DDR 모드에서 하이벨로 인에이블되는 제어신 호(GWIO_CTRL)에 응답하여 접지전압(VSS) 또는 전원전압(VDD)으로 설정된 제3 글로벌 입출력 라인(GWIO)의 신호를 제3 출력라인(GWIO_OUT)으로 전달한다.
이상을 정리하면 본 실시예에 따른 데이터 전달회로는 종래에 DDR 모드에서 사용되지 않는 제3 출력라인(GWIO_OUT)의 신호를 접지전압(VSS) 또는 전원전압(VDD)으로 설정함으로써, 제3 출력라인(GWIO_OUT)과 인접한 제1 출력라인(GIO_OD_OUT) 및 제2 출력라인(GIO_EV_OUT)간에 커플링 현상을 방지할 수 있다.
도 1은 종래기술에 따른 콤보디램에서 사용되는 데이터 전달회로의 구성을 도시한 것이다.
도 2는 본 발명의 일실시예에 따른 데이터 전달회로의 구성을 도시한 도면이다.
도 3은 도 2에 도시된 데이터 전달회로에 포함된 레벨 설정부의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 레벨 설정부에 포함된 데이터 입력부의 구성을 도시한 회로도이다.
도 5는 본 발명의 일실시예에 따른 도 4의 구동부의 회로도이다.
도 6은 본 발명의 다른 실시예에 따른 도 4의 구동부의 회로도이다.
도 7은 도 2에 도시된 데이터 전달회로에 포함된 제어신호 생성부의 구성을 도시한 회로도이다.
도 8은 도 2에 도시된 데이터 전달회로에 포함된 전달부의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
2: 레벨 설정부 20: 데이터 입력부
200: 데이터 래치부 201: 데이터 구동부
22: 구동부 3: 제어신호 생성부
30: 셋신호 생성부 32: SR 래치
4: 전달부 40: 제1 전달부
42: 제2 전달부 44: 제3 전달부

Claims (9)

  1. 삭제
  2. 제1 모드에서 인에이블되는 제1 모드신호에 응답하여 제2 모드에서 입력된 데이터신호를 글로벌 입출력 라인으로 전달하는 데이터 입력부;
    상기 제1 모드신호에 응답하여 상기 글로벌 입출력 라인의 신호를 제1 구동레벨 또는 제2 구동레벨로 구동하는 구동부;
    상기 제1 모드에서 제어신호를 생성하는 제어신호 생성부; 및
    상기 제어신호에 응답하여 상기 글로벌 입출력 라인의 신호를 출력라인으로 전달하는 전달부를 포함하는 데이터 전달회로.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서, 상기 구동부는
    상기 글로벌 입출력 라인과 접지전압 사이에 연결되어, 상기 제1 모드신호에 응답하여 상기 글로벌 입출력 라인의 신호를 상기 제1 구동레벨로 구동하는 구동소자를 포함하는 데이터 전달회로.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서, 상기 구동부는
    상기 제1 모드신호를 반전시키는 인버터; 및
    전원전압과 상기 글로벌 입출력 라인 사이에 연결되어, 상기 인버터의 출력신호에 응답하여 상기 글로벌 입출력 라인의 신호를 상기 제2 구동레벨로 구동하는 구동소자를 포함하는 데이터 전달회로.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 제1 구동레벨은 접지전압이고, 상기 제2 구동레벨은 전원전압인 데이터 전달회로.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서, 상기 제어신호 생성부는
    상기 제1 모드에서 리드 또는 라이트 동작에 관계없이 인에이블되는 상기 제어신호를 생성하는 SR 래치를 포함하는 데이터 전달회로.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서, 상기 제어신호 생성부는
    제1 및 제2 액티브신호 중 하나의 신호가 인에이블된 상태에서 제2 모드신호 및 라이트 인에이블신호를 입력받아 셋신호를 생성하는 셋신호 생성부; 및
    상기 셋신호 및 리셋신호를 입력받아 상기 제어신호를 생성하는 SR 래치를 포함하는 데이터 전달회로.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서, 상기 셋신호 생성부는
    상기 제1 및 제2 액티브신호를 입력받아 논리연산을 수행하는 제1 논리소자; 및
    상기 제2 모드신호 및 상기 라이트 인에이블신호를 입력받아 논리연산을 수행하는 제2 논리소자를 포함하는 데이터 전달회로.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 제1 모드는 DDR 모드이고, 상기 제2 모드는 SDR 모드인 데이터 전달회로.
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