JP2005158127A - 半導体集積回路装置及びそれを組み込んだ同期式記憶装置 - Google Patents

半導体集積回路装置及びそれを組み込んだ同期式記憶装置 Download PDF

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Abstract

【課題】内部クロックのパルス幅を広げることで、高周波動作の際のラッチマージンを拡大することを可能とし、かつ誤動作を防止する。
【解決手段】内部クロック発生回路２が一対のパルス発生回路２１Ａ，２１Ｂにより外部から受ける外部クロック信号ＣＫ，／ＣＫの動作周波数の、二分の一の動作周波数を有する内部クロック信号ＣＬＫＢ１，ＣＬＫＢ２を生成し、例えば読取りコマンドラッチ回路３で一対のラッチ回路３２Ａ，３２Ｂが「１／２」の周波数で動作することにより、高周波動作の際のラッチマージンを拡大することができる。従って、これを他のコマンド、アドレス、またはデータにも適用できる。また、内部クロック信号ＣＬＫＢ１，ＣＬＫＢ２をワンショットパルスで生成することにより、セルフリフレッシュモード等で外部クロック信号が停止した場合には内部クロック信号がリセットされ、装置は誤動作することがない。
【選択図】図１

Description

本発明は、外部クロック信号に同期してアドレス、コマンド、及びデータのラッチ用の内部クロック信号を発生する内部クロック回路を有し、この内部クロック信号に従ってアドレス、コマンド、およびデータを入出力する同期式の記憶装置、いわゆる同期式メモリに用いられるものであり、特に、高周波動作の際のラッチマージンを拡大し、セットアップ特性及びホールド特性を向上させ、かつ外部クロック停止の際の誤動作を防止できる半導体集積回路装置及びそれを組み込んだ同期式記憶装置に関するものである。
従来の同期式メモリ、例えばＤＤＲ−ＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に用いられる半導体集積回路装置は、外部クロック信号を基準として入力信号のセットアップ、ホールド時間、入出力ピン容量、入出力振幅などを詳細に仕様書で規定することにより、チップ外部からの入出力インターフェースを高周波で動作させることが可能となる。一方、チップ内部の高速化に関しては、プロセスの微細化、デバイスの高速化などが効果的であるが、インターフェースの高速化と比べて困難であり、その差が広がる傾向にある。そこで、複数ビットのデータを並行に読取り及び書込みする「プリフェッチメモリ」が、チップ内部の高速化に有効である。
プリフェッチメモリの代表的な例として、外部クロックの１周期に１データが同期する同期式に対してその２倍の、外部クロックの立ち上がりと立ち下がりでデータを授受するＤＤＲ（ダブル・データ・レイト）と呼ばれるＤＤＲ−ＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）がある。このＤＤＲ−ＳＤＲＡＭの場合、データ出力ピン（ＤＱ）の数を「Ｎ」とすれば、プリフェッチ数は「２Ｎ」となり、２Ｎプリフェッチを形成する。更にこのＤＤＲより進歩した、外部クロックの２周期にわたり連続してデータの授受を行うＤＤＲ２−ＳＤＲＡＭでは、プリフェッチ数は「４Ｎ」となり、４Ｎプリフェッチを形成する。このように、プリフェッチ数を増やすことによって、データ転送レートを向上させている。ここで、Ｘ８語構成の例では「Ｎ」は「８」である。
従って、２Ｎプリフェッチでは、「２×８」の１６ビットのデータを並行に読み出し、外部クロックの立ち上がりと立下りに同期して２回に分けて出力する。従って、２Ｎプリフェッチにより、チップ内部の動作周波数を「１／２」にすることが可能である。一方、４Ｎプリフェッチでは、「４×８＝」３２ビットのデータをパラレルに読み出し、外部クロックの立ち上がりと立下りに同期して４回に分けて出力する。従って、４Ｎプリフェッチにより、チップ内部の動作周波数を「１／４」にすることが可能である。すなわち、インターフェースの高周波化に対応して、チップ内部の高速化はプリフェッチ方式が有効であることが知られている。
但し、チップ外部からチップ内部へのコマンド、アドレス、及びデータの取りこみ部分は、プリフェッチ方式を使用しても高速化が不可能である。これは、全ての外部クロックに同期して、アドレス、コマンド、及びデータの入出力を可能とするために、ラッチ回路のクロック周波数を、外部クロック周波数と等しくしておく必要があるためである。従って、同期式メモリの動作周波数は、プリフェッチ方式を適用したとしても、ラッチ回路部分の性能で制限されてしまうことになる。
近年、インターフェースは、２．５Ｖから１．８Ｖ、更に１．５Ｖと低電圧化および低振幅化を進めることにより高周波化が実現できており、これに対応してチップ内部は、「２Ｎ」から「４Ｎ」更に「８Ｎ」とプリフェッチ数の増加により高周波化が進んでいる。しかしながら、ラッチ回路も同様に高周波化に対応することが要求されてくる。
図１３に、従来のＤＤＲ２−ＳＤＲＡＭにおける機能ブロック図の一例として読取りコマンドラッチ回路１３０とその周辺回路とを示す。図１４に、読取りコマンドラッチ回路１３０の一例を詳細に示す。また、図１５に、図１３及び図１４に基づく外部クロック信号ＣＫに対応する動作波形の一例を示す。
図示される回路では、外部コマンド信号（ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ、ＣＳＢ）を、コマンド用のデコーダ１３１、ラッチ回路１３２、及び出力回路１３３を用いてチップ内部に取りこむという構成が示されている。また、ラッチ回路１３２にラッチ用として入力される内部クロック信号として、「ＣＬＫＢ」という１種類の制御信号が設けられている。
また、ラッチ回路用に使用される内部クロック信号ＣＬＫＢは図１４の回路に基づき外部クロック信号ＣＫの全ての立ち上がりに同期して動作する。従って、外部クロック信号ＣＫと内部クロック信号ＣＬＫＢの動作周波数は等しい。すなわち、コマンド用のラッチ回路１３２は、内部クロック信号ＣＬＫＢに対応した一つのラッチ回路で構成され、外部クロック信号ＣＫと等しい動作周波数で動作することになる。
このため、ＤＤＲ２−ＳＤＲＡＭの標準的なデータ転送レートである６６７Ｍｂｐｓに対しては、外部クロック信号ＣＫの周波数ＴＣＫは「３ｎｓ」であり、この場合の内部クロック信号ＣＬＫＢのパルス幅は「１．５ｎｓ」程度しか確保できないことになる。この値は、ＤＤＲ−ＳＤＲＡＭの３３３Ｍｂｐｓに対して半分程度であり、プロセスの微細化、デバイスの高速化などの大幅な改善を実施しない限り、コマンド取りこみマージンを十分に確保することが困難となり、マージン不足により誤動作する可能性がある。
その結果、チップの動作周波数がラッチ回路部分で制限され、同期式のプリフェッチメモリにおいても、高周波メモリが実現できなくなる。さらには、ラッチ回路内部を高周波で動作させることにより、セットアップ、ホールド特性も悪化してしまう問題もある。
解決しようとする課題は、チップの動作周波数がラッチ回路部分で制限され、同期式のプリフェッチメモリにおいても、高周波メモリが実現できなくなることである。更には、ラッチ回路内部を高周波で動作させた場合、セットアップ、ホールド特性も悪化してしまうことである。
その理由は、コマンド用のラッチ回路が、内部クロック信号ＣＬＫＢに対応した一つのラッチ回路で構成され、外部クロック信号ＣＫと等しい動作周波数で動作することにある。このため、ＤＤＲ２−ＳＤＲＡＭの標準的なデータ転送レートである６６７Ｍｂｐｓに対し、外部クロック信号ＣＫの周波数ＴＣＫは「３ｎｓ」であり、この場合の内部クロック信号ＣＬＫＢのパルス幅は「１．５ｎｓ」程度しか確保できないことになる。この値は、ＤＤＲ−ＳＤＲＡＭの３３３Ｍｂｐｓに対して半分程度であり、プロセスの微細化、デバイスの高速化などの大幅な改善を実施しない限り、コマンド取りこみマージンを十分に確保することが困難となり、マージン不足により誤動作する可能性があるためである。
本発明による半導体集積回路装置は、同期式メモリにおいて高周波動作に対応したコマンド、アドレス、及びデータのラッチ回路方式を提供することを目的として、外部クロック信号ＣＫから二系統の内部クロック信号ＣＬＫＢ１，ＣＬＫＢ２を発生する内部クロック発生回路と、コマンド、アドレス、およびデータそれぞれに対してラッチすると共にワンショットパルスにより送出すると共に上記内部クロック信号ＣＬＫＢ１，ＣＬＫＢ２それぞれに対応する二系統のラッチ回路とを備えることを主要な特徴とする。
本発明の半導体集積回路装置は、同期式メモリにおいて高周波動作に対応したコマンド、アドレス、及びデータのラッチ回路を提供するため、外部クロック信号から二系統の内部クロック信号を発生して、外部から受けるコマンド、アドレス、及びデータのラッチ回路に加えるため、内部クロック周波数を外部クロック周波数の「１／２」に低減することができるので、内部クロックパルス幅を広げることが可能となり、高周波動作の際のラッチマージンを拡大できるという利点がある。
すなわち、ＤＤＲ２−ＳＤＲＡＭのデータ転送レート６６７Ｍｂｐｓにおいてクロックパルス幅を従来の１．５ｎｓから２．８ｎｓに拡大できる。
また、ラッチ回路の動作周波数を従来に比べ「１／２」にすることが可能なため、セットアップ特性、及びホールド特性に影響を及ぼすと考えられるラッチ回路内部ノードの動作マージンを確保できるので、セットアップ特性、及びホールド特性を向上させることができる。
更に、内部クロック発生回路が内部クロック信号をワンショットパルスで生成することにより、セルフリフレッシュモード等の外部クロック信号が停止した場合でも、内部クロック信号がリセットされるので、誤動作することがないという効果もある。
同期式メモリにおいて高周波動作に対応したコマンド、アドレス、及びデータのラッチ回路方式を提供するという目的を、外部クロック信号から二系統の内部クロック信号を発生して、外部から受けるコマンド、アドレス、及びデータのラッチ回路に加える内部クロック周波数を、外部クロック周波数の「１／２」に低減することにより、内部クロックのパルス幅を広げることを実現した。
また、上記内部クロック信号をワンショットパルスで生成することにより、セルフリフレッシュモード等の外部クロック信号が停止した場合でも、誤動作なしの装置を実現した。
上述したように、本発明では、外部から受けるコマンド、アドレス、及びデータのラッチ回路の内部クロック周波数を外部クロック周波数の「１／２」に低減しているので、内部クロックのパルス幅を広げることが可能となり、高周波動作の際のラッチマージンを拡大することができる。すなわち、ＤＤＲ２−ＳＤＲＡＭにおけるデータ転送レート６６７Ｍｂｐｓの場合では、クロックパルス幅を従来の１．５ｎｓからほぼ２．８ｎｓに拡大することができる。
このことは、ラッチ回路の動作周波数を「１／２」にすることが可能であるため、セットアップ特性及びホールド特性に影響を及ぼすと考えられるラッチ回路内部ノードの動作マージンを確保できる。すなわち、セットアップ特性及びホールド特性を向上させることができる。
更に、内部クロック信号をワンショットパルスで生成しているので、セルフリフレッシュモード等で外部クロック信号が停止した場合には内部クロック信号がリセットされるため、装置は誤動作することがない。
本発明を実施するための最良の形態を、実施例１として読取りコマンドのラッチ回路を取り上げ、図面を参照して説明する。紙面の都合上、図面では関係部分のみを示し、必要機能も省略されているものがある。また、論理記号の「オーバー・バー」に対応して記号「／」を使用し、ロウレベルがアクティブレベルとなることを表している。
図１は、本発明装置における読取りコマンドに対するラッチ機能の実施の一形態をブロックで示す説明図であって、本回路は、外部クロック入力回路１、内部クロック発生回路２、読取りコマンドラッチ回路３、外部信号入力回路４、及びＹ系回路５により構成されている。
上述したように、本発明による特徴は、内部クロック発生回路２が二系統の内部クロック信号ＣＬＫＢ１，ＣＬＫＢ２を生成し出力することと、読取りコマンドラッチ回路３が内部クロック信号ＣＬＫＢ１，ＣＬＫＢ２を二系統で受付けることである。
外部クロック入力回路１は外部クロック信号ＣＫ，／ＣＫを入力とする演算増幅器であり出力を内部クロック発生回路２へ接続する。内部クロック発生回路２は、パルス発生回路２１Ａ、２１Ｂ及びカウンタ２２を有し、内部クロック信号ＣＬＫＢ１，ＣＬＫＢ２として二つのワンショットパルスを生成し、読取りコマンドラッチ回路３へ送出する。読取りコマンドラッチ回路３は、コマンド用のデコーダ３１、二つのラッチ回路３２Ａ，３２Ｂ、及び出力回路３３を有し、デコーダ３１を介して外部信号入力回路４からの信号をラッチ回路３２Ａ，３２Ｂで受け、内部クロック信号ＣＬＫＢ１，ＣＬＫＢ２によりラッチ回路３２Ａ，３２Ｂそれぞれにラッチして出力回路３３を介してメモリブロックのＹ系回路５へ送出する。
図２は上記内部クロック発生回路２における実施の一形態を詳細に示す説明図である。図示されるように、パルス発生回路２１Ａ、２１Ｂそれぞれは、二つの入力側インバータ、一つの出力側インバータ、一つの遅延回路、二つのＮＡＮＤラッチ回路、及び出力回路により構成される。この出力回路は、電源から接地レベルまでの間を第１から第３までのトランジスタで直列接続し、更にこの第１および第２のトランジスタの接続点に二つのインバータを並列に逆接続して出力としている。
すなわち、一方の入力側インバータは外部クロック入力回路１からの外部クロック信号ＣＫを受ける。他方の入力側インバータは並列に逆接続されたインバータの出力を受ける。一方のＮＡＮＤラッチ回路は、一方の入力側インバータの出力とカウンタ２２の出力とを受ける。このカウンタ２２の出力はパルス発生回路２１Ａ、２１Ｂそれぞれにより接続先が異なり、カウンタ２２の説明で述べる。他方のＮＡＮＤラッチ回路は、他方の入力側インバータから遅延回路を介しての出力と上記一方のＮＡＮＤラッチ回路の出力とを受ける。この他方のＮＡＮＤラッチ回路の出力は上記第１のトランジスタのゲートに反転接続されると共に第３のトランジスタのゲートに接続される。上記第２のトランジスタのゲートには外部クロック入力回路１からの外部クロック信号ＣＫが接続される。
また、図示されるように、カウンタ２２は二つのラッチ回路２３Ａ，２３Ｂと二つのインバータを有する。ラッチ回路２３Ａは外部クロック入力回路１及びラッチ回路２３Ｂの出力を受け、その出力を一方のインバータを介してラッチ回路２３Ｂに接続すると共に、パルス発生回路２１Ｂへ接続する。ラッチ回路２３Ｂは、外部クロック入力回路１から他方のインバータを介して外部クロック信号ＣＫを受け、自己の出力をラッチ回路２３Ａと上記パルス発生回路２１Ａに接続する。
すなわち、この回路には、一対のワンショットパルス発生回路とクロックカウンタ回路とが設けられている。ワンショットパルス発生回路は外部クロック信号ＣＫの立ち上がりに同期してワンショット信号を出力する。また、クロックカウンタ回路は、外部クロックの立ち上がり回数を計測し、一対のワンショットパルス発生回路を交互に選択する。従ってこの回路から、二つの内部クロック信号ＣＬＫＢ１，ＣＬＫＢ２が送出され、外部クロック信号ＣＫの立ち上がりに同期して、交互にワンショットパルスを発生する。
次に、図３を参照して読み取りコマンドラッチ回路３における実施の一形態について詳細を説明する。
図示される読取りコマンドラッチ回路３は、デコーダ３１、コマンドラッチ回路３２、及び出力回路３３により構成される。
デコーダ３１は、図１における外部信号入力回路４空外部信号を受けてコマンドラッチ回路３２へ送出する一つの通常のＮＡＮＤゲートを有する。コマンドラッチ回路３２は二つのラッチ回路３２Ａ，３２Ｂを有する。出力回路３３は二つのラッチ回路３２Ａ，３２Ｂからの出力を受けて図１におけるＹ系回路５に送出する一つのＮＡＮＤゲートを有する。ラッチ回路３２Ａ，３２Ｂそれぞれは、従来の上記図１４に示されたラッチ回路１３２と同一回路であり、それぞれの入力が上記内部クロック発生回路２から受ける内部クロック信号ＣＬＫＢ１，ＣＬＫＢ２であるので、その詳細説明は省略する。
上述した例では、読取りコマンドの発生回路が示されており、出力信号ＭＤＲＤＴは、読取り制御用のコマンド信号である。コマンド用のデコーダは、通常のＮＡＮＤゲートタイプを使用しており、スペック表に基づき、外部コマンドの組合せによって、各コマンドをデコードする。コマンド用のラッチ回路は、一対のラッチ回路で構成され、それぞれが内部クロック信号ＣＬＫＢ１，ＣＬＫＢ２の立下りエッジに同期して動作する。すなわち、内部クロック信号ＣＬＫＢ１の立下りエッジで、一方のラッチ回路で入力コマンドをラッチし、読取りコマンドの場合、出力信号ＭＤＲＤＴを送出する。次は、他方のラッチ回路が内部クロック信号ＣＬＫＢ２の立下りエッジで入力コマンドをラッチし、読取りコマンドの場合、出力信号ＭＤＲＤＴを送出する。ここで、一対のラッチ回路の出力は、ＯＲ論理を用いて出力する。すなわち、一方のラッチ回路で、読取りコマンドをラッチした場合に出力信号ＭＤＲＤＴが出力される。
ここで、４Ｎプリフェッチ方式の特徴として、同一コマンドに対して、連続するクロックの立ち上がりに同期して入力することが禁止されている。すなわち、内部クロック信号ＣＬＫＢ１で読取りコマンドがラッチされた場合は、次の内部クロック信号ＣＬＫＢ２で読取りコマンドが続けてラッチされることはない。従って、各ラッチ回路は２倍の周期で動作すればよく、６６７Ｍｂｐｓで３ｎｓの外部クロック信号ＣＫの場合でも２倍の周期の６ｎｓである。すなわち、外部クロック信号ＣＫの「１／２」の周波数で動作することになる。
次に、図４に図１から図３までを併せ参照して読取り動作についてその実施の一形態を説明する。図４は読み取りコマンドが外部クロック信号ＣＫの立ち上がり番号「０」と立ち上がり番号「３」とで入力された場合を示している。
ここで、４Ｎプリフェッチメモリでは、読取りコマンドに対してその間隔は２クロック以上と仕様書により定義されている。これは、チップの内部読取り動作を２クロック期間かけて実施するためであり、この技術を用いることにより、４Ｎプリフェッチメモリは、２Ｎプリフェッチメモリに対し動作周波数で約２倍の向上が実現できる。従って、外部クロック信号ＣＫの立ち上がり番号「０」で読取りコマンドが入力された場合、次の読取りコマンドは外部クロック信号ＣＫの立ち上がり番号「２」以降に入力されることになる。ここで、内部クロック信号ＣＬＫＢ１により、外部クロック信号ＣＫの偶数番目の立ち上がりエッジからワンショットパルスが生成される。
一方、内部クロック信号ＣＬＫＢ２は、外部クロック信号ＣＫの奇数番目の立ち上がりエッジからワンショットパルスが生成される。本実施例では、この内部クロック信号ＣＬＫＢ１，ＣＬＫＢ２を用いてコマンドをラッチして出力する。従って、内部クロック信号ＣＬＫＢ１，ＣＬＫＢ２のパルス幅を、ＤＤＲ２−ＳＤＲＡＭにおけるデータ転送レート６６７Ｍｂｐｓの場合において、２．８ｎｓ程度まで広げることが可能である。また、本回路はワンショットパルスを使用しているため、仮に動作周波数が遅く、かつ同一コマンド間の間隔が１クロックの場合でも、コマンドをラッチすることが可能である。
次に、図５に図１から図３までを併せ参照して、上記実施例とは別の、同期式メモリにおけるセルフリフレッシュの際の動作について説明する。すなわち、図５には上記実施例と同一構成により実行される同期式メモリのセルフリフレッシュに対する動作が示されている。
セルフリフレッシュの際には図１における読取りコマンドラッチ回路と同等のラッチ回路がセルフリフレッシュのためのラッチ回路となり、図２及び図３の回路と同一の回路構成がそのまま使用される。
セルフリフレッシュは、ＤＲＡＭのメモリセルの電荷を低電力で保持するモードであり、いったんセルフリフレッシュモードに入ったチップは、外部から信号を与える必要がなく、チップ内部で自動的に一定周期毎にリフレッシュ動作を実行し、メモリセルの情報を保持する。従って、セルフリフレッシュモードに入力したチップに対しては、外部クロック信号を停止させる使い方が一般的である。また、仕様書的にも、セルフリフレッシュコマンドＳＥＬＦが入力された次の周期から、対応するクロック信号を停止することが認められている。
本実施例では、この仕様書に対応するため、内部クロック発生回路にワンショットパルスを使用している。すなわち、内部クロック信号ＣＬＫＢ１の立ち上がり及び立下りは、全て、外部クロック信号ＣＫの立ち上がりから生成されるため、必ず内部クロック信号はリセットされる。一方、内部クロック信号ＣＬＫＢ２は、外部クロック信号ＣＫが停止されるため、出力されない。従って、本実施例では、ＤＲＡＭのセルフリフレッシュ動作に際しても、内部クロック信号がリセットされないような状態になることはなく、誤動作の心配は発生しない。
すなわち、本実施例１では、外部から受ける読取りコマンドのラッチ回路の内部クロック周波数を外部クロック周波数の「１／２」に低減しているので、内部クロックのパルス幅を広げることが可能となり、高周波動作の際のラッチマージンを拡大できる。このことは、ラッチ回路の動作周波数を「１／２」にすることが可能であるため、セットアップ特性及びホールド特性に影響を及ぼすと考えられるラッチ回路内部ノードの動作マージンを確保できる。すなわち、セットアップ特性及びホールド特性を向上させることができる。
次に、この発明に係るＤＤＲ−ＳＤＲＡＭの実施の一形態を実施例として、図６および図７を併せ参照して説明する。
図６は一つの実施例としてＤＤＲ−ＳＤＲＡＭの全体ブロックを示す説明図である。ちなみに、図６は本発明による他の実施例を該当機能に対応する部分に含むものである。
図７は図６におけるメモリブロック７０を８個搭載したＤＤＲ−ＳＤＲＡＭのメモリチップ７における各構成要素の配置概要図である。
クロック入力回路１１から内部クロック発生回路１２を介して装置内部へ外部クロック信号ＣＫ，／ＣＫが取り込まれる。
本発明の特徴である内部クロック発生回路１２は、外部クロック信号ＣＫ，／ＣＫを受けて内部クロック信号ＣＬＫＢ１，ＣＬＫＢ２として二つのワンショットパルスを生成し、クロック信号ＣＫ，／ＣＫとロウアドレスストローブ信号／ＲＡＳとカラムアドレスストローブ信号／ＣＡＳとに対応して入力されたアドレス信号の取り込み制御タイミング信号、またはメモリブロック７０に含まれるセンスアンプの動作タイミング信号等のように、メモリセル７９の選択動作に必要な各種のタイミング信号を発生させる。
反転信号入力回路１３は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、及びチップ選択信号／ＣＳとされる制御入力信号を外部クロックＣＫ，／ＣＫに同期して受け、信号ラッチ回路１４に送出する。信号ラッチ回路１４は、内部クロック発生回路１２から本発明の特徴である二系統の内部クロック信号ＣＬＫＢ１，ＣＬＫＢ２を受け、受けた入力信号をラッチする。
Ａｄｄ入力回路１５は、アドレスバッファ機能を有し、Ｘアドレス信号とＹアドレス信号を、Ｘ系とＹ系とで共通の入力端子Ａｄｄから受け、外部クロック信号ＣＫ，／ＣＫに同期した内部クロック信号によりＡｄｄラッチ回路１６に時系列的に送出する。すなわち、Ａｄｄ入力回路１５を介して入力されたＸアドレス信号とＹアドレス信号とのそれぞれは、Ａｄｄラッチ回路１６に取り込まれる。
Ａｄｄラッチ回路１６に取り込まれたＸアドレス信号はプリデコーダ機能を有するＸ系救済回路４５に供給され、その出力信号がメモリブロック７０を構成するＸデコーダ７３（図７）に供給され、ワード線ＷＬの選択信号が形成される。また、ワード線ＷＬの選択動作により、メモリアレイ７１の相補ビット線ＢＬには微小な読み出し信号が現れ、センスアンプにより増幅動作が行われる。
他方のＡｄｄラッチ回路１６に取り込まれたＹアドレス信号は、プリデコーダ機能を有するＹ系救済回路４２に供給され、その出力信号がメモリブロック７０を構成するＹデコーダ７２に供給されてビット線ＢＬの選択信号が形成される。
次に、メモリブロック７０の周辺回路について説明する。
Ｙ系制御回路４１は信号ラッチ回路１４からの各種信号を受けてＹ系救済回路４２を介してメモリブロック７０のＹデコーダ７２にアクセスする。すなわち、Ｙ系救済回路４２のカラムアドレスバッファに取り込まれたアドレス信号はＹ系制御回路４１に含まれるカラムアドレスカウンタにプリセットデータとして供給される。上記カラムアドレスカウンタは後述のコマンドなどで指定される動作モードに応じて、上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、Ｙデコーダ７２に向けて出力する。
Ｘ系制御回路４３は、信号ラッチ回路１４からの各種信号を受け、Ｘ系済回路４５を介してメモリブロック７０のＸデコーダ７３にアクセスする。すなわち、Ｘ系救済回路４５のロウアドレスバッファに取り込まれたアドレス信号はＸ系制御回路４３に含まれるロウアドレスカウンタにプリセットデータとして供給される。ロウアドレスカウンタは後述のコマンドなどで指定される動作モードに応じて、上記プリセットデータとしてのロウアドレス信号、又はそのロウアドレス信号を順次インクリメントした値を、Ｘデコーダ７３に向けて出力する。
上記ロウアドレスバッファはリフレッシュ動作モードにおいて、リフレッシュ制御のためのリフレッシュカウンタ４４で生成出力されるリフレッシュ用のアドレス信号をロウアドレス信号として取り込む。この実施例では、特に制限されないが、内部クロック発生回路１２を介してリフレッシュアドレス信号をロウアドレス信号として取り込むように構成されている。
Ｙ系救済回路４２及びＸ系救済回路４５は、不良アドレスの記憶動作と、記憶された不良アドレスと上述した取り込まれたアドレス信号とを比較し、一致の場合に予備のワード線ＷＬ又はビット線ＢＬの選択をＹデコーダ７２及びＸデコーダ７３に指示するとともに、正規ワード線ＷＬ又は正規ビット線ＢＬの選択動作を禁止させる。
読取り系制御回路５１及び書込み系制御回路６１には、特に制限されないが、クロック信号、クロックイネーブル信号、チップセレクト信号、カラムアドレスストローブ信号、ロウアドレスストローブ信号、ライトイネーブル信号、及びデータ入出力マスクコントロール信号など、信号ラッチ回路１４からの外部制御信号と、メモリバンクに対応されたアドレス信号とが供給される。読取り系制御回路５１及び書込み系制御回路６１は、それら信号のレベル変化またはタイミングなどに基づいてＤＤＲ−ＳＤＲＡＭにおける動作モード等の各種制御信号とそれに対応した各種タイミング信号を形成し、そのためのコントロールロジックとモードレジスタとを備える。
メモリブロック７０のセンスアンプで増幅された記憶情報は、図示しないカラムスイッチ回路により選択されものが共通入出力線ＭＩＯに接続されて主増幅器５３に伝えられる。この主増幅器５３は、特に制限はされないが、書込み回路の書込み増幅器６７と共に図７のメモリブロック７０で示されるメインアンプ７４として設けられている。すなわち、読取り動作の場合、Ｙ系のスイッチ回路を通して読み出された信号は増幅され、出力バッファであるデータ出力回路５５を介して外部端子ＤＱから出力される。他方、書込み動作の場合には、外部端子ＤＱから入力された書込み信号が入力バッファであるデータ入力回路６４を介して取り込まれ、上記書込み回路を介して共通入出力線ＭＩＯ及び選択ビット線ＢＬに伝えられ、選択ビット線ＢＬではセンスアンプの増幅動作により書込み信号が伝えられてメモリセル７９のキャパシタにそれに対応した電荷が保持される。
内部電源発生回路８０は、電源端子から供給された電圧ＶＤＤ及び電圧ＶＳＳのような動作電圧を受け、上記プレート電圧「ＶＤＤ／２」のようなプリチャージ電圧、内部昇圧電圧ＶＰＰ、内部降圧電圧ＶＤＬ、基板バックバイアス電圧ＶＢＢのような各種内部電圧を発生させる。
ここで、図７を参照してメモリブロック７０が含まれるメモリチップ７の構成について説明する。
メモリブロック７０は、図７に示されるメモリチップ７の全体構成を８分割されたものである。すなわち、この実施例のＳＤＲＡＭでは、一つのメモリチップが複数のメモリブロック又はバンクを構成するようにされており、本実施例のメモリチップ７は全体として８分割されている。８分割された各々のメモリブロック７０は、メモリアレイ７１、Ｙデコーダ７２、Ｘデコーダ７３、及びメインアンプ７４などの構成要素を有し低屡。メモリアレイ７１では一端に沿ってＸデコーダ７３が設けられ、それと直交する方向のチップ中央寄りにＹデコーダ７２とメインアンプ７４が配置される。
図示されるメモリブロック７０はＸデコーダ７３が隣接するように位置する二つを一組として一つのメモリバンクを構成し、四つのメモリブロック７０が横一列に並ぶように二つのメモリバンクが並列に配置されている。また、メモリチップ７の横方向で中央部に周辺回路は設けられ、この周辺回路を中心にしてＹデコーダ７２およびメインアンプ７４を対向させるように上下対称的に横一列の二つのメモリバンクを配置して、８個のメモリブロック７０は一つのメモリチップ７を形成している。
再度、図７に図６を併せ参照すれば、一つのメモリブロック７０のメモリアレイ７１は、Ｘデコーダ７２から図面上で横方向に延びるワード線ＷＬに沿って複数個に分割されたアレイとその複数個のアレイを貫通するようにそれぞれのアレイに設けられたサブワード線を配置されたメインワード線とを有し、サブワード線選択線によりサブワード線が選択されるという階層ワード線方式が採られている。これにより、一つのサブワード線に接続されるメモリセル７９の数が減り、サブワード線選択動作を高速にする。
また、メモリブロック７０は、Ｙデコーダ７２から延びるＹ選択線に沿って複数個に分割されたアレイを有し、各アレイ毎にビット線ＢＬが分割される。従って、ビット線ＢＬに接続されるメモリセル７９の数が減り、メモリセル７９からビット線ＢＬに読み出される信号電圧を確保することができる。メモリセル７９は、ダイナミック型メモリセルにより構成され、記憶キャパシタにおける電荷の有無を情報の「１」と「０」とに対応させるものである。したがって、記憶キャパシタの電荷とビット線ＢＬのプリチャージ電荷との電荷結合によって読み出し動作を行なうので、ビット線ＢＬに接続されるメモリセル７９の数を減らすことによって、必要な信号量を確保することができる。
図示されていないが、上述した分割されたアレイの左右には、サブワードドライバ列が配置され、アレイの上下（ビット線方向）にはセンスアンプ列が配置される。センスアンプ列には、カラム選択回路およびビット線プリチャージ回路等が設けられており、ワード線（サブワード線）の選択によるメモリセルからのデータ読み出しがある。この際、それぞれのビット線に現れる微小電位差がセンスアンプにより検出され増幅される。
メイン入出力線ＭＩＯは、特に制限されないが、上述したサブワードドライバ列上を図７の図面上において縦方向に延長される。そして、センスアンプ列に沿ってローカル入出力線ＬＩＯが配置され、ロウ系の選択信号によってローカル入出力線ＬＩＯと上記メイン入出力線ＭＩＯとが接続される。上記周辺回路には、グローバル入出力線ＧＩＯが配置されており、選択されたメモリバンクに対応したメイン入出力線ＭＩＯと接続される。グローバル入出力線ＧＩＯは、入出力のＦＩＦＯ（先入れ・先出し）の回路から出力バッファ及び入力バッファそれぞれを形成する入出力回路を介して外部端子ＤＱと接続されるパッドＤＱ−ＰＡＤと接続される。
また、メモリチップ７の中央部には、図７には示されていないが、周辺回路が適宜に設けられている。図６における入力端子Ａｄｄから供給されたアドレス信号は、Ａｄｄラッチ回路１６に外部クロックＣＫ，／ＣＫに同期して取りこまれる。その後コマンドに応じてロウアドレスバッファとカラムアドレスバッファとの回路にアドレスマルチプレクス形式で取り込まれる。供給されたアドレス信号はそれぞれのアドレスバッファが保持する。例えば、ロウアドレスバッファとカラムアドレスバッファとは、１つのメモリサイクル期間にわたって取り込まれたアドレス信号をそれぞれ保持する。そして、ヒューズ、アドレス比較を行なうトランジスタ（ＭＯＳＦＥＴ）等を有する、上述のＹ系救済回路４２およびＸ系救済回路４５もメモリチップ７の中央部に設けられる。
この実施例によるＤＤＲ−ＳＤＲＡＭでは、一つのメモリバンクを形成する二つのメモリアレイ７１において、メイン入出力線ＭＩＯに「Ｙ０」及び「Ｙ１」それぞれの「０／１」アドレスに応じて、「Ｙ０＝０，Ｙ１＝０」による「０」アドレスと「Ｙ０＝１，Ｙ１＝０」による「１」アドレスと「Ｙ０＝０，Ｙ１＝１」による「２」アドレスと「Ｙ０＝１，Ｙ１＝１」による「３」アドレスとが分けられている。
この状態で、読取り動作ではカラム系アドレス信号に対応してそれぞれのメモリアレイから１６ビットずつ全部で３２ビットを選択し、グローバル入出力線ＧＩＯを用いて３２ビットのデータを出力させる、すなわちここでは「Ｎ＝８」という「４Ｎ」プリフェッチ動作が実行される。すなわち、出力回路において１回目のクロック信号ＣＫの立ち上がりに同期して「０」アドレスの８ビット分、１回目のクロック信号の立ち下がりに同期して８ビット分、２回目のクロックの立ち上がりに同期して８ビット分、かつ、２回目のクロックの立下りに同期して残りの８ビット分それぞれ、すなわち、８ビットずつ４回のデータが出力される。
特に制限されないが、約２５６メガビットのような大記憶容量を持つＤＤＲ−ＳＤＲＡＭに供給されるメモリチップは、上述するように、八つのメモリブロックに分割され、２ブロックで１バンクを構成している。一つのメモリブロックはサブマットとして「８×１６」アレイに分割されており、１サブマットは「５１２×５１２」ビットとされる。すなわち、１本のサブワード線には５１２個のメモリセル７９が接続され、ビット線ＢＬには５１２個のメモリセル７９が接続される。以下の説明では、メイン入出力線ＭＩＯをＭＩＯ線と略称し、グローバル入出力線ＧＩＯはＧＩＯ線と略称する。
すなわち、メインアンプ回路、メインアンプ出力回路、ＧＩＯ線、および出力レジスタ回路それぞれは「０／１／２／３」アドレス用それぞれに割り当てられる。そして、上述したようにメインアンプ７４から出力レジスタへのデータ転送は、「０／１／２／３」アドレス同時に行う。すなわち、ＭＩＯ線に読み出された３２ビットからなるデータをメインアンプ７４で同時に検知し並行して出力レジスタに転送する。スタートアドレスの「Ｙ０，Ｙ１」に応じて、出力レジスタ内のデータを外部クロックＣＫの立上り，立ち下がりに同期して出力する。従って、この実施例ではメインアンプ７４及びＧＩＯ線は３２個同時に動作することになる。
次に、本発明を実施するための実施例としてプリチャージコマンドのラッチ回路について図８及び図９を併せ参照して説明する。この実施例は、その基本的構成は上記図１と同様であるが、コマンドのラッチ方式についてさらに工夫が施されている。すなわち、図８が図１と相違する点は、コマンドラッチ回路に一対のラッチ回路の出力から一方を取り出す出力回路を削除し、ラッチ回路から送出される二つの出力をメモリバンク側で一つに選択していることである。ここで、図１と同一機能を有する構成要素には同一番号符号を付与してその説明は省略する。
図８は、本発明装置におけるプリチャージコマンドに対するラッチ機能の実施の一形態をブロックで示す説明図であって、本回路は、外部クロック入力回路１、内部クロック発生回路２、ＰＲＥコマンドラッチ回路３−Ａ、外部信号入力回路４、及びＸ系回路６により構成されている。
すなわち、このプリチャージコマンドのラッチ回路では、従来と相違して、実施例１と同様に一対のラッチ回路３２Ａ，３２Ｂと二つのの出力信号ＭＤＰＲＥＴ１，ＭＤＰＲＥＴ２を有することを特徴としている。ＤＤＲ２−ＳＤＲＡＭにおいては、プリチャージコマンドのみ、同一コマンドのインターバルが１クロックである。従って、実施例１の構成を、プリチャージコマンドのラッチ回路に対して適用すると、連続コマンド入力時に誤動作する可能性がある。そこで、プリチャージコマンドにおける同一メモリバンクに対するコマンドインターバルは２クロック以上であることを利用して、一対のラッチ回路３２Ａ，３２Ｂから出力信号ＭＤＰＲＥＴ１，ＭＤＰＲＥＴ２それぞれを各メモリバンク内のＸ系回路６へ送出する。各メモリバンク内のＸ系回路６では、プリチャージ制御回路の入力部分にＯＲ論理を有する構成が採用される。
図９には、本実施例における動作波形が示されている。ここでは、外部クロックの立ち上がり「０」と立ち上がり「１」とのそれぞれにおいて、メモリバンク「０」のプリチャージコマンドＰＲＥ０及びメモリバンク「１」のプリチャージコマンドが連続して入力された場合を示す。この状態では、ラッチ回路３２Ａ，３２Ｂの出力信号ＭＤＰＲＥＴ１，ＭＤＰＲＥＴ２はそれぞれ連続して独立して出力される。しかしながら、同一メモリバンクに対するプリチャージコマンドは連続しないため、メモリバンク「０」のプリチャージ回路は信号ＭＤＰＲＥＴ１を用いて動作し、メモリバンク「１」のプリチャージ回路は信号ＭＤＰＲＥＴ２を用いて動作することとなる。
従って、図８の構成を用いることにより、ＰＲＥコマンドラッチ回路３−Ａに対しても図１の実施例１と同様の効果が得られる。
次に、本発明を実施するための実施例としてアドレスのラッチ回路について図１０から図１２までを併せ参照して説明する。この実施例は、その基本的構成は上記図１または図８と同様であるが、アドレスのラッチ方式についてさらに工夫が施されている。すなわち、図１０が図１と相違する点は、各アドレスを受けるので、デコーダが削除され、一対のラッチ回路の出力から選択された一つのアドレスがＹ系及びＸ系それぞれに対応して各系のメモリバンクに送出されることである。ここで、図１または図８と同一機能を有する構成要素には同一番号符号を付与してその説明は省略する。
図１０は、本発明装置におけるアドレスに対するラッチ機能の実施の一形態をブロックで示す説明図であって、本回路は、外部クロック入力回路１及び内部クロック発生回路２、例えばアドレスＡ０に対応するＡ０アドレスラッチ回路３−Ｂ及びＡ０アドレス信号入力回路４―Ｂ、並びにメモリブロックに対応するＹ系回路５及びＸ系回路６により構成されている。アドレスラッチ回路３−Ｂ及びアドレス信号入力回路４―Ｂは上記図６におけるＡｄｄラッチ回路１６及びＡｄｄ入力回路１５それぞれに対応する。
アドレスのラッチ方式において、アドレス信号は、コマンド信号と異なり、外部クロックの立ち上がりに同期して、各クロック毎に入力される。従って、図１または図８の回路構成をそのまま適用することができない。そこで、Ａ０アドレスラッチ回路３−Ｂは、一対のラッチ回路３４Ａ，３４Ｂを有するアドレスラッチ回路３４と一つのアドレス選択回路３５による出力回路とを有することを特徴としている。
次に、図１１に、Ａ０アドレスラッチ回路３−Ｂの構成例を示す。名称はアドレスＡ０に対するものであるが、全てのアドレスそれぞれに対して同一のアドレスラッチ回路が適用されている。
一対のラッチ回路３４Ａ，３４Ｂはそれぞれで内部クロック信号ＣＬＫＢ１，ＣＬＫＢ２を受けてアドレスＡ０をラッチする。アドレス選択回路３５は、一対のラッチ回路３４Ａ，３４Ｂのうち、該当クロックでラッチされた側のアドレスを出力信号ＰＡＴ０としてメモリバンクの周辺回路へ送出する。図示される回路はインバータで構成される。
上述したコマンドラッチ回路の出力は、外部コマンド信号をデコードしたのちに、各コマンド毎のハイイネーブル信号を用いてワンショットパルスで生成するため、コマンドの出力が完了すると、毎回リセットして、次の入力を待つ必要がある。しかし、このアドレスラッチ回路３４の出力は毎回リセットする必要はない。
この理由は、アドレス信号の本数が１ギガビットで１４本と多いので、デコード後の信号をチップ内部で走らせることが不可能なためである。このため、デコード前の信号がそのままラッチされ送出される。従って、アドレス信号は、ハイ／ロウ両方がそれぞれ意味を持つ信号となり、リセットする必要がない。
図１２に図１１の回路構成に基づく本実施例の動作波形例を示す。ここでは、外部クロックの立ち上がり「０，１，２，３」それぞれにおいて、外部アドレス「１，０」が順次入力された場合を示す。この状態では、外部クロックの立ち上がり「０」と立ち上がり「２」とで入力されたアドレス「１」は、内部クロックＣＬＫＢ１でラッチされ、アドレス出力信号ＰＡＴ０として外部に送出される。また、外部クロック「１」と外部クロック「３」とで入力されたアドレス「０」は、内部クロックＣＬＫＢ２でラッチされ、アドレス出力信号ＰＡＴ０として外部に送出される。
従って、図１０の機能構成を用いることにより、このＡ０アドレスラッチ回路に対しても、図１の実施例と同様の効果が得られる。
また、本実施例として図１１に回路構成を示したが、図示される回路構成に限定されることなく、別の回路構成で上記説明する機能を満たす装置を形成してもよい。
本発明による半導体集積回路装置は、内部クロック発生回路が外部クロック信号ＣＫから二系統の内部クロック信号ＣＬＫＢ１，ＣＬＫＢ２を発生し、コマンド、アドレス、およびデータそれぞれに対するラッチ回路に対して、これら内部クロックに対応する二系統のラッチ回路を用いて容易に二倍の周期に対応することができる。したがって、このような装置は、コマンド、アドレス、及びデータなどののラッチ回路方式を有する同期式装置において高周波動作が必要かつ不可欠な用途にも適用できる。
本発明における半導体集積回路装置の読取りコマンドラッチ回路に対する機能ブロックの実施の一形態を示した説明図である。（実施例１） 図１の内部クロック発生回路における回路ブロックの実施の一形態を示した説明図である。（実施例１〜５に共通） 図１の読取りコマンドラッチ回路における回路ブロックの実施の一形態を示した説明図である。（実施例１） 図３の読取りコマンドラッチ回路における機能ブロック動作の実施の一形態を示したタイムチャートである。（実施例１） 図３の読取りコマンドラッチ回路をセルフリフレッシュに用いた場合における機能ブロック動作の実施の一形態を示したタイムチャートである。（実施例２） 本発明における半導体集積回路装置としてＤＤＲ−ＳＤＲＡＭの全体構成に対する機能ブロックの実施の一形態を示した説明図である。（実施例３） 図６におけるメモリブロックを８個搭載したＤＤＲ−ＳＤＲＡＭのメモリチップにおける各構成要素に対する配置概要の実施の一形態を示した説明図である。（実施例３） 本発明における半導体集積回路装置のＰＲＥコマンドラッチ回路に対する機能ブロックの実施の一形態を示した説明図である。（実施例４） 図８のＰＲＥコマンドラッチ回路における機能ブロック動作の実施の一形態を示したタイムチャートである。（実施例４） 本発明における半導体集積回路装置のアドレスラッチ回路に対する機能ブロックの実施の一形態を示した説明図である。（実施例５） 図１０のアドレスラッチ回路における回路ブロックの実施の一形態を示した説明図である。（実施例５） 図１０のアドレスラッチ回路における機能ブロック動作の実施の一形態を示したタイムチャートである。（実施例５） 従来の半導体集積回路装置の読取りコマンドラッチ回路に対する機能ブロックの一例を示した説明図である。 図１３の読取りコマンドラッチ回路における回路ブロックの一例を示した説明図である。 図１３の読取りコマンドラッチ回路における機能ブロック動作の一例を示したタイムチャートである。
符号の説明
１、１１ クロック入力回路
２、１２、６３ 内部クロック発生回路
３ 読取りコマンドラッチ回路
３−Ａ ＰＲＥコマンドラッチ回路
３−Ｂ Ａ０アドレスラッチ回路
４、１３ 反転信号入力回路
５ Ｙ系回路
６ Ｘ系回路
２１Ａ、２１Ｂ パルス発生回路
２２ カウンタ
３１ （コマンド）デコーダ
３２ コマンドラッチ回路
３２Ａ、３２Ｂ、３４Ａ、３４Ｂ ラッチ回路
３３ （コマンド）出力回路
３４ アドレスラッチ回路
３５ （アドレス）選択回路
４１ Ｙ系制御回路
４２ Ｙ系救済回路
４３ Ｘ系制御回路
４４ リフレッシュカウンタ
４５ Ｘ系救済回路
５１ 読取り系制御回路
５２ 信号出力回路
５３ 主増幅器
５４、６６ ＦＩＦＯ
５５ データ出力回路
６１ 書込み系制御回路
６２ 信号入力回路
６４ データ入力回路
６５ データラッチ回路
６７ 書込み増幅器
７０ メモリブロック
７１ メモリアレイ
７２ Ｙデコーダ
７３ Ｘデコーダ
７４ メインアンプ
７９ メモリセル
８０ 内部電圧発生回路

Claims (6)

  1. 外部クロック信号に同期してアドレス、コマンド、及びデータのラッチ用内部クロック信号を発生する内部クロック発生回路を有し、前記内部クロック信号に従ってアドレス、コマンド、及びデータを入出力する同期式の記憶装置に用いられる半導体集積回路装置において、前記外部クロック信号に同期して二系統の内部クロック信号を発生し送出する前記内部クロック発生回路と、前記二系統の内部クロック信号それぞれを受けており、ラッチする信号を外部から受けた際には前記内部クロック信号を用いて受けた信号をラッチし所定のワンショットパルスにより送出する一対のラッチ回路とを備えることを特徴とする半導体集積回路装置。
  2. 請求項１に記載の半導体集積回路装置において、読取りコマンドを外部から受けてラッチする読取りコマンドラッチ回路装置は、前記一対のラッチ回路に更に、外部から受ける信号をデコードして読取りコマンドを前記一対のラッチ回路に送るデコーダと、前記一対のラッチ回路から送出されるワンショットパルスを一つずつ選択してメモリブロックの所定の周辺回路へ送出する出力回路とを備えることを特徴とする半導体集積回路装置。
  3. 請求項１に記載の半導体集積回路装置において、リフレッシュコマンドを受けてラッチするコマンドラッチ回路は、前記一対のラッチ回路に加えて、受ける信号をデコードしてリフレッシュコマンドを前記一対のラッチ回路に送るデコーダと、前記一対のラッチ回路からリフレッシュコマンドに対応して送出される一つのワンショットパルスを選択してメモリブロックの所定の周辺回路へ送出する出力回路とを備えることを特徴とする半導体集積回路装置。
  4. 請求項１に記載の半導体集積回路装置において、プリチャージコマンドを外部から受けてラッチし所定の周辺回路へ送出するプリチャージコマンドラッチ回路は、外部から受ける信号をデコードしてプリチャージコマンドを前記一対のラッチ回路に送るデコーダを備え、前記一対のラッチ回路は、前記内部クロック信号を用いてそれぞれが受けるプリチャージコマンドをラッチし所定のワンショットパルスにより送出し、前記所定の周辺回路は、前記プリチャージコマンドラッチ回路から送出される一対の出力から所定のワンショットパルスを選択する論理和回路を備えることを特徴とする半導体集積回路装置。
  5. 請求項１に記載の半導体集積回路装置において、アドレスを外部から受けてラッチするアドレスラッチ回路は、前記一対のラッチ回路に更に、前記一対のラッチ回路から送出されるワンショットパルスを一つずつ選択してメモリブロックの所定の周辺回路へ送出する選択回路を備えることを特徴とする半導体集積回路装置。
  6. 請求項２から請求項５までに記載される半導体集積回路装置の少なくとも一つを備えることを特徴とする同期式記憶装置。

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