TWI401695B - 訊號調整系統與訊號調整方法 - Google Patents

Description

訊號調整系統與訊號調整方法

本發明係關於一訊號調整系統與其訊號調整方法，尤指一雙倍速隨機存取記憶體系統中減少複數個傳送訊號之間的相位差的方法與相關裝置。

在一雙倍速隨機存取記憶體系統中，一雙倍速隨機存取記憶體係應用資料頻閃(data strobe)訊號作為存取/讀出資料的依據，而該資料頻閃訊號也就是所謂的DQS訊號，其係由一記憶體控制晶片來產生的。當該記憶體控制晶片接收到一寫入命令WR時，資料頻閃訊號DQS會於一低位準之後出現複數個週期性脈衝；這些週期性脈衝之上升緣與下降緣可作為該控制晶片所輸出的資料訊號DQ所載(carry)之DQ0、DQ1、DQ2、DQ3...等資料被寫入該雙倍速隨機存取記憶體中的記憶單元(memory cell)的依據，或者從該雙倍速隨機存取記憶體中的記憶單元中讀取出資料訊號DQ。此外，資料訊號DQ與資料頻閃訊號DQS在該控制晶片與該雙倍速隨機存取記憶體之間的傳輸是透過不同長度的傳輸路徑來達成的。當該控制晶片透過複數個傳輸路徑以從該雙倍速隨機存取記憶體分別讀取複數個資料訊號DQ時，該複數個傳輸路徑之間不匹配的長度就會造成該複數個資料訊號DQ於不同的時間點被該控制晶片所接收。當該控制晶片所接收到的該複數個資料訊號DQ之間的時間差超過一特定時間時，該控制晶片可能無法正確辨識出該複數個資料訊號DQ所載之資料。因此，要如何改善該控制晶片與該雙倍速隨機存取記憶體之間不同長度的傳輸路徑所造成的影響已成為一雙倍速隨機存取記憶體系統中亟需解決的問題。

因此，本發明之一目的在於提供一雙倍速隨機存取記憶體系統中減少複數個傳送訊號之間的相位差的方法與相關裝置。

依據本發明之一第一實施例，其係提供一種訊號調整系統，其包含有一訊號產生裝置、複數個訊號傳送通道以及一控制裝置。該訊號產生裝置用以依據複數個待輸出訊號來分別產生複數個輸出訊號，該複數個待輸出訊號包含有一第一待輸出訊號與至少一第二待輸出訊號，該複數個輸出訊號包含有一第一輸出訊號以及至少一第二輸出訊號。該複數個訊號傳送通道係耦接於該訊號產生裝置，該複數個訊號傳送通道包含有：一第一訊號傳送通道用來傳送該第一輸出訊號、至少一第二訊號傳送通道用來傳送該第二輸出訊號、以及一第三訊號傳送通道用以傳送至少一偵測結果。該控制裝置係耦接於該複數個訊號傳送通道，用來接收對應該第一輸出訊號之一第一傳送訊號以及對應該第二輸出訊號之一第二傳送訊號，並偵測該第一傳送訊號與該第二傳送訊號之間的相位差以產生該偵測結果至該訊號產生裝置。此外，該訊號產生裝置依據該偵測結果來調整該第一輸出訊號與該第二輸出訊號之間的相位差。

依據本發明之一第二實施例，其係提供一種訊號調整方法，其包含有下列步驟：一)依據複數個待輸出訊號來分別產生複數個輸出訊號，該複數個待輸出訊號包含有一第一待輸出訊號與至少一第二待輸出訊號，該複數個輸出訊號包含有一第一輸出訊號以及至少一第二輸出訊號；二)提供複數個訊號傳送通道，其包含有：一第一訊號傳送通道，用來傳送該第一輸出訊號；至少一第二訊號傳送通道，用來傳送該第二輸出訊號；以及一第三訊號傳送通道，用以傳送至少一偵測結果；三)自該第一訊號傳送通道接收對應該第一輸出訊號之一第一傳送訊號以及自該第二訊號傳送通道接收對應該第二輸出訊號之一第二傳送訊號，並偵測該第一傳送訊號與該第二傳送訊號之間的相位差以產生該偵測結果；以及四)自該第三訊號傳送通道接收該偵測結果，並依據該偵測結果來調整該第一輸出訊號與該第二輸出訊號之間的相位差。

在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。此外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段，因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或者透過其他裝置或連接手段間接地電氣連接至該第二裝置。

請參考第1圖。第1圖所示係依據本發明之一訊號調整系統100之一實施例示意圖。訊號調整系統100包含有一訊號產生裝置102、複數個訊號傳送通道104_1-104_16以及一控制裝置106。在本實施例中，訊號產生裝置102係設置於一記憶體模組內，控制裝置106係設置於一記憶體控制器內。因此，訊號調整系統100可視為一記憶體系統，例如一雙倍速隨機存取記憶體系統。訊號產生裝置102係依據複數個待輸出訊號S1-S16來分別產生複數個輸出訊號So1-So16。請注意，複數個待輸出訊號S1-S16均為該記憶體模組的資料訊號(DQ signal)。此外，複數個訊號傳送通道104_1-104_16係耦接於訊號產生裝置102以分別傳送複數個輸出訊號So1-So16至控制裝置106。控制裝置106係耦接於複數個訊號傳送通道104_1-104_16，用來接收對應複數個輸出訊號So1-So16分別之複數個傳送訊號Sr1-Sr16，並依序偵測第一傳送訊號Sr1與其他傳送訊號Sr2-Sr16之間的相位差以產生一偵測結果Sd。訊號調整系統100另包含有一訊號傳送通道104_17以及一訊號傳送通道104_18耦接於訊號產生裝置102與控制裝置106之間，其中訊號傳送通道104_17用以傳送偵測結果Sd至訊號產生裝置102，而訊號傳送通道104_18用來傳送一觸發訊號Ss至訊號產生裝置102。此外，訊號產生裝置102係依據偵測結果Sd來調整第一輸出訊號So1與其他輸出訊號So2-So16之間的相位差。

控制裝置106包含有一多工器1062、一相位偵測器1064以及一控制電路1066。多工器1062係耦接於訊號傳送通道104_2-104_16，用來依據一選擇訊號S來選擇性地輸出傳送訊號Sr2-Sr16中之一以產生一待測輸出Sn。相位偵測器1064係耦接於多工器1062和第一訊號傳送通道104_1，用來偵測第一傳送訊號Sr1以及待測輸出Sn之間的相位差以產生相對應之偵測結果Sd。控制電路1066係耦接於相位偵測器1064與多工器1062之間，用來依據至少相位偵測器1064之輸出來產生選擇訊號S。此外，控制裝置106另包含有一延遲電路1068耦接於第一訊號傳送通道104_1，用來對第一傳送訊號Sr1延遲一特定延遲時間Dsyn以產生觸發訊號Ss。

訊號產生裝置102包含有複數個延遲處理電路102_1-102_16以及一設定模組1022，其中複數個延遲處理電路102_1-102-16分別對複數個待輸出訊號S1-S16延遲複數個延遲時間D1-D16以分別產生複數個輸出訊號So1-So16，設定模組1022耦接於延遲處理電路102_2-102_16以依據偵測結果Sd來選擇性地調整延遲時間D2-D16。設定模組1022包含有一閂鎖電路(Latch)1022a以及一延遲控制電路1022b。閂鎖電路(Latch)1022a具有一資料輸入端D耦接於訊號傳送通道104_17，一時脈輸入端CLK耦接於訊號傳送通道104_18，以及一輸出端Q。延遲控制電路1022b係耦接於閂鎖電路1022a之輸出端Q與延遲處理電路102_2_102_16，用來依據閂鎖電路1022a之輸出Sq來產生調整訊號Sa2_Sa16以選擇性地調整延遲時間D2_D16。另一方面，在本實施例中，複數個延遲處理電路102_1_102_16中每一延遲處理電路均包含有一延遲電路以及一驅動電路。以延遲處理電路102_1為例，延遲處理電路102_1包含有一延遲電路102_1_1以及一驅動電路102_1_2，而延遲處理電路102_2包含有一延遲電路102_2_1以及一驅動電路102_2_2，如第1圖所示。除了延遲處理電路102_1之外，其他延遲處理電路中的延遲電路具有一第一輸入端接收一待輸出訊號、一第二輸入端耦接於該設定模組以及一輸出端輸出一延遲輸出訊號，該延遲電路係對該待輸出訊號延遲一延遲時間以產生該延遲輸出訊號；以及驅動電路耦接於該延遲電路，具有一輸入端接收該延遲輸出訊號以及一輸出端產生一輸出訊號。以延遲處理電路102_2為例，延遲電路102_2_1具有一第一輸入端N1接收待輸出訊號S1、一第二輸入端N2耦接於設定模組1022b之調整訊號Sa2以及一輸出端N3輸出一延遲輸出訊號Sd2，而驅動電路102_2_2耦接於延遲電路102_2_1，具有一輸入端接收延遲輸出訊號Sd2以及一輸出端產生輸出訊號So2。

請注意，在本實施例訊號調整系統100中，多工器1062係一15至1的多工器，然其並不作為本發明之限制。換句話說，任何可以依據選擇訊號S來選擇性地輸出傳送訊號Sr2-Sr16中之一以產生待測輸出Sn的裝置均為本發明之範疇所在。此外，當相位偵測器1064偵測出傳送訊號Sr1的相位係領先於待測輸出Sn的相位時，其偵測結果Sd會係高電壓準位(亦即1)；反之，當相位偵測器1064偵測出傳送訊號Sr1的相位係落後於待測輸出Sn的相位時，其偵測結果Sd會係低電壓準位(亦即0)。同樣的，其亦不作為本發明之限制所在。另一方面，延遲電路1068係用來延遲第一傳送訊號Sr1一特定延遲時間Dsyn以使得觸發訊號Ss能夠與偵測結果Sd同步。再者，本發明亦未限制閂鎖電路(Latch)1022a的類型，任何具有閂鎖功能之閂鎖電路均落於本發明之範疇所在。另一方面，耦接於複數個訊號傳送通道104_1-104_18兩端的元件(亦即以三角型示意的元件)為訊號之驅動電路和接收電路的示意圖，由於其為熟悉此項技藝者所習知的電路，因此在此不另贅述。

請參考第2圖。第2圖所示係本發明一訊號調整方法200之一實施例流程圖。此外，訊號調整方法200係以本發明之訊號調整系統100來加以實施。因此，為了更清楚描述本發明訊號調整方法200之精神所在，後續對於訊號調整方法200所揭露之發明內容係搭配訊號調整系統100來加以描述。另一方便，倘若大體上可達到相同的結果，並不需要一定照第2圖所示之流程中的步驟順序來進行，且第2圖所示之步驟不一定要連續進行，亦即其他步驟亦可插入其中。訊號調整方法200包含有下列的步驟：

步驟202：將延遲電路102_1_1的延遲時間D1設定在一中心延遲時間，並將延遲電路102_2_1-102_16_1分別的延遲時間D2-D16設定為最大的延遲時間；

步驟204：設定選擇訊號S為1；

步驟206：利用選擇訊號S來選擇輸出傳送訊號Sr2-Sr16中之一來作為待測輸出Sn；

步驟208：產生具有一個週期的複數個待輸出訊號S1-S16以產生具有一個週期的複數個輸出傳送訊號Sr1-Sr16；

步驟210：比較傳送訊號Sr1與待測輸出Sn之間的相位差；

步驟212：判斷傳送訊號Sr1係領先待測輸出Sn或落後待測輸出Sn，若傳送訊號Sr1係領先待測輸出Sn，跳至步驟214，若傳送訊號Sr1係落後待測輸出Sn，跳至步驟216；

步驟214：對相對應於選擇訊號S的延遲電路所提供的延遲時間減小一個延遲時間單位，跳至步驟208；

步驟216：設定選擇訊號S=S+1；

步驟218：判斷選擇訊號S是否為16，若是，則跳至步驟220，若否，則跳至步驟206；

步驟220：結束並儲存每一個延遲電路102_2_1-102_16_1分別的延遲時間D2-D16。

當訊號調整系統100被製造完成後，輸出訊號So1-So16分別在訊號傳送通道104_1-104_16上不同的傳輸時間會造成輸出傳送訊號Sr1-Sr16會於不同的時間點被控制裝置106所接收。因此，為了校正輸出傳送訊號Sr1-Sr16被控制裝置106接收的時間點，於開始時訊號產生裝置102會將延遲電路102_1_1的延遲時間D1設定在一中心延遲時間，且延遲控制電路1022b會將延遲電路102_2_1-102_16_1分別的延遲時間D2-D16設定為最大的延遲時間(亦即步驟202)。接著，在步驟204時，控制電路1066會將選擇訊號S設定為1以選擇輸出傳送訊號Sr2-Sr16中之傳送訊號Sr2來作為待測輸出Sn。接著，在步驟208時，訊號產生裝置102產生具有一個週期的複數個待輸出訊號S1-S16以產生具有一個週期的複數個輸出傳送訊號Sr1-Sr16。請注意，本發明並未限制步驟204和步驟208的先後順序，換句話說，步驟204和步驟208亦可以同時進行，或先進行步驟208再進行步驟204。

當控制裝置106接收到輸出傳送訊號Sr1-Sr16時，只有傳送訊號Sr2-Sr16中之一者會被多工器1062輸出(亦即待測輸出Sn)至相位偵測器1064。此時，相位偵測器1064會比較傳送訊號Sr1與待測輸出Sn之間的相位差(步驟210)。當傳送訊號Sr1的相位係領先待測輸出Sn的相位時，相位偵測器1064所輸出的偵測結果Sd會為1，亦即高電壓準位。反之當傳送訊號Sr1的相位係落後待測輸出Sn的相位時，相位偵測器1064所輸出的偵測結果Sd會為0，亦即低電壓準位。與此同時，控制裝置106所接收到的傳送訊號Sr1傳送至控制電路1066和延遲電路1068。控制電路1066會依據傳送訊號Sr1和偵測結果Sd來決定選擇訊號S。請注意，由於控制電路1066所接收到的傳送訊號Sr1經過延遲電路1068延遲一特定延遲 時間Dsyn後會產生與偵測結果Sd同步的觸發訊號Ss，而偵測結果Sd和觸發訊號Ss會分別經由訊號傳送通道104_17-104_18回傳至訊號產生裝置102的閂鎖電路1022a。當偵測結果Sd為1時，控制電路1066會維持選擇訊號S(亦即S=1)，而延遲控制電路1022b會對相對應於選擇訊號S的延遲電路(亦即延遲電路102_2_1)所提供的延遲時間D2減小一個延遲時間單位(步驟214)。當延遲時間D2減小一個延遲時間單位時，在下一個週期的傳送訊號Sr2與傳送訊號Sr1的相位差就會相對應的縮小一個單位。如此一來，經由不斷地減小延遲電路(亦即延遲電路102_2_1)所提供的延遲時間D2，最後必會使得偵測結果Sd變為0，此時就可以將延遲電路102_2_1的延遲時間D2固定為該最後的延遲時間值。

接著，當偵測結果Sd為0時，則控制電路1066會設定選擇訊號S=S+1，亦即S=2(步驟216)。當選擇訊號S係2時，多工器1062就會選擇傳送訊號Sr2-Sr16中之傳送訊號Sr3來作為待測輸出Sn，以此類推。接著，觸發訊號Ss會觸發閂鎖電路1022a以將偵測結果Sd的值(亦即輸出Sq)傳送至延遲控制電路1022b。當偵測結果Sd為0時，訊號產生裝置102就會產生下一個週期的複數個待輸出訊號S1-S16以傳送給控制裝置106以校正傳送訊號Sr1和下一個傳送訊號，亦即傳送訊號Sr3，之間的相位差(步驟216)。如此一來，當每一個延遲電路102_2_1-102_16_1分別的延遲時間D2-D16都被延遲控制電路1022b依序地重新設定以後，傳送訊號Sr1與其他每一個傳送訊號Sr2-Sr16之間的相位差就被校正完成了(步驟220)。

請注意，本實施例並未限定待輸出訊號的個數，亦即在步驟218中斷選擇訊號S並不限定為16。該16僅為說明本實施例的一個例子而已。此外，在步驟202中，本發明並未限定訊號產生裝置102於開始時會係將延遲電路102_2_1-102_16_1分別的延遲時間D2-D16設定為最大的延遲時間，在本發明之另一實施例中，訊號產生裝置102於開始時會係將延遲電路102_2_1-102_16_1分別的延遲時間D2-D16設定為最小的延遲時間，接著在步驟214中對相對應於選擇訊號S的延遲電路所提供的延遲時間增加一個延遲時間單位。由於熟習此項技藝者在閱讀完上述實施例訊號調整系統100所揭露之技術內容後，應可瞭解此一實施例之技術特徵，故在此不另贅述。

綜上所述，本發明的訊號調整系統100，例如一雙倍速隨機存取記憶體系統，利用一自我校正的機制來使得控制電路106上所接收到的傳送訊號Sr1-Sr16之間的相位差減小到一可被接受的範圍’進而解決了習知雙倍速隨機存取記憶體系統所面臨的問題。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．訊號調整系統

102．．．訊號產生裝置

102_1－102_16．．．延遲處理電路

102_1_1-102_1_16．．．延遲電路

102_1_2-102_16_2．．．驅動電路

1022．．．設定模組

1022a．．．閂鎖電路

1022b．．．設定模組

104_1-104_16．．．訊號傳送通道

106．．．控制裝置

1062．．．多工器

1064．．．相位偵測器

1066．．．控制電路

1068．．．延遲電路

第1圖係依據本發明之一訊號調整系統之一實施例示意圖。

第2圖係依據本發明一訊號調整方法之一實施例流程圖。

100．．．訊號調整系統

102．．．訊號產生裝置

102_1-102_16．．．延遲處理電路

102_1_1-102_1_16．．．延遲電路

102_1_2-102_16_2．．．驅動電路

1022．．．設定模組

1022a．．．閂鎖電路

1022b．．．設定模組

104_1－104_16．．．訊號傳送通道

106．．．控制裝置

1062．．．多工器

1064．．．相位偵測器

1066．．．控制電路

1068．．．延遲電路

Claims (19)

1. 一種訊號調整系統，包含有：一訊號產生裝置，用以依據複數個待輸出訊號來分別產生複數個輸出訊號，該複數個待輸出訊號包含有一第一待輸出訊號與複數個第二待輸出訊號，該複數個輸出訊號包含有一第一輸出訊號以及複數個第二輸出訊號；複數個訊號傳送通道，耦接於該訊號產生裝置，該複數個訊號傳送通道包含有：一第一訊號傳送通道，用來傳送該第一輸出訊號；複數個第二訊號傳送通道，用來分別傳送該複數個第二輸出訊號；以及一第三訊號傳送通道，用以傳送至少一偵測結果；以及一控制裝置，耦接於該複數個訊號傳送通道，用來接收對應該第一輸出訊號之一第一傳送訊號以及對應該複數個第二輸出訊號之複數個第二傳送訊號，並偵測該第一傳送訊號與該複數個第二傳送訊號之間的相位差以產生該偵測結果至該訊號產生裝置，其中該控制裝置包含有：一多工器，耦接於該複數個第二訊號傳送通道，用來依據一選擇訊號來選擇性地輸出該複數個第二傳送訊號中之一以產生一待測輸出；以及一相位偵測器，耦接於該多工器和該第一訊號傳送通道，用來偵測該第一傳送訊號以及該待測輸出之間 的相位差以產生該偵測結果；其中該訊號產生裝置依據該偵測結果來調整該第一輸出訊號與該複數個第二輸出訊號之間的相位差。
2. 如申請專利範圍第1項所述之訊號調整系統，其中該控制裝置係接收對應該第一輸出訊號之該第一傳送訊號以及對應該複數個第二輸出訊號之複數個第二傳送訊號，並偵測該第一傳送訊號與該複數個第二傳送訊號中每一第二傳送訊號之間的相位差以分別產生對應該複數個第二傳送訊號之複數個偵測結果至該訊號產生裝置；以及該訊號產生裝置依據該複數個偵測結果來分別調整該第一輸出訊號與該複數個第二輸出訊號中每一第二輸出訊號之間的相位差。
3. 如申請專利範圍第2項所述之訊號調整系統，其中該控制裝置更包含有：一控制電路，耦接於該相位偵測器與該多工器之間，用來依據至少該相位偵測器之輸出來產生該選擇訊號。
4. 如申請專利範圍第3項所述之訊號調整系統，其中該控制電路另耦接至該第一訊號傳送通道，並依據該第一傳送訊號與該相位偵測器之輸出來產生該選擇訊號。
5. 如申請專利範圍第1項所述之訊號調整系統，其中該訊號產生裝 置包含有：一第一延遲處理電路，用來對該第一待輸出訊號延遲一第一延遲時間以產生該第一輸出訊號；複數個第二延遲處理電路，用來對該複數個第二待輸出訊號分別延遲複數個第二延遲時間以分別產生該複數個第二輸出訊號；以及一設定模組，耦接於該第二延遲處理電路，用來依據該偵測結果以選擇性地調整該複數個第二延遲時間。
6. 如申請專利範圍第5項所述之訊號調整系統，其中該控制裝置包含有一延遲電路，耦接於該第一訊號傳送通道，用來對該第一傳送訊號延遲一特定延遲時間以產生一觸發訊號；該複數個訊號傳送通道另包含有一第四訊號傳送通道，用以傳送該觸發訊號至該設定模組；該設定模組包含有：一閂鎖電路(Latch)，具有一資料輸入端耦接於該第三訊號傳送通道，一時脈輸入端耦接於該第四訊號傳送通道，以及一輸出端；以及一延遲控制電路，耦接於該閂鎖電路之該輸出端與該複數個第二延遲處理電路，用來依據該閂鎖電路之輸出來產生複數個調整訊號以分別選擇性地調整該複數個第二延遲時間。
7. 如申請專利範圍第5項所述之訊號調整系統，其中該第一延遲處理電路和該複數個第二延遲處理電路中每一延遲處理電路均包 含有：一延遲電路，具有一第一輸入端接收一待輸出訊號、一第二輸入端耦接於該設定模組以及一輸出端輸出一延遲輸出訊號，該延遲電路係對該待輸出訊號延遲一延遲時間以產生該延遲輸出訊號；以及一驅動電路，耦接於該延遲電路，具有一輸入端接收該延遲輸出訊號以及一輸出端產生一輸出訊號。
8. 如申請專利範圍第1項所述之訊號調整系統，其中該訊號產生裝置係設置於一記憶體模組內。
9. 如申請專利範圍第8項所述之訊號調整系統，其中該複數個待輸出訊號均為該記憶體模組的資料訊號(DQ signal)。
10. 如申請專利範圍第1項所述之訊號調整系統，其中該控制裝置係設置於一記憶體控制器內。
11. 一種訊號調整方法，包含有：依據複數個待輸出訊號來分別產生複數個輸出訊號，該複數個待輸出訊號包含有一第一待輸出訊號與複數個第二待輸出訊號，該複數個輸出訊號包含有一第一輸出訊號以及複數個第二輸出訊號；提供複數個訊號傳送通道，包含有： 一第一訊號傳送通道，用來傳送該第一輸出訊號；複數個第二訊號傳送通道，用來分別傳送該複數個第二輸出訊號；以及一第三訊號傳送通道，用以傳送至少一偵測結果；自該第一訊號傳送通道接收對應該第一輸出訊號之一第一傳送訊號以及自該複數個第二訊號傳送通道接收對應該複數個第二輸出訊號之複數個第二傳送訊號，並偵測該第一傳送訊號與該複數個第二傳送訊號之間的相位差以產生該偵測結果，其中產生該偵測結果的步驟包含有：依據一選擇訊號來選擇性地輸出該複數個第二傳送訊號中之一以產生一待測輸出；以及偵測該第一傳送訊號以及該待測輸出之間的相位差以產生該偵測結果；以及自該第三訊號傳送通道接收該偵測結果，並依據該偵測結果來調整該第一輸出訊號與該複數個第二輸出訊號之間的相位差。
12. 如申請專利範圍第11項所述之訊號調整方法，其中產生該偵測結果的步驟包含有：接收對應該第一輸出訊號之該第一傳送訊號以及對應該複數個第二輸出訊號之複數個第二傳送訊號，並偵測該第一傳送訊號與該複數個第二傳送訊號中每一第二傳送訊號之間的相位差以分別產生對應該複數個第二傳送訊號之複數個 偵測結果；以及依據該偵測結果來調整該第一輸出訊號與該第二輸出訊號之間的相位步驟包含有：依據該複數個偵測結果來分別調整該第一輸出訊號與該複數個第二輸出訊號中每一第二輸出訊號之間的相位差。
13. 如申請專利範圍第12項所述之訊號調整方法，其中產生該偵測結果的步驟更包含有：依據至少該第一傳送訊號以及該待測輸出之間的相位差來產生該選擇訊號。
14. 如申請專利範圍第12項所述之訊號調整方法，其中產生該偵測結果的步驟更包含有：依據該第一傳送訊號與該第一傳送訊號以及該待測輸出之間的相位差來產生該選擇訊號。
15. 如申請專利範圍第11項所述之訊號調整方法，其中產生複數個輸出訊號的步驟包含有：對該第一待輸出訊號延遲一第一延遲時間以產生該第一輸出訊號；對該複數個第二待輸出訊號分別延遲複數個第二延遲時間以分別產生該複數個第二輸出訊號；以及依據該偵測結果以選擇性地調整該複數個第二延遲時間。
16. 如申請專利範圍第15項所述之訊號調整方法，其中接收該第一傳送訊號以及該複數個第二傳送訊號的步驟包含有對該第一傳送訊號延遲一特定延遲時間以產生一觸發訊號；該複數個訊號傳送通道另包含有一第四訊號傳送通道，用以傳送該觸發訊號至該設定模組；該選擇性地調整該複數個第二延遲時間的步驟包含有：利用一閂鎖電路(Latch)來接收該偵測結果與該觸發訊號以產生複數個調整訊號；以及依據該複數個調整訊號以分別選擇性地調整該複數個第二延遲時間。
17. 如申請專利範圍第11項所述之訊號調整方法，其中該訊號產生方法係應用於一記憶體模組內。
18. 如申請專利範圍第17項所述之訊號調整方法，其中該複數個待輸出訊號均為該記憶體模組的資料訊號(DQ signal)。
19. 如申請專利範圍第11項所述之訊號調整方法，其中產生該偵測結果的步驟應用於一記憶體控制器內。