KR100728927B1 - 반도체집적회로장치 - Google Patents

Abstract

본 발명은 반도체집적회로장치에 관한 것으로, 제 1과 제 2 동작타이밍신호에 각각 응답하여 동작을 하는 제 1 과 제 2 래치회로에 대해서 선택회로를 설치하고, 이러한 선택회로에 의해 상기 래치회로의 제 1 출력신호에 대응한 신호를 상기 제 3 출력단자에 전달하는 제 1 동작과, 상기 제 1 출력신호와 상기 제 2 래치회로의 제 2 출력신호가 다를때에 상기 제 1 출력신호를 대신하여 제 2 출력신호를 상기 제 3 출력단자로 전달하는 제 2 동작을 하게 하고, 상기 제 2 동작타이밍신호를, 상기 제 1 동작타이밍신호에 대해서 늦게 발생시키어, 또, 상기 제 1 동작시에 필요에 따라서 상기 제 2 래치회로의 동작기간을 짧게 한다.

Description

반도체집적회로장치 {SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

도 1 은 이 발명에 따른 반도체집적회로장치에 이용되는 증폭회로의 한 실시예를 나타내는 회로도이다.

도 2(A) 및 (B) 는 이 발명을 설명하기 위한 설명도이다.

도 3 은 이 발명에 따른 증폭회로를 이용한 경우의 지연량 및 동작주파수의 설명도이다.

도 4 는 제어회로(TCP)의 다른 실시예를 나타내는 블록도이다.

도 5 는 이 발명에 따른 증폭회로의 다른 실시예를 나타내는 회로도이다.

도 6 은 이 발명에 따른 증폭회로의 다른 실시예를 나타내는 블록도이다.

도 7 은 이 발명에 따른 증폭회로가 이용되는 다이내믹형 RAM의 전체구성도이다.

도 8 은 이 발명이 적용된 SDRAM의 DDR모드를 설명하기 위한 타이밍도이다.

도 9 는 이 발명이 적용된 SDRAM의 테스트모드를 설명하기 위한 구성도이다.

도 10 은 이 발명을 설명하기 위한 MOSFET의 게이트길이와, 동작속도와의 관계를 설명하기 위한 특성도이다.

도 11 은 이 발명의 다른 실시예를 나타내는 블록도이다.

도 12 는 이 발명에 따른 반도체기억장치의 한 실시예를 나타내는 칩전체구 성도이다.

도 13 은 이 발명이 적용되는 SDRA의 한 실시예를 나타내는 요부회로도이다.

도 14(A) 및 (B) 는 이 발명이 적용되는 SDRAM 동작의 한 예를 설명하기 위한 타이밍도이다.

도 15 는 이 발명에 따른 다이내믹형 RAM의 한 실시예를 나타내는 전체블록도이다.

도 16 은 이 발명에 따른 반도체집적회로장치에 이용되는 증폭회로의 다른 실시예를 나타내는 회로도이다.

<도면의 주요부분에 대한 부호의 설명>

Q1 ∼ Q25 : MOSFET NAM1,NAM2 : 앰프

MA : 메인앰프 SEL : 선택회로(선택)

IN1 ∼ IN12 : 인버터회로 G1 ∼ G10 : 게이트회로

DL1 ∼ DL3 : 지연회로 Amp : 증폭회로

Bank : 메모리뱅크 XDC : X디코더

YDC : Y디코더 LIO : 로컬입출력선

MIO : 메인입출력선 GIO : 글로벌입출력선

SAA : 센스앰프열 SWDA : 서브워드드라이버열

Arry : 어레이

본 발명은 반도체집적회로장치에 관한 것으로, 예를 들면, 고속 판독동작이 요구되는 반도체집적회로장치에 가장 적합한 메인앰프 등과 같은 증폭회로에 이용하여 유효한 기술에 관한 것이다.

본 발명을 완성한 후의 조사에 의해서, 나중에 설명하는 본 발명에 관련된다고 생각되는 것으로서, 특개평8 - 227581호 공보(이하, 선행기술 1이라 한다), 특개평6 - 349282호 공보(대응 US 특허No 54855802, 이하 선행기술 2 라 한다)가 있다는 것이 판명되었다. 선행기술 1 의 공보에서는, 테이터의 래칭타이밍이 상위하는 2개의 래칭형 센스앰프를 이용하여, 쌍방의 출력이 다른 경우에 래칭타이밍이 느린 센스앰프의 출력을 우선시킨다. 선행기술 2의 공보에서는, 서로 다른 타이밍으로 메모리셀의 데이터를 판독하는 2개의 다이내믹형 센스앰프를 설치하고, 판독타이밍이 늦은 센스앰프의 출력이 앞의 센스앰프출력과 다른 경우는, 타이밍이 늦은 센스앰프의 출력을 우선하여 출력한다. 이러한 선행기술 1 및 2 에서는, 뒤에서 설명하는 본원 발명과 같이 연속동작시의 고속화와 회로의 간결화를 실현하는 것의 필연성을 시사하는 것과 같은 기재는 전혀 보이지 않는다.

상기 선행기술 1 및 2 는, 모두 프로세스변동과 전원변동에 의한 오동작방지에 기울여져 있고, 실제적인 메모리동작속도의 개선에 대해서는 아무런 배려가 이루어져 있지 않다. 즉, 상기와 같이 2개의 래치형 앰프를 타이밍을 주어 동작시킨 경우에 있어서는, 이러한 2개의 앰프에서의 증폭동작에 필요한 동작시간은, 상기 타이밍을 주어 설치한 만큼 확실하게 길어지기 때문이다. 마이크로컴퓨터 등과 같 은 디지털신호처리시스템에 탑재되는 메모리회로에서는, 1회씩 드문드문 시간으로 이산적으로 메모리액세스가 이루어지는 일은 거의 없다. 따라서, 상기 디지털신호처리에 이용되는 메모리회로에 있어서, 상기 선행기술 1과 2와 같이 1개의 메모리셀에 액세스를 개시하고 나서 데이터를 출력하기 까지의 시간을 어떻게 빠르게 할 것인 가는 그다지 중요한 것이 아니다.

디지털신호처리에서는, 메모리회로에 대해서 연속하여 데이터의 기록과 판독이 이루어지는 것이다. 이러한 복수의 기억데이터를 연속하여 판독하는 경우에는, 1 개의 데이터증폭동작을 한 다음에는, 증폭회로의 걸리는 증폭상태를 리셋하여 다음데이터의 증폭동작을 할 필요가 있다. 따라서, 이와 같은 연속적인 데이터의 증폭동작을 고속으로 이루어지도록 하기 위해서는 상기 증폭회로 동작기간도 여기에 대응하여 어떻게 짧게 할 것인가가 중요해진다. 또, 상기와 같이 2개의 래치회로를 설치하면, 그만큼 회로규모가 커지는 동시에, 소비전력도 증대해 버리는 다른 문제도 발생하게 된다.

본 발명의 목적은, 상기 문제를 해결하기 위한 것으로, 실제적인 동작의 고속화와 동작마진의 개선을 꾀한 증폭회로를 구비한 반도체집적회로장치를 제공하는데 있다.

본 발명의 또 다른 목적은, 고속화와 동작마진의 개선이외에 스페이스절약 ·전력절약를 실현한 증폭회로를 구비한 반도체집적회로장치를 제공하는데 있다.

본 발명의 상기 및 그 이외의 목적과 신규특징은, 본 명세서의 설명 및 첨부 도면으로 확실시 될 것이다.

본원에서 개시되는 발명 가운데 대표적인 것의 개략을 간단하게 설명하면, 하기와 같다.

제 1 과 제 2 동작타이밍신호에 각각 대응하여 동작을 하는 제 1 과 제 2 래치회로에 대해서 선택회로를 설치하고, 이러한 선택회로에 의해 상기 래치회로의 제 1 출력신호에 대응한 신호를 상기 제 3 출력단자로 전달하는 제 1 동작과, 상기 제 1 출력신호와 상기 제 2 래치회로의 제 2 출력신호가 다를 때에 상기 제 1 출력신호를 대신하여 제 2 출력신호를 상기 제 3 출력단자로 전달하는 제 2 동작을 하도록 하고, 상기 제 2 동작타이밍신호를, 상기 제 1 동작타이밍신호에 대해서 늦게 발생시키고, 또, 상기 제 2 래치회로를 상기 제 1 동작시에 동작주파수에 따라서 상기 제 2 동작타이밍신호에 의한 동작주기를 짧게 제한한다.

이하, 본 발명의 실시예를 도면을 참조하여 설명한다.

도 1에는, 이 발명에 따른 반도체집적호로장치에 이용되는 증폭회로의 한 실시예를 보이는 회로도가 나타나 있다. 특히, 제한되지 않지만, 이 실시예의 증폭회로는, 다이내믹형 RAM(랜덤 ·액세스 ·메모리) 등과 같은 반도체기억장치에 설치되는 메인앰프용으로 사용되고 있다.

이 실시예의 증폭회로는, 2개의 병렬접속한 래치회로로 이루어지는 앰프(MA1, MA2)와, 이들 앰프(MA1,MA2)의 동작주파수를 향상시키면서 서로 다른 타이밍으로 제어하는 제어회로(CTP) 및 늦은 타이밍의 출력을 우선하는 선택회로 (SEL)로 구성된다. 상기 앰프(MA1)는 특히 제한되지 않지만, P채널형 MOSFET(Q1) 과 N채널형 MOSFET(Q3) 및 P채널형 MOSFET(Q2)와 N채널형 MOSFET(Q4)로 이루어지는 2 개의 CMOS인버터회로의 입력과 출력이 교차접속되어 이루어지는 래치회로와, 상기 2개의 CMOS인버터회로에 동작전류를 흐르도록 하는 N채널형 MOSFET(Q5)로 구성된다.

상기 P채널형 MOSFET(Q1)과 Q2의 소스는, 전류전압(VDD)가 주어지고, 상기 N채널형 MOSFET(Q3)와 Q4의 소스와 회로의 접지전위(VSS) 사이에 상기 N채널형 MOSFET(Q5)가 설치된다. 상기 MOSFET(Q5)의 게이트에는, 타이밍신호(EN1)가 공급되고, 이러한 타이밍신호(EN1)가 하이레벨일 때에, 상기 MOSFET(Q5)가 온상태가 되어 상기 2개의 CMOS 인버터회로로 이루어지는 래치회로의 증폭동작에 필요한 전류를 흐르도록 된다.

상기 앰프(MA2)도, 상기와 동일한 P채널형 MOSFET(Q11,Q12)와 N채널형 MOSFET(Q13,Q14)로 이루어지는 2개의 CMOS 인버터회로의 입력과 출력이 교차접속되어 이루어지는 래치회로와, 상기 2개의 CMOS 인버터회로에 동작전류를 흐르게 하도록 하는 N채널형 MOSFET(Q15)로 구성되고, 상기 MOSFET(Q15)의 게이트에, 타이밍신호(EN2)가 공급되고, 이러한 타이밍신호(EN1)가 하이레벨일 때에 상기 MOSFET(Q15)가 온상태가 되어 상기 2개의 CMOS 인버터회로로 이루어지는 래치회로의 증폭동작에 필요한 전류를 흐르게 하도록 된다.

상기 한쪽의 앰프(MA1)의 한쌍의 출력단자(OUT1, /OUT1)에는, 전원전압(VDD)을 공급하는 P채널형의 MOSFET(Q8)과 (Q9) 및 상기 쌍이 되는 출력단자(OUT1, /OUT1) 사이를 접속하는 P채널형의 단락 MOFFET(Q10)으로 이루어지는 프리차지회로가 설치된다. 동일하게 다른쪽 앰프(MA2)의 한쌍의 출력단자(OUT2, /OUT2)에는, 전원전압 (VDD)을 공급하는 P채널형의 MOSFET(Q18)과 (Q19) 및 상기 쌍이 되는 출력단자(OUT2, /OUT2) 사이를 접속하는 P채널형의 단락MOSFET(Q20)으로 이루어지는 프리차지회로가 설치된다.

상기 한쪽의 앰프(MA1)의 한쌍의 입력단자에는, 상보 입력신호(IN)과 (/IN)을 전달하는 P채널형 MOSFET(Q6,Q7)로 이루어진 입력게이트회로가 설치된다. 이들 MOSFET(Q6)과 (Q7)의 게이트에는, 입력신호 래칭을 실시하는 타이밍신호(PG1)가 공급된다. 마찬가지로, 상기 다른쪽 앰프(MA2)의 한쌍의 입력단자에는, 상기 상보 입력단자(IN)와 (/IN)를 전달하는 P채널형 MOSFET(Q16,Q17)로 이루어지는 입력게이트회로가 설치된다. 이들 MOSFET(Q16)과 (Q17)의 게이트에는, 입력신호 래칭을 실시하는 타이밍신호(PG2)가 공급된다.

상기 입력게이트회로는, 상기 앰프(MA1)와 (MA2)의 각각이 증폭동작을 실시할 때에, 오프상태가 되어 입력신호(IN, /IN)를 전달하는 입력선을 절연하는 역할을 한다. 이 발명에 따른 증폭회로를 후술하는 것과 같은 다이내믹형 RAM의 메모리앰프에 적용한 경우, 상기 입력신호가 전달되는 입력선은, 후술하는 바와 같이 메인입출력선(MIO)과 같이 비교적 큰 기생용량을 갖도록 되어 있고, 상기 증폭동작시에 걸리는 입력선을 절연하는 것에 의해서 앰프(MA1,MA2)의 증폭동작을 고속화할 수 있다. 그러므로, 상기 증폭회로에 입력신호를 전달하는 입력신호선의 용량이 작은 것에서는 상기 입력게이트는 특별히 필요로 되는 것은 아니다.

상기 제어회로(CTP)는, 클럭신호(RCLK)를 받아서, 이것에 대응하여 상기 앰프(MA1,MA2)를 동작상태로 하는 타이밍신호(EN1,EN2)와, 상기 입력게이트를 제어하는 등화(프리차지)신호(EQ1,EQ2)를 형성한다. 지연회로(DL1)는 상기 앰프(MA1)의 동작개시타이밍에 대해서 상기 앰프(MA2)의 동작개시타이밍을 늦추는 지연신호를 형성한다. 지연회로(DL2)와 인버터호로(IN6) 및 게이트회로(G1)는, 1쇼트펄스 발생회로를 구성하고, 상기 앰프(MA1)의 동작기간을 상기 지연회로(DL2)의 지연시간에 대응하여 설정한다. 동일하게, 지연회로(DL3)와 인버터회로(IN8) 및 게이트회로 (G2)는, 1쇼트펄스발생회로를 구성하고, 상기 앰프(MA2)의 동작기간을 상기 지연회로(DL3)의 지연시간에 대응하여 설정한다.

선택회로(SEL)는, 상기 2개의 앰프(MA1)와 (MA2)의 출력신호 (OUT1,/OUT1)와 (OUT2, /OUT2)에 대응하여 설치되는 게이트회로(G5 ∼ G8)와 인버터회로(IN11)와 (IN12)로 이루어지고, 상기 앰프(MA1)의 증폭결과를 출력하고, 다음에 상기 앰프(MA2)의 증폭결과가 상기 앰프(MA1)의 증폭결과와 다른 경우에, 상기 앰프(MA1)의 증폭결과를 대신하여 상기 앰프(MA2)의 증폭결과를 재출력하는 회로이다. 앰프회로, 제어회로 및 선택회로 일예를 나타낸 것으로, 동일 기능을 실현하는 것이라면 어떠한 타입의 회로라도 적용가능하다.

상기와 같이, 데이터 래치타이밍이 다른 한쌍의 래치회로를 이용한 앰프 (MA1)와 (MA2)를 가지고, 데이터를 늦게 래치한 앰프회로의 상태를 우선하여 출력하는 회로를 설치하는 것에 의해, 디바이스편차에 의해 래치타이밍이 틀리게 되면 오데이터를 증폭해 버리는 것을 방지할 수 있다. 즉, 디바이스베스트조건에서 타이 밍마진을 확보한 설계를 하면, 과잉타이밍마진이 되고, 디바이스워스트조건에서 액세스지연이 생겨버리는 문제가 발생한다. 여기서 디바이스워스트조건에서 입력신호량이 최적이 되도록 1위상째의 앰프(MA1)의 동작타이밍을 결정한다.

이것에 의해, 디바이스워스트조건에서의 과잉타이밍마진은 제로가 되어 고속화가능하다. 이때 디바이스베스트조건에서는 1위상째의 타이밍에서는 신호량 부족으로 오동작하지만, 2위상째의 앰프(MA2)의 동작타이밍마진이 타이밍을 늦추고 있어서, 결과를 재출력하는 것에 의해 올바르게 동작한다. 이와 같은 디바이스베스트조건에서는, 회로의 동작속도는 전체적으로 고속이므로, 상기 2개의 앰프(MA1)와 (MA2)를 타이밍을 다르게 하여 동작시켜도 액세스지연은 발생하지 않는다. 여기서는, 상기 선행기술 1과 2와 거의 유사한 구성이다.

문제가 되는 것은, 상기 디바이스워스트조건에서 과잉타이밍마진이 제로가 되어 고속화가 가능하게 되는 것은, 1위상째의 앰프(MA1)에 대해서 해당되는 것이다. 상기 선행기술 1과 2 에서는, 상기 디바이스워스트조건에서도 동일하게 2위상째의 앰프(MA2)가 동작하여 증폭동작을 실시하도록 하고 있는 것을 간과하고 있다. 즉, 디바이스워스트조건에서는, 회로의 동작속도가 전체적으로 늦어지는 것에 의해서 입력신호량이 확보되어 1위상째의 앰프(MA1)가 정상으로 동작하는 것이고, 더욱이 상기 회로동작이 늦게 된 2위상째의 앰프(MA2)의 동작기간이 가해지기 때문에 전체로서의 동작에 소비되는 시간이 길어져 버리게 된다.

이 실시예에서는, 이러한 문제를 해결하기 위해서 제어회로(CTP)에 의해, 늦은 타이밍의 제어신호(EN2)를, 다음 사이클의 클럭(RCLK)을 이용하여 강제리셋하는 것에 의해, 2위상째의 앰프(MA2)의 헛된 동작기간을 자동적으로 제한하는 것이다. 즉, 상기 2위상째의 앰프(MA2)의 동작타이밍신호(EN2)가 액티브라고 하더라도, 다음 사이클 동작을 위해서 클럭신호(RCLK)의 도래에 의해서 강제적으로 상기 타이밍신호(EN2)가 리셋된다. 이것에 의해, 2개의 앰프(MA1)와 (MA2)를 이용하면서, 그 동작기간을 동작주파수에 따라서 자동적으로 짧게 할 수 있다.

도 2(A),(B)에는, 이 발명을 설명하기 위한 설명도가 나타나 있다. 도 2(A)에 나타낸 바와 같이, 디바이스워스트조건에 대응하여 앰프(MA1)의 신호량이 최적이 되도록 1위상째의 동작타이밍신호(EN1)를 결정한다. 이 증폭결과는, 선택회로 (SEL)를 통해서 그 대로 출력된다. 따라서, 워스트조건에서의 과잉타이밍(Tm1)은 없고, 액세스시간은 가장 고속화한 상태가 된다.

한편, 도 2(B)와 같은 디바이스베스트조건에서는, 회로동작이 빨라져서 전체적으로 타이밍이 짧아지기 때문에, 1위상째의 동작타이밍신호(EN1)에서는, 시간(Tm1)과 같이 필요한 입력신호량을 확보하는 만큼의 마진을 확보할 수 없다. 따라서, 앰프 (MA1)는 오증폭해버린다. 여기서, 상기 디바이스워스트조건에서는, 2위상째의 동작타이밍신호(EN2)가, 시간(Tm2)과 같이 필요한 입력신호량을 확보하기에 충분한 마진을 얻을 수 있도록 설정되어 있다. 따라서, 상기 1위상째의 앰프(MA1)에서 한번 오출력하게 되지만, 2위상째의 앰프(MA2)의 출력신호를 선택회로(SEL)에 의해, 재출력하여 데이터를 자동정정한다. 이 디바이스베스트조건시의 액세스시간은, 전체적으로 고속이기 때문에 워스트조건보다 늦어지는 일은 없어서 속도적으로는 문제없다.

상기 디바이스워스트조건에 대응하여 앰프(MA2)의 동작기간이, 다음 클럭 (CLK)에 의한 다음 사이클과 중복하는 것을 방지하기 위해, 다음 사이클의 신호(PG1)의 하강, 즉, 1위상째의 앰프(MA1)의 다음 사이클의 입력신호의 래치기간에 들어가면, 상기 2위상째의 앰프(MA2)의 의 동작타이밍(EN2)이 강제적으로 리셋(로우레벨)이 되고, 이러한 앰프(MA2)가 정지하게 되는 등화신호(EQ2)가 발생하게 된다. 이것에 의해 클럭신호(CLK)의 주파수를 상기 베스트조건과 같이 높게할 수 있다. 이와 같은 디바이스워스트조건에서는, 상기 1위상째의 앰프(MA1)가 올바르게 동작하므로, 상기 2위상째의 앰프(MA2)의 증폭동작은 불필요하며, 상기와 같이 동작기간을 제한하여도 아무런 문제가 되는 일은 없다.

도 3에는, 이 발명에 따른 증폭회로를 이용한 경우의 지연량 및 동작주파수의 설명도를 나타내고 있다. 상기와 같은 2개의 래치회로(더블 데이터 래치, 이하 DDL 이라 한다)를 이용한 경우의 문제점의 하나로, 동작주파수가 저하를 들 수 있다. 즉, 상기와 같은 선행기술 1과 2 와 같이 2개의 타이밍신호로 제어되는 래치회로(DDL)를 이용하는 것에 의해, 타이밍마진을 최적화하여 메모리액세스에서 데이터가 출력되기까지의 지연량(Td)을 저감할 수 있다. 그러나, 동작주파수는, 늦은 타이밍으로 동작하는 래치회로가 계속하여 동작하기 때문에 개선할 수 없다.

이것에 대해서, 본원 발명에 따른 제어회로(CTP)를 이용하는 것에 의해, 늦은 타이밍의 제어신호를 다음 클럭의 빠른 타이밍의 제어신호로 강제리셋하는 것에 의해 동작주파수를 대폭적으로 개선할 수 있다. 이와 같은 늦은 타이밍 제어신호를 제한하여도, 디바이스워스트조건에서는 늦은 타이밍으로 동작하는 래치회로의 증폭 신호를 사용하지 않기 때문에 문제가 되는 일은 없다. 한편, 디바이스베스트조건에서는, 회로동작이 전체적으로 고속이기 때문에, 상기 2 위상 클럭에 대응하여 상기 DLL을 동작시켜도 동작수파수가 저하하는 일은 없다. 따라서, 상기와 같은 DDL ＋ CTP 구성을 취하는 것에 의해, 지연시간(Td) 및 동작주파수(Frequncy)의 양쪽을 향상시킬 수 있다.

도 4에는, 상기 제어회로(CTP)의 다른 실시예의 블록도를 나타내고 있다. 이 실시예에서는, 늦은 타이밍의 앰프(MA2)를 리셋하는 신호를, 상기 도 1의 실시예와 같이 다음 클럭을 이용하는 것이 아니라, 2개의 래치회로의 출력결과가 일치한 경우에 리셋신호를 발생하는 것을 특징으로 하고 있다. 즉, 2개의 래치회로의 출력결과가 일치한 경우는, 늦은 타이밍의 앰프(MA2)의 증폭결과는 불필요하기 때문에, 앰프(MA2)의 동작타이밍신호(EN2)의 동작타이밍신호(EN2)를 상기 비교결과에 대응하여 리셋시킨다. 이것에 의해, 동작주파수를 향상시킬 수 있다.

상기 2개의 래치회로의 출력결과가 불일치한 경우는, 늦은 타이밍의 앰프 (MA2)의 결과를 사용하기 때문에, 앰프(MA2)의 리셋은 하지 않는다. 이 실시예에서도, 디바이스베스트조건에서는 회로동작이 전체적으로 고속이기 때문에, 상기 2 위상클럭(EN1,EN2)에 대응하여 2개의 래치회로(앰프)(MA1)과 (MA2)를 동작시켜도 동작주파수가 저하하는 일은 없다. 이것에 의해, 상기 지연시간(Td) 및 동작주파수 (Frequncy)의 양쪽을 향상시킬 수 있다.

도 5에는, 이 발명에 따른 증폭회로의 다른 실시예의 회로도를 나타내고 있다. 도 5에는, 출력부에 설치되는 선택회로나 출력회로도 합쳐서 나타내고 있다. 이 실시예에서는, 앰프(MA1)로서 게이트입력형 앰프회로를 입력부로 이용하고, 앰프(MA2)에 상기 동일한 패스게이트 래칭타입을 이용하는 것을 특징으로 하고 있다. 즉, 상기 도 1의 실시예의 앰프(MA1)의 입력게이트부의 MOSFET(Q6) 과 (Q7)를 대신하여, N채널형의 차동 MOSFET(Q21,Q22)와, 부하로서 동작하는 P채널형 MOSFET(Q23, Q24)와, 상기 게이트입력형 차동앰프를 구성하는 상기 MOSFET(Q25)로 이루어지는 게이트입력형 차동앰프가 설치된다. 상기 게이트입력형 차동앰프를 구성하는 상기 MOSFET(Q25)의 게이트에는 타이밍신호(SC2)가 공급되고, MOSFET(Q23)과 (Q24)의 게이트에는 타이밍신호(SC1)가 공급된다. MOSFET(Q23)과 (Q24)는, 후단의 래치회로의 등화와 차동 MOSFET(Q21) 및 (Q22)의 부하로 작용한다.

일반적으로, 게이트입력형 앰프 쪽이 증폭효과가 예상되기 때문에 속도적으로는 유리하다고 되어 있다. 단지, 게이트입력형 앰프를 후단의 래치회로와 동일 시간만큼 동작시키면, 소비전류가 커지기 때문에, 후단의 래치회로가 증폭동작을 개시했다면, 타이밍신호(SC1)를 로우레벨로 하여 MOSFET(Q25)를 오프상태로 하는 것이 바람직하다. 이와 같은 게이트입력형 앰프를 이용하여 앰프(MA1)를 고속앰프로 하는 것에 의해, 액세스시간을 단축하는 것이 가능하다. 한편, 앰프(MA2)는, 상기 도 1의 실시예와 동일한 MOSFET(Q11 ∼ Q17)로 이루어지는 입력게이트를 가지는 래치회로에 의해 구성된다. 앰프(MA2)는 속도적으로는 여유가 있으므로 동작마진을 확보할 수 있는 타입의 상기와 동일한 패스게이트 래치타입의 앰프회로를 이용한다. 상기와 같은 조합에 의해, 디바이스워스트조건에서의 액세스시간의 단축에 의해서 고속화가 더 한층 가능해진다.

도 6에는, 이 발명에 따른 증폭회로의 다른 실시예의 블록도를 나타내고 있다. 이 실시예의 증폭회로의 다음단에 래치회로를 갖는 출력회로를 설치하는 것을 생각할 수 있다. 즉, 이 발명에 따른 증폭회로의 출력결과를 출력버퍼 앞단에서 래치하는 경우, 데이터가 늦은 타이밍으로 오는지, 혹은 빠른 타이밍으로 오는지를 알 수 없다. 이 때문에, 늦은 타이밍에 맞추면, 과잉타이밍마진이 되어 메모리액세스지연이 생기고 만다. 여기서, 메인앰프(MA) 뿐만아니라, 그 다음단의 출력버퍼 앞단 앰프(Amp2)에도 같은 회로를 이용하도록 하는 것이다. 이와 같이 다음단의 래치회로(Amp2)에도 본 발명에 따른 증폭회로를 이용하는 것에 의해, 상기 메모리액세스지연 문제를 해결할 수 있다. 따라서, 본 발명에 따른 증폭회로는, 그 신호전달경로에 있어서, 개소를 늘리면 늘릴 수록, 타이밍마진을 최적화할 수 있기 때문에 고속화가 가능해진다.

도 6에서는, 메모리회로를 어드레스입력에서 데이터출력까지의 동작경로를 나타내는 블록을 나타내고 있고, 로우(ROW)계 어드레스를 컬럼어드레스버퍼(Col. Add. Buffer)로 수신하고, 프리디코드(Pre - Dec.)에 의해 걸리는 컬럼계 어드레스를 프리디코드하고, 그 출력을 디코더(Dec.)에 의해 디코드하여 선택신호(YS)를 발생시킨다. 도시하지 않은 로우계의 선택회로에 의해 선택된 메모리셀의 증폭동작을 완료하고 있는 센스앰프(Sense Amp)를 상기 선택신호(YS)에 의해 선택하고, 센스앰프의 증폭신호를 메인입출력선(MIO pair)을 통해서 메인앰프(MA)에 전달하여 상기와 같은 2위상 클럭에서의 증폭동작을 실시하고, 그것을 글로벌입출력선(GIO pair)을 통해서 상기 증폭회로(Amp2)에 전달하여 상기 메인앰프와 같은 2위상 클럭에서 의 증폭동작을 실시하고, 선판독 선출메모리(FIFO)로 나타난 출력선택회로를 통해서 출력버퍼(Output Buffer)에 전달하여 데이터단자에서 출력시킨다.

도 7에는, 이 발명에 따른 증폭회로가 이용되어 다이내믹형 RAM의 전체구성도를 나타내고 있다. 특히 제한되지 않지만, 이 실시예에서는, SDRAM(싱크러너스 ·다이내믹형 랜덤 ·액세스 ·메모리)용으로 이용되고 있고, 공지의 반도체집적회로의 제조기술에 의해서 단결정실리콘과 같은 1개의 반도체 기판위에 형성된다.

이 실시예의 SDRAM은, 메모리어레이는 칩이 전체로서 8분할된다. 도 7에는, 그 가운데 절반인 4개의 메모리어레이를 대표로 예시적으로 나타내며, 도면의 나머지 절반에는 이 발명에 관련하는 부분의 확대도가 나타나 있다. 상기 메모리어레이에 한쪽끝을 따라서 X디코더(XDC)가 설치되고, 이것과 직교하는 방향의 칩중앙 근방에 Y디코더(YDC)와 메인앰프(MA)가 배치된다. 상기 8개의 메모리어레이는, 2개가 1조가 되어 X디코더(XDC)를 사이에 두고 상하 대칭적으로 설치된다. 이와 같이 X디코더를 사이에 두고 설치되는 2개의 메모리어레이에 의해 1개의 메모리뱅크(Bank2)가 구성된다. 다른 메모리뱅크(Bank3)도 상기와 같은 2개의 메모리어레이에 의해 구성된다.

1개의 메모리어레이는, 상기 X 디코더(XDC)에서 도 7에 종방향으로 연장되는 워드선을 따라서 복수개로 분할된 어레이가 설치된다. 상기 어레이의 각각에 설치된 서브워드선은, 상기 복수개의 어레이를 관통하도록 배치된 메인워드선과, 서브워드선에 의해 서버워드드라이버에 의해서 선택된다는 계층워드선 방식이 채용된다. 마찬가지로, 메모리어레이는, Y 디코더(YDC)에서 연장되는 Y선택선을 따라서 복수개로 분할된 어레이를 가지고, 어레이의 각각에 의해서 비트선이 분할된다.

상기 비트선은, 그 양단부에 설치되는 센스앰프열에 의해서 분할되고, 이러한 비트선열을 따라서 로컬입출력선(LIO)이 설치된다. 상기 로컬입출력선(LIO)은, 로우계 어드레스에 의해 선택되는 선택회로를 통해서 메인입출력선(MIO)에 접속된다. 메인출력선(MIO)은, 대표로 예시적으로 나타내고 있는 메모리뱅크(Bank2)를 예로 하여 설명하면, 2개로 분할된 메모리어레이에서 16쌍(pairs) 씩이, 상기 Y 선택선과 평행하게 상기 서브워드드라이버열을 따라서 연장된다. 따라서, 1개의 메모리뱅크(Bank2)에서는, 32쌍의 메인입출력선(MIO)이 설치된다. 이들 32쌍의 메인입출력선(MIO)에 대해서 32개의 메인앰프(MA)가 설치된다.

상기 32개의 메인앰프(MA)의 출력신호는, 칩의 종방향으로 연장되는 32쌍의 글로벌입출력선(GIO)에 공급된다. 이들 글로벌입출력선(GIO)은, 도시하지 않은 칩의 아래 절반으로 설치되는 2개의 메모리뱅크(Bank0, Bank2)에 대응하여 설치되는 메인앰프(MA)에도 접속되도록 칩의 종방향으로 연장하도록 형성된다.

칩의 중앙부에 주변회로가 설치된다. 도 7에는, 상기 주변회로 가운데 발명에 관련하는 출력계회로가 대표로 예시적으로 나타나 있다. 상기 주변회로에는, 도시하지 않은 어드레스입력단자에서 공급된 어드레스신호를 어드레스멀티플렉스형시식으로 래치하는 로우어드레스버퍼회로와 컬럼어드레스버퍼회로 등이 설치된다. 상기 출력계회로는, 출력버퍼(DQ0 - 15)와, 그 앞단에 설치된 증폭회로(AMP2)로 구성된다. 출력버퍼(DQ0 - 15)는, 16비트의 단위로 병렬(parallel)로 데이터출력을 하는 것이다. 상기 증폭회로(Amp2)는, 상기 글로벌입출력선(GIO)에 대응하여 32개 설 치되고, 그 출력부에 선택회로(FIFO)가 설치되어 홀수 어드레스에 대응한 16비트의 신호 또는 짝수 어드레스에 대응한 16비트의 신호를 상기 16개의 출력버퍼(DQ0-15)에 전달한다.

이 실시예의 증폭회로에서는, 래치회로수 증가에 의해 면적이 증가해 버린다는 문제점이 생긴다. 여기서, 도 7의 확대도에 나타내듯이, 서로 다른 메인입출력선(MIO) 선사이에 있어서, 1위상째의 클럭에서 동작하는 앰프(MA1)를 공유한다. 이 발명에서의 앰프(MA1)의 역할은, 디바이스워스트조건에서도 가장 고속으로 증폭출력하기 때문이다. 따라서, 하기 방법에 의해 앰프(MA1)는 공유가능하게 되는 것이다.

통상에서는 동시에 동작하지 않지만, 병렬테스트(parallel test)는 서서히 동작시키면 좋기 때문에, 상기 앰프(MA1)과 (MA2)가 디바이스워스트조건으로도 일치하도록 동작주파수를 낮게 설정하면 좋다. 이 경우에는, 상기 메인앰프(MA1)은 어느 한쪽의 메인입출력선(MIO)에 접속시켜두면 좋다. 혹은 동작타이밍신호(EN1)의 발생을 금지하는 것이라도 좋다.

상기 1개의 메모리뱅크(Bank2)에 있어서, 2개의 메모리어레이에서 메인입출력선(MIO)에 홀수어드레스(Odd Add)와 짝수어드레스(Even Add)로 나누고, 통상의 리드동작에서는 컬럼계 어드레스신호에 대응하여 각각의 메모리어레이에서 8비트씩 선택하고, 상기 글로벌입출력선(GIO)의 절반(홀수 또는 짝수)을 이용하여 16비트의 데이터를 출력시킨다. 이 때에는, 32개의 메인앰프(MA) 가운데 절반의 16개의 메인앰프(MA) 밖에 동작을 하지 않기 때문에 1위상째의 클럭(EN1)에서 동작하는 앰프를 상기 컬럼계 어드레스신호를 이용하여 선택하는 것에 의해, 2위상째의 클럭(EN1)에서 동작하는 2개의 앰프에 대해서 공용시킬 수 있다.

이것에 대해서, 테스트 동작시에서는, 상기 메인입출력선(MIO)을 선택하는 컬럼계어드레스신호를 무효로 하고, 각각의 메모리어레이에서 16비트씩을 선택하고, 1개의 메모리뱅크에서 32비트의 동시 판독을 실시하여 도시하지 않은 테스트회로에 공급하여 일치/불일치 검출을 하도록 하여 테스트시간을 짧게 한다. 이와 같은 테스트동작에서는, 클럭의 주파수를 낮게 설정하고, 상기 2위상째의 클럭(EN1)에서 동작하는 메인앰프(MA)로서, 2개의 앰프를 타이밍을 틀리게 하여 동작시킬 필요는 없다. 이것에 의해, 메인앰프의 면적의 절약화를 꾀할 수 있다.

이 실시예와 같이 출력회로의 입력부에 증폭회로(Amp2)를 설치하고, 그것도 메인앰프(MA)와 동일하게 2위상의 클럭에서 동작시키도록 한 경우, 상기와 같은 선택동작에 의해서, 32개의 앰프(Amp2) 가운데 절반의 16개의 메인앰프(Amp2) 밖에 동작을 하지 않으므로, 1위상째의 클럭(EN3)에서 동작하는 앰프를 상기 컬럼계 어드레스신호를 이용하여 선택하는 것에 의해, 2위상째의 클럭(EN4)에서 동작하는 2개의 앰프에 대해서 공용시킬 수 있다.

상기와 같은 1위상째에서 동작하는 앰프를 2위상째에서 동작하는 앰프로 공용한다는 발상은, 상기 SDRAM의 DDR동작에서의 Odd/Even 사이에서 공유가능하게 되는 것이다. 즉, 클럭신호의 상승시에 동기하여 출력되는 스타트어드레스 쪽의 메인입출력선(MIO)선의 신호를 증폭하는 메인앰프(MA)에 있어서, 1위상째의 클럭 (EN1)에서 동작하는 앰프을 사용하여 고속으로 출력하고, 클럭신호의 하강시, 즉 반주기 늦게 출력시켜야 하는 메인입출력선(MIO) 선의 신호를 증폭하는 메인앰프 (MA)는, 입력신호량을 확보하는데 충분한 시간이 있기 때문에 2위상째의 클럭(EN1)에서 동작하는 앰프만을 이용하도록 할 수 있다.

이밖에, 같은 이유로, 뱅크간 등에서 1위상째의 클럭에서 동작작하는 앰프의 공유도 가능하다. 즉, 복수의 뱅크에서 차례로 판독신호를 출력시키는 경우에서, 클럭신호에 동기하여 먼저 출력해야 하는 뱅크신호를 증폭하는 메인앰프(MA)에 있어서, 상기 1위상째의 클럭(EN1)에서 동작하는 앰프(MA1)를 이용하도록 하고, 다음 사이클에서 선택되는 뱅크로부터의 신호를 증폭하는 메인앰프는, 2위상째의 클럭(EN2)에서 동작하는 앰프(MA2)에 의해 증폭하도록 하면 좋다.

도 8에는, 이 발명이 적용된 SDRAM의 DDR모드를 설명하기 위한 타이밍도가 나타나 있다. 여기서는, DDR동작에서의 Odd/Even 사이에서 1위상째의 앰프(MA1)를 공유하는 것이다. 즉, 메인입출력선(MIO)에 할당된 Odd(홀수)와 Even(짝수)의 어드레스 내, 도 8과 같이 스타트어드레스가 Even일 때는, 이러한 Even의 메인입출력선 (MIO)에 전달되는 쪽의 판독신호를 빠른 타이밍으로 판독할 필요가 있기 때문에, 1위상째의 클럭(EN1)에서 동작하는 앰프(MA1)를 사용하여 출력시킨다.

이것에 의해, 2사이클째에 출력하는 쪽의 어드레스가 홀수(Odd)가 되고, 이러한 홀수(Odd)의 메인입출력선(MIO)에 전달되는 쪽의 판독신호는, 반 클럭분 액세스시간에 여유가 있기 때문에, 2위상째의 클럭(EN2)에서 동작하는 앰프(MA2)에서 늦은 타이밍으로 증폭한다. 이들의 출력신호는, 홀수와 짝수(Odd와 Even)의 글로벌입출력선(GIO)를 통해서 출력회로에 전달되어 상기 증폭회로(Amp2)에서 증폭된다. 이들의 출력신호는, 홀수와 짝수(Odd와 Even)의 글로벌입출력선(GIO)을 통해서 출력회로로 전달되어 상기 증폭회로(Amp2)에서 증폭된다. 이 증폭회로(Amp2)의 출력부에서는, 클럭신호(CLK)의 하이레벨에 대한 변화 및 로레벨에 대한 변화에 대응하여 짝수 - 홀수(Even - Odd)의 순으로 번갈아 선택되어 데이터 0 - 1 - 2 - 3 과 같이 시리얼로 출력된다. 이때, 반 클럭분 늦게 출력되는 홀수(Odd)에 대응한 앰프(MA2)를 동작을 제어하는 제어회로(CTP)회로는 오프상태가 된다. 따라서, 액세스지연 없이 면적증가를 최소로 하는 것이 가능해진다.

도 9에는, 이 발명이 적용된 SDRAM의 테스트모드를 설명하기 위한 구성도가 나타나 있다. 이 실시예에서는, 병렬테스트용으로 설치한 메인앰프 사이에서 1위상째의 클럭(EN1)에서 동작하는 앰프(MA1)를 공유한 예를 나타낸다. 즉, 통상 동작시는, 컬럼계 어드레스(Y8)에 의해 2개의 메인입출력선(MIO) 페어 가운데 한쪽에서 신호가 출력되기 때문에, 그것에 대응한 메인앰프를 동작시키면 좋다. 따라서, 이와 같은 통상 동작시에 있어서는 2개의 메인앰프는 동시에 동작하는 일이 없기 때문에 상기 앰프(MA1)를 상기 어드레스(Y8)에 의해 선택된 쪽에서 사용하도록 하여 공유하는 것이 가능하다.

한편, 병렬테스트(PARA = 논리1) 시에는, PARA의 하이레벨보다 타이밍신호 (EN2)와 (EN3)를 발생시키도록 하고, 상기 어드레스(Y8)과 (/Y8)을 (무효)로 하는 것이다. 즉, PARA의 하이레벨에 의해 타이밍신호(EN2)와 (EN3)를 발생시켜서 2개의 메인입출력선(MIO)에서 판독신호를 동시에 출력시켜서 일치판정 등을 하는 테스트회로에 공급된다. 병렬테스트 시는, 고속으로 동작시킬 필요가 없기 때문에, 양쪽 모두 상기 2위상째의 클럭(EN2)와 (EN3)로 동작하는 앰프(MA2)만을 동작시켜서 결과를 출력하는 것이 가능해진다. 1위상째의 클럭에서 동작하는 앰프(MA1)의 클럭(EN1)은, 상기 PARA = 논리1에 의해 발생이 정지되고, 앰프(MA1)는 비동작상태가 된다.

도 10에는, 이 발명을 설명하기 위한 MOSFET의 게이트길이와, 동작속도의 관계를 설명하기 위한 특성도가 나타나 있다. 디바이스의 프로세스변동에 의해 MOSFET의 게이트길이가 변동되면, 문턱값 전압(Vth), 드레인 - 소스간 전류(Ids) 등이 변동하여 내부동작에 영향이 나온다. 따라서, 내부신호의 타이밍이 크게 변동하고, 가장 고속의 상태(디바이스베스트)에서 타이밍마진을 확보하면, 가장 늦은 상태(디바이스워스트)에서 과잉타이밍이 되어 액세스가 지연해 버린다(도의 Conventional).

그래서, 본 방식을 적용하는 것에 의해, Tm = 1의 특성과 같이 워스트상태에서는 최적의 마진으로 동작된다. 그리고, 이 특성 Tm = 1 대로는 베스트상태에서는 마진부족이 되기 때문에, Tm = 1.5 로 절환하여 늦은 타이밍으로 동작시켜서 타이밍마진을 확보한다. 즉, 더블 ·데이터 ·래치(DDL)의 특성을 이용하는 것에 의해, 게이트길이가 설계치의 0를 중심으로 하여 + 0.03 에서 - 0.03 까지의 디바이스프로세스 편차를 커버할 수 있다. 그리고, 디바이스워스트 시에는, Tm = 1.5 의 특성을 갖는 2위상째의 앰프(MA2)의 동작이 제한되므로, 이러한 디바이스워스트 시에도 약 200 MHz 와 같은 동작주파수를 실현할 수 있다.

도 11에는, 이 발명의 다른 한 실시예의 블록도를 나타내고 있다. 이 실시예 는, 본 발명을 논리회로에 적용한 예가 나타나 있다. 논리회로에서는, 마스터/슬레이브 등의 래치회로가 사용되고 있지만, 이와 같은 래치회로에 있어서도 마찬가지로 타이밍마진(셋업/홀드)가 필요해진다. 특히, 시스템LSI(대규모집적회로)에 있어서는, 복수의 회로기능을 조합시켜서 소망의 데이터처리시스템을 구성하는 일이 많다. 이때, 모든 회로기능을 자신이 설계하는 것이 아니라, 메모리회로 등과 같은 특정 회로기능의 설정데이터를 다른 사람으로부터 양도 받아서 제조하는 경우나, 반대로 자기가 설계한 회로기능 블록을 다른 사람에게 양도하는 경우에서는, 각각의 제조기술, 혹은 제조설비 등에서 반도체집적회로장치가 형성되는 것이 된다.

회로설계측에서 보면, 종래에는 자기의 제조기술, 혹은 제조설비를 전제로 하여, 소자의 특성을 평가하여 그 프로세스편차의 범위에서 회로를 설계하면 좋지만, 그 설계데이터를 다른 사람에게 양도하여 사용하게 하는 경우에는, 상기와 같은 서로 다른 제조기술 혹은 제조설비로 만드는 회로라도 안정적으로 동작시키도록 할 필요가 있다. 이 결과, 이와 같이 1개의 반도체집적회로장치를 형성하기 위한 회로 가운데의 일부회로데이터를 양도하고, 혹은 양도받아 사용하는 것과 같은 회로에 있어서, 지금까지와 같은 발상의 설계회로로는 대응할 수 없게되어 버리는 것이다. 즉, 미지인 프로세스편차에도 충분 대응할 수 있도록, 지금까지 이상으로 프로세스편차에 강한 회로가 필요하게 된다. 따라서, 본 발명에 따른 증폭회로를, 상기 특정회로기능의 설계데이터(IP내부)의 논리호로 등에 편입해 두는 것에 의해, 광범위한 디바이스편차를 허용할 수 있는 IP를 실현할 수 있다.

도 12에는, 이 발명에 따른 반도체기억장치의 한 실시예의 칩전체구성도를 나타내고 있다. 특히 제한은 없지만, 이 실시예의 반도체기억장치는, SDRAM(싱크러너스 ·다이내믹형 랜덤 ·액세스 ·메모리)용으로 사용되고 있고, 공지의 반도체집적회로의 제조기술에 의해서 단결정실리콘과 같은 1개의 반도체기판상에 형성된다. 동도는 상기 도 7의 실시예에 대응되고 있다.

이 실시예의 SDRAM은, 복수의 메모리칩 또는 뱅크를 구성하도록 칩이 전체로서 8분할된다. 8개로 분할된 각각의 블록은, 각각 동일한 구성으로, 메모리어레이에 한쪽끝을 따라서 X디코더(XDC)가 설치되고, 그것과 직교하는 방향의 칩중앙부근에 Y디코더(YDC)와 메인앰프(MA)가 배치된다. 상기 8개의 메모리블록은, 2개가 1조로 되어 있고 X디코더가 인접하도록 상하 대칭적으로 배치된다. 상기 각각 2쌍의 메모리블록으로 이루어지는 2개의 메모리뱅크도, 도 12에서 상하대칭적으로 배치된다. 또, 칩의 종 중앙에 설치된 주변회로를 중심을 하여 상기 Y디코더(YDC), 메인앰프(MA)가 서로 인접하도록 좌우 대칭적으로 배치된다.

1개의 메모리블록의 메모리어레이부는, 상기 X디코더엣 도 12에 종방향으로 연장되는 워드선을 따라서 복수개로 분할된 어레이(Arry)와, 각각의 어레이에 설치된 서브워드선을, 상기 복수개의 어레이(Arry)를 관통하도록 배치된 메인워드선과, 서브워드선 선택선에 의해 선택된다는 계층워드선 방식이 채용된다. 이것에 의해, 서브워드선에 접속되는 메모리셀의 수가 줄어, 서브워드선 선택동작을 고속으로 한다.

마찬가지로, 메모리어레이부는, Y디코더(YDC)에서 연장된느 Y선택선을 따라서 복수개로 분할된 어레이(Arry)를 가지고, 각 어레이별로 비트선이 분할된다. 이 것에 의해, 비트선에 접속되는 메모리셀의 수가 줄어, 메모리셀에서 비트선에 판독되는 신호전압을 확보하는 것이다. 메모리셀은, 다이내믹형 메모리셀로 구성되고, 기억커패시터에 전하가 있는지 없는지를 정보의 1 과 0 에 대응시킨 것이고, 기억커패시터의 전하와 비트선의 프리차지전하의 전하결합에 의해서 판독동작을 하기 때문에, 상기 비트선에 접속되는 메모리셀을 줄이는 것에 의해서, 필요한 신호량을 확보할 수 있다.

상기 분할된 어레이(Arry)의 상하에는, 서브워드드라이버열(SEDA)이 배치되고, 어레이(Arry)의 좌우에는 센스앰프열(SAA)이 배치된다. 센스앰프열(SAA)에는, 컬럼선택회로나 비트선 프리차지회로 등이 설치되고 있고, 워드선(서브워드선)의 선택에 의한 메모리셀에서의 데이터판독에 의해서 각각의 비트선에 나타나는 미소전위차를 센스앰프(SA)에 의해 검출하여 증폭한다.

상기 메인입출력선(MIO)은, 특히 제한되지 않지만, 상기 서브워드드라이버열 (SWDA) 위를 동도와 같이 횡방향으로 연장된다. 그리고, 센스앰프열(SAA)을 따라서 로컬입출력선(LIO)이 배치되고, 로우계의 선택신호에 의해서 로컬입출력선(LIO)와 상기 메인입출력선(MIO)가 접속된다. 상기 주변회로에는, 상기 글로벌입출력선 (GIO)가 배치되어 있고, 선택된 메모리뱅크에 대응한 상기 메인입출력선(MIO)와 접속된다.

도시하지 않았지만, 칩의 중앙부에 다음에 설명하는 주변회로가 적당하게 설치된다. 어드레스입력단자에서 공급된 어드레스신호는, 로우어드레스버퍼회로와 컬럼어드레스버퍼에 어드레스멀티플렉스형식으로 수용된다. 공급된 어드레스신호는 각각의 어드레스버퍼가 유지한다. 예를 들면, 로우어드레스버퍼와 컬럼어드레스버퍼는, 1개의 메모리사이클주기에 걸쳐서 상기 수용된 어드레스신호를 각각 유지한다. 그리고 칩의 중앙부에는, 휴즈와 어드레스비교를 실시하는 MOSFET 등으로 이루어지는 구제회로도 설치된다.

상기 로우어드레스버퍼는 리플래시동작모드에 있어서는 리플래시제어회로에서 출력되는 리플래시어드레스신호를 로우어드레스신호로서 받는다. 이 실시예에서는, 특히 제한은 없지만, 클럭발생회로를 통해서 상기 리플래시어드레스신호를 로우어드레스신호로서 받아들이도록 되어 있다. 컬럼어드레스버퍼에 수용된 어드레스신호는, 제어회로에 포함되는 컬럼어드레스카운터에 프리셋데이터로서 공급된다. 상기 컬럼어드레스카운터는 후술하는 커맨드 등으로 지정되는 동작모드에 따라서, 상기 프리셋데이터로서의 컬럼어드레스신호, 또는 그 컬럼어드레스신호를 순차 늘어난(incremented) 값을, Y디코더(YDC)를 향해서 출력한다.

제어회로는, 특히 제한없지만, 클럭신호, 클럭가능한(clock enable)신호, 칩실렉트신호, 컬럼어드레스스트로브신호, 로우어드레스스트로브신호, 기록가능한 (write enable)신호, 데이터입출력마스크컨트롤신호 등의 외부제어신호와, 메모리뱅크에 대응된 어드레스신호가 공급되고, 이들의 신호레벨의 변화와 타이밍등에 의거하여 SDRAM의 동작모드 등의 각종제어신호와 그것에 대응한 각종 타이밍신호를 형성하고, 이를 위한 컨트롤로직과 모드레지스터를 구비한다.

상기 칩 선택신호가 하이레벨일 때(칩비선택상태)와 기타 입력은 의미를 갖지 않는다. 단, 메모리뱅크의 선택상태와 버스트(burst)동작 등의 내부동작은 칩비 선택상태에로의 변화에 의해서 영향받지 않는다. 컬럼어드레스스트로브신호, 로우어드레스스트로브신호, 기록가능한 신호의 각 신호는 통상의 DRAM에 있어서의 대응신호와는 기능이 상위하여, 커맨드사이클을 정의할 때에 유의 신호가 된다.

도 13에는, 이 발명이 적용되는 SDRAM의 한 실시예의 용부회로도를 나타내고 있다. 동도는, 상기 도 7의 실시예보다 상세하게 설명하기 위한 것이다. 센스앰프 (SA)열을 따라서 연장되는 로컬입출력선(이하, LIO선이라 한다)은, 메인입출력선 (MIO)(이하, MIO선이라 한다)과 교차하는 부분에 설치된 선택회로에 의해 MIO선과 접속된다. 이 선택회로는, 로우계의 선택신호(BLEQ), (BLEQB)에 의해 선택된 워드선에 대응한 어레이(Arry)의 센스앰프열에 대응한 LIO선을 MIO선에 접속시킨다.

상기 LIO선에는, 차동 MOSFET와 그 동작타이밍을 제어하는 MOSFET로 이루어지는 서브앰프가 설치된다. 이것에 의해, 센스앰프(SA)로 증폭된 신호를 받아서, LIO선 및 MIO선에 전달되는 신호의 증폭동작을 한다. 이 실시예에서는, 특히 제한은 없지만, 상기 각 어레이에 대응한 선택회로의 양측에 단락 MOSFET(M1)과 (M2)가 설치된다. 이들 단락 MOFSET(M1)과 (M2)의 게이트는, 동일하게 설치되는 다른 어레이에 대응한 단락 MOSFET(M1)과 (M2)의 게이트와 공통접속되고, 프리차지신호 (EQIOB)가 공급된다. 이 프리차지신호(EQIOB)는, 비선택의 어레이의 LIO선의 단락 MOSFET(M1)도 온상태로 시킨다. 따라서, 이와 같은 비선택의 LIO선에 있어서는, 상기 LIO선측의 단락MOSFET(M1)는, 비트선의 하프 프리차지전압에 대응한 프리차지전압(VBLR)의 단락MOFFET로서의 동작을 하게 된다.

이것에 대해서, 비선택의 LIO선에 있어서는, 상기 MIO선측의 단락MOSFET(M2) 는, MIO선의 단락MOSFET로서 동작하는 것이다. 따라서, MIO선의 프리차지기간에 있어서, 적어도 동전위가 되도록 작용하는 것이다. 메인앰프(MA)의 출력측은, 글로벌입출력선(GIOT)와 (GIOB)(이하 GIO선이라 한다)에 접속된다. 이 GIO선은, 상기와 같이 16비트 단위로의 메모리액세스를 하는 경우에는, 16쌍의 신호선이 된다. DDR에서는 32쌍이 설치된다. 이 GIO선에도 상기 LIO선과 같은 서브앰프를 설치하도록 해도 좋다.

상기와 같은 메인 메인입출력선(MIO)은, 비교적 긴 배선거리가 되어, 그 기생용량치는 비교적 크게 된다. 그리고, 이러한 메인입출력선(MIO)과 같은 배선용량은, 그 프로세스편차의 영향이 MOSFET의 소자특성에 비해서 비교적 안정되어 있다. 즉, 상기 입출력선(MIO)에 의해 전달되는 신호전달속도는, 비교적 안정된 것이라고 할 수 있다. 엄밀하게는, 상기 메인앰프(MA)의 증폭동작은, 입력신호의 신호량 그것도 프로세스편차의 영향도 받는 것이지만, MOSFET의 소자특성의 프로세스편차의 큰것에 비교하면 거의 일정하다고 간주할 수 있다. 그렇기 때문에, 본 발명과 같이 한결같이 소자특성의 프로세스편차를 고려하여 앰프(MA1), (MA2) 및 그 동작타이밍을 설정하여도 소망하는 동작을 실현할 수 있다.

도 14(A) 및 (B)에는, 이 발명이 적용되는 SDRAM 동작의 한 실시예를 설명하기 위한 타이밍도를 나타내고 있다. 도 14(A)에는 리드모드의 예를, 도 14(B)에는 라이트모드의 예를 나타내고 있다. 도 14(A) 및 (B)와 같이 클럭신호(CLK, /CLK)의 상승과 하강의 변화타이밍에 동기하여 테이터의 입력(기록)과 출력(판독)이 이루어지는 DDR의 싱크로너스 DRAM에서는, 클럭신호(CLK)의 반주기의 사이에 상기 프리차 지동작을 할 필요가 있으며, 상기와 같은 단락MOFFET(M1)과 (M2)를 설치하는 것의 의의는 큰 것이 된다.

클럭주파수를 높게 하고, 상기와 같은 DDR동작을 하게 하는 경우에 있어서, 상기 MIO선과 LIO선의 프리차지기간의 확보가 걸림돌이 되어 고속화를 방해하게 되지만, MIO선과 LIO선를 접속하는 선택회로의 양측에 단락MOSFET를 설치한다는 단순한 구성에 의해, 이러한 문제를 해결할 수 있다. 그리고, 메인앰프(MA)를 구성하는 증폭회로서 상기와 같이 2위상째의 클럭을 이용하는 것에 의해, 프로세스편차에 영향을 받지 않으므로 고속동작을 실행하도록 할 수 있다.

도 15에는, 이 발명에 따른 다이내믹형 RAM의 한 실시예의 전체블록도를 나타내고 있다. 제어입력신호는, 로우어드레스스트로브신호(/RAS), 컬럼어드레스스트로브신호(/CAS), 기록가능한 신호(/WE) 및 출력가능한 신호(/OE)가 된다. 여기서, (/) 은 로우레벨이 액티브레벨을 나타내는 논리기호의 오버 바에 대응하고 있다. X어드레스신호와 Y어드레스신호는, 공통의 어드레스단자(Add)에서 로우어드레스스트로브신호(/RAS)와 컬럼어드레스스트로브신호(/CAS)에 동기하여 시계열적으로 입력된다.

어드레스버퍼을 통해서 입력된 X어드레스신호와 Y어드레스신호는, 래치회로에 각각 래치된다. 래치회로에 래치된 X어드레스신호는, 상기와 같은 프리디코더에 의해 공급되고, 그 출력신호가 X디코더에 공급되어 워드선(WL)의 선택신호가 형성된다. 워드선의 선택동작에 의해, 메모리어레이의 상보비트선에는 상기와 같은 판독신호가 나타나고, 센스앰프에 의해 증폭동작이 이루어진다. 래치회로에 래치된 Y 어드레스신호는, 상기와 같은 프리디코더에 공급되고, 이 출력신호가 Y디코더에 공급되어 비트선(DL)의 선택신호가 형성된다. X구제회로 및 Y구제회로는, 불량어드레스의 기억동작과, 기억된 불량어드레스와 상기 래치된 어드레스신호를 비교하여, 일치하면 예비워드선 또는 비트선의 선택을 X디코더 및 Y디코더에 지시하는 동시에, 정규워드선 또는 정규비트선의 선택동작을 금지시킨다.

센스앰프에서 증폭된 기억정보는, 도시하지 않은 컬럼스위치회로에 의해 선택된 것이 공통입출력선에 접속되어 메인앰프에 전달된다. 이 메인앰프는, 2위상째 클럭발생회로에서 형성된 클럭신호로 동작하는 2개의 래치회로를 포함한다. 상기 메인앰프부에는, 특히 제한은 없지만, 기록회로도 설치된다. 즉, 판독동작일 때에는, Y스위치회로를 통해서 판독된 판독신호를 증폭하여, 출력버퍼를 통해서 외부단자(I/O)에서 출력시킨다. 기록동작일 때에는, 외부단자(I/O)에서 입력된 기록신호를 입력버퍼를 통해서 받아들이고, 상기 기록회로를 통해서 공통입출력선 및 선택비트선에 전달되어, 선택비트선에서는 상기 센스앰프의 증폭동작에 의해 기록신호가 전달되어 메모리셀의 커패시터에 그것에 대응한 전하가 유지된다.

클럭발생회로(메인컨트롤회로)는, 상기 신호 (/RAS)와 (/CAS)에 대응하여 입력된 어드레스신호의 래치제어타이밍신호와, 센스앰프의 동작타이밍신호 등과 같이, 메모리셀의 선택동작에 필요한 각종 타이밍신호를 발생시킨다. 내부전원발생회로는, 전원단자에서 공급된 Vcc 와 Vss와 같은 동작전압을 받아, 상기 플레이트전압, Vcc/2와 같은 프리차지전압, 내부승압전압(VCH), 내부강압전압(VDL), 기판 백바이어스(back-bias)전압(VBB)과 같이 각종 내부전압을 발생시킨다. 리플래시카운 터는, 리플래시모드로 되었을 때에 리플래시용 어드레스신호를 생성하여 X계의 선택동작에 이용된다.

도 16에는, 이 발명에 따른 반도체집적회로장치에 이용되는 증폭회로의 다른 실시예의 회로도를 나타내고 있다. 특히 제한은 없지만, 이 실시예의 증폭회로는, 상기 특정회로기능의 설계데이터(IP내부)의 논리회로용으로 이용되고 있다. 상기와 같이 서로 다른 프로세스에서 회로가 설계되는 경우, 프로세스편차가 좁은 범위에서 안정하고 있는 프로세스에서의 제조에 있어서는, 2개의 병렬접속한 래치회로로 이루어지는 앰프(MA1,MA2)를 동작시킬 필요는 없다. 즉, 상기 도 10에서, 게이트길이의 편차범위(△GL)가 점선으로 나타난 바와 같이 설계치 0 에 대해서 일정 범위내로 안정되는 것에서는, 앰프(MA2)를 이용한 특성 Tm = 1.5 (Conventional)에서, 프로세스워스트조건에 대응하여 고속동작시키기 위한 특성 Tm = 1 에로의 절환이 불필요하다는 것을 의미한다.

결국은, 제조기술 혹은 제조장치에 의해서, 상기 게이트길이의 편차범위가 △GL의 범위내에 있는 것에 대해서는, 2위상째의 클럭에서 동작하는 앰프(MA2)에서의 증폭동작에 의해서 커버할 수 있다. 따라서, 오동작하는 것이 전제가 되는 것과 같은 1위상째의 클럭에서 동작하는 앰프(MA1)의 존재가 불필요하게 되는 것이다. 거기서, 이 실시예에서는 단자(MAC)가 설치되고, 그것에 주어지는 제어신호에 의해 앰프(MA1)의 동작을 금지시키는 것과 같은 기능이 부가된다. 즉, 클럭신호(RCLK)는, 게이트회로(G10)를 통해서 1위상째의 앰프(MA1)의 동작을 제어하기 위한 제어회롤르 구성하는 회로로 전달되고, 상기 게이트(G10)의 상기 클럭(RCLK)의 전달을 상기 단자(MAC)에 의해서 제한하도록 한 것이다.

구체적으로는, 상기와 같은 상기 게이트길이의 편차범위가 △GL의 범위내에 있는 것이 보상된 반도체집적회로장치에서는, 상기 단자(AMC)에 고정적으로 로우레벨(논리 0)을 공급하고, 게이트회로(G10)의 출력신호를 클럭신호(RCLK)에 관계없이 하이레벨로 고정시킨다. 이것에 의해, 시호(PG1)는 하이레벨, 신호(EN1)는 로우레벨로, 신호(EQ1)는 로우레벨ㄹ로 고정된다. 상기 신호(EN1)의 로우레벨에 의해 MOSFET(Q5)가 오프상태가 되어 래치회로에 동작전류가 흐르지 않게 된다. 그리고, 신호(EQ1)의 로우레벨에 의해 MOSFET(Q8 ∼ Q9)가 온상태로 되어 출력(OUT1, /OUT1)은 하이레벨(VDD)에 등화(equlize)된다.

상기와 같은 단자(MAC)의 레벨설정은, 1개의 반도체집적회로장치의 프로브검사에 대응하여 설정하는 것도 가능하다. 소자의 경시변화, 온도변화 및 전원변동을 고려하여, 상기 2위상째의 클럭으로 동작하는 앰프만으로 동작이 가능하다면, 프로빙공정에서의 상기 레벨설정을 하도록 할 수도 있다.

상기와 같은 단자(MAC)의 레벨설정은, 제조조건을 입력하는 것에 의해 결정되는 것이라고 해도 좋다. 즉, 제조기술 및 제조설비가 상기 △GL을 보증하는 것이라고 한다면 상기 단자(MAC)를 로우레벨로 설정하고, 상기 △GL이 보증되지 않는 경우에는 상기 단자(MAC)를 하이레벨로 설정하면 좋다. 따라서, 상기 프로세스워스트조건과 프로세스베스트조건은, 종래와 같이 특정 제조기술 및 제조설비 하에서의 편차가 아니라, 상기 도 11의 실시예와 같은 회로를 적용하여, 반도체업계 전체에서의 기술레벨에 대응시킨 것이라도 좋다. 이것에 의해, 회로설계데이터를 상품으 로 거래하는 경우에서, 이 발명에 따른 회로설계 수법은 유효한 것이 된다.

상기의 실시예에서 얻은 작용효과는 하기와 같다.

(1) 제 1 과 제 2의 동작타이밍신호에 각각 응답하여 동작을 하는 제 1 과 제 2 래치회로에 대해서 선택회로를 설치하고, 이러한 선택회로에 의해 상기 래치회로의 제 1 출력신호에 대응한 신호를 상기 제 3 출력단자로 전달하는 제 1 동작과, 상기 제 1 출력신호와 상기 제 2 래치회로의 제 2 출력신호가 다를 때에 상기 제 1 출력신호를 대신하여 제 2 출력신호를 상기 제 3 출력신호로 전달하는 제 2 동작을 실시하게 하고, 상기 제 2 동작타이밍신호를, 상기 제 1 동작타이밍신호에 대해서 늦게 발생시키고, 또한, 상기 제 1 동작일 때에 동작주파수 또는 제 1 과 제 2 출력신호에 의한 동작주기보다도 짧게 하는 것에 의해, 프로세스워스트조건에서도 동작의 고속화와 동작마진의 개선을 실현할 수 있다는 효과를 얻을 수 있다.

(2) 상기에다가, 상기 제 1 입력단자 및 제 2 입려단자의 각각에, 상기 제 1 동작타이밍신호 및 제 2 동작타이밍신호에 응답하여 상기 제 1 및 제 2 래치회로으 동작기간일 때에 상기 입력신호를 전달하는 신호선을 용량적으로 분리하는 스위치수단을 설치하는 것에 의해서, 래치회로의 부하가 가벼워져 고속증폭동작을 실현할 수 있다는 효과를 얻을 수 있다.

(3) 상기에다가, 상기 제 1 출력단자에 상기 제 1 래치회로의 동작종료에 대응하여 발생되는 제 1 프리차지신호에 의해 동작하는 제 1 프리차지회로를 설치하고, 상기 제 2 출력단자에, 상기 제 2 래치회로의 동작종류에 대응하여 발생되는 제 2 프리차지신호에 의해 동작하는 제 2 프리차지회로를 설치하고, 상기 제 1 프 리차지신호가 상기 제 2 동작타이밍신호의 종료타이밍에 선행할 때, 이러한 제 1 프리차지신호에 의해 상기 제 2 동작타이밍신호를 종료시키는 것에 의해, 실제상의 동작에 대응한 합리적인 동작을 실시 할 수 있다는 효과를 얻을 수 있다.

(4) 상기에다가, 상기 제 1 내지 제 4 입력단자 및 제 1 내지 제 3 출력단자의 각각에 상보의 신호를 전달하고, 상기 제 1 과 제 2 래치회로를 각각의 입력과 출력이 교차접속되어 이루어지는 한쌍의 CMOS인버터회로와, 상기 제 1과 제 2 동작타이밍신호를 받고, 이러한 CMOS인버터회로에 동작전류를 흐르도록 하는 제 1 과 제 2 스위치MOSFET로 구성하는 것에 의해, 간단한 구성으로 고속동작을 하도록 할 수 있는 효과를 얻을 수 있다.

(5) 상기에다가, 상기 입력신호를 클럭신호에 대응하여 복수개가 연속하여 얻을 수 있는 것으로 하고, 상기 클럭신호에 대응하여 상기 제 1 및 제 2 동작타이밍신호를 설정하는 것에 의해, 연속데이터의 판독을 고속으로 할 수 있도록 하는 효과를 얻을 수 있다.

(6) 상기에다가, 상기 선택회로의 출력측에, 상기 제 1 과 제 2 래치회로에 대응된 한쌍의 래치회로를 구비한 래치기능을 갖는 출력회로를 설치한는 것에 의해, 전달해야 하는 신호를 효율좋게 고속으로 출력시킬 수 있다는 효과를 얻을 수 있다.

(7) 상기에다가, 복수의 워드선과 복수의 상보비트선쌍 및 이들의 워드선과 상보비트선쌍에 대응하여 설치된 복수의 메모리셀의 기억정보를 제 1 증폭회로로서의 센스앰프에서 증폭하고, 제 1 선택회로를 통해서 제 1 공통상보선쌍에 대해 판 독하고, 그것을 제 2 선택회로에서 선택하여, 제 2 공통상보선쌍에 전달하도록 하고, 이러한 제 2 공통상보선쌍으로 전달된 상기 메모리셀로부터의 판독신호를 상기 입력신호로서 증폭하는 것에 의해, 대기억용량의 메모리로부터의 신호를 고속으로 더구나 필요한 동작마진을 가지고 출력시킬 수 있다는 효과를 얻을 수 있다.

(8) 상기에다가, 상기 입력신호를 클럭신호의 상승에지와 하강에지의 양쪽에 대응하여 복수개가 연속하여 전달하도록 하는 것에 의해서, 고속판독이 가능하게 된다는 효과를 얻을 수 있다.

(9) 상기에다가, 상기 제 2 동작타이밍신호의 발생동작을 고정적으로 금지시키는 회로를 더 설치하는 것에 의해, 사용하기에 편리하면서 저소비 전력화를 꾀할 수 있다는 효과를 얻을 수 있다.

(10) 상기에다가, 상기 제 1 래치회로의 제 1 입력단자에 공급되는 입력신호를, 차동증폭회로에 의해 형성된 증폭신호로 하는 것에 의해, 디바이스워스트 시의 고속화를 꾀할 수 있다는 효과를 얻을 수 있다.

(11) 시리얼로 출력되는 2개의 출력에 대응하여 제 1 내지 제 3 래치회로를 할당하고, 먼저 출력해야 하는 신호에 대응하여 2개의 래치회로와 선택회로를 이용하여, 2개의 래치회로의 출력신호가 다를 때에 먼저 동작하는 래치회로의 출력신호를 대신하여 나중에 동작하는 래치회로의 출력신호를 출력시키고, 나중에 출력해야 하는 신호는, 나머지 1개의 래치회로에 의해 형성된 출력신호를 출력시키는 것에 의해, 회로의 간소화를 꾀하면서, 고속동작과 동작마진의 개선을 꾀한 증폭회로를 얻을 수 있다는 효과가 있다.

(12) 상기에다가, 상기 제 1 입력단자 내지 제 3 입력단자의 각각에 상기 제 1 내지 제 3 동작타이밍신호에 응답하여, 상기 제 1 내지 제 3 래치회로의 동작주기일 때에 상기 입력신호를 전달하는 신호선을 용량적으로 분리하는 스위치 수단을 설치하는 것에 의해, 래치회로의 부하가 가벼워져 증폭동작을 고속으로 실시할 수 있도록 할 수 있다는 효과를 얻을 수 있다.

(13) 상기에다가, 상기 제 1 선택회로와 제 2 선택회로에 대해서 공용되는 출력회로를 설치하고, 상기 제 1 입력신호와 제 2 입력신호를 같은 타이밍으로 대응하여 공급하고, 사익 제 1 동작모드의 제 1 상태에서는, 상기 제 1 입력신호에 대응한 제 1 출력신호를 상기 출력회로에서 출력시킨 후에 제 2 입력신호에 대응한 제 2 출력신호를 상기 출력회로에서 출력시키고, 상기 제 1 동작모드의 제 2 상태에서는, 상기 제 2 입력신호에 대응한 제 2 출력신호를 상기 출력회로에서 출력시킨 후에 제 1 입력신호에 대응한 제 1 출력신호를 상기 출력회로에서 출력시키는 것에 의해, 회로의 간소화를 꾀할 수 있다는 효과를 얻을 수 있다.

(14) 상기에다가, 상기 제 1 출력단자에 상기 제 1 래치회로의 동작종료에 대응하여 발생되는 제 1 프리차지신호에 의해 동작하는 제 1 프리차지회로를 설치하고, 상기 제 2 출력단자에 상기 제 2 래치회로의 동작종료후에 대응하여 발생되는 제 2 프리차지신호에 의해 동작하는 제 2 프리차지회로를 설치하고, 상기 제 3 출력단자에 상기 제 3 래치회로의 동작종료후에 대응하여 발생되는 제 3 프리차지신호에 의해 동작하는 제 3 프리차지회로를 설치하고, 상기 제 1 동작모드에서의 제 1 상태일 때에 제 3 프리차지신호가 상기 제 1 동작타이밍신호의 종료타이밍에 선행할 때, 이러한 제 3 프리차지신호에 의해 상기 제 1 동작타이밍신호를 종료시키고, 상기 제 1 동작모드에서의 제 2 상태일 때에 제 3 프리차지신호가 상기 제 2 동작타이밍신호의 종료타이밍에 선행할 때, 이러한 제 3 프리차지신호에 의해 상기 제 2 동작타이밍신호를 종료시키는 것에 의해, 합리적인 회로동작을 실현할 수 있다는 효과를 얻을 수 있다.

(15) 상기에다가, 상기 제 1 내지 제 7 입력단자 및 제 1 내지 제 5 출력단자의 각각을 상보의 신호를 전달하는 한쌍의 단자로 하고, 상기 제 1 내지 제 3 래치회로는, 입력과 출력이 교차접속되어 이루어지는 한쌍의 CMOS인버터회로와, 상기 제 1 내지 제 3 동작타이밍신호를 받고, 이러한 CMOS인버터회로에 동작전류를 흐르도록 하는 제 1 내지 제 3 스위치MOSFET로 구성하는 하는 것에 의해, 간단하고 고소의 증폭동작을 실시하게 할 수 있는 효과를 얻을 수 있다.

(16) 상기에다가, 복수의 워드선과 복수의 상보비트선쌍 및 이들의 워드선과 상보비트선쌍에 대응하여 설치된 복수의 메모리셀의 기억정보를 제 1 증폭회로로서의 센스앰프에서 증폭하고, 제 1 선택회로를 통해서 제 1 공통상보선쌍으로 판독하고, 그것을 제 2 선택회로에서 선택하여, 제 2 공통상보선쌍에 전달하도록 하고, 이러한 제 2 공통상보선쌍에 전달된 상기 메모리셀로부터의 판독신호를 상기 입력신호로서 증폭하는 것에 의해, 대기억용량의 메모리로부터의 신호를 고속으로 더구나 필요한 동작마진을 가지고 출력시킬 수 있다는 효과를 얻을 수 있다.

(17) 상기에다가, 상기 제 1 입력신호와 제 2 입력신호는, 클럭신호에 대응하여 동시에 공급되고, 상기 제 1 동작모드에서의 제 1 상태 및 제 2 상태의 각각 에 따라서, 상기 제 1 입력신호와 제 2 입력신호에 각각 대응한 출력신호가 상기 클럭신호의 상승에지와 하강에지의 양쪽에 대응하여 연속해서 상기 출력회로에 전달되도록 하는 것에 의해, 연속 또한 고속의 판독동작을 실시할 수 있다는 효과를 얻을 수 있다.

(18) 2개의 신호 가운데 제 1 동작모드에서는 어느 한쪽의 신호를 출력시키고, 제 2 동작모드에서는 양쪽의 신호를 출력시킬때, 상기 2개의 신호에 대해서 제 1 내지 제 3 래치회로를 할당하고, 제 1 동작모드에 의해 출력시켜야 하는 신호에 대응하여 2개의 래치회로와 선택회로를 이용하교, 2개의 래치회로의 출력신호가 서로 다를 때에 먼저 동작하는 래치회로의 출력신호를 대신하여 나중에 동작하는 래치회로의 출력신호를 출력시키고, 제 2 동작모드에 의해 양쪽의 신호를 출력시켜야 할 때에는, 동작주파수를 낮게 하여 2개의 래치회로에 의해 형성된 출력신호를 출력시키는 것에 의해, 2가지의 출력동작을 간단한 회로로 실현할 수 있다는 효과를 얻을 수 있다.

(19) 상기에다가, 상기 제 1 입력단자 내지 제 3 입력단자의 각각에, 상기 제 1 내지 제 3 동작타이밍신호에 응답하여, 상기 제 1 내지 제 3 래치회로의 동작기간일 때에 상기 입력신호를 전달하는 신호선을 용량적으로 분리하는 스위치 수단을 설치하는 것에 의해, 간단한 회로로 고속의 증폭동작을 실현할 수 있다는 효과를 얻을 수 있다.

(20) 상기에다가, 상기 제 1 동작모드를 통상의 동작모드이고, 상기 제 2 동작모드를 테스트동작모드로 하고, 이러한 테스트동작모드에서는 상기 제 1 출력신 호와 제 2 출력신호가 함께 테스트회로에 공급하는 것에 의해 테트스동작을 효율좋게 실시할 수 있다는 효과를 얻을 수 있다.

이상 본 발명자에 의해 이루어진 발명을 실시예에 의거하여 구체적을 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러가지로 변경가능하다는 것은 말할 필요도 없겠다. 예를 들면, 증폭회로는, 상기와 같은 다이내믹형 RAM에 설치되는 메인앰프 혹은 메인앰프의 증폭신호를 받아, 출력회로의 앞단에 설치되는 증폭회로 외에, 시스템LSI에 편입되는 회로블록의 입력부에 설치되는 입력회로, 혹은 1개의 회로블록 속에 설치되는 신호버스를 통해서 전달되는 신호를 증폭하는 것에 폭넓게 사용할 수 있다. 메모리회로는, 상기와 같은 다이내믹형 메모리셀 이외에, 기억수단으로서 강유전체커패시터를 이용하여 불휘발화하는 것으로 이용해도 좋다. 혹은, 플로우팅게이트에 전하를 축적하는 것과 같은 불휘발성의 메모리셀로 이용해도 좋다. 이 발명은, 증폭회를 구비한 각종 반도체집적회로장치에 폭넓게 이용할 수 있는 것이다.

본원에서 개시되는 발명 가운데 대표적인 것에 의해서 얻을 수 있는 효과를 간단하게 설명하면, 하기와 같다.

제 1 과 제 2 동작타이밍신호에 각각 응답하여 동작을 하는 제 1 제 2 래치회로에 대해서 선택회로를 설치하고, 이러한 선택회로에 의해 상기 래치회로의 제 1 출력신호에 대응한 신호를 상기 제 3 출력단자에 전달하는 제 1 동작과, 상기 제 1 출력신호와 상기 제 2 래치회로의 제 2 출력신호가 다를 때에 상기 제 1 출력신 호를 대신하여 제 2 출력신호를 상기 제 3 출력단자로 전달하는 제 2 동작를 실시하게 하여, 상기 제 2 동작타이밍 신호를, 상기 제 1 동작타이밍 신호에 대해서 늦게 발생시키고, 또한, 상기 제 1 동작일 때에 동작주파수 또는 제 1 과 제 2 출력의 일치신호에 의해 제 2 래치회로의 동작기간을 제 2 동작타이밍신호로 동작할 때 보다도 짧게 한다.

Claims (21)

1. 입력신호를 받는 제 1 입력단자와 제 1 출력단자를 가지고, 제 1 동작타이밍신호에 응답하여 동작을 하는 제 1 래치회로와,

   상기 입력신호를 받는 제 2 입력단자와 제 2 출력단자를 가지고, 제 2 동작타이밍신호에 응답하여 동작을 하는 제 2 래치회로와,

   상기 제 1 출력단자로부터의 제 1 출력신호를 받는 제 3 입력단자와,

   상기 제 2 출력단자로부터의 제 2 출력신호를 받는 제 4 입력단자와,

   제 3 출력단자를 가지는 선택회로를 구비하고,

   상기 선택회로는, 상기 제 1 출력신호에 대응한 신호를 상기 제 3 출력단자로 전달하는 제 1 동작과,

   상기 제 1 출력신호와 제 2 출력신호가 다를 때에 상기 제 1 출력신호를 대신하여 제 2 출력신호를 상기 제 3 출력단자로 전달하는 제 2 동작을 실시하고,

   상기 제 2 동작타이밍신호는, 상기 제 1 동작타이밍신호에 대해서 늦게 발생되고,

   상기 제 2 래치회로는, 상기 제 1 동작일 때에 동작주파수 또는 상기 제 1 출력신호와 제 2 출력신호의 일치검출신호에 따라서 상기 제 2 동작타이밍신호에 의한 동작기간보다도 짧은 동작기간으로 제한되는 반도체집적회로장치.
2. 청구항 1 에 있어서,

   상기 제 1 입력단자 및 제 2 입력단자의 각각에는,

   상기 제 1 동작타이밍신호 및 제 2 동작타이밍신호에 응답하여 상기 제 1 및 제 2 래치회로의 동작기간에 있어서 상기 입력신호를 전달하는 신호선을 용량적으로 분리하는 스위치수단이 설치되는 것인 반도체집적회로장치.
3. 청구항 2 에 있어서,

   상기 제 1 출력단자에는, 상기 제 1 래치회로의 동작종료에 대응하여 발생되는 제 1 프리차지신호에 의해 동작하는 제 1 프리차지회로가 설치되고,

   상기 제 2 출력단자에는, 상기 제 2 래치회로의 동작종료에 대응하여 발생되는 제 2 프리차지신호에 의해 동작하는 제 2 프리차지회로가 설치되고,

   상기 제 1 프리차지신호가 상기 제 2 동작타이밍신호의 종료 타이밍에 선행할 때, 이러한 제 1 프리차지신호에 의해 상기 제 2 동작타이밍신호를 종료시키는 반도체집적회로장치.
4. 청구항 2 또는 청구항 3 에 있어서,

   상기 제 1 내지 제 4 입력단자 및 제 1 내지 제 3 출력단자의 각각은,

   상보의 신호를 전달하는 한쌍의 단자로 이루어지고,

   상기 제 1 래치회로는, 입력과 출력이 교차접속되어 이루어지는 한쌍의 제 1과 제 2 CMOS인버터회로와,

   상기 제 1 동작타이밍신호를 받고, 이러한 제 1 과 제 2 CMOS인버터회로에 동작전류를 흐르도록 하는 제 1 스위치 MOSFET로 이루어지고,

   상기 제 2 래치회로는, 입력과 출력이 교차접속되어 이루어지는 한쌍의 제 3 과 제 4 CMOS인버터회로와,

   상기 제 2 동작타이밍신호를 받고, 이러한 제 3 과 제 4 CMOS인버터호로에 동작전류를 흐르도록 하는 제 2 스위치 MOSFET로 이루어지는 반도체집적회로장치.
5. 청구항 4 에 있어서,

   상기 입력신호는, 클럭신호에 대응하여 복수개가 연속하여 전달되는 것이고,

   상기 클럭신호에 대응하여 상기 제 1 및 제 2 동작타이밍신호로 형성되는 반도체집적회로장치.
6. 청구항 5에 있어서,

   상기 선택회로의 출력측에는, 상기 제 1 과 제 2 래치회로에 대응된 한쌍의 래치회로를 구비한 래치기능을 가진 출력회로가 설치되어 이루어지는 반도체집적회로장치.
7. 청구항 4 내지 청구항 6 중 어느 한 항에 있어서,

   복수의 워드선과 복수의 상보비트선쌍 및 이들의 워드선과 상보비트선쌍에 대응하여 설치된 복수의 메모리셀로 이루어지는 메모리셀어레이와,

   상기 복수의 상보비트선쌍의 신호를 각각 증폭하는 복수로 이루어지는 제 1 증폭회로와,

   상기 복수의 제 1 증폭회로를 선택하는 제 1 선택회로와,

   상기 제 1 선택회로에 대해서 설치되는 제 1 공통상보선쌍을 각각 가지는 메로리블록의 복수개와,

   상기 복수개의 메모리블록에 대응한 상기 제 1 공통상보선쌍을 선택하는 복수의 제 2 선택회로와,

   상기 복수의 제 2 선택회로에 대해서 설치되는 제 2 공통상보선쌍를 더 구비하여 이루어지고,

   상기 제 2 공통상보선쌍에 전달된 상기 메모리셀로부터의 판독신호가 상기 입력신호로 되는 반도체집적회로장치.
8. 청구항 7 에 있어서,

   상기 입력신호는,

   클럭신호의 상승에지와 하강에지의 양쪽에 대응하여 복수개가 연속하여 전달되는 것인 반도체집적회로장치.
9. 청구항 1 에 있어서,

   상기 제 2 동작타이밍신호의 발생동작을 고정적으로 금지시키는 회로를 더 포함하는 반도체집적회로장치.
10. 청구항 1 에 있어서,

    상기 제 1 래치회로의 제 1 입력단자에 공급되는 입력신호는, 차동증폭회로에 의해 형성된 증폭신호인 반도체집적회로장치.
11. 제 1 입력신호를 받는 제 1 입력단자와 제 1 출력단자를 가지고, 제 1 동작타이밍신호에 응답하여 동작을 하는 제 1 래치회로와,

    제 2 입력신호를 받는 제 2 입력단자와 제 2 출력단자를 가지고, 제 2 동작타이밍신호에 응답하여 동작을 하는 제 2 래치회로와,

    제 3 입력단자와 제 3 출력단자를 가지고, 제 3 동작타이밍신호에 응답하여 동작을 하는 제 3 래치회로와,

    제 4 입력단자 및 제 5 입력단자와 제 4 출력단자를 가지고, 상기 제 4 입력단자에 상기 제 1 래치회로의 제 1 출력단자로부터의 제 1 출력신호가 전달되는 제 1 선택회로와,

    제 6 입력단자 및 제 7 입력단자와 제 5출력단자를 가지고, 상기 제 6 입력단자에 상기 제 2 래치회로의 제 2 출력단자로부터의 제 2 출력신호가 전달되는 제 2 선택회로와,

    제 1 동작모드에서의 제 1 상태일 때에 상기 제 1 입력신호를 상기 제 3 입력단자로 전달하고, 상기 제 3 래치회로의 제 3 출력신호를 상기 제 5 입력단자로 전달하는 제 1 스위치와,

    제 1 동작모드에서의 제 2 상태일 때에 상기 제 2 입력신호를 상기 제 3 입 력단자로 전달하고, 상기 제 3 래치회로의 제 3 출력신호를 상기 제 7 입력단자로전달하는 제 2 스위치를 구비하고,

    상기 제 1 선택회로는, 상기 제 1 동작모드에서의 제 1 상태일 때에 상기 제 3 출력신호에 대응한 신호를 상기 제 3 출력단자로 전달하는 제 1 동작과, 상기 제 3 출력신호와 제 1 출력신호가 다를 때에 상기 제 3 출력신호를 대신하여 제 1 출력신호를 상기 제 3 출력단자로 전달하는 제 2 동작을 실시하고,

    상기 제 1 선택회로는, 상기 제 1 동작모드에서의 제 2 상태일 때에 상기 제 1 출력신호를 상기 제 3 출력단자로 전달하는 제 3 동작을 실시하고,

    상기 제 1 동작모드에서의 상기 제 1 상태일 때의 상기 제 1 동작타이밍신호는, 상기 제 3 동작타이밍신호에 대해서 늦게 발생되고,

    상기 제 1 래치회로는, 상기 제 1 동작일 때에 동작주파수 또는 상기 제 1 출력신호와 제 3 출력신호의 일치검출신호에 따라서 상기 제 1 타이밍신호에 의한 동작기간보다도 짧은 동작기간으로 제한되고,

    상기 제 2 선택회로는, 상기 제 1 동작모드에서의 상기 제 2 상태일 때에 상기 제 3 출력신호에 대응한 신호를 상기 제 4 출력단자로 전달하는 제 4 동작과, 상기 제 3 출력신호와 제 2 출력신호가 다를때에 제 3 출력신호를 대신하여 제 2 출력신호를 상기 제 4 출력단자로 전달하는 제 5 동작을 실시하고,

    상기 제 2 선택회로는, 상기 제 1 동작모드에서의 상기 제 1 상태일 때에 상기 제 2 출력신호를 상기 제 4 출력단자로 전달하는 제 6 동작을 실시하고,

    상기 제 1 동작모드에서의 상기 제 2 상태일 때의 상기 제 2 동작 타이밍신 호는, 상기 제 3 동작타이밍신호에 대해서 늦게 발생되고,

    상기 제 2 래치회로는, 상기 제 4 동작일 때에 동작주파수 또는 상기 제 3 출력신호와 제 2 출력신호의 일치검출신호에 따라서 상기 제 2 타이밍신호에 의한 동작기간보다도 짧은 동작기간으로 제한되는 반도체집적회로장치.
12. 청구항 11에 있어서,

    상기 제 1 입력단자 내지 제 3 입력단자의 각각에는, 상기 제 1 내지 제 3 동작타이밍신호에 응답하여, 상기 제 1 내지 제 3 래치회로의 동작기간일 때에 상기 입력신호를 전달하는 신호선을 용량적으로 분리하는 스위치수단이 설치되는 것인 반도체집적회로장치.
13. 청구항 12에 있어서,

    상기 제 1 선택회로와 제 2 선택회로에 대해서 공용되는 출력회로를 구비하고,

    상기 제 1 입력신호와 제 2 입력신호는 같은 타이밍에 대응하여 공급되고,

    상기 제 1 동작모드의 제 1 상태에서는, 상기 제 1 입력신호에 대응한 제 1 출력신호를 상기 출력회로에서 출력시킨 후에 제 2 입력신호에 대응한 제 2 출력신호를 상기 출력회로에서 출력시키는 것이고,

    상기 제 1 동작모드의 제 2 상태에서는, 상기 제 2 입력신호에 대응한 제 2 출력신호를 상기 출력회로에서 출력시킨 후에 제 1 입력신호에 대응한 제 1 출력신 호를 상기 출력회로에서 출력시키는 것인 반도체집적회로장치.
14. 청구항 13 에 있어서,

    상기 제 1 출력단자에는, 상기 제 1 래치회로의 동작종료에 대응하여 발생되는 제 1 프리차지신호에 의해 동작하는 제 1 프리차지회로가 설치되고,

    상기 제 2 출력단자에는, 상기 제 2 래치회로의 동작종료에 대응하여 발생되는 제 2 프리차지신호에 의해 동작하는 제 2 프리차지회로가 설치되고,

    상기 제 3 출력단자에는, 상기 제 3 래치회로의 동작종료에 대응하여 발생되는 제 3 프리차지신호에 의해 동작하는 제 3 프리차지회로가 설치되고,

    상기 제 1 동작모드에서의 제 1 상태일 때에 제 3 프리차지신호가 상기 제 1 동작타이밍신호의 종료타이밍에 선행할 때, 이러한 제 3 프리차지신호에 의해 상기 제 1 동작타이밍신호를 종료시키고,

    상기 제 1 동작모드에서의 제 2 상태일 때에 제 3 프리차지신호가 상기 제 2 동작타이밍신호의 종료타이밍에 선행할 때, 이러한 제 3 프리차지신호에 의해 상기 제 2 동작타이밍신호를 종료시키는 반도체집적회로장치.
15. 청구항 13 또는 청구항 14 에 있어서,

    상기 제 1 내지 제 7 입력단자 및 제 1 내지 제 5 출력단자의 각각은, 상보의 신호를 전달하는 한쌍의 단자로 이루어지고,

    상기 제 1 래치회로는, 입력과 출력이 교차접속되어 이루어지는 한쌍의 제 1 과 제 2 CMOS인버터회로와, 상기 제 1 동작타이밍신호를 받고, 이러한 제 1 과 제 2 CMOS인버터회로에 동작전류를 흐르도록 하는 제 1 스위치MOSFET로 이루어지고,

    상기 제 2 래치회로는, 입력과 출력이 교차접속되어 이루어지는 한쌍의 제 3과 제 4 CMOS인버터회로와, 상기 제 2 동작타이밍신호를 받고, 이러한 제 3 과 제 4 CMOS인버터회로에 동작전류를 흐르도록 하는 제 2 스위치MOSFET로 이루어지고,

    상기 제 3 래치회로는, 입력과 출력이 교차접속되어 이루어지는 한쌍의 제 5와 제 6 CMOS인버터회로와, 상기 제 3 동작타이밍신호를 받고, 이러한 제 5 와 제 6 CMOS인버터회로에 동작전류를 흐르도록 하는 제 3 스위치MOSFET로 이루어지는 반도체집적회로장치.
16. 청구항 15 에 있어서,

    복수의 워드선과 복수의 상보비트선쌍 및 이들의 워드선과 상보비트선쌍에 대응하여 설치된 복수의 메모리셀로 이루어지는 메모리셀어레이와,

    상기 복수의 상보비트선쌍의 신호를 각각 증폭하는 복수로 이루어지는 제 1 증폭회로와,

    상기 복수의 제 1 증폭회로를 선택하는 제 1 선택회로와,

    상기 제 1 선택회로에 대해서 설치되는 제 1 공통상보선쌍를 각각 가지는 메모리블록의 복수개와,

    상기 복수개의 메모리블록에 대응한 상기 제 1 공통상보선쌍을 선택하는 복수의 제 2 선택회로와,

    상기 복수의 제 2 선택회로에 대해서 설치되는 제 2 공통상보선쌍을 더 구비하여 이루어지고,

    상기 제 2 공통상보선쌍은, 상기 제 1 입력신호와 제 2 입력신호에 대응하여 각각 설치되는 것이고, 각각에 전달된 상기 메모리셀로부터의 판독신호가 상기 제 1 과 제 2 입력신호로 되는 반도체집적회로장치.
17. 청구항 16 에 있어서,

    상기 제 1 입력신호와 제 2 입력신호는, 클럭신호에 대응하여 동시에 공급되고, 상기 제 1 동작모드에서의 제 1 상태 및 제 2 상태의 각각에 따라서, 상기 제 1 입력신호와 제 2 입력신호에 각각 대응한 출력신호가 상기 클럭신호의 상승에지와 하강에지의 양쪽에 대응하여 연속해서 상기 출력회로에 전달되는 것인 반도체집적회로장치.
18. 제 1 입력신호를 받는 제 1 입력단자와 제 1 출력단자를 가지고, 제 1 동작타이밍신호에 응답하여 동작을 하는 제 1 래치회로와,

    제 2 입력신호를 받는 제 2 입력단자와 제 2 출력단자를 가지고, 제 2 동작타이밍신호에 응답하여 동작을 하는 제 2 래치회로와,

    제 3 입력단자와 제 3 출력단자를 가지고, 제 3 동작타이밍신호에 응답하여 동작을 하는 제 3 래치회로와,

    제 4 입력단자 및 제 5 입력단자와 제 4 출력단자를 가지고, 상기 제 4 입력 단자에 상기 제 1 래치회로의 제 1 출력단자로부터의 제 1 출력신호가 전달되는 제 1 선택회로와,

    제 6 입력단자 및 제 7 입력단자와 제 5출력단자를 가지고, 상기 제 6 입력단자에 상기 제 2 래치회로의 제 2 출력단자로부터의 제 2 출력신호가 전달되는 제 2 선택회로와,

    제 1 동작모드에서의 제 1 상태일 때에 상기 제 1 입력신호를 상기 제 3 입력단자로 전달하고, 상기 제 3 래치회로의 제 3 출력신호를 상기 제 5 입력단자로 전달하는 제 1 스위치와,

    제 1 동작모드에서의 제 2 상태일 때에 상기 제 2 입력신호를 상기 제 3 입력단자에 전달하고, 상기 제 3 래치회로의 제 3 출력신호를 상기 제 7 입력단자에전달하는 제 2 스위치를 구비하고,

    상기 제 1 선택회로는, 상기 제 1 동작모드에서의 제 1 상태일 때에 상기 제 3 출력신호에 대응한 신호를 상기 제 3 출력단자로 전달하는 제 1 동작과, 상기 제 3 출력신호와 제 1 출력신호가 다를 때에 상기 제 3 출력신호를 대신하여 제 1 출력신호를 상기 제 3 출력단자로 전달하는 제 2 동작을 실시하고,

    상기 제 1 선택회로는, 상기 제 1 동작모드에서의 제 2 상태일 때에 상기 제 1 출력신호를 상기 제 3 출력단자로 전달하는 제 3 동작을 실시하고,

    상기 제 1 동작모드에서의 상기 제 1 상태일 때의 상기 제 1 동작타이밍신호는, 상기 제 3 동작타이밍신호에 대해서 늦게 발생되고,

    상기 제 1 래치회로는, 상기 제 1 동작일 때에 동작주파수 또는 상기 제 1 출력신호와 제 3 출력신호의 일치검출신호에 따라서 상기 제 1 타이밍신호에 의한 동작기간보다도 짧은 동작기간으로 제한되고,

    상기 제 2 선택회로는, 상기 제 1 동작모드에서의 상기 제 2 상태일 때에 상기 제 3 출력신호에 대응한 신호를 상기 제 4 출력단자로 전달하는 제 4 동작과, 상기 제 3 출력신호와 제 2 출력신호가 다를때에 제 3 출력신호를 대신하여 제 2 출력신호를 상기 제 4 출력단자로 전달하는 제 5 동작을 실시하고,

    상기 제 2 선택회로는, 상기 제 1 동작모드에서의 상기 제 1 상태일 때에 상기 제 2 출력신호를 상기 제 4 출력단자로 전달하는 제 6 동작을 실시하고,

    상기 제 1 동작모드에서의 상기 제 2 상태일 때의 상기 제 2 동작 타이밍신호는, 상기 제 3 동작타이밍신호에 대해서 늦게 발생되고,

    상기 제 2 래치회로는, 상기 제 4 동작일 때에 동작주파수 또는 상기 제 3 출력신호와 제 2 출력신호의 일치검출신호에 따라서 상기 제 2 타이밍신호에 의한 동작기간보다도 짧은 동작기간으로 제한되고,

    제 2 동작모드일 때에 상기 제 1 스위치 또는 상기 제 2 스위치의 어느 한쪽을 상기의 접속상태로 하고, 상기 제 1 동작타이밍 및 제 2 동작타이밍을 상기 제 1 동작모드일 때 보다도 늦게 하여, 제 1 입력신호와 제 2 입력신호에 대응한 제 1 출력신호와 제 2 출력신호를 병렬로 상기 제 1 과 제 2 선택회로를 통해서 출력시켜서 이루어지는 반도체집적회로장치.
19. 청구항 18 에 있어서,

    상기 제 1 입력단자 내지 제 3 입력단자의 각각에는, 상기 제 1 내지 제 3 동작타이밍신호에 응답하여, 상기 제 1 내지 제 3 래치회로의 동작기간일 때에 상기 입력신호를 전달하는 신호선을 용량적으로 분리하는 스위치수단이 설치되는 것인 반도체집적회로장치.
20. 청구항 19 에 있어서,

    상기 제 1 동작모드는, 통상의 동작모드이고,

    상기 제 2 동작모드는, 테스트동작모드이고, 이러한 테스트동작모드에서는 상기 제 1 출력신호와 제 2 출력신호가 함께 테스트회로에 공급되는 것인 반도체집적회로장치.
21. 제 1 입력단자에서 입력신호를 받는 제 1 증폭회로와,

    제 2 입력단자에서 입력신호를 받는 제 2 증폭회로와,

    상기 제 1 증폭회로의 제 1 출력신호와 제 2 증폭회로의 제 2 출력신호의 어느 한쪽을 출력하는 선택회로를 구비하고,

    상기 제 1 증폭회로의 동작개시타이밍보다 상기 제 2 증폭회로의 동작개시타이밍이 늦게 설정되고,

    상기 선택회로는 상기 제 1 출력신호를 받은 후에 상기 제 2 출력신호를 받고,

    상기 제 2 출력신호가 상기 제 1 출력신호와 다른 경우에는, 상기 선택회로 는 상기 제 1 출력신호의 출력을 상기 제 2 출력신호의 출력으로 절환하여 출력가능하게 되고,

    상기 제 1 증폭회로의 동작기간보다 상기 제 2 증폭회로의 동작기간이 짧아지도록 상기 제 2 증폭회로가 제어되는 반도체집적회로장치.

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