JPH08227581A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08227581A JPH08227581A JP7032710A JP3271095A JPH08227581A JP H08227581 A JPH08227581 A JP H08227581A JP 7032710 A JP7032710 A JP 7032710A JP 3271095 A JP3271095 A JP 3271095A JP H08227581 A JPH08227581 A JP H08227581A
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Abstract
(57)【要約】
【目的】ラッチ型センスアンプを有する半導体記憶装置
において読み出しアクセスに対する遅延を最小限に押
え、かつ誤読み出しを防止する。 【構成】同じデータ線に接続された第１と第２のセンス
アンプを設け、第２のセンスアンプの制御信号を遅延さ
せる。このセンスアンプ出力を比較し、双方の出力が同
じであれば第１のセンスアンプ出力を優先させ、異なれ
ば第２のセンスアンプ出力を優先させる。データ線とセ
ンスアンプの入出力ノード間にスイッチングＴｒを設
け、センスアンプ活性化期間はＯＦＦさせることでセン
スアンプ出力がデータ線電位を反転させることを防止す
る。また遅延手段をヒューズにより制御するあるいは入
力と出力を分離したラッチ型センスアンプを使用する
等。 【効果】プロセス変動や電源電圧降下により制御信号が
早く生じてしまう場合にも、センスアンプ２及び比較器
の動作により誤読みだしを防止できる。
において読み出しアクセスに対する遅延を最小限に押
え、かつ誤読み出しを防止する。 【構成】同じデータ線に接続された第１と第２のセンス
アンプを設け、第２のセンスアンプの制御信号を遅延さ
せる。このセンスアンプ出力を比較し、双方の出力が同
じであれば第１のセンスアンプ出力を優先させ、異なれ
ば第２のセンスアンプ出力を優先させる。データ線とセ
ンスアンプの入出力ノード間にスイッチングＴｒを設
け、センスアンプ活性化期間はＯＦＦさせることでセン
スアンプ出力がデータ線電位を反転させることを防止す
る。また遅延手段をヒューズにより制御するあるいは入
力と出力を分離したラッチ型センスアンプを使用する
等。 【効果】プロセス変動や電源電圧降下により制御信号が
早く生じてしまう場合にも、センスアンプ２及び比較器
の動作により誤読みだしを防止できる。
Description
【０００１】
【産業上の利用分野】本発明は、２つのラッチ型センス
アンプを備えた半導体記憶装置に関する。
アンプを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】従来のセンスアンプを図６（ｂ）に示
す。図６（ｂ）はカレントミラー型センスアンプであ
り、メモリセルから読み出されるメモリセル信号を伝達
する相補のデータ線ＤＢ，／ＤＢをデータ入力トランジ
スタ（以下トランジスタをＴｒと略）であるＮｃｈＴｒ
５３，５４のゲートに入力し、制御ＴｒであるＮｃｈＴ
ｒ５５のゲートを制御信号ＳＡｃｏｎにより制御し、増
幅動作を行う。カレントミラー型センスアンプは微少な
入力電位を増幅する点において優れた特性を持つが、制
御信号が活性化されている間は貫通電流が流れてしまう
ため消費電流が増加してしまう。
す。図６（ｂ）はカレントミラー型センスアンプであ
り、メモリセルから読み出されるメモリセル信号を伝達
する相補のデータ線ＤＢ，／ＤＢをデータ入力トランジ
スタ（以下トランジスタをＴｒと略）であるＮｃｈＴｒ
５３，５４のゲートに入力し、制御ＴｒであるＮｃｈＴ
ｒ５５のゲートを制御信号ＳＡｃｏｎにより制御し、増
幅動作を行う。カレントミラー型センスアンプは微少な
入力電位を増幅する点において優れた特性を持つが、制
御信号が活性化されている間は貫通電流が流れてしまう
ため消費電流が増加してしまう。
【０００３】低消費電流化を考慮したセンスアンプ構成
としては図６（ａ）に示されるラッチ型センスアンプが
上げられ、前記相補のデータ線ＤＢ，／ＤＢはインバー
タ構成であるＰｃｈＴｒ１５とＮｃｈＴｒ１７及びＰｃ
ｈＴｒ１６とＮｃｈＴｒ１８のゲートに入力され、かつ
出力線ＳＯ，／ＳＯとも接続され、制御ＴｒであるＰｃ
ｈＴｒ１３及びＮｃｈＴｒ１４を前記制御信号ＳＡｃｏ
ｎにより制御する。
としては図６（ａ）に示されるラッチ型センスアンプが
上げられ、前記相補のデータ線ＤＢ，／ＤＢはインバー
タ構成であるＰｃｈＴｒ１５とＮｃｈＴｒ１７及びＰｃ
ｈＴｒ１６とＮｃｈＴｒ１８のゲートに入力され、かつ
出力線ＳＯ，／ＳＯとも接続され、制御ＴｒであるＰｃ
ｈＴｒ１３及びＮｃｈＴｒ１４を前記制御信号ＳＡｃｏ
ｎにより制御する。
【０００４】図８はカレントミラー型センスアンプとラ
ッチ型センスアンプの消費電流を示したものであり、カ
レントミラー型センスアンプの電流波形は５８、ラッチ
型センスアンプの電流波形は５９である。ラッチ型セン
スアンプは出力が確定した場合、インバータ構成により
データをホールドするため電流をカットする。
ッチ型センスアンプの消費電流を示したものであり、カ
レントミラー型センスアンプの電流波形は５８、ラッチ
型センスアンプの電流波形は５９である。ラッチ型セン
スアンプは出力が確定した場合、インバータ構成により
データをホールドするため電流をカットする。
【０００５】半導体記憶装置は一般的にプロセス変動や
電源電圧降下によりデータ線電位とセンスアンプの制御
信号のタイミングずれが生じ、不適切な活性化が行わ
れ、入力電位が不定のまま増幅・読み出し動作が行われ
てしまうことがある。カレントミラー型センスアンプは
入力が完全非同期に読み出し動作が行われ、次に正規デ
ータが入力される場合、一旦誤読み出しを行っても正規
データを出力する。しかしラッチ型センスアンプは一旦
センスアンプの出力が確定してしまうと正規データが入
力されても誤読み出しされたままであり、メモリセルで
生じるデータ破壊の場合と同様になってしまうという欠
点を有している。
電源電圧降下によりデータ線電位とセンスアンプの制御
信号のタイミングずれが生じ、不適切な活性化が行わ
れ、入力電位が不定のまま増幅・読み出し動作が行われ
てしまうことがある。カレントミラー型センスアンプは
入力が完全非同期に読み出し動作が行われ、次に正規デ
ータが入力される場合、一旦誤読み出しを行っても正規
データを出力する。しかしラッチ型センスアンプは一旦
センスアンプの出力が確定してしまうと正規データが入
力されても誤読み出しされたままであり、メモリセルで
生じるデータ破壊の場合と同様になってしまうという欠
点を有している。
【０００６】
【発明が解決しようとする課題】前記したラッチ型セン
スアンプのホールド特性による誤読み出しに関する課題
は一般的に制御信号に遅延回路を接続させ、プロセス変
動と電源電圧のマージンを考慮し十分なマージンを持た
せることで前記問題を解決していた。しかしこの方法は
半導体記憶装置の読み出しアクセスを標準的に作成され
た製品についても遅らせてしまう。またプロセス及び電
源電圧変動等で制御信号が早く確定してしまう製品を不
良製品としてしか判別できず、アクセス等による分類等
ができないという欠点がある。
スアンプのホールド特性による誤読み出しに関する課題
は一般的に制御信号に遅延回路を接続させ、プロセス変
動と電源電圧のマージンを考慮し十分なマージンを持た
せることで前記問題を解決していた。しかしこの方法は
半導体記憶装置の読み出しアクセスを標準的に作成され
た製品についても遅らせてしまう。またプロセス及び電
源電圧変動等で制御信号が早く確定してしまう製品を不
良製品としてしか判別できず、アクセス等による分類等
ができないという欠点がある。
【０００７】本発明は、上記のラッチ型センスアンプを
有する半導体記憶装置の課題に対し、読み出しアクセス
に対する遅延を最小限に抑え、かつ誤読み出しを防止さ
せることを目的とする。
有する半導体記憶装置の課題に対し、読み出しアクセス
に対する遅延を最小限に抑え、かつ誤読み出しを防止さ
せることを目的とする。
【０００８】
【課題を解決するための手段】上記目的は、メモリセル
信号を伝達するデータ線と、前記データ線電位を検出し
増幅するラッチ型センスアンプにおいて、前記データ線
を入力する第１のラッチ型センスアンプの増幅動作を制
御する第１の制御信号と、前記データ線を入力する第２
のラッチ型センスアンプの増幅動作を前記第１の制御信
号に遅延手段を介して制御する第２の制御信号と、前記
第１と第２のラッチ型センスアンプの出力を比較する比
較回路を設けたことにより達成される。
信号を伝達するデータ線と、前記データ線電位を検出し
増幅するラッチ型センスアンプにおいて、前記データ線
を入力する第１のラッチ型センスアンプの増幅動作を制
御する第１の制御信号と、前記データ線を入力する第２
のラッチ型センスアンプの増幅動作を前記第１の制御信
号に遅延手段を介して制御する第２の制御信号と、前記
第１と第２のラッチ型センスアンプの出力を比較する比
較回路を設けたことにより達成される。
【０００９】
【実施例】以下、図面を参照して本発明の半導体記憶装
置の実施例を説明する。図１は本発明を示す第１の実施
例である。図１において１は第１のセンスアンプ、２は
第２のセンスアンプ、３は遅延手段、４は比較器であ
り、相補のデータ線ＤＢ，／ＤＢは第１のセンスアンプ
１と第２のセンスアンプ２に接続され、前記センスアン
プの出力線であるＳＯ１及びＳＯ２はそれぞれ比較器４
に接続される。本センスアンプの増幅動作はインバータ
を構成するＰｃｈＴｒ１５，１６及びＮｃｈＴｒ１７，
１８において行われる。
置の実施例を説明する。図１は本発明を示す第１の実施
例である。図１において１は第１のセンスアンプ、２は
第２のセンスアンプ、３は遅延手段、４は比較器であ
り、相補のデータ線ＤＢ，／ＤＢは第１のセンスアンプ
１と第２のセンスアンプ２に接続され、前記センスアン
プの出力線であるＳＯ１及びＳＯ２はそれぞれ比較器４
に接続される。本センスアンプの増幅動作はインバータ
を構成するＰｃｈＴｒ１５，１６及びＮｃｈＴｒ１７，
１８において行われる。
【００１０】またセンスアンプの制御信号であるＳＡｃ
ｏｎは第１のセンスアンプの制御ＴｒであるＰｃｈＴｒ
１３とインバータ１９により反転してＮｃｈＴｒ１４に
接続される。第２のセンスアンプに接続される制御信号
ＳＡｃｏｎは遅延手段３を介して同様に第２のセンスア
ンプの制御Ｔｒに接続される。前記遅延手段は第１のセ
ンスアンプの出力が確定するまで、第２のセンスアンプ
を動作させないように設定している。本発明の一実施例
であるセンスアンプ１，２は制御信号ＳＡｃｏｎにより
電源電圧と接続されたＰｃｈ制御用Ｔｒ１３と接地電位
に接続されたＮｃｈ制御用Ｔｒ１４により、制御信号が
非活性時に電流経路をカットする構成を取っている。
ｏｎは第１のセンスアンプの制御ＴｒであるＰｃｈＴｒ
１３とインバータ１９により反転してＮｃｈＴｒ１４に
接続される。第２のセンスアンプに接続される制御信号
ＳＡｃｏｎは遅延手段３を介して同様に第２のセンスア
ンプの制御Ｔｒに接続される。前記遅延手段は第１のセ
ンスアンプの出力が確定するまで、第２のセンスアンプ
を動作させないように設定している。本発明の一実施例
であるセンスアンプ１，２は制御信号ＳＡｃｏｎにより
電源電圧と接続されたＰｃｈ制御用Ｔｒ１３と接地電位
に接続されたＮｃｈ制御用Ｔｒ１４により、制御信号が
非活性時に電流経路をカットする構成を取っている。
【００１１】また前記制御信号ＳＡｃｏｎは前記データ
線とセンスアンプの入出力線を切り離すためのＮｃｈＴ
ｒ１１，１２のゲートを制御させることでセンスアンプ
活性時に前記データ線とセンスアンプ出力線ＳＯを切り
離している。
線とセンスアンプの入出力線を切り離すためのＮｃｈＴ
ｒ１１，１２のゲートを制御させることでセンスアンプ
活性時に前記データ線とセンスアンプ出力線ＳＯを切り
離している。
【００１２】図２は図１の比較器４の一実施例である。
第１のセンスアンプ出力ＳＯ１及び第２のセンスアンプ
出力ＳＯ２はＥＸＯＲ回路２３とＮＡＮＤ回路２６，２
７に接続され、前記ＮＡＮＤ回路の出力は出力信号ＯＵ
Ｔを出力するＮＡＮＤ回路２８に接続される。前記ＥＸ
ＯＲ回路２３の出力は第１のセンスアンプ制御信号ＳＡ
１及びその遅延信号であるＳＡ２を入力するＮＡＮＤ回
路２１の反転信号とを入力するＮＡＮＤ回路２４に接続
され、この出力を前記ＮＡＮＤ回路２６とこの反転信号
を前記ＮＡＮＤ回路２７に入力する。この比較器は第１
のセンスアンプ１出力ＳＯ１と、制御信号を遅延させた
センスアンプ２出力ＳＯ２を比較する。ＳＯ１とＳＯ２
が等しければそのままＳＯ１を出力し、ＳＯ１とＳＯ２
が異なる場合はＳＯ２を出力する回路構成を取ってい
る。
第１のセンスアンプ出力ＳＯ１及び第２のセンスアンプ
出力ＳＯ２はＥＸＯＲ回路２３とＮＡＮＤ回路２６，２
７に接続され、前記ＮＡＮＤ回路の出力は出力信号ＯＵ
Ｔを出力するＮＡＮＤ回路２８に接続される。前記ＥＸ
ＯＲ回路２３の出力は第１のセンスアンプ制御信号ＳＡ
１及びその遅延信号であるＳＡ２を入力するＮＡＮＤ回
路２１の反転信号とを入力するＮＡＮＤ回路２４に接続
され、この出力を前記ＮＡＮＤ回路２６とこの反転信号
を前記ＮＡＮＤ回路２７に入力する。この比較器は第１
のセンスアンプ１出力ＳＯ１と、制御信号を遅延させた
センスアンプ２出力ＳＯ２を比較する。ＳＯ１とＳＯ２
が等しければそのままＳＯ１を出力し、ＳＯ１とＳＯ２
が異なる場合はＳＯ２を出力する回路構成を取ってい
る。
【００１３】本実施例に示される比較器の出力は、ＳＡ
１及びＳＡ２により合成された信号によりＳＯ１の電位
を出力するモードと、ＥＸＯＲ回路２３により比較され
た結果を出力するモードを有している。センスアンプ双
方がとも活性化しているときは、双方のセンスアンプ出
力を比較するＥＸＯＲ回路の出力信号を前記ＮＡＮＤ回
路に伝達させ、双方の信号が同じである場合はＮＡＮＤ
回路２６を介してＳＯ１のデータを出力し、双方の信号
が異なる場合はＮＡＮＤ回路２７を介してＳＯ２のデー
タを出力する。またセンスアンプの一方あるいは双方が
不活性な場合は第１のセンスアンプ１の出力であるＳＯ
１のデータを出力させるようにしている。
１及びＳＡ２により合成された信号によりＳＯ１の電位
を出力するモードと、ＥＸＯＲ回路２３により比較され
た結果を出力するモードを有している。センスアンプ双
方がとも活性化しているときは、双方のセンスアンプ出
力を比較するＥＸＯＲ回路の出力信号を前記ＮＡＮＤ回
路に伝達させ、双方の信号が同じである場合はＮＡＮＤ
回路２６を介してＳＯ１のデータを出力し、双方の信号
が異なる場合はＮＡＮＤ回路２７を介してＳＯ２のデー
タを出力する。またセンスアンプの一方あるいは双方が
不活性な場合は第１のセンスアンプ１の出力であるＳＯ
１のデータを出力させるようにしている。
【００１４】図３は前記比較器４の動作波形を示す実施
例であり、データ線の電位が”１”である場合の実施例
である。図３（ａ）においてＳＡ１が”１”になること
でセンスアンプ１の出力であるＳＯ１が”１”に確定す
る。この時第１のセンスアンプの出力が確定するまで第
２のセンスアンプが動作しないように設定した制御信号
ＳＡ２は”０”であり、比較器４はＳＯ１を優先させて
動作する。すなわちＳＯ１はＮＡＮＤ回路２６を介して
出力ｏｕｔに同様の”１”を出力する。この後、遅延設
定した制御信号ＳＡ２が”１”に立ち上がり、センスア
ンプ２が活性化し、比較器４はそれぞれのセンスアンプ
出力を比較する。ここではＳＯ１とＳＯ２は同じ”１”
を示しているので出力は前記した場合と同様にＮＡＮＤ
回路２６を介して出力ｏｕｔに”１”を出力する。
例であり、データ線の電位が”１”である場合の実施例
である。図３（ａ）においてＳＡ１が”１”になること
でセンスアンプ１の出力であるＳＯ１が”１”に確定す
る。この時第１のセンスアンプの出力が確定するまで第
２のセンスアンプが動作しないように設定した制御信号
ＳＡ２は”０”であり、比較器４はＳＯ１を優先させて
動作する。すなわちＳＯ１はＮＡＮＤ回路２６を介して
出力ｏｕｔに同様の”１”を出力する。この後、遅延設
定した制御信号ＳＡ２が”１”に立ち上がり、センスア
ンプ２が活性化し、比較器４はそれぞれのセンスアンプ
出力を比較する。ここではＳＯ１とＳＯ２は同じ”１”
を示しているので出力は前記した場合と同様にＮＡＮＤ
回路２６を介して出力ｏｕｔに”１”を出力する。
【００１５】図３（ｂ）は制御信号が早く確定した場合
の波形図であり、ＳＡ１が早く確定したためセンスアン
プ１が誤読み出しを行い出力ＳＯ１に”０”を出力した
場合のものである。この時比較器４の出力ｏｕｔは前記
した場合と同様にＮＡＮＤ回路２６を介して”０”を出
力する。次に遅延された制御信号ＳＡ２が”１”とな
り、比較動作が行われ、ＳＯ１とＳＯ２が異なるため、
比較器４の出力ｏｕｔはＮＡＮＤ回路２７を介してＳＯ
２のデータである”１”にデータを反転させる。以上の
動作を行う比較器４及びセンスアンプ２を設けることに
より、プロセス変動や電源電圧降下により制御信号が早
く生じてしまう場合に、一旦センスアンプの出力が誤デ
ータに確定してしまってもセンスアンプ２及び比較器の
動作により誤読み出しを防止でき、読み出し不良の製品
を救済することができる。
の波形図であり、ＳＡ１が早く確定したためセンスアン
プ１が誤読み出しを行い出力ＳＯ１に”０”を出力した
場合のものである。この時比較器４の出力ｏｕｔは前記
した場合と同様にＮＡＮＤ回路２６を介して”０”を出
力する。次に遅延された制御信号ＳＡ２が”１”とな
り、比較動作が行われ、ＳＯ１とＳＯ２が異なるため、
比較器４の出力ｏｕｔはＮＡＮＤ回路２７を介してＳＯ
２のデータである”１”にデータを反転させる。以上の
動作を行う比較器４及びセンスアンプ２を設けることに
より、プロセス変動や電源電圧降下により制御信号が早
く生じてしまう場合に、一旦センスアンプの出力が誤デ
ータに確定してしまってもセンスアンプ２及び比較器の
動作により誤読み出しを防止でき、読み出し不良の製品
を救済することができる。
【００１６】次に本発明に用いることができるセンスア
ンプについて説明する。従来用いられていた入力と出力
が共通のラッチ型センスアンプは図６（ａ）に示される
ものであり、このセンスアンプを並列にかつ本発明と同
様に比較器を用いて配置し、かつプロセス変動等により
制御信号が早く確定した場合の例を示す。入力と出力が
共通した従来の回路構成ではセンスアンプが誤読み出し
をした場合、センスアンプの入力電位を変えてしまう。
共通のデータ線を入力するセンスアンプ２が遅延されて
活性化するとき入力電位が不定になっているため、セン
スアンプ２も同様に誤動作を行ってしまう。このため、
本発明では図６（ａ）のタイプのセンスアンプはそのま
までは使用できないことがわかる。
ンプについて説明する。従来用いられていた入力と出力
が共通のラッチ型センスアンプは図６（ａ）に示される
ものであり、このセンスアンプを並列にかつ本発明と同
様に比較器を用いて配置し、かつプロセス変動等により
制御信号が早く確定した場合の例を示す。入力と出力が
共通した従来の回路構成ではセンスアンプが誤読み出し
をした場合、センスアンプの入力電位を変えてしまう。
共通のデータ線を入力するセンスアンプ２が遅延されて
活性化するとき入力電位が不定になっているため、セン
スアンプ２も同様に誤動作を行ってしまう。このため、
本発明では図６（ａ）のタイプのセンスアンプはそのま
までは使用できないことがわかる。
【００１７】本発明で用いた図１のセンスアンプは図６
（ａ）のセンスアンプに、データ線とセンスアンプの入
出力ノード間にスイッチングＮｃｈＴｒ１１，１２を設
け、このゲートを制御信号ＳＡｃｏｎで制御させる構成
を取っている。すなわちセンスアンプ活性化期間はこの
スイッチングＮｃｈＴｒはＯＦＦさせることでセンスア
ンプ出力がデータ線電位を反転させることを防止してお
り、さらにデータ線とセンスアンプ入力を切り放すこと
で容量を低減でき、高速動作を行うことができる。また
センスアンプの相補の出力を比較する実施例を図７に示
す。この場合においても同様の効果を得ることができ
る。
（ａ）のセンスアンプに、データ線とセンスアンプの入
出力ノード間にスイッチングＮｃｈＴｒ１１，１２を設
け、このゲートを制御信号ＳＡｃｏｎで制御させる構成
を取っている。すなわちセンスアンプ活性化期間はこの
スイッチングＮｃｈＴｒはＯＦＦさせることでセンスア
ンプ出力がデータ線電位を反転させることを防止してお
り、さらにデータ線とセンスアンプ入力を切り放すこと
で容量を低減でき、高速動作を行うことができる。また
センスアンプの相補の出力を比較する実施例を図７に示
す。この場合においても同様の効果を得ることができ
る。
【００１８】センスアンプ部分の本発明の第２の実施例
を図４に示す。図４において１は第１のセンスアンプ、
２は第２のセンスアンプであり、相補のデータ線ＤＢ，
／ＤＢは第１のセンスアンプ１と第２のセンスアンプ２
に接続される。センスアンプの制御信号であるＳＡｃｏ
ｎはセンスアンプの制御ＴｒであるＮｃｈＴｒ３７に接
続され、第２のセンスアンプに接続されるＳＡｃｏｎは
遅延手段３を介して制御Ｔｒに接続され、制御信号非活
性時に電流経路をカットする構成を取っている。本セン
スアンプの増幅動作はインバータを構成するＰｃｈＴｒ
３１，３２及びＮｃｈＴｒ３３，３４において行われ、
前記ＮｃｈＴｒと接地電位間にはデータ線の信号を入力
ＮｃｈＴｒ３５または３６と制御用Ｔｒ３７が直列に接
続される。センスアンプ出力はこのインバータのノード
よりそれぞれ出力される。本発明の第２の実施例ではラ
ッチ型センスアンプでありながら入力と出力をそれぞれ
分離しているため、センスアンプ出力がデータ線電位を
反転させることがなく、センスアンプ入力容量をさらに
低減でき、高速動作を行うことができる。
を図４に示す。図４において１は第１のセンスアンプ、
２は第２のセンスアンプであり、相補のデータ線ＤＢ，
／ＤＢは第１のセンスアンプ１と第２のセンスアンプ２
に接続される。センスアンプの制御信号であるＳＡｃｏ
ｎはセンスアンプの制御ＴｒであるＮｃｈＴｒ３７に接
続され、第２のセンスアンプに接続されるＳＡｃｏｎは
遅延手段３を介して制御Ｔｒに接続され、制御信号非活
性時に電流経路をカットする構成を取っている。本セン
スアンプの増幅動作はインバータを構成するＰｃｈＴｒ
３１，３２及びＮｃｈＴｒ３３，３４において行われ、
前記ＮｃｈＴｒと接地電位間にはデータ線の信号を入力
ＮｃｈＴｒ３５または３６と制御用Ｔｒ３７が直列に接
続される。センスアンプ出力はこのインバータのノード
よりそれぞれ出力される。本発明の第２の実施例ではラ
ッチ型センスアンプでありながら入力と出力をそれぞれ
分離しているため、センスアンプ出力がデータ線電位を
反転させることがなく、センスアンプ入力容量をさらに
低減でき、高速動作を行うことができる。
【００１９】次に本発明の図１、７のなかの遅延手段３
の一実施例を示す。図５（ａ）は本発明に用いる遅延手
段を示す回路構成であり、インバータを連続に接続させ
て制御信号を遅延させている。図５（ｂ）は図５（ａ）
の遅延手段にヒューズを用いたセンスアンプ２の禁止信
号を論理合成させた実施例である。ヒューズ４３が溶断
されていない場合、ＮＡＮＤ回路４２の一方の入力であ
るインバータ４４の出力は”１”を出力し、図５（ａ）
と同様に動作する。
の一実施例を示す。図５（ａ）は本発明に用いる遅延手
段を示す回路構成であり、インバータを連続に接続させ
て制御信号を遅延させている。図５（ｂ）は図５（ａ）
の遅延手段にヒューズを用いたセンスアンプ２の禁止信
号を論理合成させた実施例である。ヒューズ４３が溶断
されていない場合、ＮＡＮＤ回路４２の一方の入力であ
るインバータ４４の出力は”１”を出力し、図５（ａ）
と同様に動作する。
【００２０】ヒューズ４３を溶断した場合インバータ４
４の出力は”０”に固定され、遅延手段の出力は”１”
に固定されため、図１、７で第２のセンスアンプ２は非
活性化状態に固定される。本発明の回路構成を適用した
場合、プロセス変動等の制御信号の早期の確定が生じな
かった場合センスアンプ２及び比較器の動作は消費電流
の増加を招く。そこで本発明のヒューズを用いた遅延手
段を用いることで、不用な動作電流を低減させることが
できる。
４の出力は”０”に固定され、遅延手段の出力は”１”
に固定されため、図１、７で第２のセンスアンプ２は非
活性化状態に固定される。本発明の回路構成を適用した
場合、プロセス変動等の制御信号の早期の確定が生じな
かった場合センスアンプ２及び比較器の動作は消費電流
の増加を招く。そこで本発明のヒューズを用いた遅延手
段を用いることで、不用な動作電流を低減させることが
できる。
【００２１】また上記の例は遅延手段をヒューズにより
制御した例であるが、他の方法により本発明の遅延手段
あるいはセンスアンプ２及び比較器の動作を一定条件下
で非動作に制御することも可能である。例えば、電源電
圧が一定値以下の場合のみ、遅延手段あるいはセンスア
ンプ２及び比較器の動作させることも可能である。この
場合は電源電圧検出手段を設け、電源電圧検出信号で上
記ヒューズの代わりに、制御することができる。また電
源電圧検出信号により本発明の遅延手段の遅延値を調整
することも可能である。
制御した例であるが、他の方法により本発明の遅延手段
あるいはセンスアンプ２及び比較器の動作を一定条件下
で非動作に制御することも可能である。例えば、電源電
圧が一定値以下の場合のみ、遅延手段あるいはセンスア
ンプ２及び比較器の動作させることも可能である。この
場合は電源電圧検出手段を設け、電源電圧検出信号で上
記ヒューズの代わりに、制御することができる。また電
源電圧検出信号により本発明の遅延手段の遅延値を調整
することも可能である。
【００２２】
【発明の効果】以上のように本発明の半導体記憶装置に
よれば、ラッチ型センスアンプの出力電位が誤読み出し
により誤って確定してしまっても、他方のセンスアンプ
で補うことができ、かつわずかなアクセス遅れで誤読み
出しを防止することができる。
よれば、ラッチ型センスアンプの出力電位が誤読み出し
により誤って確定してしまっても、他方のセンスアンプ
で補うことができ、かつわずかなアクセス遅れで誤読み
出しを防止することができる。
【図１】本発明の一実施例を示す図である。
【図２】本発明による比較器の実施例を示す図である。
【図３】本発明による出力波形の例を示す図である。
【図４】本発明によるセンスアンプの他の実施例を示す
図である。
図である。
【図５】本発明による遅延手段の例を示す図である。
【図６】従来例を示す図である。
【図７】本発明による他の実施例を示す図である。
【図８】従来例の電流波形を示す図である。
センスアンプ １，２ 遅延手段 ３ 比較器 ４，５ インバータ １９，２２，２５，４４ ＮＡＮＤ回路 ２１，２４，２６，２７，２８，４２ ＥＸＯＲ回路 ２３ ヒューズ ４３ Ｐｃｈトランジスタ １３，１５，１６，３１，３２，
５１，５２ Ｎｃｈトランジスタ １１，１２，１４，１７，１８，
３３，３４，３５，３６，３７，５３，５４，５５
５１，５２ Ｎｃｈトランジスタ １１，１２，１４，１７，１８，
３３，３４，３５，３６，３７，５３，５４，５５
Claims (5)
- 【請求項１】 メモリセル信号を伝達するデータ線と、
前記データ線電位を検出し増幅するラッチ型センスアン
プにおいて、前記データ線を入力する第１のラッチ型セ
ンスアンプの増幅動作を制御する第１の制御信号と、前
記データ線を入力する第２のラッチ型センスアンプの増
幅動作を前記第１の制御信号に遅延手段を介して制御す
る第２の制御信号と、前記第１と第２のラッチ型センス
アンプの出力を比較する比較回路を設けたことを特徴と
する半導体記憶装置。 - 【請求項２】 請求項１記載のラッチ型センスアンプに
おいて、第１の電源電位とラッチ部を制御する第１導電
型の第１の制御トランジスタと、第２の電源電位とラッ
チ部を制御する前記第１導電型とは逆導電型の第２導電
型の制御トランジスタと、データ線とセンスアンプの入
力ノード間を制御する第２導電型の第３の制御トランジ
スタを設け、前記第１と第３の制御トランジスタのゲー
トに前記センスアンプの制御信号を入力し、前記第２制
御トランジスタのゲートに前記センスアンプの制御信号
の反転信号を入力する第１と第２のラッチ型センスアン
プを有することを特徴とする半導体記憶装置。 - 【請求項３】 請求項１記載の比較回路において、前記
第１と第２のセンスアンプ出力と前記第１と第２の制御
信号を入力し、前記第１のセンスアンプが活性化しかつ
前記第２のセンスアンプが非活性化するときは第１のセ
ンスアンプ出力を優先させ、第１と第２のセンスアンプ
が活性化するときは第１と第２のセンスアンプ出力を比
較し、第１と第２のセンスアンプ出力信号が等しければ
第１のセンスアンプ出力を優先し、前記第１と第２のセ
ンスアンプ出力が異なれば第２のセンスアンプ出力を優
先させることを特徴とする半導体記憶装置。 - 【請求項４】 請求項１記載の遅延手段において、遅延
信号を伝達する手段に禁止信号を入力することを特徴と
する半導体記憶装置。 - 【請求項５】 請求項１記載のラッチ型センスアンプに
おいて、ＰｃｈトランジスタとＮｃｈトランジスタを直
列に接続したラッチ部を有し、前記Ｐｃｈトランジスタ
は電源電位と接続され、前記Ｎｃｈトランジスタは前記
データ線をゲートに入力するデータ入力トランジスタの
一端に接続され、前記データ入力トランジスタの他端は
一端を接地電位と接続される制御トランジスタの他端と
接続されることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7032710A JPH08227581A (ja) | 1995-02-21 | 1995-02-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7032710A JPH08227581A (ja) | 1995-02-21 | 1995-02-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08227581A true JPH08227581A (ja) | 1996-09-03 |
Family
ID=12366406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7032710A Pending JPH08227581A (ja) | 1995-02-21 | 1995-02-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08227581A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001312886A (ja) * | 2000-04-27 | 2001-11-09 | Hitachi Ltd | 半導体集積回路装置 |
| WO2004077443A1 (ja) * | 2003-02-27 | 2004-09-10 | Fujitsu Limited | 半導体記憶装置 |
-
1995
- 1995-02-21 JP JP7032710A patent/JPH08227581A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001312886A (ja) * | 2000-04-27 | 2001-11-09 | Hitachi Ltd | 半導体集積回路装置 |
| US6552954B2 (en) | 2000-04-27 | 2003-04-22 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| WO2004077443A1 (ja) * | 2003-02-27 | 2004-09-10 | Fujitsu Limited | 半導体記憶装置 |
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