KR100336788B1

KR100336788B1 - 반도체 메모리 회로

Info

Publication number: KR100336788B1
Application number: KR1020000008487A
Authority: KR
Inventors: 정태형; 김연옥
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 2000-02-22
Filing date: 2000-02-22
Publication date: 2002-05-16
Also published as: KR20010082918A

Abstract

본 발명은 반도체 메모리회로에 관한 것으로, 종래에는 소정 어드레스에 대한 라이트 동작후 동일한 어드레스에 대해 리드 동작을 수행할 경우, 동작 주파수가 빨라지면 데이터가 완전히 라이트 되기 전에 리드됨으로 인해 데이터 리드 오류가 발생하는 문제점이 있었다. 따라서, 본 발명은 비트라인(BL)과 비트바라인 (BBL)의 전압차이를 이용하여 메모리셀의 데이터를 리드하거나 라이트하는 센스앰프부와, 상기 센스앰프부의 센싱 데이터를 다시 증폭하여 출력하거나, 데이터 라이트시 데이터를 상기 센스앰프부로 출력하는 메인센스앰프부를 구비하는 반도체 메모리회로에 있어서, 라이트시의 어드레스와 바로 그 다음 리드 동작시의 어드레스를 입력받아 이를 비교하여 그에 따른 비교신호를 출력하는 비교기와; 상기 비교기의 비교신호를 입력받아 그에 따라 스위칭신호 및 메인앰프인에이블신호의 타이밍을 제어하는 타이밍제어부를 더 포함하여 구성함으로써 라이트 동작후 같은 어드레스를 바로 리드하는 경우에 비트라인이 충분히 뒤집혀서 전원레벨에 이르기 전에 리드동작이 이루어지면 그 비트라인을 직접 억세스하지 않고 이전의 라이트 동작시 래치된 데이터를 그대로 출력함으로써 소자의 오동작없이 고속으로 데이터를 처리할 수 있는 효과가 있다.

Description

반도체 메모리 회로{SEMICONDUCTOR MEMORY CIRCUIT}

본 발명은 반도체 메모리회로에 관한 것으로, 특히 라이트 동작후 같은 어드레스에 대해 리드 동작을 수행할 경우에 동작주파수가 빨라짐으로 인해 발생하는 데이터 리드 오류를 방지하여 고속으로 동작할 수 있도록 한 반도체 메모리회로에 관한 것이다.

도1은 일반적인 반도체 메모리회로에 대한 구성을 보인 회로도로서, 이에 도시된 바와같이 비트라인(BL)과 비트바라인(BBL)의 전압차이를 이용하여 메모리셀의 데이터를 리드하거나 그 비트라인(BL)과 비트바라인(BBL)을 통해 데이터를 메모리셀에 라이트하는 동작을 수행하는 센스앰프부(10)와; 상기 센스앰프부(10)로부터 리드된 데이터를 입력받아 이를 다시 증폭하여 출력하거나, 데이터 라이트시 데이터를 상기 센스앰프부(10)로 출력하는 메인센스앰프부(20)와; 상기 메인센스앰프부 (20)의 출력신호를 래치하는 제1,제2 래치부(30),(40)로 구성된다.

상기 센스앰프부(10)는 비트라인(BL)과 비트바라인(BBL)을 등화시키는 이퀄라이저부(1)와, 상기 비트라인(BL)과 비트바라인(BBL)의 전압차로 데이터를 센싱하는 센스앰프(2)와, 상기 센스앰프(2)의 출력신호를 비트라인(BL)과 비트바라인 (BBL)을 통해 입력받아 이를 스위칭신호(YS)에 의해 출력하는 스위칭부(11)로 구성된다.

상기 메인앰프부(20)는 데이터라인(DL)과 접지전압 사이에 위치하고, 데이터 입력신호(Data In)에 의해 턴온되어 하이신호를 비트라인(BL)에 인가하는 엔모스트랜지스터(NM3)와, 데이터바라인(DBL)과 접지전압 사이에 위치하고, 데이터 입력신호(Data In)에 의해 턴온되어 로우신호를 비트바라인(BBL)에 인가하는 엔모스트랜지스터(NM4)와, 리드시 데이터 라인(DL) 및 데이터바라인(DBL)의 풀스윙을 차단하는 제1,제2 전송게이트(G1),(G2)와,데이터라인(DL)과 데이터바라인(DBL)을 등화시키는 메인이퀄라이저부(3)와, 상기 데이터라인(DL)과 데이터바라인(DBL)의 전압차로 데이터를 센싱하는 메인센스앰프(4)와, 상기 메인센스앰프(4)의 센싱신호를 메인앰프인에이블신호(Main Amp Enable)에 의해 반전하여 출력하는 제1,제2 인버터(IN1),(IN2)로 구성되며, 이와같이 구성된 종래 장치의 동작을 설명한다.

먼저, 이퀄라이저부(1)는 리드 또는 라이트 동작이 완료된후에 비트바라인 (BBL)과 비트라인(BL)을 등화시켜 그 다음의 리드 또는 라이트 동작에 대비하여 대기하고, 마찬가지로 메인이퀄라이저부(3)도 리드 또는 라이트 동작이 완료된 후에 데이터라인(DL)과 데이터바라인(DBL)을 등화시켜 그 다음의 리드 또는 라이트 동작을 위하여 대기한다.

이때, 소정 어드레스에 데이터를 라이트하는 경우, 데이터라인(DL)측에 연결된 메인센스앰프(4)의 엔모스트랜지스터(NM3)를 데이터 입력신호(Data In)에 의해 턴오프시키고, 데이터바라인(DBL)측에 연결된 엔모스트랜지스터(NM4)를 데이터 입력신호에 의해 턴온시킨다.

그러면, 상기 데이터라인(DL)측에 등화된 전압이 스위칭부(11)의 엔모스트랜지스터(NM1)를 통해 비트라인(BL)에 인가되고, 반대로 상기 데이터바라인(DBL)측에 등화된 전압은 상기 엔모스트랜지스터(NM4)를 통해 접지되어 상기 스위칭부(11)의엔모스트랜지스터(NM2)를 통해 비트바라인(BBL)에 로우신호가 인가된다.

이에 따라, 상기 비트라인(BL)과 비트바라인(BBL)의 전압차에 의해 메모리에 데이터가 라이트되는데, 도2의 (b)와 같이 기존의 값과 반대의 데이터인 경우 비트라인(BL)을 뒤집는데까지 일정한 시간이 걸리게 된다.

이후, 상기 데이터 라이트 동작이 완료되면 이퀄라이저부(1)에 의해 비트라인 (BL)과 비트바라인(BBL)이 다시 등화됨과 동시에 데이터라인(DL)과 데이터바라인(DBL)도 메인이퀄라이저부(3)에 의해 등화된다.

반대로, 소정 어드레스에 저장된 데이터를 리드하는 경우, 센스앰프(1)는 비트라인(BL)과 비트바라인(BBL)의 전압차에 의해 메모리셀에 저장된 데이터를 센싱하여 이를 스위칭부(11)를 통해 데이터라인(DL)과 데이터바라인(DBL)으로 출력하고, 그러면 도2의 (e)와 같은 메인앰프인에이블신호(Main Amp Enable)에 의해 액티브된 메인앰프부(20)가 상기 데이터를 입력받아 이를 다시 증폭하여 제1,제2 래치부(30),(40)에 인가한다.

이때, 제1,제2 전송게이트(G1),(G2)는 데이터 라인(DL)의 부하를 줄이게 하고, 또한 불필요하게 데이터라인(DL)이 풀스윙하는 것을 차단한다.

이후, 상기 제1,제2 래치부(30),(40)에 인가된 출력데이터가 출력버퍼(미도시)를 통해 출력된다.

만약, 데이터를 소정 어드레스에 라이트한후 바로 그 소정 어드레스를 리드할 경우에 동작주파수가 짧아져서 도3의 타이밍도와 같이 비트라인(BL)과 비트바라인(BBL)이 충분히 뒤집혀서 메모리 소자의 전원레벨까지 가기전에 리드가 이루어지게 되면 잘못된 데이터가 리드되게 된다.

즉, 상기와 같이 동작하는 종래 장치는 소정 어드레스에 대한 라이트 동작후 동일한 어드레스에 대해 리드 동작을 수행할 경우, 동작 주파수가 빨라지면 데이터가 완전히 라이트 되기 전에 리드됨으로 인해 데이터 리드 오류가 발생하는 문제점이 있었다.

따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 라이트 동작후 같은 어드레스를 바로 리드하는 경우에 정상적인 리드동작을 수행하는 대신에 라이트 동작시 래칭된 데이터를 바로 출력하도록 하여 그 리드동작을 오동작없이 고속으로 처리할 수 있도록 한 반도체 메모리 회로를 제공함에 그 목적이 있다.

도1은 종래 반도체 메모리 회로에 대한 구성을 보인 회로도.

도2는 도1에 있어서, 정상적인 리드/라이트시의 타이밍도.

도3은 도1에 있어서, 비정상적인 리드/라이트시의 타이밍도.

도4는 본 발명 반도체 메모리 회로에 대한 구성을 보인 회로도.

도5는 도4에 있어서, 제어기의 구성을 보인 블록도.

도6은 도4에 있어서의 각부분에 대한 타이밍도.

*****도면의 주요부분에 대한 부호의 설명*****

10:센스앰프부 20:메인앰프부

30,40:래치부 100:타이밍제어기

200:비교기

상기와 같은 목적을 달성하기 위한 본 발명은 비트라인(BL)과 비트바라인 (BBL)의 전압차이를 이용하여 메모리셀의 데이터를 리드하거나 라이트하는 센스앰프부와, 상기 센스앰프부의 센싱 데이터를 다시 증폭하여 출력하거나, 데이터 라이트시 데이터를 상기 센스앰프부로 출력하는 메인센스앰프부를 구비하는 반도체 메모리회로에 있어서, 라이트시의 어드레스와 바로 그 다음 리드 동작시의 어드레스를 입력받아 이를 비교하여 그에 따른 비교신호를 출력하는 비교기와; 상기 비교기의 비교신호를 입력받아 그에 따라 스위칭신호 및 메인앰프인에이블신호의 타이밍을 제어하는 타이밍제어부를 더 포함하여 구성한 것을 특징으로 한다.

이하, 본 발명에 의한 반도체 메모리회로에 대한 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명한다.

도4는 본 발명 반도체 메모리회로에 대한 구성을 보인 회로도로서, 이에 도시한 바와같이 비트라인(BL)과 비트바라인(BBL)의 전압차이를 이용하여 메모리셀의 데이터를 리드하거나 그 비트라인(BL)과 비트바라인(BBL)을 통해 데이터를 메모리셀에 라이트하는 동작을 수행하는 센스앰프부(10)와; 상기 센스앰프부(10)로부터 리드된 데이터를 입력받아 이를 다시 증폭하여 출력하거나, 데이터 라이트시 데이터를 상기 센스앰프부(10)로 출력하는 메인센스앰프부(20)와; 상기 메인센스앰프부 (20)의 출력신호를 래치하는 제1,제2 래치부(30),(40)와; 라이트시의 어드레스와 바로 그 다음 리드 동작시의 어드레스를 입력받아 이를 비교하여 그에 따른 비교신호를 출력하는 비교기(200)와; 상기 비교기(200)의 비교신호를 입력받아 그에 따라 스위칭신호(YS) 및 메인앰프인에이블신호(Main Amp Enable)의 타이밍을 제어하는 타이밍제어부(100)로 구성한다.

도5는 상기 비교기(200)의 구성을 보인 블록도로서, 이에 도시한 바와 같이 라이트신호를 1클럭 지연하는 1클럭지연부(201)와; 상기 1클럭지연부(201)의 출력신호와 리드신호를 입력받아 그에 따른 비교제어신호를 출력하는 제어부(202)와; 어드레스신호를 1 클럭지연하는 1클럭지연부(203)와; 상기 제어부(202)의 비교제어신호에 의해 인에이블되어 상기 1클럭지연부(203)의 출력신호와 현재 입력되는 어드레스신호를 비교하여 그에 따른 비교신호를 출력하는 비교부(204)로 구성하며, 이와같이 구성한 본 발명의 동작을 설명한다.

먼저, 일반적인 메모리 데이터의 일반적인 리드/라이트 동작은 종래와 동일하다. 즉, 도2를 참조하여 설명하면, 이퀄라이저부(1)는 리드 또는 라이트 동작이 완료된후에 비트바라인 (BBL)과 비트라인(BL)을 등화시켜 그 다음의 리드 또는 라이트 동작에 대비하여 대기하고, 마찬가지로 메인이퀄라이저부(3)도 리드 또는 라이트 동작이 완료된 후에 데이터라인(DL)과 데이터바라인(DBL)을 등화시켜 그 다음의 리드 또는 라이트 동작을 위하여 대기한다.

그러면, 상기 데이터라인(DL)측에 등화된 전압이 스위칭부(11)의 엔모스트랜지스터(NM1)를 통해 비트라인(BL)에 인가되고, 반대로 상기 데이터바라인(DBL)측에 등화된 전압은 상기 엔모스트랜지스터(NM4)를 통해 접지되어 상기 스위칭부(11)의 엔모스트랜지스터(NM2)를 통해 비트바라인(BBL)에 로우신호가 인가된다.

여기서, 본 발명은 소정 메모리 어드레스에 데이터를 라이트한후 그 다음 동작이 바로 같은 어드레스를 바로 리드하는 경우에, 이전에 라이트된 데이터를 래치하고 있는 래치부(30),(40)의 데이터를 바로 출력할 수 있도록 동작하는데, 이를 위해 라이트한 어드레스와 리드할 어드레스를 비교하는 비교기(200)와 그 비교기(200)의 비교신호에 따라 스위칭신호(YS) 및 메인앰프인에이블신호(Main Amp Enable)의 출력을 차단하는 타이밍제어부(100)를 구비하며, 이를 도6의 타이밍도를 참조하여 상세히 설명한다.

우선, 비교기(200)는 이전에 데이터가 라이트된 어드레스와 현재 리드할 데이터의 어드레스를 비교하여 일치하면 후술할 타이밍제어부(100)의 동작을 디스에이블시켜 도6의 (c)와 같은 스위칭신호(YS)와 도6의 (e)와 같은 메인앰프인에이블신호(Main Amp Enable)를 출력한다.

즉, 1클럭지연부(201)가 라이트신호를 입력받아 이를 1클럭 지연하여 제어부(202)에 인가하면, 그 제어부(202)는 상기 1클럭지연부(201)의 출력신호와 현재 리드신호를 입력받아 그 두신호의 라이징에지가 일치하면 그에 따라 비교제어신호를 비교부(204)에 인가한다.

또한, 1클럭지연부(203)는 어드레스신호를 입력받아 이를 1 클럭지연하여 상기 비교부(204)에 인가하고, 그러면 상기 비교부(204)는 상기 비교제어신호에 의해 인에이블되어 상기 1클럭지연부(203)의 출력신호와 현재 입력되는 어드레스신호를 입력받아 이를 비교하여 일치하면 그에 따른 비교신호를 타이밍제어부(100)에 인가하며, 이에 의해 상기 타이밍제어부(100)는 스위칭신호(YS)와 메인앰프인에이블신호(Main Amp Enable)를 디스에이블시킨다.

이후, 이전 라이트시 제1,제2 래치부(30),(40)에 래치된 데이터를 출력버퍼를 통해 리드 데이터로 출력한다.

만약, 상기 비교부(204)는 1클럭지연부(203)의 출력신호와 현재 입력되는 어드레스신호가 일치하지 않으면 그에 따른 비교신호를 타이밍제어부(100)에 인가하고, 이에 의해 타이밍제어부(100)는 리드 동작이 종래와 동일하게 동작되도록 스위칭신호(YS)와 메인앰프인에이블신호(Main Amp Enable)를 인에이블시킨다.

다시 말해서, 본 발명은 라이트 동작후 같은 어드레스를 리드하는 경우에 정상적인 리드동작을 차단하고 이전 라이트 동작시에 래치회로에 래치된 데이터를 리드데이터로 출력하는데, 즉 도6의 (b)와 같이 비트라인(BL)이 충분히 뒤집혀서 전원레벨에 이르기전에 리드동작이 이루어져도 그 비트라인(BL)을 직접 억세스하지 않고데이터를 출력하게 때문에 오동작없이 고속으로 데이터를 처리한다.

이상에서 상세히 설명한 바와같이 본 발명은 라이트 동작후 같은 어드레스를 바로 리드하는 경우에 비트라인이 충분히 뒤집혀서 전원레벨에 이르기 전에 리드동작이 이루어지면 그 비트라인을 직접 억세스하지 않고 이전의 라이트 동작시 래치된 데이터를 그대로 출력함으로써 소자의 오동작없이 고속으로 데이터를 처리할 수 있는 효과가 있다.

Claims

비트라인(BL)과 비트바라인(BBL)의 전압차이를 이용하여 메모리셀의 데이터를 리드하거나 라이트하는 센스앰프부(10)와, 상기 센스앰프부(10)의 센싱 데이터를 다시 증폭하여 출력하거나, 데이터 라이트시 데이터를 상기 센스앰프부(10)로 출력하는 메인센스앰프부(20)를 구비하는 반도체 메모리회로에 있어서, 라이트시의 어드레스와 바로 그 다음 리드 동작시의 어드레스를 입력받아 이를 비교하여 그에 따른 비교신호를 출력하는 비교기(200)와; 상기 비교기(200)의 비교신호를 입력받아 그에 따라 스위칭신호(YS) 및 메인앰프인에이블신호(Main Amp Enable)의 타이밍을 제어하는 타이밍제어부(100)를 더 포함하여 구성한 것을 특징으로 하는 반도체 메모리회로.
제1 항에 있어서, 비교기(200)는 라이트신호를 1클럭 지연하는 1클럭지연부 (201)와; 상기 1클럭지연부(201)의 출력신호와 리드신호를 입력받아 그에 따른 비교제어신호를 출력하는 제어부(202)와; 어드레스신호를 1 클럭지연하는 1클럭지연부(203)와; 상기 제어부(202)의 비교제어신호에 의해 인에이블되어 상기 1클럭지연부(203)의 출력신호와 현재 입력되는 어드레스신호를 비교하여 그에 따른 비교신호를 출력하는 비교부(204)로 구성한 것을 특징으로 하는 반도체 메모리회로.
제2 항에 있어서, 비교제어신호는 1클럭지연부(201)의 출력신호와 리드신호가 일치하면 비교부(204)를 인에이블시키는 것을 특징으로 하는 반도체 메모리회로.
제2 항에 있어서, 비교신호는 1클럭지연부(203)의 출력신호와 현재 입력되는 어드레스신호가 일치하면 타이밍제어부(100)의 동작을 디스에이블시키는 것을 특징으로 하는 반도체 메모리회로.