JP2000357390A - パルス発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 シンクロナスＤＲＡＭ等に内蔵される内部ク
ロック発生部の特にパワーダウンモード及びクロックサ
スペンドモードからの復帰時の動作を安定化し、シンク
ロナスＤＲＡＭ等の動作を安定化する。 【解決手段】 シンクロナスＤＲＡＭ等の内部クロック
発生部のコマンド制御クロック発生回路ＣＳＰＧを、そ
のドレインが内部ノードｎ１に結合され、そのゲートに
入力クロック信号ＣＣＩＮを受けるＮチャンネルＭＯＳ
ＦＥＴＮ４１と、該ＭＯＳＦＥＴＮ４１のソースと接地
電位ＶＳＳとの間に設けられるＮチャンネルＭＯＳＦＥ
ＴＮ４２と、電源電圧ＶＤＤと内部ノードｎ１との間に
設けられるＰチャンネルＭＯＳＦＥＴＰ４１とを基本に
構成するとともに、ＭＯＳＦＥＴＮ４２及びＰ４１のゲ
ートに、その生成タイミングがそれぞれ独立に最適化さ
れた内部パルス信号ＴＲＮ２Ｅ及びＴＲＰ１ＥＢをそれ
ぞれ供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はパルス発生回路に
関し、例えば、シンクロナスＤＲＡＭ等に含まれる内部
クロック発生部ならびにそのパワーダウンモード及びク
ロックサスペンドモードからの復帰時の動作安定化に利
用して特に有効な技術に関する。

【０００２】

【従来の技術】所定の入力クロック信号に従って同期動
作するいわゆるシンクロナスＤＲＡＭ（ダイナミック型
ランダムアクセスメモリ）がある。これらのシンクロナ
スＤＲＡＭ等は、入力クロック信号をもとに、これと所
定の位相関係及びデューティにある内部クロック信号を
生成する内部クロック発生部を備えることが多い。

【０００３】一方、シンクロナスＤＲＡＭ等の中には、
パワーダウンモードやクロックサスペンドモード等の低
消費電力モード及び待機モードを有するものがある。こ
れらのシンクロナスＤＲＡＭ等は、例えばクロックイネ
ーブル信号がロウレベルとされることでパワーダウンモ
ード又はクロックサスペンドモードにエントリー（ここ
で、シンクロナスＤＲＡＭ等がパワーダウンモード又は
クロックサスペンドモードに入ることをエントリーと称
し、パワーダウンモード又はクロックサスペンドモード
等から抜け出すことをエグジットと称する。以下同様）
し、クロックイネーブル信号がハイレベルとされること
でパワーダウンモード又はクロックサスペンドモードか
らエグジットする。内部クロック発生部は、シンクロナ
スＤＲＡＭがパワーダウンモード又はクロックサスペン
ドモードとされる間、所定の内部クロック信号の生成動
作を停止し、シンクロナスＤＲＡＭがパワーダウンモー
ド又はクロックサスペンドモードを解かれると、予め定
められた所定のサイクル内にその生成動作を再開しなく
てはならない。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、内部クロック発生部を備えるシンクロ
ナスＤＲＡＭの開発業務に従事し、次のような問題点に
気付いた。

【０００５】すなわち、このシンクロナスＤＲＡＭに内
蔵される内部クロック発生部は、例えば図１１に示され
るように、外部から供給される非反転クロック信号ＣＬ
ＫＴ及び反転クロック信号ＣＬＫＢ（ここで、それが有
効とされるとき選択的にハイレベルとされるいわゆる非
反転信号等についてはその名称の末尾にＴを付して表
し、それが有効とされるとき選択的にロウレベルとされ
る反転信号等についてはその名称の末尾にＢを付して表
す。以下同様）を取り込み、内部パルス信号ＣＣＩＮと
して伝達するクロックバッファＣＣＬＫＢＦと、内部パ
ルス信号ＣＣＩＮと図示されないクロックイネーブル信
号バッファから供給される内部クロックイネーブル信号
ＬＣＫＥ１とをもとに、非反転クロック信号ＣＬＫＴ及
び反転クロック信号ＣＬＫＢと所定の位相関係にある内
部クロック信号ＣＬＫ０及びＣＣＬＫ０を生成するコマ
ンド制御クロック発生回路ＣＳＰＧとを備える。

【０００６】コマンド制御クロック発生回路ＣＳＰＧ
は、内部ノードｎ３と接地電位ＶＳＳとの間に直列形態
に設けられる２個のＮチャンネルＭＯＳＦＥＴＮ９１及
びＮ９２と、電源電圧ＶＤＤと上記内部ノードｎ３との
間に設けられるＰチャンネルＭＯＳＦＥＴＰ９１とを含
む。このうち、ＭＯＳＦＥＴＮ９１のゲートには、クロ
ックバッファＣＣＬＫＢＦから入力クロック信号に対応
する内部パルス信号ＣＣＩＮが供給され、ＭＯＳＦＥＴ
Ｐ９１及びＮ９２のゲートには、遅延回路ＤＬ９１の出
力信号たる内部パルス信号ＴＲＰ１Ｎ２Ｅが共通に供給
される。また、内部ノードｎ３における内部パルス信号
ＣＣＬＫＢは、一対のインバータＶ９１及びＶ９２が交
差結合されてなるラッチ回路を経た後、内部クロック信
号ＣＣＬＫ０となって、例えばカラムアドレスカウンタ
等に供給される。

【０００７】一方、クロックバッファＣＣＬＫＢＦから
出力される内部パルス信号ＣＣＩＮは、直列形態とされ
る２個のインバータＶ９４及びＶ９５を経た後、内部ク
ロック信号ＣＬＫ０となり、ナンド（ＮＡＮＤ）ゲート
ＮＡ９１とラッチ回路を構成するナンドゲートＮＡ９２
の第２の入力端子（ここで、回路図で上の入力端子から
順に第１ないし第２の入力端子と称する。以下同様）に
供給されるとともに、シンクロナスＤＲＡＭの例えばコ
マンドデコーダに供給される。ナンドゲートＮＡ９１の
第１の入力端子には、内部クロック信号ＣＣＬＫ０と所
定の位相関係を持つ内部パルス信号ＣＣＬＫ０Ｄが供給
され、その第２の入力端子には、内部クロックイネーブ
ル信号ＬＣＫＥ１が供給される。ナンドゲートＮＡ９１
の出力信号は、インバータＶ９３を経た後、遅延回路Ｄ
Ｌ９１に供給される。

【０００８】なお、遅延回路ＤＬ９１とＤＬ９２は、そ
れぞれ複数のインバータを偶数個直列接続した回路構成
とされ、入力信号ＩＮより所定時間だけ遅れた位相の出
力信号を形成する。したがって、ＣＣＬＫ０ＤはＣＣＬ
Ｋ０の立ち上がりタイミングより所定時間だけ遅れてロ
ウレベルとなり、ＣＣＬＫ０の立ち下がりタイミングと
ほぼ同時にハイレベルとなるワンショットパルス信号で
ある。この信号からナンドゲートＮＡ９１、インバータ
Ｖ９３ならびに遅延回路ＤＬ９１を介して、ＣＣＬＫ０
Ｄより所定時間だけ遅れたワンショットパルスつまり内
部パルス信号ＴＲＰ１Ｎ２Ｅを生成する。

【０００９】非反転クロック信号ＣＬＫＴは、図１２に
示されるように、例えばデューティ（クロックサイクル
に対するハイレベル期間の割合）５０％程度のパルス信
号とされ、反転クロック信号ＣＬＫＢは、非反転クロッ
ク信号ＣＬＫＴと相補的な位相関係を持つ。また、内部
パルス信号ＣＣＩＮは、例えばパワーダウンモードから
の復帰時、クロックイネーブル信号ＣＫＥと図示されな
いチップ選択信号とがともにハイレベルとされ、内部制
御信号ＰＷＤＣがロウレベルとなったことを条件に、非
反転クロック信号ＣＬＫＴに従って選択的にハイレベル
又はロウレベルとされる。さらに、内部クロックイネー
ブル信号ＬＣＫＥ１は、クロックイネーブル信号ＣＫＥ
がハイレベルとされた後、内部クロック信号ＣＬＫ０の
最初の立ち下がりエッジを受けてハイレベルとされる。
以下、パワーダウンモードからの復帰時を例に問題点の
説明を進める。

【００１０】シンクロナスＤＲＡＭがパワーダウンモー
ドとされ、内部クロックイネーブル信号ＬＣＫＥ１がロ
ウレベル、また内部制御信号ＰＷＤＣがハイレベルとさ
れるとき、図１１のクロックバッファＣＣＬＫＢＦで
は、その出力信号たる内部パルス信号ＣＣＩＮがロウレ
ベルに固定される。また、コマンド制御クロック発生回
路ＣＳＰＧでは、内部パルス信号ＣＣＩＮのロウレベル
を受けてＭＯＳＦＥＴＮ９１がオフ状態とされ、インバ
ータＶ９５の出力信号たる内部クロック信号ＣＬＫ０が
ロウレベルに固定されるとともに、ナンドゲートＮＡ９
１の出力信号がハイレベルに固定され、遅延回路ＤＬ９
１の出力信号たる内部パルス信号ＴＲＰ１Ｎ２Ｅがロウ
レベルに固定される。このため、ＭＯＳＦＥＴＰ９１が
オン状態、またＭＯＳＦＥＴＮ９２がオフ状態となり、
内部パルス信号ＣＣＬＫＢがハイレベルとなって内部ク
ロック信号ＣＣＬＫ０がロウレベルに固定され、これを
受けて内部パルス信号ＣＣＬＫ０Ｄがハイレベルに固定
される。

【００１１】次に、クロックイネーブル信号及びチップ
選択信号がハイレベルとされたのを受けてシンクロナス
ＤＲＡＭがパワーダウンモードからエグジットし、内部
制御信号ＰＷＤＣがロウレベルとされると、まず内部パ
ルス信号ＣＣＩＮが非反転クロック信号ＣＬＫＴのハイ
レベルを受けてハイレベルとされ、これを受けて内部ク
ロック信号ＣＬＫ０がハイレベルとされる。また、クロ
ックイネーブル信号ＣＫＥのハイレベルと内部クロック
信号ＣＬＫ０の最初の立ち下がりとを受けて内部クロッ
クイネーブル信号ＬＣＫＥ１がハイレベルとされる。

【００１２】コマンド制御クロック発生回路ＣＳＰＧで
は、内部パルス信号ＣＣＩＮのハイレベルを受けてＭＯ
ＳＦＥＴＮ９１がオン状態となるが、この時点では遅延
回路ＤＬ９１の出力信号たる内部パルス信号ＴＲＰ１Ｎ
２Ｅがまだロウレベルであるため、ＭＯＳＦＥＴＮ９２
がオフ状態にあり、内部パルス信号ＣＣＬＫＢはハイレ
ベルのまま、また内部クロック信号ＣＣＬＫ０はロウレ
ベルのままとされる。やがて、内部クロックイネーブル
信号ＬＣＫＥ１が確実にハイレベルとなると、遅延回路
ＤＬ９１の出力信号たる内部パルス信号ＴＲＰ１Ｎ２Ｅ
がハイレベルとされ、ＭＯＳＦＥＴＮ９２がオン状態と
なる。

【００１３】これにより、内部パルス信号ＣＣＩＮがハ
イレベルとされ、ＭＯＳＦＥＴＮ９１がオン状態にある
ことを条件に、コマンド制御クロック発生回路ＣＳＰＧ
の内部ノードｎ３における内部パルス信号ＣＣＬＫＢが
ロウレベルとされ、その反転信号たる内部クロック信号
ＣＣＬＫ０がハイレベルとされる。また、内部クロック
信号ＣＣＬＫ０がハイレベルとされてから遅延回路ＤＬ
９２の遅延時間に相当する所定時間が経過した時点で、
内部パルス信号ＣＣＬＫ０Ｄがロウレベルとされ、これ
を受けてナンドゲートＮＡ９１の出力信号がハイレベル
となって、遅延回路ＤＬ９１の出力信号たる内部パルス
信号ＴＲＰ１Ｎ２Ｅがロウレベルに戻される。この結
果、ＭＯＳＦＥＴＮ９２がオフ状態とされるとともに、
ＭＯＳＦＥＴＰ９１がオン状態となって、内部パルス信
号ＣＣＬＫＢがハイレベルとされ、内部クロック信号Ｃ
ＣＬＫ０がロウレベルに戻される。

【００１４】このように、本願発明者等がこの発明に先
立って開発したシンクロナスＤＲＡＭの内部クロック発
生部のコマンド制御クロック発生回路ＣＳＰＧでは、Ｍ
ＯＳＦＥＴＮ９１のゲートに供給される内部パルス信号
ＣＣＩＮの立ち上がりタイミングによって、その出力信
号たる内部クロック信号ＣＣＬＫ０の立ち上がりタイミ
ングが設定される。また、ＭＯＳＦＥＴＰ９１のゲート
に供給される内部パルス信号ＴＲＰ１Ｎ２Ｅの立ち下が
りタイミングによって、内部クロック信号ＣＣＬＫ０の
立ち下がりタイミングが設定されるとともに、この内部
パルス信号ＴＲＰ１Ｎ２Ｅがロウレベルとされる間、Ｍ
ＯＳＦＥＴＮ９２がオフ状態とされ、内部パルス信号Ｃ
ＣＩＮのハイレベルが無効とされる。

【００１５】つまり、図１１のコマンド制御クロック発
生回路ＣＳＰＧでは、内部パルス信号ＴＲＰ１Ｎ２Ｅ
が、内部クロック信号ＣＣＬＫ０をロウレベルとするた
めのリセット信号として用いられるとともに、内部パル
ス信号ＣＣＩＮのハイレベルを無効とするための禁止信
号として用いられる。このため、入力クロック信号つま
り非反転クロック信号ＣＬＫＴ及び反転クロック信号Ｃ
ＬＫＢの周期が比較的長く、例えば１０ｎｓ（ナノ秒）
程度である場合、内部パルス信号ＴＲＰ１Ｎ２Ｅが図１
２のサイクルｔ１で充分にハイレベルとなり、内部クロ
ック信号ＣＣＬＫ０は、サイクルｔ２から問題なく生成
される。

【００１６】ところが、シンクロナスＤＲＡＭの高速化
が進み、入力クロック信号の周期が例えば６ｎｓ程度に
短縮されると、内部パルス信号ＴＲＰ１Ｎ２Ｅの立ち上
がりが内部パルス信号ＣＣＩＮのサイクルｔ２の立ち上
がりに間に合わず、逆に内部パルス信号ＣＣＩＮの立ち
上がりより遅くなって内部クロック信号ＣＣＬＫ０の立
ち上がりタイミングを決定付けるものとなる。この結
果、内部クロック信号ＣＣＬＫ０が、これまでの実績で
あるサイクルｔ２で正常に形成されず、またそのサイク
ルタイムｔｃｋがばらついて、シンクロナスＤＲＡＭの
パワーダウンモード復帰時の動作が不安定となるもので
ある。このことは、例えばデータ制御用の内部クロック
信号についても同様な問題をうみ、特にクロックサスペ
ンドモードからの復帰時にシンクロナスＤＲＡＭの不安
定動作の原因となっている。

【００１７】この発明の目的は、シンクロナスＤＲＡＭ
等に内蔵される内部クロック発生部の特にパワーダウン
モード及びクロックサスペンドモードからの復帰時の動
作を安定化し、シンクロナスＤＲＡＭ等の動作を安定化
することにある。

【００１８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば次の
通りである。すなわち、シンクロナスＤＲＡＭ等の内部
クロック発生部に含まれ、入力クロック信号をもとにこ
れと所定の位相関係を有する内部クロック信号を生成す
るコマンド制御クロック発生回路及びデータ制御クロッ
ク発生回路を、そのドレインが所定の内部ノードに結合
され、そのゲートに実質的な入力クロック信号たる第１
のパルス信号を受けるＮチャンネル型の第１のＭＯＳＦ
ＥＴと、該第１のＭＯＳＦＥＴのソースと回路の接地電
位との間に設けられるＮチャンネル型の第２のＭＯＳＦ
ＥＴと、回路の電源電圧と上記内部ノードとの間に設け
られるＰチャンネル型の第３のＭＯＳＦＥＴとを基本に
構成する

【００２０】また、第２のＭＯＳＦＥＴのゲートに、実
質的なクロックイネーブル信号が有効レベルとされてか
ら所定時間が経過した後、第１のパルス信号が有効レベ
ルとされてから所定時間が経過した時点で有効レベルと
され、第１のパルス信号の無効レベルへの変化を受けて
無効レベルとされる第２のパルス信号を供給し、第３の
ＭＯＳＦＥＴのゲートには、上記内部クロック信号が有
効レベルとされてから所定時間が経過した時点で有効レ
ベルとされた後、さらに所定時間が経過した時点で無効
レベルとされる第３のパルス信号を供給する。

【００２１】上記した手段によれば、入力クロック信号
の立ち上がりを無効とする第２のＭＯＳＦＥＴと、内部
クロック信号の立ち下がりタイミングを決定する第３の
ＭＯＳＦＥＴを別個のパルス信号により制御し、それぞ
れ独立した条件で最適化することができるため、内部ク
ロック信号を、例えばパワーダウンモードからの復帰後
２サイクル目から、またクロックサスペンドモードから
の復帰後１サイクル目から確実に生成できる。この結
果、内部クロック発生部のパワーダウンモードエグジッ
ト時及びクロックサスペンドモードエグジット時の動作
を安定化し、シンクロナスＤＲＡＭ等の動作を安定化す
ることができる。

【００２２】

【発明の実施の形態】図１には、この発明が適用された
内部クロック発生部ＣＢ（パルス発生回路）を含むシン
クロナスＤＲＡＭの一実施例のブロック図が示されてい
る。同図をもとに、まずこの実施例のシンクロナスＤＲ
ＡＭの構成及び動作の概要について説明する。なお、図
１の各ブロックを構成する回路素子は、公知のＭＯＳＦ
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）集積回路の製造技術により
単結晶シリコンのような１個の半導体基板面上に形成さ
れる。

【００２３】図１において、この実施例のシンクロナス
ＤＲＡＭは、特に制限されないが、４個のバンクＢＮＫ
０〜ＢＮＫ３を備え、これらのバンクのそれぞれは、そ
のレイアウト面積の大半を占めて配置されるメモリアレ
イＭＡＲＹと、直接周辺回路となるＸアドレスデコーダ
ＸＤ，センスアンプＳＡ，ＹアドレスデコーダＹＤなら
びにライトアンプＷＡ及びメインアンプＭＡとを備え
る。

【００２４】バンクＢＮＫ０〜ＢＮＫ３を構成するメモ
リアレイＭＡＲＹは、図の垂直方向に平行して配置され
る所定数のワード線と、水平方向に平行して配置される
所定数組の相補ビット線とをそれぞれ含む。これらのワ
ード線及び相補ビット線の交点には、情報蓄積キャパシ
タ及びアドレス選択ＭＯＳＦＥＴからなる多数のダイナ
ミック型メモリセルがそれぞれ格子配列される。

【００２５】バンクＢＮＫ０〜ＢＮＫ３のメモリアレイ
ＭＡＲＹを構成するワード線は、図の下方において対応
するＸアドレスデコーダＸＤに結合され、それぞれ択一
的に選択状態とされる。各ＸアドレスデコーダＸＤに
は、特に制限されないが、ロウアドレスレジスタＲＡか
らｉ−１ビットの内部アドレス信号ｘ０〜ｘｉ−２が共
通に供給されるとともに、セルフリフレッシュカウンタ
ＳＲＦＣからｉ−１ビットのリフレッシュアドレス信号
ｒ０〜ｒｉ−２が共通に供給され、さらにコマンドデコ
ーダＣＤから内部制御信号ＸＧが共通に供給される。

【００２６】ロウアドレスレジスタＲＡには、アドレス
バッファＡＢを介してＸアドレス信号ＡＸ０〜ＡＸｉ−
２となる内部アドレス信号ａ０〜ａｉ−２が供給され、
コマンドデコーダＣＤから内部制御信号ＲＬが供給され
る。アドレスバッファＡＢには、外部のアクセス装置か
らアドレス入力端子Ａ０〜Ａｉを介してｉ−１ビットの
Ｘアドレス信号ＡＸ０〜ＡＸｉ−２ならびにｉ−３ビッ
トのＹアドレス信号ＡＹ０〜ＡＹｉ−４が時分割的に供
給され、アドレス入力端子Ａｉ−１〜Ａｉを介して２ビ
ットのバンクアドレス信号ＢＡ０〜ＢＡ１が供給され
る。

【００２７】アドレスバッファＡＢは、アドレス入力端
子Ａ０〜Ａｉを介して入力されるｉ−１ビットのＸアド
レス信号ＡＸ０〜ＡＸｉ−２と、ｉ−３ビットのＹアド
レス信号ＡＹ０〜ＡＹｉ−４ならびに２ビットのバンク
アドレス信号ＢＡ０〜ＢＡ１を取り込み、ロウアドレス
レジスタＲＡ，カラムアドレスカウンタＣＣならびにバ
ンクアドレスレジスタＢＡに伝達する。

【００２８】なお、シンクロナスＤＲＡＭがモードレジ
スタセットサイクルとされるとき、アドレス入力端子Ａ
０〜Ａｉにはｉ＋１ビットのモードデータＭＣ０〜ＭＣ
ｉが供給されるが、これらのモードデータＭＣ０〜ＭＣ
ｉは、アドレスバッファＡＢを介してモードレジスタＭ
Ｒに伝達される。バンクアドレスレジスタＢＡには、さ
らにコマンドデコーダＣＤから内部制御信号ＢＬが供給
され、モードレジスタＭＲには図示されない内部制御信
号ＭＳが供給される。

【００２９】モードレジスタＭＲは、モードレジスタセ
ットコマンドが実行されるとき、アドレス入力端子Ａ０
〜Ａｉを介して入力されアドレスバッファから内部アド
レス信号ａ０〜ａｉとして伝達されるモードデータＭＣ
０〜ＭＣｉを、内部制御信号ＭＳに従って取り込み、保
持する。また、これらのモードデータをもとにシンクロ
ナスＤＲＡＭの動作モードを決定して、モード制御信号
ＣＲＣＥ，ＡＳＹＮＣＢ，ＣＲＣＳＬＣＢならびにＢＰ
ＤＲＳＤを選択的に形成し、内部クロック発生部ＣＢを
含むシンクロナスＤＲＡＭの各部に供給する。

【００３０】バンクアドレスレジスタＢＡは、アドレス
バッファＡＢから内部アドレス信号ａｉ−１〜ａｉとし
て伝達されるバンクアドレス信号ＢＡ０〜ＢＡ１を内部
制御信号ＢＬに従って取り込み、保持するとともに、こ
れらのバンクアドレス信号をもとに内部バンクアドレス
信号ｂ０〜ｂ１を形成して、バンク選択回路ＢＳに伝達
する。また、バンク選択回路ＢＳは、内部バンクアドレ
ス信号ｂ０〜ｂ１をデコードして、バンク選択信号ＢＳ
０〜ＢＳ３の対応するビットを択一的にハイレベルとす
る。なお、バンク選択信号ＢＳ０〜ＢＳ３は、対応する
バンクＢＮＫ０〜ＢＮＫ３にそれぞれ供給され、各バン
クのＸアドレスデコーダＸＤ，ＹアドレスデコーダＹ
Ｄ，センスアンプＳＡ，ライトアンプＷＡならびにメイ
ンアンプＭＡ等を選択的に動作状態とするための選択制
御信号として用いられる。

【００３１】ロウアドレスレジスタＲＡは、アドレスバ
ッファＡＢから内部アドレス信号ａ０〜ａｉ−２として
伝達されるＸアドレス信号ＡＸ０〜ＡＸｉ−２を、内部
制御信号ＲＬに従って取り込み、保持するとともに、こ
れらのＸアドレス信号をもとに内部アドレス信号ｘ０〜
ｘｉ−２を形成して、バンクＢＮＫ０〜ＢＮＫ３のＸア
ドレスデコーダＸＤに供給する。また、セルフリフレッ
シュカウンタＳＲＦＣは、シンクロナスＤＲＡＭがセル
フリフレッシュモードとされるとき、コマンドデコーダ
ＣＤから供給される図示されない内部制御信号ＲＦＣに
従って歩進動作を行い、リフレッシュアドレス信号ｒ０
〜ｒｉ−２を生成する。

【００３２】各バンクのＸアドレスデコーダＸＤは、内
部制御信号ＸＧがハイレベルとされかつ対応するバンク
選択信号ＢＳ０〜ＢＳ３がハイレベルとされることで選
択的に動作状態となり、ロウアドレスレジスタＲＡから
供給される内部アドレス信号ｘ０〜ｘｉ−２あるいはセ
ルフリフレッシュカウンタＳＲＦＣから供給されるリフ
レッシュアドレス信号ｒ０〜ｒｉ−２をデコードして、
対応するメモリアレイＭＡＲＹの指定ワード線を択一的
に所定の選択レベルとする。

【００３３】なお、この実施例のシンクロナスＤＲＡＭ
では、バンクＢＮＫ０〜ＢＮＫ３のそれぞれにおいて１
本ずつ、合計４本のワード線を同時に選択レベルとする
ことができ、バンクＢＮＫ０〜ＢＮＫ３を択一的に指定
しながらＹアドレスデコーダＹＤによるカラム選択動作
を行うことができる。

【００３４】次に、バンクＢＮＫ０〜ＢＮＫ３のメモリ
アレイＭＡＲＹを構成する相補ビット線は、図の左方に
おいて対応するセンスアンプＳＡにそれぞれ結合され
る。各バンクのセンスアンプＳＡには、対応するＹアド
レスデコーダＹＤから所定数のビット線選択信号がそれ
ぞれ供給され、コマンドデコーダＣＤから図示されない
内部制御信号ＰＣ及びＰＡが共通に供給される。また、
ＹアドレスデコーダＹＤには、カラムアドレスカウンタ
ＣＣから内部アドレス信号ｙ０〜ｙｉ−４が共通に供給
され、コマンドデコーダＣＤから内部制御信号ＹＧが供
給される。カラムアドレスカウンタＣＣには、アドレス
バッファＡＢからＹアドレス信号ＡＹ０〜ＡＹｉ−４と
なる内部アドレス信号ａ０〜ａｉ−４が供給されるとと
もに、コマンドデコーダＣＤから図示されない内部制御
信号ＣＬが供給され、さらに内部クロック発生部ＣＢか
ら内部クロック信号ＣＣＬＫ０が供給される。

【００３５】カラムアドレスカウンタＣＣは、ｉ−３ビ
ットのバイナリーカウンタを含む。このバイナリーカウ
ンタは、アドレスバッファＡＢから供給されるＹアドレ
ス信号ＡＹ０〜ＡＹｉ−４を内部制御信号ＣＬに従って
取り込み、保持する。また、これらのＹアドレス信号を
初期値として、内部クロック信号ＣＣＬＫ０に従った歩
進動作を行い、内部アドレス信号ｙ０〜ｙｉ−４を順次
形成して、バンクＢＮＫ０〜ＢＮＫ３のＹアドレスデコ
ーダＹＤに供給する。

【００３６】バンクＢＮＫ０〜ＢＮＫ３のＹアドレスデ
コーダＹＤは、内部制御信号ＹＧがハイレベルとされか
つ対応するバンク選択信号ＢＳ０〜ＢＳ３がハイレベル
とされることでそれぞれ選択的に動作状態とされ、内部
アドレス信号ｙ０〜ｙｉ−４をデコードして、センスア
ンプＳＡに対するビット線選択信号の指定されたビット
を択一的にかつ内部制御信号ＹＳに同期してハイレベル
とする。

【００３７】バンクＢＮＫ０〜ＢＮＫ３のセンスアンプ
ＳＡは、メモリアレイＭＡＲＹの各相補ビット線に対応
して設けられる所定数の単位回路を含み、これらの単位
回路のそれぞれは、Ｎチャンネル型の３個のプリチャー
ジＭＯＳＦＥＴが直並列結合されてなるビット線プリチ
ャージ回路と、一対のＣＭＯＳ（相補型ＭＯＳ）インバ
ータが交差結合されてなる単位増幅回路と、Ｎチャンネ
ル型の一対のスイッチＭＯＳＦＥＴとを含む。このう
ち、各単位回路のビット線プリチャージ回路を構成する
プリチャージＭＯＳＦＥＴは、内部制御信号ＰＣのハイ
レベルを受けて選択的にオン状態となり、対応するメモ
リアレイＭＡＲＹの各相補ビット線の非反転及び反転信
号線を所定の中間電圧にプリチャージする。

【００３８】一方、各単位回路の単位増幅回路は、内部
制御信号ＰＡがハイレベルとされかつ対応するバンク選
択信号ＢＳ０〜ＢＳ３がハイレベルとされることで選択
的にかつ一斉に動作状態となり、対応するメモリアレイ
ＭＡＲＹの選択ワード線に結合される所定数のメモリセ
ルから対応する相補ビット線を介して出力される微小読
み出し信号をそれぞれ増幅して、ハイレベル又はロウレ
ベルの２値読み出し信号とする。また、各単位回路のス
イッチＭＯＳＦＥＴは、ビット線選択信号の対応するビ
ットが択一的にハイレベルとされることで１６組ずつ選
択的にオン状態となり、メモリアレイＭＡＲＹの対応す
る１６組の相補ビット線と相補共通データ線ＣＤ０＊〜
ＣＤＦ＊（ここで、例えば非反転共通データ線ＣＤ０Ｔ
及び反転共通データ線ＣＤ０Ｂを、合わせて相補共通デ
ータ線ＣＤ０＊のように＊を付して表す。以下同様）と
の間をそれぞれ選択的に接続状態とする。

【００３９】相補共通データ線ＣＤ０＊〜ＣＤＦ＊は、
対応するライトアンプＷＡの各単位ライトアンプの出力
端子にそれぞれ結合されるとともに、対応するメインア
ンプＭＡの各単位メインアンプの入力端子にそれぞれ結
合される。

【００４０】ライトアンプＷＡ及びメインアンプＭＡ
は、相補共通データ線ＣＤ０＊〜ＣＤＦ＊に対応して設
けられる１６個の単位ライトアンプ及び単位メインアン
プをそれぞれ含む。このうち、ライトアンプＷＡの各単
位ライトアンプの入力端子は、対応するライトデータバ
スＷＢ０Ｂ〜ＷＢＦＢに共通結合され、メインアンプＭ
Ａの各単位メインアンプの出力端子は、対応するリード
データバスＲＢ０Ｂ〜ＲＢＦＢに共通結合される。ライ
トアンプＷＡの各単位ライトアンプには、コマンドデコ
ーダＣＤから内部制御信号ＷＡＥが供給され、メインア
ンプＭＡの各単位メインアンプには、内部制御信号ＭＡ
Ｅ及びＭＯＥが供給される。

【００４１】一方、ライトデータバスＷＢ０Ｂ〜ＷＢＦ
Ｂは、データ入力バッファＩＢの対応する単位データ入
力バッファの出力端子にそれぞれ結合され、リードデー
タバスＲＢ０Ｂ〜ＲＢＦＢは、データ出力バッファＯＢ
の対応する単位データ出力バッファの入力端子に結合さ
れる。データ入力バッファＩＢの各単位データ入力バッ
ファの入力端子及びデータ出力バッファＯＢの各単位デ
ータ出力バッファの出力端子は、対応するデータ入出力
端子Ｄ０〜ＤＦにそれぞれ共通結合される。データ出力
バッファＯＢの各単位データ出力バッファには、出力制
御回路ＯＣから内部制御信号ＤＯＣが共通に供給され、
この出力制御回路ＯＣには、内部クロック発生部ＣＢか
ら内部クロック信号ＤＣＬＫＢが供給される。

【００４２】データ入力バッファＩＢの各単位データ入
力バッファは、シンクロナスＤＲＡＭが書き込みモード
で選択状態とされるとき、データ入出力端子Ｄ０〜ＤＦ
を介して入力される１６ビットの書き込みデータを取り
込み、保持するとともに、ライトデータバスＷＢ０Ｂ〜
ＷＢＦＢを介して、バンクＢＮＫ０〜ＢＮＫ３のライト
アンプＷＡの対応する単位ライトアンプに伝達する。こ
のとき、バンクＢＮＫ０〜ＢＮＫ３のライトアンプＷＡ
の各単位ライトアンプは、内部制御信号ＷＡＥがハイレ
ベルとされかつ対応するバンク選択信号ＢＳ０〜ＢＳ３
がハイレベルとされることで選択的に動作状態となり、
データ入力バッファＩＢの対応する単位データ入力バッ
ファから伝達される書き込みデータを所定の相補書き込
み信号に変換した後、相補共通データ線ＣＤ０＊〜ＣＤ
Ｆ＊を介して対応するメモリアレイＭＡＲＹの選択状態
にある１６個のメモリセルに書き込む。

【００４３】各バンクのメインアンプＭＡの単位メイン
アンプは、内部制御信号ＭＡＥがハイレベルとされかつ
対応するバンク選択信号ＢＳ０〜ＢＳ３がハイレベルと
されることで選択的に動作状態となり、対応するメモリ
アレイＭＡＲＹの１６個の選択メモリセルから相補共通
データ線ＣＤ０＊〜ＣＤＦ＊を介して出力される読み出
し信号をそれぞれ増幅する。これらの読み出し信号は、
内部制御信号ＭＯＥがハイレベルとされることで、リー
ドデータバスＲＢ０Ｂ〜ＲＢＦＢを介してデータ出力バ
ッファＯＢの対応する単位データ出力バッファに伝達さ
れる。

【００４４】出力制御回路ＯＣは、内部クロック信号Ｄ
ＣＬＫＢのロウレベルを受けて、データ出力バッファＯ
Ｂの各単位データ出力バッファに供給される出力制御信
号ＤＯＣ等を選択的にハイレベルとする。また、データ
出力バッファＯＢの各単位データ出力バッファは、内部
制御信号ＤＯＣのハイレベルを受けて選択的に動作状態
となり、バンクＢＮＫ０〜ＢＮＫ３のメインアンプＭＡ
からリードデータバスＲＢ０Ｂ〜ＲＢＦＢを介して伝達
される読み出しデータを、対応するデータ入出力端子Ｄ
０〜ＤＦを介して外部のアクセス装置に出力する。

【００４５】コマンドデコーダＣＤは、外部のアクセス
装置から起動制御信号として供給されるチップ選択信号
ＣＳＢ，ロウアドレスストローブ信号ＲＡＳＢ，カラム
アドレスストローブ信号ＣＡＳＢ，ライトイネーブル信
号ＷＥＢならびに入出力マスク信号ＤＱＭと、内部クロ
ック発生部ＣＢから供給される内部クロック信号ＣＬＫ
０及び内部クロックイネーブル信号ＬＣＫＥ０とをもと
に上記各種内部制御信号を選択的に形成して、シンクロ
ナスＤＲＡＭの各部に供給する。

【００４６】内部クロック発生部ＣＢは、外部のアクセ
ス装置から供給される非反転クロック信号ＣＬＫＴ及び
反転クロック信号ＣＬＫＢならびにクロックイネーブル
信号ＣＫＥと、コマンドデコーダＣＤから供給される内
部制御信号ＰＷＤＣ等とをもとに、内部クロック信号Ｃ
ＬＫ０，ＣＣＬＫ０ならびにＤＣＬＫＢを所定のタイミ
ング条件をもって選択的に生成し、コマンドデコーダＣ
Ｄ，カラムアドレスカウンタＣＣあるいは出力制御回路
ＯＣ等に供給する。

【００４７】この実施例において、シンクロナスＤＲＡ
Ｍは、内部クロック信号ＤＣＬＫＢの生成に関して三つ
の動作モードを有し、内部クロック発生部ＣＢは、モー
ドレジスタＭＲから供給されるモード制御信号ＣＲＣ
Ｅ，ＡＳＹＮＣＢ，ＣＲＣＳＬＣＢならびにＢＰＤＲＳ
Ｄに従って、出力制御回路ＯＣに対する内部クロック信
号ＤＣＬＫＢの生成条件を切り換え、上記三つの動作モ
ードに対応しうる構成とされる。内部クロック発生部Ｃ
Ｂの具体的構成及び動作ならびに内部クロック信号ＤＣ
ＬＫＢの生成に関する動作モードについては、後で詳細
に説明する。

【００４８】図２には、図１のシンクロナスＤＲＡＭの
パワーダウンモード時の一実施例の信号波形図が示され
ている。同図をもとに、この実施例のシンクロナスＤＲ
ＡＭのパワーダウンモードと、その前後の動作条件等に
ついて説明する。

【００４９】図２において、この実施例のシンクロナス
ＤＲＡＭは、特に制限されないが、チップ選択信号ＣＳ
Ｂがロウレベルとされ、かつロウアドレスストローブ信
号ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢな
らびにライトイネーブル信号ＷＥＮがともにハイレベル
とされた状態で、クロックイネーブル信号ＣＫＥがハイ
レベルからロウレベルに変化されることで、パワーダウ
ンモードにエントリーする。このとき、データマスク信
号ＤＱＭならびにアドレス信号Ａ０〜Ａｉはドントケア
（Ｄｏｎ 'ｔ ｃａｒｅ）とされ、データ入出力端子Ｄ
０〜ＤＦは、いわゆるハイインピーダンス状態Ｈｚとさ
れる。なお、パワーダウンモードへのエントリーは、チ
ップ選択信号ＣＳＢをハイレベルした状態でクロックイ
ネーブル信号ＣＫＥをロウレベルとすることによっても
可能とされる。

【００５０】パワーダウンモードとなったシンクロナス
ＤＲＡＭでは、内部クロック発生部ＣＢによる内部クロ
ック信号ＣＬＫ０，ＣＣＬＫ０ならびにＤＣＬＫＢの生
成動作が停止され、これらの内部クロック信号を受ける
コマンドデコーダＣＤ，カラムアドレスカウンタＣＣな
らびに出力制御回路ＯＣ及びデータ出力バッファＯＢ等
の関連動作が停止される。これにより、各部の動作電流
が低減され、シンクロナスＤＲＡＭの消費電力が低減さ
れて、パワーダウン状態となる。

【００５１】次に、この実施例のシンクロナスＤＲＡＭ
は、特に制限されないが、チップ選択信号ＣＳＢがハイ
レベルとされ、かつクロックイネーブル信号ＣＫＥがロ
ウレベルからハイレベルに変化されることで、パワーダ
ウンモードからエグジットする。このとき、ロウアドレ
スストローブ信号ＲＡＳＢ，カラムアドレスストローブ
信号ＣＡＳＢ，ライトイネーブル信号ＷＥＢ，データマ
スク信号ＤＱＭならびにアドレス信号Ａ０〜Ａｉはとも
にドントケアとされ、データ入出力端子Ｄ０〜ＤＦはハ
イインピーダンス状態Ｈｚとされる。

【００５２】パワーダウンモードからエグジットしたシ
ンクロナスＤＲＡＭでは、内部クロック発生部ＣＢによ
る内部クロック信号ＣＬＫ０，ＣＣＬＫ０ならびにＤＣ
ＬＫＢの生成動作が再開され、クロックイネーブル信号
ＣＫＥがハイレベルとされた次のサイクルから内部クロ
ック信号ＣＬＫ０が、またその次のサイクルから内部ク
ロック信号ＣＣＬＫ０及びＤＣＬＫＢがそれぞれ有効と
なる。

【００５３】パワーダウンモードからエグジットしたシ
ンクロナスＤＲＡＭには、クロックイネーブル信号ＣＫ
Ｅがハイレベルとされた次のサイクルで、チップ選択信
号ＣＳＢ及びロウアドレスストローブ信号ＲＡＳＢをロ
ウレベルとし、バンクアクティブコマンドを入力するこ
とができる。このとき、カラムアドレスストローブ信号
ＣＡＳＢ及びライトイネーブル信号ＷＥＢはハイレベル
とされ、データマスク信号ＤＱＭはドントケアとされ
る。また、アドレス入力端子Ａ０〜Ａｉには、バンクア
ドレス信号及びＸアドレス信号を含むロウアドレス信号
ｒａが入力され、データ入出力端子Ｄ０〜ＤＦはハイイ
ンピーダンス状態とされる。

【００５４】シンクロナスＤＲＡＭでは、ロウアドレス
信号ｒａの下位ｉ−１ビットとして入力されるＸアドレ
ス信号がロウアドレスレジスタＲＡに取り込まれ、その
上位２ビットとして入力されるバンクアドレス信号がバ
ンクアドレスレジスタＢＡに取り込まれる。そして、バ
ンクアドレス信号により指定されるバンクＢＮＫ０〜Ｂ
ＮＫ３で、ＸアドレスデコーダＸＤが動作状態となり、
Ｘアドレス信号により指定されるワード線が択一的に所
定の選択レベルとされる。これにより、指定されたバン
クのメモリアレイＭＡＲＹの選択ワード線に結合された
メモリセルの読み出し信号が、センスアンプＳＡの対応
する単位増幅回路によって増幅され、２値読み出し信号
となってそのまま各単位増幅回路に保持される。

【００５５】一方、ワード線選択動作を終えたシンクロ
ナスＤＲＡＭには、例えばバンクアクティブコマンドが
入力された次の次のサイクルで、言い換えるならばクロ
ックイネーブル信号ＣＫＥがハイレベルとされてから３
サイクル後に、チップ選択信号ＣＳＢ及びカラムアドレ
スストローブ信号ＣＡＳＢがロウレベルとされ、リード
コマンドが入力される。このとき、ロウアドレスストロ
ーブ信号ＲＡＳＢ及びライトイネーブル信号ＷＥＢはハ
イレベルのままとされ、データマスク信号ＤＱＭはロウ
レベルに変化される。アドレス入力端子Ａ０〜Ａｉに
は、バンクアドレス信号及びＹアドレス信号を含むカラ
ムアドレス信号ｃａが入力され、データ入出力端子Ｄ０
〜ＤＦはハイインピーダンス状態とされる。

【００５６】シンクロナスＤＲＡＭでは、カラムアドレ
ス信号ｃａの下位ｉ−４ビットとして入力されるＹアド
レス信号がカラムアドレスカウンタＣＣに取り込まれ、
その最上位２ビットとして入力されるバンクアドレス信
号がバンクアドレスレジスタＢＡに取り込まれる。そし
て、バンクアドレス信号により指定されるバンクＢＮＫ
０〜ＢＮＫ３でＹアドレスデコーダＹＤが動作状態とな
り、例えばＣＡＳレイテンシーが１であれば次サイクル
から、Ｙアドレス信号により指定されるカラムアドレス
から順に読み出しデータｄ０等の出力動作が開始され
る。

【００５７】以上のように、この実施例のシンクロナス
ＤＲＡＭでは、クロックイネーブル信号ＣＫＥがハイレ
ベルとされパワーダウンモードからエグジットした次の
サイクルで、バンクアクティブコマンド等を入力するこ
とが許され、その２サイクル後に、カラムアドレスｃａ
をともなうリードコマンドの入力が許される。したがっ
て、コマンドデコーダＣＤに対する内部クロック信号Ｃ
ＬＫ０は、パワーダウンモードエグジット後の次のサイ
クルから確実に生成される必要があり、カラムアドレス
カウンタＣＣに対する内部クロック信号ＣＣＬＫ０は、
その次の次のサイクルから確実に生成される必要があ
る。これに対処するため、この実施例のシンクロナスＤ
ＲＡＭに含まれる内部クロック発生部ＣＢでは、回路的
に特別な工夫がなされるが、このことについては後で詳
細に説明する。

【００５８】図３には、図１のシンクロナスＤＲＡＭの
クロックサスペンドモード時の一実施例の信号波形図が
示されている。同図をもとに、シンクロナスＤＲＡＭの
クロックサスペンドモードと、その前後の動作条件等に
ついて説明する。

【００５９】図３において、この実施例のシンクロナス
ＤＲＡＭは、特に制限されないが、クロックイネーブル
信号ＣＫＥがハイレベルからロウレベルに変化されるこ
とでクロックサスペンドモードにエントリーする。シン
クロナスＤＲＡＭには、クロックサスペンドモードのエ
ントリーに先立ってバンクアクティブコマンドを入力す
ることができ、シンクロナスＤＲＡＭは、それがクロッ
クサスペンドモードとされる間、バンクアクティブ状態
を保持しうる構成とされる。このため、図３の実施例で
は、例えばクロックサスペンドモードにエントリーする
直前のサイクルでバンクアクティブコマンドが入力さ
れ、シンクロナスＤＲＡＭのメモリアレイＭＡＲＹで
は、クロックサスペンドモードとされる間、ロウアドレ
スｒａにより指定されるワード線が択一的に選択レベル
のままとされる。

【００６０】クロックサスペンドモードとなったシンク
ロナスＤＲＡＭでは、内部クロック発生部ＣＢによる内
部クロック信号ＣＣＬＫ０及びＤＣＬＫＢの生成動作が
停止され、これらの内部クロック信号を受けるカラムア
ドレスカウンタＣＣ，出力制御回路ＯＣ及びデータ出力
バッファＯＢの関連動作が停止される。これにより、シ
ンクロナスＤＲＡＭは、バンクアクティブ状態を保持し
たまま、カラムアドレスカウンタＣＣの歩進動作やデー
タの入出力動作等を停止し、待機状態となる。なお、ク
ロックサスペンドモードとされる間、後述するように、
内部クロック発生部ＣＢによる内部クロック信号ＣＬＫ
０の生成動作は継続される。

【００６１】次に、シンクロナスＤＲＡＭは、特に制限
されないが、クロックイネーブル信号ＣＫＥがロウレベ
ルからハイレベルに戻されることで、クロックサスペン
ドモードからエグジットする。このとき、ロウアドレス
ストローブ信号ＲＡＳＢ，カラムアドレスストローブ信
号ＣＡＳＢ，ライトイネーブル信号ＷＥＢ，データマス
ク信号ＤＱＭならびにアドレス信号Ａ０〜Ａｉはともに
ドントケアとされ、データ入出力端子Ｄ０〜ＤＦはハイ
インピーダンス状態Ｈｚとされる。

【００６２】クロックサスペンドモードからエグジット
したシンクロナスＤＲＡＭでは、内部クロック発生部Ｃ
Ｂによる内部クロック信号ＣＣＬＫ０及びＤＣＬＫＢの
生成動作が再開され、クロックイネーブル信号ＣＫＥが
ハイレベルとされた次のサイクルから内部クロック信号
ＣＣＬＫ０及びＤＣＬＫＢが有効となる。

【００６３】パワーダウンモードからエグジットしたシ
ンクロナスＤＲＡＭには、例えばクロックイネーブル信
号ＣＫＥがハイレベルとされた次のサイクルで、チップ
選択信号ＣＳＢ及びカラムアドレスストローブ信号ＣＡ
ＳＢがロウレベルとされ、リードコマンドが入力され
る。これにより、シンクロナスＤＲＡＭは、アドレス入
力端子Ａ０〜Ａｉにあるカラムアドレス信号ｃａをカラ
ムアドレスカウンタＣＣに取り込み、読み出し動作のた
めのカラム選択動作を開始する。

【００６４】なお、クロックサスペンドモードによるシ
ンクロナスＤＲＡＭの動作中断は、読み出し動作や書き
込み動作の途中でも可能とされる。この場合、カラムア
ドレスカウンタＣＣは、クロックサスペンドモードとさ
れる間、中断直前のカラムアドレスを保持し、エグジッ
ト後にアドレス更新動作を再開する。

【００６５】以上のように、この実施例のシンクロナス
ＤＲＡＭでは、バンクアクティブ状態や読み出し動作及
び書き込み動作中でのクロックサスペンドモードエント
リーが可能とされ、またクロックサスペンドモードエグ
ジット後は、その次のサイクルでのコマンド入力及びデ
ータ入出力動作が可能とされる。したがって、カラムア
ドレスカウンタＣＣに対する内部クロック信号ＣＣＬＫ
０及び出力制御回路ＯＣに対する内部クロック信号ＤＣ
ＬＫＢは、クロックサスペンドモードエグジット後の次
のサイクルから確実に生成される必要がある。これに対
処するため、この実施例のシンクロナスＤＲＡＭの内部
クロック発生部ＣＢでは、同様に特別な工夫がなされる
が、このことについては後で詳細に説明する。

【００６６】図４には、図１のシンクロナスＤＲＡＭに
含まれる内部クロック発生部ＣＢの一実施例のブロック
図が示されている。同図をもとに、この実施例の内部ク
ロック発生部ＣＢの構成及び動作の概要について説明す
る。

【００６７】図４において、内部クロック発生部ＣＢ
は、特に制限されないが、クロックイネーブル信号ＣＫ
Ｅを受けるクロックイネーブル信号バッファＣＫＥＢＦ
と、非反転クロック信号ＣＬＫＴ及び反転クロック信号
ＣＬＫＢを共通に受けるクロックバッファＣＣＬＫＢＦ
及びＤＣＬＫＢＦとを含む。このうち、クロックイネー
ブル信号バッファＣＫＥＢＦには、さらに、コマンド制
御クロック発生回路ＣＳＰＧの出力信号たる内部クロッ
ク信号ＣＬＫ０が供給される。また、クロックバッファ
ＣＣＬＫＢＦ及びＤＣＬＫＢＦには、コマンドデコーダ
ＣＤからパワーダウンモード時選択的にハイレベルとさ
れる内部制御信号ＰＷＤＣ及びＰＷＤＤがそれぞれ供給
され、さらに、図示されない内部電圧発生部から基準電
圧ＶＲＥＦが供給されるとともに、モードレジスタＭＲ
から後述するモード制御信号ＢＰＤＲＳＤが供給される

【００６８】内部クロック発生部ＣＢは、さらにコマン
ド制御クロック発生回路ＣＳＰＧ，データ制御クロック
発生回路ＤＳＰＧならびにクロック再生回路ＣＲＣを含
む。このうち、コマンド制御クロック発生回路ＣＳＰＧ
には、クロックイネーブル信号バッファＣＫＥＢＦの出
力信号たる内部クロックイネーブル信号ＬＣＫＥ０とク
ロックバッファＣＣＬＫＢＦの出力信号たる内部パルス
信号ＣＣＩＮとが供給され、コマンドデコーダＣＤから
内部制御信号ＳＥＴが供給される。

【００６９】一方、データ制御クロック発生回路ＤＳＰ
Ｇには、上記内部クロックイネーブル信号ＬＣＫＥ０及
び内部制御信号ＳＥＴが供給されるとともに、クロック
バッファＤＣＬＫＢＦの出力信号たる内部パルス信号Ｄ
ＣＩＮと、クロック再生回路ＣＲＣの出力信号たる内部
パルス信号ＳＤＣＬＫとが供給され、さらにモードレジ
スタＭＲからモード制御信号ＣＲＣＥ，ＡＳＹＮＣＢ，
ＣＲＣＳＬＣＢならびにＢＰＤＲＳＤが供給される。ク
ロック再生回路ＣＲＣには、データ制御クロック発生回
路ＤＳＰＧの出力信号たる内部パルス信号ＤＣＬＫ１が
供給されるとともに、上記モード制御信号ＣＲＣＥが供
給される。

【００７０】コマンド制御クロック発生回路ＣＳＰＧの
一方の出力信号たる内部クロック信号ＣＬＫ０は、前記
のように、クロックイネーブル信号バッファＣＫＥＢＦ
の出力信号たる内部クロックイネーブル信号ＬＣＫＥ０
とともに、コマンドデコーダＣＤに供給され、コマンド
制御クロック発生回路ＣＳＰＧの他方の出力信号たる内
部クロック信号ＣＣＬＫ０は、カラムアドレスカウンタ
ＣＣに供給される。また、データ制御クロック発生回路
ＤＳＰＧの一方の出力信号たる内部パルス信号ＤＣＬＫ
１は、クロック再生回路ＣＲＣに供給され、その他方の
出力信号たる内部クロック信号ＤＣＬＫＢは、出力制御
回路ＯＣに供給される。

【００７１】内部クロック発生部ＣＢのクロックイネー
ブル信号バッファＣＫＥＢＦは、外部のアクセス装置か
ら供給されるクロックイネーブル信号ＣＫＥを内部クロ
ック信号ＣＬＫ０の立ち上がりエッジで取り込み、内部
クロックイネーブル信号ＬＣＫＥ０を選択的にハイレベ
ル又はロウレベルとする。また、クロックバッファＣＣ
ＬＫＢＦは、内部制御信号ＰＷＤＣがロウレベルである
ことを条件に、非反転クロック信号ＣＬＫＴ及び反転ク
ロック信号ＣＬＫＢをもとに内部パルス信号ＣＣＩＮを
生成し、コマンド制御クロック発生回路ＣＳＰＧに伝達
する。なお、クロックバッファＣＣＬＫＢＦは、シンク
ロナスＤＲＡＭが後述するＳＤＲモードとされモード制
御信号ＢＰＤＲＳＤがロウレベルとされるとき、基準電
圧ＶＲＥＦをもとに非反転クロック信号ＣＬＫＴの論理
レベルを判定し、内部パルス信号ＣＣＩＮを生成する機
能を持つ。

【００７２】一方、クロックバッファＤＣＬＫＢＦは、
内部制御信号ＰＷＤＤがロウレベルであることを条件
に、非反転クロック信号ＣＬＫＴ及び反転クロック信号
ＣＬＫＢをもとに内部パルス信号ＤＣＩＮを生成し、デ
ータ制御クロック発生回路ＤＳＰＧに供給する。なお、
クロックバッファＤＣＬＫＢＦは、シンクロナスＤＲＡ
Ｍが後述するＳＤＲモードとされモード制御信号ＢＰＤ
ＲＳＤがロウレベルとされるとき、基準電圧ＶＲＥＦを
もとに非反転クロック信号ＣＬＫＴの論理レベルを判定
し、内部パルス信号ＤＣＩＮを生成する機能を持つ。

【００７３】次に、コマンド制御クロック発生回路ＣＳ
ＰＧは、クロックイネーブル信号バッファＣＫＥＢＦの
出力信号たる内部クロックイネーブル信号ＬＣＫＥ０
と、クロックバッファＣＣＬＫＢＦの出力信号たる内部
パルス信号ＣＣＩＮと、コマンドデコーダＣＤから供給
される内部制御信号ＳＥＴとをもとに、内部クロック信
号ＣＬＫ０及びＣＣＬＫ０を選択的に生成する。また、
データ制御クロック発生回路ＤＳＰＧは、内部クロック
イネーブル信号ＬＣＫＥ０及び内部制御信号ＳＥＴと、
クロックバッファＤＣＬＫＢＦの出力信号たる内部パル
ス信号ＤＣＩＮと、クロック再生回路ＣＲＣの出力信号
たる内部パルス信号ＳＤＣＬＫとをもとに、内部クロッ
ク信号ＤＣＬＫＢ及び内部パルス信号ＤＣＬＫ１を選択
的に生成する。

【００７４】この実施例において、シンクロナスＤＲＡ
Ｍは、特に制限されないが、内部クロック信号ＤＣＬＫ
Ｂの生成に関して三つの動作モード、つまりＳＤＲモー
ド（第１の動作モード），ＤＤＲ１モード（第２の動作
モード）ならびにＤＤＲ２モード（第３の動作モード）
を有し、内部クロック発生部ＣＢのデータ制御クロック
発生回路ＤＳＰＧは、モードレジスタＭＲから供給され
るモード制御信号ＣＲＣＥ，ＡＳＹＮＣＢ，ＣＲＣＳＬ
ＣＢならびにＢＰＤＲＳＤに従って内部クロック信号Ｄ
ＣＬＫＢの生成条件を選択的に切り換え、上記三つの動
作モードに対応しうる構成とされる。クロック再生回路
ＣＲＣは、第３の動作モードつまりＤＤＲ２モードにお
いて、データ制御クロック発生回路ＤＳＰＧから供給さ
れる内部パルス信号ＤＣＬＫ１に対して所定の位相制御
を加え、データ制御クロック発生回路ＤＳＰＧとともに
内部クロック信号ＤＣＬＫＢを生成する。

【００７５】なお、内部クロック発生部ＣＢのコマンド
制御クロック発生回路ＣＳＰＧ及びデータ制御クロック
発生回路ＤＳＰＧの具体的構成及び動作ならびにデータ
制御クロック発生回路ＤＳＰＧの内部クロック信号ＤＣ
ＬＫＢに関する動作モード及びその動作条件等について
は、後で詳細に説明する。

【００７６】図５には、図４の内部クロック発生部ＣＢ
に含まれるコマンド制御クロック発生回路ＣＳＰＧ（第
１のクロック発生回路）の一実施例の回路図が示され、
図６には、図５のコマンド制御クロック発生回路ＣＳＰ
Ｇに含まれる遅延回路ＤＬ４１の一実施例の回路図が示
されている。また、図７には、図５のコマンド制御クロ
ック発生回路ＣＳＰＧのパワーダウンモードエグジット
時の一実施例の信号波形図が示されている。これらの図
をもとに、コマンド制御クロック発生回路ＣＳＰＧの具
体的構成及び動作ならびにその特徴について説明する。

【００７７】なお、以下の回路図において、そのチャン
ネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴ
はＰチャンネル型であり、矢印の付されないＮチャンネ
ルＭＯＳＦＥＴと区別して示される。また、図６には、
遅延回路ＤＬ４１の信号波形図が併記される。遅延回路
ＤＬ４２及びＤＮ４３については、例示される遅延回路
ＤＬ４１と同一構成とされるため、類推されたい。

【００７８】図５において、この実施例のコマンド制御
クロック発生回路ＣＳＰＧは、特に制限されないが、内
部ノードｎ１と接地電位ＶＳＳ（第１の電源電圧）との
間に直列形態に設けられるＮチャンネル型（第１導電
型）の２個のＭＯＳＦＥＴＮ４１（第１のＭＯＳＦＥ
Ｔ）及びＮ４２（第２のＭＯＳＦＥＴ）と、電源電圧Ｖ
ＤＤ（第２の電源電圧）と上記内部ノードｎ１との間に
設けられるＰチャンネル型（第２導電型）のＭＯＳＦＥ
ＴＰ４１（第３のＭＯＳＦＥＴ）とを含む。このうち、
ＭＯＳＦＥＴＮ４１のゲートには、クロックバッファＣ
ＣＬＫＢＦの出力信号たる内部パルス信号ＣＣＩＮ（第
１のパルス信号）が供給される。また、ＭＯＳＦＥＴＮ
４２のゲートには、ノア（ＮＯＲ）ゲートＮＯ４１の出
力信号たる内部パルス信号ＴＲＮ２Ｅ（第２のパルス信
号）が供給され、ＭＯＳＦＥＴＰ４１のゲートには、ノ
アゲートＮＯ４２の出力信号たる内部パルス信号ＴＲＰ
１ＥＢ（第３のパルス信号）が供給される。

【００７９】内部パルス信号ＣＣＩＮは、直列形態とさ
れる２個のインバータＶ４１及びＶ４２を経た後、内部
クロック信号ＣＬＫ０となり、コマンドデコーダＣＤに
供給される。また、内部ノードｎ１における内部パルス
信号ＣＣＬＫＢは、インバータＶ４４及びＶ４５が交差
結合されてなるラッチ回路を経た後、内部クロック信号
ＣＣＬＫ０となり、カラムアドレスカウンタＣＣに供給
される。

【００８０】ノアゲートＮＯ４１の第１の入力端子に
は、内部パルス信号ＣＣＩＮを受ける遅延回路ＤＬ４１
の出力信号つまり内部パルス信号ＣＣＩＮＤが供給さ
れ、その第２の入力端子には、内部クロックイネーブル
信号ＬＣＫＥ０を受ける遅延回路ＤＬ４２の出力信号の
インバータＶ４３による反転信号つまり内部パルス信号
ＬＣＫＥ０ＤＢが供給される。また、ノアゲートＮＯ４
２の第１の入力端子には、コマンドデコーダＣＤから内
部制御信号ＳＥＴが供給され、その第２の入力端子に
は、内部クロック信号ＣＣＬＫ０を受ける遅延回路ＤＬ
４３の出力信号たる内部パルス信号ＣＣＬＫ０Ｄが供給
される。

【００８１】ここで、遅延回路ＤＬ４１〜ＤＬ４３は、
特に制限されないが、図６の遅延回路ＤＬ４１に代表さ
れるように、その第１の入力端子に入力信号ＩＮつまり
例えば内部パルス信号ＣＣＩＮを受け、その第２の入力
端子に入力信号ＩＮのインバータＶ５１〜Ｖ５４による
遅延信号つまり内部パルス信号ＩＮＤを受けるナンドゲ
ートＮＡ５１と、該ナンドゲートＮＡ５１の出力信号を
受けるインバータＶ５５とを含む。インバータＶ５５の
出力信号は、遅延回路ＤＬ４１の出力信号ＯＵＴつまり
例えば内部パルス信号ＣＣＩＮＤとなる。図では、イン
バータＶ５１〜Ｖ５４を４段直列接続した構成を示した
が、インバータの段数は偶数ならば４段に限らず、所望
のタイミングで出力信号ＯＵＴを発生することが出来
る。

【００８２】入力信号ＩＮがロウレベルとされるとき、
遅延回路ＤＬ４１を構成するナンドゲートＮＡ５１の出
力信号はハイレベルに固定され、そのインバータＶ５５
による反転信号つまり出力信号ＯＵＴはロウレベルに固
定される。このとき、入力信号ＩＮのインバータＶ５１
〜Ｖ５４による遅延信号つまり内部パルス信号ＩＮＤ
は、入力信号ＩＮと同様にロウレベルに固定される。

【００８３】次に、入力信号ＩＮがハイレベルとされる
と、内部パルス信号ＩＮＤが、インバータＶ５１〜Ｖ５
４からなる遅延回路の遅延時間Ｔ１が経過した時点でハ
イレベルとされる。また、この内部パルス信号ＩＮＤの
ハイレベルと入力信号ＩＮのハイレベルを受けてナンド
ゲートＮＡ５１の出力信号がロウレベルに変化し、これ
を受けて遅延回路ＤＬ４１の出力信号ＯＵＴがハイレベ
ルとなる。

【００８４】一方、入力信号ＩＮがロウレベルに戻され
ると、ナンドゲートＮＡ５１の出力信号が直ちにハイレ
ベルとされ、これを受けて遅延回路ＤＬ４１の出力信号
ＯＵＴがロウレベルとされる。内部パルス信号ＩＮＤ
は、入力信号ＩＮがロウレベルとされてから遅延時間Ｔ
１が経過した時点でロウレベルとされる。

【００８５】これにより、遅延回路ＤＬ４１の出力信号
ＯＵＴつまり内部パルス信号ＣＣＩＮＤは、図の右部に
示されるように、入力信号ＩＮつまり内部パルス信号Ｃ
ＣＩＮがハイレベルとされてからインバータＶ５１〜Ｖ
５４の遅延時間Ｔ１が経過した時点でハイレベルとさ
れ、入力信号ＩＮがロウレベルに戻されると直ちにロウ
レベルとされるワンショットパルスとなる。したがっ
て、出力信号ＯＵＴつまり内部パルス信号ＣＣＩＮＤの
パルス幅Ｔ２は、ほぼ入力信号ＩＮつまり内部パルス信
号ＣＣＩＮのパルス幅から遅延時間Ｔ１を差し引いた値
となる。

【００８６】ここで、クロックバッファＣＣＬＫＢＦに
供給される非反転クロック信号ＣＬＫＴは、図７に太い
実線で例示されるように、そのデューティがほぼ５０％
のパルス信号とされ、反転クロック信号ＣＬＫＢは、同
図に細い実線で示されるように、非反転クロック信号Ｃ
ＬＫＴの相補信号とされる。また、内部制御信号ＰＷＤ
Ｃは、クロックイネーブル信号ＣＫＥがロウレベルとさ
れるときハイレベルとされ、クロックイネーブル信号Ｃ
ＫＥがハイレベルとされてから所定時間が経過した時点
でロウレベルとされる。さらに、クロックバッファＣＣ
ＬＫＢＦの出力信号たる内部パルス信号ＣＣＩＮは、内
部制御信号ＰＷＤＣがロウレベルであることを条件に、
非反転クロック信号ＣＬＫＴがハイレベルとされてから
所定時間後にハイレベルとされ、非反転クロック信号Ｃ
ＬＫＴがロウレベルとされてから所定時間後にロウレベ
ルとされる。内部制御信号ＰＷＤＣがハイレベルとされ
るとき、内部パルス信号ＣＣＩＮはロウレベルに固定さ
れる。

【００８７】これにより、内部パルス信号ＣＣＩＮがイ
ンバータＶ４１及びＶ４２を経ることによって得られる
内部クロック信号ＣＬＫ０は、内部パルス信号ＣＣＩＮ
のハイレベルを受けてハイレベルとされ、そのロウレベ
ルを受けてロウレベルとされる。なお、シンクロナスＤ
ＲＡＭがクロックイネーブル信号ＣＫＥのハイレベル変
化を受けてパワーダウンモードからエグジットすると
き、内部パルス信号ＣＣＩＮが最初にハイレベルとされ
るタイミングは、図７に斜線を付して示されるように、
非反転クロック信号ＣＬＫＴ及び反転クロック信号ＣＬ
ＫＢとクロックイネーブル信号ＣＫＥのレベル変化の時
間関係に応じて不定となり、これを受けて内部クロック
信号ＣＬＫ０の最初のハイレベルも不定となる。

【００８８】一方、クロックイネーブル信号バッファＣ
ＫＥＢＦの出力信号たる内部クロックイネーブル信号Ｌ
ＣＫＥ０は、内部クロック信号ＣＬＫ０の立ち上がりエ
ッジにおけるクロックイネーブル信号ＣＫＥの論理レベ
ルを受けて選択的にハイレベル又はロウレベルとされ
る。上記のように、パワーダウンモードエグジット後に
おける内部クロック信号ＣＬＫ０の最初の立ち上がり
は、非反転クロック信号ＣＬＫＴ及び反転クロック信号
ＣＬＫＢとクロックイネーブル信号ＣＫＥのレベル変化
の時間関係により不定となるため、内部クロックイネー
ブル信号ＬＣＫＥ０の立ち上がりも、図７に斜線を付し
て示されるように不定となる。

【００８９】次に、内部パルス信号ＣＣＩＮを受ける遅
延回路ＤＬ４１の出力信号たる内部パルス信号ＣＣＩＮ
Ｄは、前述のように、内部パルス信号ＣＣＩＮがハイレ
ベルとされてから所定時間が経過した時点でハイレベル
とされ、内部パルス信号ＣＣＩＮがロウレベルとされる
のとほぼ同時にロウレベルに戻される。また、内部クロ
ックイネーブル信号ＬＣＫＥ０を受ける遅延回路ＤＬ４
２の出力信号のインバータＶ４３による反転信号たる内
部パルス信号ＬＣＫＥ０ＤＢは、内部クロックイネーブ
ル信号ＬＣＫＥ０がハイレベルとされてから所定時間が
経過した時点でロウレベルとされ、内部クロックイネー
ブル信号ＬＣＫＥ０がロウレベルとされるのとほぼ同時
にハイレベルに戻される。

【００９０】言うまでもなく、ノアゲートＮＯ４１の出
力信号つまり内部パルス信号ＴＲＮ２Ｅは、内部パルス
信号ＣＣＩＮ及びＬＣＫＥ０ＤＢがともにロウレベルと
されることで選択的にハイレベルとされる。このため、
最終的には内部パルス信号ＣＣＩＮＤの立ち下がりを受
けてハイレベルとされ、その立ち上がりを受けてロウレ
ベルとされるものとなる。内部電圧発生部ＬＣＫＥ０Ｄ
Ｂがロウレベルとされるタイミングは、内部クロックイ
ネーブル信号ＬＣＫＥ０がハイレベルとされるタイミン
グの不定を受けて不定となり、これを受けて内部パルス
信号ＴＲＮ２Ｅが最初にハイレベルとされるタイミング
も不定となる。

【００９１】しかし、この実施例のコマンド制御クロッ
ク発生回路ＣＳＰＧにおいて、内部パルス信号ＣＣＩＮ
がハイレベルとされてから遅延回路ＤＬ４１の出力信号
たる内部パルス信号ＣＣＩＮＤがハイレベルとされるま
での遅延時間は、内部クロックイネーブル信号ＬＣＫＥ
０がハイレベルとされてから遅延回路ＤＬ４２の出力信
号のインバータＶ４３による反転信号、つまり内部パル
ス信号ＬＣＫＥ０ＤＢがロウレベルとされるまでの遅延
時間より短くなるように設計される。したがって、パワ
ーダウンモードエグジット時に対応するサイクルｔ０に
おいて、内部パルス信号ＣＣＩＮの不確定なハイレベル
を無効とするように、ＭＯＳＦＥＴＮ４２のゲートに供
給される内部パルス信号ＴＲＮ２Ｅをロウレベルに制御
することができる。

【００９２】一方、コマンド制御クロック発生回路ＣＳ
ＰＧの内部ノードｎ１における内部パルス信号ＣＣＬＫ
Ｂ（第４のパルス信号）は、ＭＯＳＦＥＴＰ４１がオフ
状態とされかつＭＯＳＦＥＴＮ４１及びＮ４２がともに
オン状態とされることで選択的に接地電位ＶＳＳのよう
なロウレベルとされ、これを受けて内部クロック信号Ｃ
ＣＬＫ０がハイレベルとされる。また、内部パルス信号
ＣＣＬＫＢは、ＭＯＳＦＥＴＰ４１がオン状態とされか
つＭＯＳＦＥＴＮ４１又はＮ４２のいずれかがオフ状態
とされることで選択的に電源電圧ＶＤＤのようなハイレ
ベルとされ、これを受けて内部クロック信号ＣＣＬＫ０
がロウレベルとされる。

【００９３】内部クロック信号ＣＣＬＫ０を受ける遅延
回路ＤＬ４３の出力信号たる内部パルス信号ＣＣＬＫ０
Ｄは、内部クロック信号ＣＣＬＫ０がハイレベルとされ
てから所定時間が経過した時点でハイレベルとされ、内
部クロック信号ＣＣＬＫ０がロウレベルとされるのとほ
ぼ同時にロウレベルとされる。ノアゲートＮＯ４２の出
力信号たる内部パルス信号ＴＲＰ１ＥＢは、内部制御信
号ＳＥＴがロウレベルであることを条件に、内部パルス
信号ＣＣＬＫ０Ｄのロウレベル変化を受けてハイレベル
とされ、そのハイレベル変化を受けてロウレベルとされ
る。

【００９４】上記のように、ＭＯＳＦＥＴＮ４１のゲー
トに供給される内部パルス信号ＣＣＩＮは、クロックイ
ネーブル信号ＣＫＥがロウレベルとされ内部制御信号Ｐ
ＷＤＣがロウレベルであることを条件に、入力クロック
信号に従って選択的にハイレベル又はロウレベルとされ
る。また、ＭＯＳＦＥＴＮ４２のゲートに供給される内
部パルス信号ＴＲＮ２Ｅは、内部パルス信号ＣＣＩＮＤ
及びＬＣＫＥ０ＤＢがともにロウレベルとされることで
ハイレベルとされ、そのいずれかがハイレベルとされる
ことでロウレベルとされる。さらに、ＭＯＳＦＥＴＰ４
１のゲートに供給される内部パルス信号ＴＲＰ１ＥＢ
は、内部クロック信号ＣＣＬＫ０がハイレベルとされて
から所定時間が経過した時点でロウレベルとされ、内部
クロック信号ＣＣＬＫ０がロウレベルとされるのとほぼ
同時にハイレベルとされる。

【００９５】これらのことから、内部クロック信号ＣＣ
ＬＫ０は、シンクロナスＤＲＡＭがパワーダウンモード
からエグジットして充分な時間が経過した安定期には、
内部パルス信号ＴＲＮ２Ｅがハイレベルであることを条
件に、内部パルス信号ＣＣＩＮの立ち上がりを受けてハ
イレベルとされ、内部パルス信号ＴＲＰ１ＥＢの立ち下
がりを受けてロウレベルに戻されるものとなる。また、
シンクロナスＤＲＡＭがパワーダウンモードからエグジ
ットした直後には、内部パルス信号ＴＲＮ２Ｅがハイレ
ベルとされるのを待って、言い換えるならば内部クロッ
クイネーブル信号ＬＣＫＥ０がハイレベルとされるのを
待って内部クロック信号ＣＣＬＫ０はハイレベルとさ
れ、やはり内部パルス信号ＴＲＰ１ＥＢの立ち下がりを
受けてロウレベルに戻される。

【００９６】つまり、この実施例のコマンド制御クロッ
ク発生回路ＣＳＰＧでは、内部クロック信号ＣＣＬＫ０
をハイレベルとするためのＭＯＳＦＥＴＮ４１は、前記
図１１のコマンド制御クロック発生回路ＣＳＰＧのＭＯ
ＳＦＥＴＮ９１と同様に、内部パルス信号ＣＣＩＮつま
りは入力クロック信号に従って制御されるが、実質的に
内部電圧発生部ＣＣＩＮの立ち上がりを選択的に無効と
するＭＯＳＦＥＴＮ４２と、内部クロック信号ＣＣＩＮ
０の立ち下がりタイミングを決定するＭＯＳＦＥＴＰ４
１は別個のパルス信号すなわち内部パルス信号ＴＲＮ２
Ｅ及びＴＲＰ１ＥＢにより制御され、それぞれ独立した
条件で最適化される。

【００９７】したがって、シンクロナスＤＲＡＭの高速
化が進み入力クロック信号つまり非反転クロック信号Ｃ
ＬＫＴ及び反転クロック信号ＣＬＫＢの周期が例えば６
ｎｓ程度に短縮された場合でも、図７に例示されるよう
に、内部クロック信号ＣＬＫ０は、パワーダウンモード
エグジット時に対応するサイクルｔ０の次サイクルｔ１
から規定のタイミングで形成される。また、内部パルス
信号ＴＲＮ２Ｅは、同じくサイクルｔ１から規定のタイ
ミングでハイレベルとされ、内部クロック信号ＣＣＬＫ
０は、その次のサイクルｔ２から規定のタイミングで形
成される。この結果、内部クロック発生部ＣＢのパワー
ダウンモードからの復帰時における動作を安定化し、シ
ンクロナスＤＲＡＭの動作を安定化できるものである。

【００９８】さらに、以上で述べた回路構成は、クロッ
クサスペンドモードからの復帰時における動作の安定化
に対して大きな効果を生み出す。この動作については、
類似の回路構成をとり、動作機構が同じであるデータ制
御クロック発生回路ＤＳＰＧの説明で詳しく述べること
とする。

【００９９】図８には、図４の内部クロック発生部ＣＢ
に含まれるデータ制御クロック発生回路ＤＳＰＧ（第２
のクロック発生回路）の一実施例の回路図が示されてい
る。また、図９には、図８のデータ制御クロック発生回
路ＤＳＰＧの一実施例の動作条件図が示され、図１０に
は、そのクロックサスペンドモードエグジット時の一実
施例の信号波形図が示されている。これらの図をもと
に、データ制御クロック発生回路ＤＳＰＧの具体的構成
及び動作ならびにその特徴について説明する。なお、こ
の実施例のデータ制御クロック発生回路ＤＳＰＧは、前
記図５ないし図７のコマンド制御クロック発生回路ＣＳ
ＰＧを基本的に踏襲するものであるため、図８及び図１
０では、これと異なる部分について説明を追加する。

【０１００】図８において、この実施例のデータ制御ク
ロック発生回路ＤＳＰＧは、特に制限されないが、内部
ノードｎ２と接地電位ＶＳＳとの間に直列形態に設けら
れる２個のＮチャンネルＭＯＳＦＥＴＮ７１（第１のＭ
ＯＳＦＥＴ）及びＮ７２（第２のＭＯＳＦＥＴ）を含
む。また、電源電圧ＶＤＤと内部ノードｎ２との間に設
けられるＰチャンネルＭＯＳＦＥＴＰ７３（第３のＭＯ
ＳＦＥＴ）を含み、さらに、電源電圧ＶＤＤと上記内部
ノードｎ２との間に直列形態に設けられる２個のＰチャ
ンネルＭＯＳＦＥＴＰ７１及びＰ７２を含む。

【０１０１】データ制御クロック発生回路ＤＳＰＧを構
成するＭＯＳＦＥＴＮ７１のゲートには、クロックバッ
ファＤＣＬＫＢＦの出力信号たる内部パルス信号ＤＣＩ
Ｎ（第１のパルス信号）が供給され、ＭＯＳＦＥＴＮ７
２のゲートには、ノアゲートＮＯ７１の出力信号たる内
部パルス信号ＤＴＲＮ２Ｅ（第２のパルス信号）が供給
される。また、ＭＯＳＦＥＴＰ７１のゲートには、上記
内部パルス信号ＤＣＩＮが供給され、ＭＯＳＦＥＴＰ７
２のゲートには、モードレジスタＭＲからモード制御信
号ＡＳＹＮＣＢが供給される。さらに、ＭＯＳＦＥＴＰ
７３のゲートには、遅延回路ＤＬ７３の出力信号のイン
バータＶ７３による反転信号つまり内部パルス信号ＤＴ
ＲＢ（第３のパルス信号）が供給される。

【０１０２】データ制御クロック発生回路ＤＳＰＧの遅
延回路ＤＬ７３の入力端子には、ナンドゲートＮＡ７３
の出力信号が供給される。このナンドゲートＮＡ７３の
第１の入力端子には、コマンドデコーダＣＤから内部制
御信号ＳＥＴのインバータＶ７２による反転信号が供給
され、その第２の入力端子には、ノアゲートＮＯ７２の
出力信号のインバータＶ７６による反転信号が供給され
る。ノアゲートＮＯ７２の第１の入力端子には、内部ノ
ードｎ２における内部パルス信号ＤＣＬＫＢ０（第４の
パルス信号）が供給され、その第２の入力端子には、モ
ードレジスタＭＲからモード制御信号ＢＰＤＲＳＤが供
給される。

【０１０３】内部パルス信号ＤＣＩＮは、ナンドゲート
ＮＡ７１及びインバータＶ７１を経て内部パルス信号Ｄ
ＣＬＫ１（第５のパルス信号）となり、クロック再生回
路ＣＲＣに供給される。また、内部ノードｎ２における
内部パルス信号ＤＣＬＫＢ０は、さらにナンドゲートＮ
Ａ７２及びインバータＶ７４が交差結合されてなるラッ
チ回路とナンドゲートＮＡ７４とを経た後、内部クロッ
ク信号ＤＣＬＫＢとなり、出力制御回路ＯＣに供給され
る。ナンドゲートＮＡ７１の第１の入力端子には、モー
ドレジスタＭＲからモード制御信号ＣＲＣＥが供給され
る。また、ナンドゲートＮＡ７２の第２の入力端子に
は、モード制御信号ＣＲＣＳＬＣＢが供給され、ナンド
ゲートＮＡ７４の第２の入力端子には、クロック再生回
路ＣＲＣからその出力信号たる内部パルス信号ＳＤＣＬ
Ｋが供給される。

【０１０４】ノアゲートＮＯ７１の第１の入力端子に
は、内部パルス信号ＤＣＩＮを受ける遅延回路ＤＬ７１
の出力信号つまり内部パルス信号ＤＣＩＮＤが供給さ
れ、その第２の入力端子には、内部クロックイネーブル
信号ＬＣＫＥ０を受ける遅延回路ＤＬ７２の出力信号の
インバータＶ７５による反転信号つまり内部パルス信号
ＬＣＫＥ０ＤＢが供給される。また、ノアゲートＮＯ７
２の第１の入力端子には、コマンドデコーダＣＤから内
部制御信号ＳＥＴが供給され、その第２の入力端子に
は、内部クロック信号ＤＣＬＫＢ０が供給される。

【０１０５】なお、この実施例のデータ制御クロック発
生回路ＤＳＰＧにおいて、内部パルス信号ＤＣＩＮがハ
イレベルとされてから遅延回路ＤＬ７１の出力信号たる
内部パルス信号ＤＣＩＮＤがハイレベルとされるまでの
遅延時間は、内部クロックイネーブル信号ＬＣＫＥ０が
ハイレベルとされてから遅延回路ＤＬ７２の出力信号の
インバータＶ７５による反転信号つまり内部パルス信号
ＬＣＫＥ０ＤＢがロウレベルとされるまでの遅延時間よ
り短くなるように設計される。

【０１０６】この実施例において、シンクロナスＤＲＡ
Ｍは、特に制限されないが、図９に示されるように、内
部クロック信号ＤＣＬＫＢの生成に関して三つの動作モ
ードつまりＳＤＲモード，ＤＤＲ１モードならびにＤＤ
Ｒ２モードを有し、データ制御クロック発生回路ＤＳＰ
Ｇは、これらの動作モードのすべてに対応しうる構成と
される。このうち、ＳＤＲモードでは、従来のシンクロ
ナスＤＲＡＭと同様、入力クロック信号つまり内部パル
ス信号ＤＣＩＮをもとにこれと所定の位相関係及びデュ
ーティを有しワンショット化された内部クロック信号Ｄ
ＣＬＫＢを生成する。また、ＤＤＲ１モードでは、入力
クロック信号つまり内部パルス信号ＤＣＩＮをクロック
再生回路ＣＲＣを介することなくそのまま内部クロック
信号ＤＣＬＫＢとし、ＤＤＲ２モードでは、内部パルス
信号ＤＣＩＮをクロック再生回路ＣＲＣによって位相制
御した後、内部クロック信号ＤＣＬＫＢとする。

【０１０７】シンクロナスＤＲＡＭがＳＤＲモードとさ
れるとき、モードレジスタＭＲの出力信号たるモード制
御信号ＢＰＤＲＳＤ，ＡＳＹＮＣＢ，ＣＲＣＥならびに
ＣＲＣＳＬＣＢは、特に制限されないが、図９に示され
るように、それぞれロウレベル（Ｌ），ハイレベル
（Ｈ），ロウレベルならびにハイレベルとされる。ま
た、シンクロナスＤＲＡＭがＤＤＲ１モードとされると
き、これらのモード制御信号はそれぞれハイレベル，ロ
ウレベル，ロウレベルならびにハイレベルとされ、シン
クロナスＤＲＡＭがＤＤＲ２モードとされるときには、
それぞれハイレベル，ハイレベル，ハイレベルならびに
ロウレベルとされる。

【０１０８】シンクロナスＤＲＡＭがＳＤＲモードとさ
れるとき、データ制御クロック発生回路ＤＳＰＧでは、
モード制御信号ＡＳＹＮＣＢのハイレベルを受けてＭＯ
ＳＦＥＴＰ７２がオフ状態となり、ＭＯＳＦＥＴＰ７１
及びＰ７２を介して内部ノードｎ２に至る信号経路が無
効となる。また、モード制御信号ＣＲＣＥのロウレベル
を受けて、ナンドゲートＮＡ７１の出力信号のインバー
タＶ７１による反転信号たる内部パルス信号ＤＣＬＫ１
がロウレベルに固定される。このとき、図示しないが、
クロック再生回路ＣＲＣは、モード制御信号ＣＲＣＥの
ロウレベルを受けて非動作状態となり、クロック再生回
路ＣＲＣの出力信号つまり内部パルス信号ＳＤＣＬＫが
ハイレベルに固定され、ナンドゲートＮＡ７４が伝達状
態となる。

【０１０９】一方、データ制御クロック発生回路ＤＳＰ
Ｇでは、モード制御信号ＣＲＣＳＬＣＢのハイレベルを
受けてナンドゲートＮＡ７２が伝達状態となり、ナンド
ゲートＮＡ７２及びインバータＶ７４からなるラッチ回
路が有効となる。また、モード制御信号ＢＰＤＲＳＤの
ロウレベルを受けてノアゲートＮＯ７２が伝達状態とな
り、内部パルス信号ＤＣＬＫＢ０が、内部制御信号ＳＥ
Ｔがロウレベルであることを条件に、ナンドゲートＮＡ
７３を介して遅延回路ＤＬ７３に伝達される。遅延回路
ＤＬ７３の出力信号は、インバータＶ７３により反転さ
れた後、内部パルス信号ＤＴＲＢとしてＭＯＳＦＥＴＰ
７３のゲートに供給される。

【０１１０】これにより、データ制御クロック発生回路
ＤＳＰＧは、前記図５のコマンド制御クロック発生回路
ＣＳＰＧと同様な回路構成となり、非反転クロック信号
ＣＬＫＴ及び反転クロック信号ＣＬＫＢをもとに、これ
らの入力クロック信号と所定の位相関係及びデューティ
を有する内部クロック信号ＤＣＬＫＢを生成して、出力
制御回路ＯＣに供給する。このとき、内部クロック信号
ＤＣＬＫＢの生成タイミングは、コマンド制御クロック
発生回路ＣＳＰＧの場合と同様、非反転クロック信号Ｃ
ＬＫＴ及び反転クロック信号ＣＬＫＢの周期が例えば６
ｎｓ程度に短縮された場合でも、所定の条件で適正化さ
れる。この内部クロック信号ＤＣＬＫＢの生成タイミン
グの適正化は、特にクロックサスペンドエグジット時に
おいて大きな効果を生み出すが、このことについては後
で説明する。パワーダウンモードエグジット時は、内部
クロック信号ＤＣＬＫＢの生成条件に比較的大きなゆと
りがあるため、シンクロナスＤＲＡＭの動作安定化に寄
与するところは小さい。

【０１１１】次に、シンクロナスＤＲＡＭがＤＤＲ１モ
ードとされるとき、データ制御クロック発生回路ＤＳＰ
Ｇでは、モード制御信号ＢＰＤＲＳＤのハイレベルを受
けてノアゲートＮＯ７２が非伝達状態となる。このた
め、内部パルス信号ＤＴＲＢがハイレベルに固定され、
ＭＯＳＦＥＴＰ７３はオフ状態に固定される。また、モ
ード制御信号ＣＲＣＥのロウレベルを受けて、ナンドゲ
ートＮＡ７１が非伝達状態となるため、ナンドゲートＮ
Ａ７１及びインバータＶ７１を介する信号経路が無効と
なり、クロック再生回路ＣＲＣに対する内部パルス信号
ＤＣＬＫ１はロウレベルに固定される。このとき、クロ
ック再生回路ＣＲＣはモード制御信号ＣＲＣＥのロウレ
ベルを受けて非動作状態となり、図示しないが、クロッ
ク再生回路ＣＲＣの出力信号つまり内部パルス信号ＳＤ
ＣＬＫがハイレベルに固定され、ナンドゲートＮＡ７４
が伝達状態となる。

【０１１２】さらに、モード制御信号ＡＳＹＮＣＢのロ
ウレベルを受けてＭＯＳＦＥＴＰ７２がオン状態に固定
され、モード制御信号ＣＲＣＳＬＣＢのハイレベルを受
けてナンドゲートＮＡ７２が伝達状態とされるため、内
部パルス信号ＤＣＩＮつまり入力クロック信号は、ＭＯ
ＳＦＥＴＰ７１，内部ノードｎ２，ナンドゲートＮＡ７
２及びＮＡ７４を経た後、クロック再生回路ＣＲＣによ
る位相制御を受けることなくそのまま内部クロック信号
ＤＣＬＫＢとなる。

【０１１３】一方、シンクロナスＤＲＡＭがＤＤＲ２モ
ードとされるとき、データ制御クロック発生回路ＤＳＰ
Ｇでは、やはりモード制御信号ＢＰＤＲＳＤのハイレベ
ルを受けてノアゲートＮＯ７２が非伝達状態となる。こ
のため、内部パルス信号ＤＴＲＢがハイレベルに固定さ
れ、ＭＯＳＦＥＴＰ７３はオフ状態に固定される。ま
た、モード制御信号ＡＳＹＮＣＢのハイレベルを受け
て、ＭＯＳＦＥＴＮ７２がオフ状態に固定されるため、
ＭＯＳＦＥＴＰ７１及びＰ７２から内部ノードｎ２を介
する信号経路が無効となる。さらに、モード制御信号Ｃ
ＲＣＳＬＣＢのロウレベルを受けてナンドゲートＮＡ７
２が非伝達状態となり、ナンドゲートＮＡ７２からナン
ドゲートＮＡ７４に至る信号経路も無効となるが、ナン
ドゲートＮＡ７２のハイレベル出力信号を受けてナイド
ゲートＮＡ７４は伝達状態となる。

【０１１４】このとき、モード制御信号ＣＲＣＥのハイ
レベルを受けて、ナンドゲートＮＡ７１が伝達状態とな
るため、内部パルス信号ＤＣＩＮは、ナンドゲートＮＡ
７１及びインバータＶ７１を経て内部パルス信号ＤＣＬ
Ｋ１となり、クロック再生回路ＣＲＣに供給される。こ
の内部パルス信号ＤＣＬＫ１は、クロック再生回路ＣＲ
Ｃによる位相制御を受けた後、内部パルス信号ＳＤＣＬ
Ｋとなってデータ制御クロック発生回路ＤＳＰＧに戻さ
れ、ナンドゲートＮＡ７４の第１の入力端子に供給され
る。そして、ナンドゲートＮＡ７４によりレベル反転さ
れた後、内部クロック信号ＤＣＬＫＢとなって出力制御
回路ＯＣに供給される。

【０１１５】このように、この実施例のデータ制御クロ
ック発生回路ＤＳＰＧは、比較的簡単な構成とされるに
もかかわらず、シンクロナスＤＲＡＭが内部クロック信
号ＤＣＬＫＢの生成に関して用意される三つの動作モー
ド、つまりＳＤＲモード，ＤＤＲ１モードならびにＤＤ
Ｒ２モードにすべて対応しうる構成される。

【０１１６】ところで、ＳＤＲモードやＤＤＲ１モード
のシンクロナスＤＲＡＭがクロックサスペンドモードと
されるとき、前記コマンド制御クロック発生回路ＣＳＰ
Ｇでは、図示されない内部制御信号ＰＷＤＣがロウレベ
ルのままとされ、内部クロック信号ＣＬＫ０は、図１０
に示されるように、停止することなく形成される。この
とき、データ制御クロック発生回路ＤＳＰＧでは、内部
制御信号ＰＷＤＤがクロックイネーブル信号ＣＫＥのロ
ウレベルを受けてハイレベルとされ、内部パルス信号Ｄ
ＣＩＮ及び内部クロックイネーブル信号ＬＣＫＥ０はと
もにロウレベルに固定される。また、遅延回路ＤＬ７１
の出力信号たる内部パルス信号ＤＣＩＮＤがロウレベル
に固定され、遅延回路ＤＬ７２の出力信号のインバータ
Ｖ７５による反転信号たる内部パルス信号ＬＣＫＥ０Ｄ
Ｂがハイレベルとなって、ノアゲートＮＯ７１の出力信
号たる内部パルス信号ＤＴＲＮ２Ｅはロウレベルに固定
される。

【０１１７】クロックイネーブル信号ＣＫＥがハイレベ
ルとされ、シンクロナスＤＲＡＭがクロックサスペンド
モードからエグジットすると、まず所定時間だけ遅れて
内部制御信号ＰＷＤＤがロウレベルとされ、この内部制
御信号ＰＷＤＤのロウレベルと非反転クロック信号ＣＬ
ＫＴのハイレベルとを受けて内部パルス信号ＤＣＩＮが
不確定なタイミングでハイレベルとされる。また、クロ
ックイネーブル信号ＣＫＥのハイレベルと内部クロック
信号ＣＬＫ０の最初の立ち上がりを受けて内部クロック
イネーブル信号ＬＣＫＥ０がハイレベルに変化し、内部
クロックイネーブル信号ＬＣＫＥ０がハイレベルとされ
てから所定時間が経過した時点で、内部パルス信号ＬＣ
ＫＥ０ＤＢがロウレベルとされる。

【０１１８】ところが、この実施例のシンクロナスＤＲ
ＡＭのデータ制御クロック発生回路ＤＳＰＧでは、前述
のように、遅延回路ＤＬ７１の遅延時間が遅延回路ＤＬ
７２の遅延時間に比較して短くなるように設計されるた
め、ノアゲートＮＯ７１の出力信号つまり内部パルス信
号ＤＴＲＮ２Ｅが不確定なハイレベルとなることはな
い。したがって、内部パルス信号ＤＣＩＮの不確定なハ
イレベルを無効とするように、ＭＯＳＦＥＴＮ７２のゲ
ートに供給される内部パルス信号ＤＴＲＮ２Ｅをロウレ
ベルに制御することができる。

【０１１９】ノアゲートＮＯ７１の出力信号たる内部パ
ルス信号ＤＴＲＮ２Ｅは、内部パルス信号ＤＣＩＮＤが
ロウレベルとされかつ内部パルス信号ＬＣＫＥ０ＤＢが
ロウレベルとされた時点でハイレベルとされ、内部パル
ス信号ＤＣＩＮＤの立ち上がりを受けてロウレベルに戻
される。また、この内部パルス信号ＤＴＲＮ２Ｅのハイ
レベルと内部パルス信号ＤＣＩＮの立ち上がりとを受け
て、内部ノードｎ２における内部パルス信号ＤＣＬＫＢ
０がロウレベルとされ、これによって内部クロック信号
ＤＣＬＫＢがロウレベルとされる。そして、内部パルス
信号ＤＣＬＫＢ０がロウレベルとされてから所定時間が
経過した時点で、内部パルス信号ＤＴＲＢがロウレベル
とされ、これによって内部パルス信号ＤＣＬＫＢ０及び
内部クロック信号ＤＣＬＫＢがハイレベルに戻される。

【０１２０】以上のことから、この実施例のデータ制御
クロック発生回路ＤＳＰＧでは、シンクロナスＤＲＡＭ
の高速化が進み入力クロック信号つまり非反転クロック
信号ＣＬＫＴ及び反転クロック信号ＣＬＫＢの周期が例
えば６ｎｓ程度に短縮されたとしても、図１０から明ら
かなように、内部クロック信号ＤＣＬＫＢが、クロック
サスペンドモードエグジットに対応するサイクルｔ０の
次のサイクルｔ１から規定のタイミングで正常に形成さ
れる。この結果、特に出力制御回路ＯＣを含むデータ入
出力系回路のクロックサスペンドモードからの復帰時に
おける動作を安定化し、シンクロナスＤＲＡＭの動作を
安定化できるものである。

【０１２１】さらに、同様の動作機構を有するコマンド
制御クロック発生回路ＣＳＰＧにおいても、内部クロッ
ク信号ＣＣＬＫ０が、クロックサスペンドモードエグジ
ットに対応するサイクルｔ０の次のサイクルｔ１から規
定のタイミングで正常に形成されることを容易に理解で
きる。

【０１２２】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）シンクロナスＤＲＡＭ等の内部クロック発生部に
含まれ、入力クロック信号をもとに該入力クロック信号
と所定の位相関係及びデューティを有する内部クロック
信号を生成するコマンド制御クロック発生回路及びデー
タ制御クロック発生回路を、そのドレインが所定の内部
ノード（ｎ１又はｎ２）に結合され、そのゲートに実質
的な入力クロック信号たる第１のパルス信号を受けるＮ
チャンネル型の第１のＭＯＳＦＥＴ（Ｎ４１又はＮ７
１）と、該第１のＭＯＳＦＥＴのソースと回路の接地電
位との間に設けられるＮチャンネル型の第２のＭＯＳＦ
ＥＴ（Ｎ４２又はＮ７２）と、回路の電源電圧と上記内
部ノードとの間に設けられるＰチャンネル型の第３のＭ
ＯＳＦＥＴ（Ｐ４１又はＰ７３）とを基本に構成すると
ともに、第２のＭＯＳＦＥＴのゲートに、実質的なクロ
ックイネーブル信号が有効レベルとされてから所定時間
が経過した後、第１のパルス信号が有効レベルとされて
から所定時間が経過した時点で無効レベルとされ、第１
のパルス信号の無効レベルへの変化を受けて有効レベル
とされる第２のパルス信号を供給し、第３のＭＯＳＦＥ
Ｔのゲートに、上記内部クロック信号が有効レベルとさ
れてから所定時間が経過した時点で有効レベルとされた
後、さらに所定時間が経過した時点で無効レベルとされ
る第３のパルス信号を供給することで、入力クロック信
号の立ち上がりを選択的に無効とするための第２のＭＯ
ＳＦＥＴと、内部クロック信号の立ち下がりタイミング
を決定するための第３のＭＯＳＦＥＴを別個のパルス信
号により制御し、それぞれ独立した条件で最適化できる
という効果が得られる。

【０１２３】（２）上記（１）項により、内部クロック
信号を、例えばパワーダウンモードからの復帰後２サイ
クル目から、またクロックサスペンドモードからの復帰
後１サイクル目から確実に生成することができるという
効果が得られる。 （３）上記（１）項及び（２）項により、内部クロック
発生部のパワーダウンモード及びクロックサスペンドモ
ードからの復帰時における動作を安定化し、シンクロナ
スＤＲＡＭ等の動作を安定化できるという効果が得られ
る。

【０１２４】（４）上記（１）項ないし（３）項におい
て、内部クロック発生部のデータ制御クロック発生回路
を、シンクロナスＤＲＡＭのデータ制御用内部クロック
信号の生成に関する三つの動作モード、つまりＳＤＲモ
ード，ＤＤＲ１モードならびにＤＤＲ２モードのすべて
に対応しうる構成とすることで、データ制御クロック発
生回路の回路構成を簡素化できるという効果が得られ
る。

【０１２５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シンクロナスＤＲＡＭは、任意数の
バンクを備えることができるし、各バンクのメモリアレ
イＭＡＲＹは、その周辺回路を含めて複数のメモリマッ
ト又はサブアレイに分割することができる。シンクロナ
スＤＲＡＭは、×８ビット又は×３２ビット等任意のビ
ット構成をとりうるし、そのブロック構成や起動制御信
号及び内部制御信号の名称及び有効レベル等は、種々の
実施形態をとりうる。図２及び図３において、パワーダ
ウンモード及びクロックサスペンドモードのエントリー
及びエグジット条件は、任意に設定することができる。

【０１２６】図４において、内部クロック発生部ＣＢの
ブロック構成は、種々の実施形態をとりうる。図５，図
６ならびに図８において、コマンド制御クロック発生回
路ＣＳＰＧ及びデータ制御クロック発生回路ＤＳＰＧな
らびに遅延回路の具体的構成は、これらの実施例による
制約を受けないし、電源電圧の極性及びＭＯＳＦＥＴの
導電型等についても同様である。図９において、データ
制御クロック発生回路ＤＳＰＧの動作条件は、種々考え
られる。図７及び図１０において、各信号の絶対的なレ
ベル及び時間関係は、本発明の主旨に影響を与えない。

【０１２７】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
クロナスＤＲＡＭならびにその内部クロック発生部に適
用した場合について説明したが、それに限定されるもの
ではなく、例えば、クロック発生回路として単体で形成
されるものや、同じような内部クロック発生部を備える
各種のメモリ集積回路装置及び論理集積回路装置等にも
適用できる。この発明は、少なくとも所定の内部ノード
と第１の電源電圧との間に直列形態に設けられる第１及
び第２のＭＯＳＦＥＴと、第２の電源電圧と上記内部ノ
ードとの間に設けられる第３のＭＯＳＦＥＴとを含むパ
ルス発生回路ならびにこのようなパルス発生回路を備え
る装置又はシステムに広く適用できる。

【０１２８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、シンクロナスＤＲＡＭ等の
内部クロック発生部に含まれ、入力クロック信号をもと
に該入力クロック信号と所定の位相関係及びデューティ
を有する内部クロック信号を生成するコマンド制御クロ
ック発生回路及びデータ制御クロック発生回路を、その
ドレインが所定の内部ノードに結合されそのゲートに実
質的な入力クロック信号たる第１のパルス信号を受ける
Ｎチャンネル型の第１のＭＯＳＦＥＴと、該第１のＭＯ
ＳＦＥＴのソースと回路の接地電位との間に設けられる
Ｎチャンネル型の第２のＭＯＳＦＥＴと、回路の電源電
圧と上記内部ノードとの間に設けられるＰチャンネル型
の第３のＭＯＳＦＥＴとを基本に構成するとともに、第
２のＭＯＳＦＥＴのゲートに、実質的なクロックイネー
ブル信号が有効レベルとされてから所定時間が経過した
後、第１のパルス信号が有効レベルとされてから所定時
間が経過した時点で無効レベルとされ、第１のパルス信
号の無効レベルへの変化を受けて有効レベルとされる第
２のパルス信号を供給し、第３のＭＯＳＦＥＴのゲート
に、上記内部クロック信号が有効レベルとされてから所
定時間が経過した時点で有効レベルとされた後、さらに
所定時間が経過した時点で無効レベルとされる第３のパ
ルス信号を供給する。

【０１２９】これにより、入力クロック信号の立ち上が
りを選択的に無効とするための第２のＭＯＳＦＥＴと、
内部クロック信号の立ち下がりタイミングを決定するた
めの第３のＭＯＳＦＥＴを別個のパルス信号により制御
し、それぞれ独立した条件で最適化できるため、内部ク
ロック信号を、例えばパワーダウンモードからの復帰後
２サイクル目から、またクロックサスペンドモードから
の復帰後１サイクル目から確実に生成することができ
る。この結果、内部クロック発生部のパワーダウンモー
ド及びクロックサスペンドモードからの復帰時における
動作を安定化し、シンクロナスＤＲＡＭ等の動作を安定
化することができる。

【図面の簡単な説明】

【図１】この発明が適用されたシンクロナスＤＲＡＭの
一実施例を示すブロック図である。

【図２】図１のシンクロナスＤＲＡＭのパワーダウンモ
ード時の一実施例を示す信号波形図である。

【図３】図１のシンクロナスＤＲＡＭのクロックサスペ
ンドモード時の一実施例を示す信号波形図である。

【図４】図１のシンクロナスＤＲＡＭに含まれる内部ク
ロック発生部の一実施例を示す回路ブロック図である。

【図５】図４の内部クロック発生部に含まれるコマンド
制御クロック発生回路の一実施例を示す回路図である。

【図６】図５のコマンド制御クロック発生回路に含まれ
る遅延回路の一実施例を示す回路図である。

【図７】図５のコマンド制御クロック発生回路のパワー
ダウンモードエグジット時の一実施例を示す信号波形図
である。

【図８】図４の内部クロック発生部に含まれるデータ制
御クロック発生回路の一実施例を示す回路図である。

【図９】図８のデータ制御クロック発生回路の一実施例
を示す動作条件図である。

【図１０】図８のデータ制御クロック発生回路のクロッ
クサスペンドモードエグジット時の一実施例を示す信号
波形図である。

【図１１】この発明に先立って本願発明者等が開発した
シンクロナスＤＲＡＭの内部クロック発生部のコマンド
制御クロック発生回路の一例を示す回路図である。

【図１２】図１１のコマンド制御クロック発生回路のパ
ワーダウンモードエグジット時の一例を示す信号波形図
である。

【符号の説明】

ＢＮＫ０〜ＢＮＫ３……バンク、ＭＡＲＹ……メモリア
レイ、ＸＤ……Ｘアドレスデコーダ、ＳＡ……センスア
ンプ、ＹＤ……Ｙアドレスデコーダ、ＷＡ……ライトア
ンプ、ＭＡ……メインアンプ、ＡＢ……アドレスバッフ
ァ、ＲＡ……ロウアドレスレジスタ、ＢＡ……バンクア
ドレスレジスタ、ＢＳ……バンク選択回路、ＣＣ……カ
ラムアドレスカウンタ、ＳＲＦＣ……セルフリフレッシ
ュカウンタ、ＭＲ……モードレジスタ、ＷＤＢ０〜ＷＤ
ＢＦ……ライトデータバス、ＲＤＢ０〜ＲＤＢＦ……リ
ードデータバス、ＩＢ……データ入力バッファ、ＯＢ…
…データ出力バッファ、ＯＣ……出力制御回路、ＣＢ…
…内部クロック発生部、ＣＤ……コマンドデコーダ、Ｄ
０〜ＤＦ……入力又は出力データあるいはその入出力端
子、ＣＳＢ……チップ選択信号又はその入力端子、ＲＡ
ＳＢ……ロウアドレスストローブ信号又はその入力端
子、ＣＡＳＢ……カラムアドレスストローブ信号又はそ
の入力端子、ＷＥＢ……ライトイネーブル信号又はその
入力端子、ＤＱＭ……データマスク信号又はその入力端
子、ＣＫＥ……クロックイネーブル信号又はその入力端
子、ＣＬＫＴ……非反転クロック信号又はその入力端
子、ＣＬＫＢ……反転クロック信号又はその入力端子、
Ａ０〜Ａｉ……アドレス信号又はその入力端子、ａ０〜
ａｉ……内部アドレス信号。ＣＬＫＴ……非反転クロッ
ク信号、ＣＬＫＢ……反転クロック信号、ｒａ……ロウ
アドレス信号、ｃａ……カラムアドレス信号、ｄ０〜ｄ
１……データ、Ｈｚ……ハイインピーダンス状態。ＣＫ
ＥＢＦ……クロックイネーブル信号バッファ、ＣＣＬＫ
ＢＦ，ＤＣＬＫＢＦ……クロックバッファ、ＣＳＰＧ…
…コマンド制御クロック発生回路、ＤＳＰＧ……データ
制御クロック発生回路、ＣＲＣ……クロック再生回路、
ＰＷＤＣ，ＳＥＴ……内部制御信号、ＬＣＫＥ０……内
部クロックイネーブル信号、ＣＲＣＥ，ＡＳＹＮＣＢ，
ＣＲＣＳＬＣＢ，ＢＰＤＲＳＤ……モード制御信号、Ｃ
ＣＩＮ，ＤＣＩＮ，ＳＤＣＬＫ，ＤＣＬＫ１……内部パ
ルス信号、ＣＬＫ０，ＣＣＬＫ０，ＤＣＬＫＢ……内部
クロック信号。ＣＣＩＮＤ，ＬＣＫＥ０ＤＢ，ＴＲＮ２
Ｅ，ＣＣＬＫ０Ｄ，ＴＲＰ１ＥＢ，ＣＣＬＫＢ……内部
パルス信号。ＩＮ……遅延回路入力信号、ＩＮＤ……内
部パルス信号、ＯＵＴ……遅延回路出力信号、Ｔ１〜Ｔ
２……時間。Ｈ……ハイレベル、Ｌ……ロウレベル。Ｌ
ＣＫＥ１……内部クロックイネーブル信号、ＴＲＰ１Ｎ
２Ｅ，ＤＣＬＫＢ……内部パルス信号。ｎ１〜ｎ３……
内部ノード、Ｐ４１，Ｐ７１〜Ｐ７３，Ｐ９１……Ｐチ
ャンネルＭＯＳＦＥＴ、Ｎ４１〜Ｎ４２，Ｎ７１〜Ｎ７
２，Ｎ９１〜Ｎ９２……ＮチャンネルＭＯＳＦＥＴ、Ｖ
４１〜Ｖ４５，Ｖ５１〜Ｖ５５，Ｖ７１〜Ｖ７６，Ｖ９
１〜Ｖ９５……インバータ、ＮＯ４１〜ＮＯ４２，ＮＯ
７１〜ＮＯ７２……ノア（ＮＯＲ）ゲート、ＮＡ５１，
ＮＡ７１〜ＮＡ７４，ＮＡ９１〜ＮＡ９３……ナンド
（ＮＡＮＤ）ゲート、ＤＬ４１〜ＤＬ４３，ＤＬ７１〜
ＤＬ７３，ＤＬ９１〜ＤＬ９２……遅延回路、ＶＤＤ…
…電源電圧、ＶＳＳ……接地電位。

フロントページの続き (72)発明者 阪田 健 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 森田 貞幸 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B024 AA15 BA21 BA23 CA07

Claims (4)

【特許請求の範囲】
1. 【請求項１】 所定の内部ノードと第１の電源電圧との
   間に直列形態に設けられ、第１のパルス信号又は第２の
   パルス信号が有効レベルとされることでそれぞれ選択的
   にオン状態とされる第１導電型の第１のＭＯＳＦＥＴ及
   び第２のＭＯＳＦＥＴと、 第２の電源電圧と上記内部ノードとの間に設けられ、第
   ３のパルス信号が有効レベルとされることで選択的にオ
   ン状態とされる第２導電型の第３のＭＯＳＦＥＴとを含
   んでなり、かつ、 上記内部ノードにおいて、上記第１のパルス信号の有効
   レベルへの変化を受けて有効レベルとされ、上記第３の
   パルス信号の有効レベルへの変化を受けて無効レベルと
   される第４のパルス信号を生成することを特徴とするパ
   ルス発生回路。
2. 【請求項２】 請求項１において、 上記パルス発生回路は、外部から供給される入力クロッ
   ク信号と、該入力クロック信号が有効とされるとき選択
   的に有効レベルとされるクロックイネーブル信号と、内
   部電圧発生部から供給される基準電圧とをもとに、所定
   の位相関係及びデューティを有する内部クロック信号を
   生成するためのものであり、かつ、一対の論理ゲートが
   交差結合されてなりその入力端子が上記内部ノードに結
   合されるラッチ回路を含むものであって、 上記第１のパルス信号は、実質的な上記入力クロック信
   号であり、 上記第２のパルス信号は、実質的な上記クロックイネー
   ブル信号が有効レベルとされてから所定時間が経過した
   後、上記第１のパルス信号が有効レベルとされてから所
   定時間が経過した時点で無効レベルとされ、上記第１の
   パルス信号の無効レベルへの変化を受けて有効レベルと
   されるものであり、 上記第３のパルス信号は、上記第４のパルス信号が有効
   レベルとされてから所定時間が経過した時点で有効レベ
   ルとされた後、さらに所定時間が経過した時点で無効レ
   ベルとされるものであることを特徴とするパルス発生回
   路。
3. 【請求項３】 請求項１又は請求項２において、 上記パルス発生回路は、上記入力クロック信号に従って
   同期動作するシンクロナスＤＲＡＭに含まれる内部クロ
   ック発生部であり、 該内部クロック発生部は、 上記入力クロック信号をもとにコマンド制御用の内部ク
   ロック信号を生成する第１のクロック発生回路と、 上記入力クロック信号をもとにデータ制御用の内部クロ
   ック信号を生成する第２のクロック発生回路とを含むも
   のであることを特徴とするパルス発生回路。
4. 【請求項４】 請求項３において、 上記シンクロナスＤＲＡＭは、 上記入力クロック信号をもとに、所定の位相関係及びデ
   ューティを有する内部クロック信号を生成する第１の動
   作モードと、 上記入力クロック信号を実質そのままのデューティで上
   記内部クロック信号として伝達する第２の動作モード
   と、 上記入力クロック信号を、第５のパルス信号として、実
   質そのままのデューティでクロック再生回路に伝達し、
   該クロック再生回路の出力信号をもとに上記内部クロッ
   ク信号を生成する第３の動作モードとを備えるものであ
   って、 上記第２のクロック発生回路は、上記第１ないし第３の
   動作モードのいずれにも対応しうる構成とされるもので
   あることを特徴とするパルス発生回路。