JP4618879B2 - セルフリフレッシュ制御装置 - Google Patents
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- 239000000872 buffer Substances 0.000 claims description 47
- 230000004913 activation Effects 0.000 claims description 27
- 230000003139 buffering effect Effects 0.000 claims description 9
- 230000003111 delayed effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に用いられるセルフリフレッシュ制御装置に関し、特に、外部クロック信号に同期した信号及び非同期した信号間のタイミング調節により命令及びアドレスバッファから出力される信号のセットアップ時間及びホールド時間を合せてセルフリフレッシュ終了時のフェイル（ｆａｉｌ）発生を防止して回路動作を安定化させるようにしたセルフリフレッシュ制御装置に関する。
【０００２】
【従来の技術】
一般に、セルフリフレッシュ（ｓｅｌｆ−ｒｅｆｒｅｓｈ）とは、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）などの半導体メモリ装置が待機状態でメモリーセル内に格納されたデータを保持するために一定周期で内部的にリフレッシュ動作を行うことをいう。
【０００３】
ところが、セルフリフレッシュの終了制御時、外部クロック信号に同期して発生する信号と非同期して発生する信号との間のタイミング調節が難しく問題が発生する。これは、多様な周波数を合せる場合、適切な遅延が必要なことによりさらに深刻化する。
【０００４】
図１は、従来のセルフリフレッシュ制御装置を示すブロック図である。
【０００５】
図１に示すように、従来のセルフリフレッシュ制御装置は、外部から入力されるクロックイネーブル信号ｃｋｅをバッファリングしてセルフリフレッシュ終了制御信号ｓ＿ｒｅｆ＿ｅｘｉｔを発生させるクロックイネーブル信号バッファ１０と、クロックイネーブル信号バッファ１０から伝達されたセルフリフレッシュ終了制御信号ｓ＿ｒｅｆ＿ｅｘｉｔの状態に応じてセルフリフレッシュ動作を行ってクロックバッファイネーブル制御信号ｂｕｆ＿ｅｎの活性化を制御するセルフリフレッシュロジック２０と、クロックバッファイネーブル制御信号ｂｕｆ＿ｅｎを伝達して外部入力クロック信号ｅｘｉｔ＿ｃｌｋの電位を基準電位信号と比較し内部クロック信号ｉｎｔ＿ｃｌｋを発生させるクロックバッファ３０と、内部クロック信号により命令及びアドレスがバッファリングされた信号を外部入力クロック信号ｅｘｉｔ＿ｃｌｋに同期してラッチさせる命令及びアドレスラッチ４０とから構成される。
【０００６】
図２は、図１に示したセルフリフレッシュ制御装置の動作タイミング図を示す。
クロックイネーブル信号ｃｋｅの制御下で発生するクロックバッファイネーブル制御信号ｂｕｆ＿ｅｎは、外部入力クロック信号ｅｘｉｔ＿ｃｌｋに非同期して発生する信号である。
【０００７】
したがって、クロックバッファ３０の活性化時外部入力クロック信号ｅｘｉｔ＿ｃｌｋがロジックハイである場合、内部クロック信号ｉｎｔ＿ｃｌｋが遅れて発生することが分かる。
【０００８】
しかし、セルフリフレッシュ制御装置は、内部クロック信号ｉｎｔ＿ｃｌｋを用いて前記命令及びアドレスラッチ４０で命令及びアドレスバッファ（図示せず）の出力信号を外部入力クロック信号ｅｘｉｔ＿ｃｌｋに同期してラッチする。
また、命令及びアドレスバッファの出力信号は、セットアップ時間とホールド時間とを合せて外部から入力されて調節される。
【０００９】
その結果、上述したように、内部クロック信号ｉｎｔ＿ｃｌｋが遅れて活性化される現象が発生すれば、命令信号及びアドレスバッファから出力される信号のセットアップ時間及びホールド時間が合わなくなり誤動作を誘発し、回路全体動作の安定性を阻害するという問題点が発生する。
【００１０】
【発明が解決しようとする課題】
本発明は、前記した問題点を解決するために案出されたものである。
本発明の目的は、外部クロック信号に同期して発生する信号及び非同期して発生する信号間のタイミング調節によりクロックバッファ出力信号のセットアップ時間及びホールド時間を合せてセルフリフレッシュ終了時のフェイル発生を防止して回路動作を安定化させたセルフリフレッシュ制御装置を提供することにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するため、本発明は、外部から入力されるクロックイネーブル信号をバッファリングしてセルフリフレッシュ終了制御信号を発生させる第１バッファリング手段と、前記セルフリフレッシュ終了制御信号の状態に応じてセルフリフレッシュ動作を行ってクロックバッファイネーブル制御信号の活性化を制御するセルフリフレッシュ論理手段と、前記クロックバッファイネーブル制御信号を伝達して外部入力クロック信号の電位を基準電位信号と比較し、内部クロック信号を発生させる第２バッファリング手段と、前記クロックバッファイネーブル制御信号を所定時間の間遅延させて伝達する遅延手段と、前記遅延手段を経て伝達されたクロックバッファイネーブル制御信号と前記内部クロック信号の制御下で発生した制御信号を前記内部クロック信号と論理的に組み合わせて前記内部クロック信号の活性化を制御する内部クロック信号活性化制御手段と、前記内部クロック信号活性化制御手段を経て活性化タイミングを調節して伝達された内部クロック信号により命令及びアドレスがバッファリングされた信号を前記外部クロック信号に同期してラッチさせるラッチ手段とからなることを特徴とする。
【００１２】
また、前記遅延手段は、前記クロックバッファイネーブル制御信号が前記第２バッファリング手段から発生する内部クロック信号より遅れて活性化させるために必要な遅延時間を形成する単純インバータチェーン構造から構成されることを特徴とする。
【００１３】
また、前記内部クロック信号活性化制御手段は、電源電圧印加端と前記制御信号出力端との間に直列接続され、各々のゲート端に前記遅延手段を経て伝達されたクロックバッファイネーブル制御信号と前記内部クロック信号とが印加される第１及び第２ＰＭＯＳトランジスタと、前記制御信号出力端と接地端との間に接続され、前記遅延手段を経て伝達されたクロックバッファイネーブル制御信号がゲート端に印加されるＮＭＯＳトランジスタと、前記内部クロック信号と前記制御信号とを論理積する第１論理素子と、前記第１論理素子の出力信号を反転遅延させて伝達する遅延素子と、前記第１論理素子の出力信号及び前記遅延素子の出力信号を論理積する第２論理素子とを備えることを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の最も好ましい実施の形態を添付した図面を参照し、本発明が属する技術分野で通常の知識を有するものが本発明の技術的思想を容易に実施できるように詳細に説明する。
【００１５】
図３は、本発明に係るセルフリフレッシュ制御装置を示すブロック図である。
【００１６】
図３に示すように、本発明に係るセルフリフレッシュ制御装置は、外部から入力されるクロックイネーブル信号ｃｋｅをバッファリングしてセルフリフレッシュ終了制御信号ｓ＿ｒｅｆ＿ｅｘｉｔを発生させるクロックイネーブルバッファ１０と、クロックイネーブル信号バッファ１０から伝達されたセルフリフレッシュ終了制御信号ｓ＿ｒｅｆ＿ｅｘｉｔの状態に応じてセルフリフレッシュ動作を行ってクロックバッファイネーブル制御信号ｂｕｆ＿ｅｎの活性化を制御するセルフリフレッシュロジック２０と、クロックバッファイネーブル制御信号ｂｕｆ＿ｅｎを伝達して外部入力クロック信号ｅｘｉｔ＿ｃｌｋの電位を基準電位信号と比較して内部クロック信号ｉｎｔ＿ｃｌｋを発生させるクロックバッファ３０と、クロックバッファイネーブル制御信号ｂｕｆ＿ｅｎを伝達して所定時間Ｄｔの間遅延して伝達する遅延部５０と、遅延部５０を経て伝達されたクロックイネーブル制御信号ｂｕｆ＿ｅｎ＿Ｄと内部クロック信号ｉｎｔ＿ｃｌｋの制御下で発生した制御信号ｃｔｒｌを内部クロック信号ｉｎｔ＿ｃｌｋと論理的に組み合わせて内部クロック信号ｉｎｔ＿ｃｌｋの活性化を制御する内部クロック信号活性化制御部６０と、内部クロック信号活性化制御部６０を経て活性化タイミングを調節して伝達された内部クロック信号ｎｅｗ＿ｉｎｔ＿ｃｌｋにより命令及びアドレスがバッファリングされた信号を外部入力クロック信号ｅｘｔ＿ｃｌｋに同期してラッチさせる命令及びアドレスラッチ４０とからなる。
【００１７】
図４は、図３に示した遅延部５０及び内部クロック信号活性化制御部６０の一実施の形態を示す回路図である。
【００１８】
図４に示すように、遅延部５０は、クロックバッファイネーブル制御信号ｂｕｆ＿ｅｎがクロックバッファ３０から発生する内部クロック信号ｉｎｔ＿ｃｌｋより遅れて活性化するために必要な最小遅延時間Ｄｔを形成する単純インバータチェーン構造から構成される。
【００１９】
一方、内部クロック信号活性化制御部６０は、電源電圧印加端と制御信号ｃｔｒｌ出力端との間に直列接続され、各々のゲート端に遅延部５０を経て伝達されたクロックバッファイネーブル制御信号ｂｕｆ＿ｅｎ＿Ｄと内部クロック信号ｉｎｔ＿ｃｌｋが印加される第１及び第２ＰＭＯＳトランジスタＭＰ１、ＭＰ２と、制御信号ｃｔｒｌ出力端と接地端との間に接続され、遅延部５０を経て伝達されたクロックバッファイネーブル制御信号ｂｕｆ＿ｅｎ＿Ｄがゲート端に印加されるＮＭＯＳトランジスタＭＮ１と、内部クロック信号ｉｎｔ＿ｃｌｋと制御信号ｃｔｒｌとを論理積する第１論理素子（直列連結されたＮＡＮＤ１とＩＶ１）と、第１論理素子の出力信号を反転遅延させて伝達する遅延素子１と、第１論理素子の出力信号及び遅延素子１の出力信号を論理積する第２論理素子（直列連結されたＮＡＮＤ２とＩＶ２）とから構成される。
【００２０】
前記構成の遅延部５０及び内部クロック信号活性化制御部６０によって、クロックバッファ３０から発生される内部クロック信号ｉｎｔ＿ｃｌｋがロジックハイに活性化されても遅延部５０による遅延時間Ｄｔ以後になってからセルフリフレッシュモードの終了を知らせるクロックバッファイネーブル制御信号ｂｕｆ＿ｅｎ＿Ｄをロジックローに転移させるため、セルフリフレッシュ終了時遅れて発生し、誤動作を引き起こす内部クロック信号ｉｎｔ＿ｃｌｋの活性化を防止することができる。
【００２１】
図５は、本発明に係るセルフリフレッシュ制御装置の動作タイミング図を示した図面である。
【００２２】
図５の（ｂ）に示したように、クロックイネーブル信号ｃｋｅがロジックローに転移されると、セルフリフレッシュ終了制御信号ｓ＿ｒｅｆ＿ｅｘｉｔが非活性化され、（ｄ）のように、セルフリフレッシュモードへの進入を表すクロックバッファイネーブル制御信号ｂｕｆ＿ｅｎをロジックハイに転移させる。
【００２３】
これによって、（ｃ）に示したように、内部クロック信号ｉｎｔ＿ｃｌｋが発生し、セルフリフレッシュ動作を行う。この場合、クロックバッファイネーブル制御信号ｂｕｆ＿ｅｎが外部入力クロック信号ｅｘｉｔ＿ｃｌｋに非同期して発生する関係により、セルフリフレッシュを終了した後、再びクロックバッファ３０を活性化させる時、外部入力クロック信号ｅｘｉｔ＿ｃｌｋがロジックハイとなる状況において内部クロック信号ｉｎｔ＿ｃｌｋが、（ｃ）に示したように、遅れて発生する問題が発生する。
【００２４】
上述したように、遅れて発生して誤動作を引き起こす内部クロック信号ｉｎｔ＿ｃｌｋを相殺するために、遅延部５０による所定の遅延時間Ｄｔ（遅れて発生される内部クロック信号の活性化を抑制するために必要な最小時間に設定）にクロックバッファイネーブル制御信号ｂｕｆ＿ｅｎを、（ｅ）に示したように、遅延時間Ｄｔの間遅延させて内部クロック信号活性化部６０の制御信号により伝達する。
【００２５】
すると、内部クロック信号活性化制御部６０は、内部クロックバッファ３０から発生する内部クロック信号ｉｎｔ＿ｃｌｋがロジックハイに活性化された状態でもクロックバッファイネーブル制御信号ｂｕｆ＿ｅｎが一定時間Ｄｔの間遅延された後にロジックローに転移されるため、遅延時間Ｄｔの前は制御信号ｃｔｒｌがロジックローの状態を保持し、第１論理素子の出力信号をロジックハイに発生させる。
【００２６】
これによって、セルフリフレッシュの終了時内部クロック信号ｉｎｔ＿ｃｌｋがロジックハイに発生する状態であっても遅延部５０による遅延時間以前には内部クロック信号活性化制御部６０から内部クロック信号ｎｅｗ＿ｉｎｔ＿ｃｌｋが発生しないため、セルフリフレッシュ終了時遅れて発生する誤動作を引き起こす内部クロック信号の発生を抑制させる。
【００２７】
本発明の技術思想は、前記好ましい実施の形態によって具体的に記述したが、前記の実施の形態はその説明のためのものであって、それに限定されるものではない。
また、本発明の技術分野の通常の専門家であれば、本発明の技術思想の範囲内で種々の実施の形態が可能である。
【００２８】
【発明の効果】
上述したように、本発明に係るセルフリフレッシュ制御装置は、セルフリフレッシュ動作の終了時内部クロック信号が遅れて発生する命令及びアドレスバッファ出力信号のセットアップ時間及びホールド時間の不一致現象を防止することができる。
【図面の簡単な説明】
【図１】従来のセルフリフレッシュ制御装置を示すブロック図である。
【図２】図１に示したセルフリフレッシュ制御装置の動作タイミング図である。
【図３】本発明に係るセルフリフレッシュ制御装置を示すブロック図である。
【図４】図３に示した遅延部及び内部クロック信号活性化制御手段を示す回路図である。
【図５】図３に示したセルフリフレッシュ制御装置の動作タイミング図である。
【符号の説明】
１０ クロックイネーブル信号バッファ
２０ セルフリフレッシュロジック
３０ クロックバッファ
４０ 命令及びアドレスラッチ
５０ 遅延部
６０ 内部クロック信号活性化制御部
【発明の属する技術分野】
本発明は、半導体メモリ装置に用いられるセルフリフレッシュ制御装置に関し、特に、外部クロック信号に同期した信号及び非同期した信号間のタイミング調節により命令及びアドレスバッファから出力される信号のセットアップ時間及びホールド時間を合せてセルフリフレッシュ終了時のフェイル（ｆａｉｌ）発生を防止して回路動作を安定化させるようにしたセルフリフレッシュ制御装置に関する。
【０００２】
【従来の技術】
一般に、セルフリフレッシュ（ｓｅｌｆ−ｒｅｆｒｅｓｈ）とは、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）などの半導体メモリ装置が待機状態でメモリーセル内に格納されたデータを保持するために一定周期で内部的にリフレッシュ動作を行うことをいう。
【０００３】
ところが、セルフリフレッシュの終了制御時、外部クロック信号に同期して発生する信号と非同期して発生する信号との間のタイミング調節が難しく問題が発生する。これは、多様な周波数を合せる場合、適切な遅延が必要なことによりさらに深刻化する。
【０００４】
図１は、従来のセルフリフレッシュ制御装置を示すブロック図である。
【０００５】
図１に示すように、従来のセルフリフレッシュ制御装置は、外部から入力されるクロックイネーブル信号ｃｋｅをバッファリングしてセルフリフレッシュ終了制御信号ｓ＿ｒｅｆ＿ｅｘｉｔを発生させるクロックイネーブル信号バッファ１０と、クロックイネーブル信号バッファ１０から伝達されたセルフリフレッシュ終了制御信号ｓ＿ｒｅｆ＿ｅｘｉｔの状態に応じてセルフリフレッシュ動作を行ってクロックバッファイネーブル制御信号ｂｕｆ＿ｅｎの活性化を制御するセルフリフレッシュロジック２０と、クロックバッファイネーブル制御信号ｂｕｆ＿ｅｎを伝達して外部入力クロック信号ｅｘｉｔ＿ｃｌｋの電位を基準電位信号と比較し内部クロック信号ｉｎｔ＿ｃｌｋを発生させるクロックバッファ３０と、内部クロック信号により命令及びアドレスがバッファリングされた信号を外部入力クロック信号ｅｘｉｔ＿ｃｌｋに同期してラッチさせる命令及びアドレスラッチ４０とから構成される。
【０００６】
図２は、図１に示したセルフリフレッシュ制御装置の動作タイミング図を示す。
クロックイネーブル信号ｃｋｅの制御下で発生するクロックバッファイネーブル制御信号ｂｕｆ＿ｅｎは、外部入力クロック信号ｅｘｉｔ＿ｃｌｋに非同期して発生する信号である。
【０００７】
したがって、クロックバッファ３０の活性化時外部入力クロック信号ｅｘｉｔ＿ｃｌｋがロジックハイである場合、内部クロック信号ｉｎｔ＿ｃｌｋが遅れて発生することが分かる。
【０００８】
しかし、セルフリフレッシュ制御装置は、内部クロック信号ｉｎｔ＿ｃｌｋを用いて前記命令及びアドレスラッチ４０で命令及びアドレスバッファ（図示せず）の出力信号を外部入力クロック信号ｅｘｉｔ＿ｃｌｋに同期してラッチする。
また、命令及びアドレスバッファの出力信号は、セットアップ時間とホールド時間とを合せて外部から入力されて調節される。
【０００９】
その結果、上述したように、内部クロック信号ｉｎｔ＿ｃｌｋが遅れて活性化される現象が発生すれば、命令信号及びアドレスバッファから出力される信号のセットアップ時間及びホールド時間が合わなくなり誤動作を誘発し、回路全体動作の安定性を阻害するという問題点が発生する。
【００１０】
【発明が解決しようとする課題】
本発明は、前記した問題点を解決するために案出されたものである。
本発明の目的は、外部クロック信号に同期して発生する信号及び非同期して発生する信号間のタイミング調節によりクロックバッファ出力信号のセットアップ時間及びホールド時間を合せてセルフリフレッシュ終了時のフェイル発生を防止して回路動作を安定化させたセルフリフレッシュ制御装置を提供することにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するため、本発明は、外部から入力されるクロックイネーブル信号をバッファリングしてセルフリフレッシュ終了制御信号を発生させる第１バッファリング手段と、前記セルフリフレッシュ終了制御信号の状態に応じてセルフリフレッシュ動作を行ってクロックバッファイネーブル制御信号の活性化を制御するセルフリフレッシュ論理手段と、前記クロックバッファイネーブル制御信号を伝達して外部入力クロック信号の電位を基準電位信号と比較し、内部クロック信号を発生させる第２バッファリング手段と、前記クロックバッファイネーブル制御信号を所定時間の間遅延させて伝達する遅延手段と、前記遅延手段を経て伝達されたクロックバッファイネーブル制御信号と前記内部クロック信号の制御下で発生した制御信号を前記内部クロック信号と論理的に組み合わせて前記内部クロック信号の活性化を制御する内部クロック信号活性化制御手段と、前記内部クロック信号活性化制御手段を経て活性化タイミングを調節して伝達された内部クロック信号により命令及びアドレスがバッファリングされた信号を前記外部クロック信号に同期してラッチさせるラッチ手段とからなることを特徴とする。
【００１２】
また、前記遅延手段は、前記クロックバッファイネーブル制御信号が前記第２バッファリング手段から発生する内部クロック信号より遅れて活性化させるために必要な遅延時間を形成する単純インバータチェーン構造から構成されることを特徴とする。
【００１３】
また、前記内部クロック信号活性化制御手段は、電源電圧印加端と前記制御信号出力端との間に直列接続され、各々のゲート端に前記遅延手段を経て伝達されたクロックバッファイネーブル制御信号と前記内部クロック信号とが印加される第１及び第２ＰＭＯＳトランジスタと、前記制御信号出力端と接地端との間に接続され、前記遅延手段を経て伝達されたクロックバッファイネーブル制御信号がゲート端に印加されるＮＭＯＳトランジスタと、前記内部クロック信号と前記制御信号とを論理積する第１論理素子と、前記第１論理素子の出力信号を反転遅延させて伝達する遅延素子と、前記第１論理素子の出力信号及び前記遅延素子の出力信号を論理積する第２論理素子とを備えることを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の最も好ましい実施の形態を添付した図面を参照し、本発明が属する技術分野で通常の知識を有するものが本発明の技術的思想を容易に実施できるように詳細に説明する。
【００１５】
図３は、本発明に係るセルフリフレッシュ制御装置を示すブロック図である。
【００１６】
図３に示すように、本発明に係るセルフリフレッシュ制御装置は、外部から入力されるクロックイネーブル信号ｃｋｅをバッファリングしてセルフリフレッシュ終了制御信号ｓ＿ｒｅｆ＿ｅｘｉｔを発生させるクロックイネーブルバッファ１０と、クロックイネーブル信号バッファ１０から伝達されたセルフリフレッシュ終了制御信号ｓ＿ｒｅｆ＿ｅｘｉｔの状態に応じてセルフリフレッシュ動作を行ってクロックバッファイネーブル制御信号ｂｕｆ＿ｅｎの活性化を制御するセルフリフレッシュロジック２０と、クロックバッファイネーブル制御信号ｂｕｆ＿ｅｎを伝達して外部入力クロック信号ｅｘｉｔ＿ｃｌｋの電位を基準電位信号と比較して内部クロック信号ｉｎｔ＿ｃｌｋを発生させるクロックバッファ３０と、クロックバッファイネーブル制御信号ｂｕｆ＿ｅｎを伝達して所定時間Ｄｔの間遅延して伝達する遅延部５０と、遅延部５０を経て伝達されたクロックイネーブル制御信号ｂｕｆ＿ｅｎ＿Ｄと内部クロック信号ｉｎｔ＿ｃｌｋの制御下で発生した制御信号ｃｔｒｌを内部クロック信号ｉｎｔ＿ｃｌｋと論理的に組み合わせて内部クロック信号ｉｎｔ＿ｃｌｋの活性化を制御する内部クロック信号活性化制御部６０と、内部クロック信号活性化制御部６０を経て活性化タイミングを調節して伝達された内部クロック信号ｎｅｗ＿ｉｎｔ＿ｃｌｋにより命令及びアドレスがバッファリングされた信号を外部入力クロック信号ｅｘｔ＿ｃｌｋに同期してラッチさせる命令及びアドレスラッチ４０とからなる。
【００１７】
図４は、図３に示した遅延部５０及び内部クロック信号活性化制御部６０の一実施の形態を示す回路図である。
【００１８】
図４に示すように、遅延部５０は、クロックバッファイネーブル制御信号ｂｕｆ＿ｅｎがクロックバッファ３０から発生する内部クロック信号ｉｎｔ＿ｃｌｋより遅れて活性化するために必要な最小遅延時間Ｄｔを形成する単純インバータチェーン構造から構成される。
【００１９】
一方、内部クロック信号活性化制御部６０は、電源電圧印加端と制御信号ｃｔｒｌ出力端との間に直列接続され、各々のゲート端に遅延部５０を経て伝達されたクロックバッファイネーブル制御信号ｂｕｆ＿ｅｎ＿Ｄと内部クロック信号ｉｎｔ＿ｃｌｋが印加される第１及び第２ＰＭＯＳトランジスタＭＰ１、ＭＰ２と、制御信号ｃｔｒｌ出力端と接地端との間に接続され、遅延部５０を経て伝達されたクロックバッファイネーブル制御信号ｂｕｆ＿ｅｎ＿Ｄがゲート端に印加されるＮＭＯＳトランジスタＭＮ１と、内部クロック信号ｉｎｔ＿ｃｌｋと制御信号ｃｔｒｌとを論理積する第１論理素子（直列連結されたＮＡＮＤ１とＩＶ１）と、第１論理素子の出力信号を反転遅延させて伝達する遅延素子１と、第１論理素子の出力信号及び遅延素子１の出力信号を論理積する第２論理素子（直列連結されたＮＡＮＤ２とＩＶ２）とから構成される。
【００２０】
前記構成の遅延部５０及び内部クロック信号活性化制御部６０によって、クロックバッファ３０から発生される内部クロック信号ｉｎｔ＿ｃｌｋがロジックハイに活性化されても遅延部５０による遅延時間Ｄｔ以後になってからセルフリフレッシュモードの終了を知らせるクロックバッファイネーブル制御信号ｂｕｆ＿ｅｎ＿Ｄをロジックローに転移させるため、セルフリフレッシュ終了時遅れて発生し、誤動作を引き起こす内部クロック信号ｉｎｔ＿ｃｌｋの活性化を防止することができる。
【００２１】
図５は、本発明に係るセルフリフレッシュ制御装置の動作タイミング図を示した図面である。
【００２２】
図５の（ｂ）に示したように、クロックイネーブル信号ｃｋｅがロジックローに転移されると、セルフリフレッシュ終了制御信号ｓ＿ｒｅｆ＿ｅｘｉｔが非活性化され、（ｄ）のように、セルフリフレッシュモードへの進入を表すクロックバッファイネーブル制御信号ｂｕｆ＿ｅｎをロジックハイに転移させる。
【００２３】
これによって、（ｃ）に示したように、内部クロック信号ｉｎｔ＿ｃｌｋが発生し、セルフリフレッシュ動作を行う。この場合、クロックバッファイネーブル制御信号ｂｕｆ＿ｅｎが外部入力クロック信号ｅｘｉｔ＿ｃｌｋに非同期して発生する関係により、セルフリフレッシュを終了した後、再びクロックバッファ３０を活性化させる時、外部入力クロック信号ｅｘｉｔ＿ｃｌｋがロジックハイとなる状況において内部クロック信号ｉｎｔ＿ｃｌｋが、（ｃ）に示したように、遅れて発生する問題が発生する。
【００２４】
上述したように、遅れて発生して誤動作を引き起こす内部クロック信号ｉｎｔ＿ｃｌｋを相殺するために、遅延部５０による所定の遅延時間Ｄｔ（遅れて発生される内部クロック信号の活性化を抑制するために必要な最小時間に設定）にクロックバッファイネーブル制御信号ｂｕｆ＿ｅｎを、（ｅ）に示したように、遅延時間Ｄｔの間遅延させて内部クロック信号活性化部６０の制御信号により伝達する。
【００２５】
すると、内部クロック信号活性化制御部６０は、内部クロックバッファ３０から発生する内部クロック信号ｉｎｔ＿ｃｌｋがロジックハイに活性化された状態でもクロックバッファイネーブル制御信号ｂｕｆ＿ｅｎが一定時間Ｄｔの間遅延された後にロジックローに転移されるため、遅延時間Ｄｔの前は制御信号ｃｔｒｌがロジックローの状態を保持し、第１論理素子の出力信号をロジックハイに発生させる。
【００２６】
これによって、セルフリフレッシュの終了時内部クロック信号ｉｎｔ＿ｃｌｋがロジックハイに発生する状態であっても遅延部５０による遅延時間以前には内部クロック信号活性化制御部６０から内部クロック信号ｎｅｗ＿ｉｎｔ＿ｃｌｋが発生しないため、セルフリフレッシュ終了時遅れて発生する誤動作を引き起こす内部クロック信号の発生を抑制させる。
【００２７】
本発明の技術思想は、前記好ましい実施の形態によって具体的に記述したが、前記の実施の形態はその説明のためのものであって、それに限定されるものではない。
また、本発明の技術分野の通常の専門家であれば、本発明の技術思想の範囲内で種々の実施の形態が可能である。
【００２８】
【発明の効果】
上述したように、本発明に係るセルフリフレッシュ制御装置は、セルフリフレッシュ動作の終了時内部クロック信号が遅れて発生する命令及びアドレスバッファ出力信号のセットアップ時間及びホールド時間の不一致現象を防止することができる。
【図面の簡単な説明】
【図１】従来のセルフリフレッシュ制御装置を示すブロック図である。
【図２】図１に示したセルフリフレッシュ制御装置の動作タイミング図である。
【図３】本発明に係るセルフリフレッシュ制御装置を示すブロック図である。
【図４】図３に示した遅延部及び内部クロック信号活性化制御手段を示す回路図である。
【図５】図３に示したセルフリフレッシュ制御装置の動作タイミング図である。
【符号の説明】
１０ クロックイネーブル信号バッファ
２０ セルフリフレッシュロジック
３０ クロックバッファ
４０ 命令及びアドレスラッチ
５０ 遅延部
６０ 内部クロック信号活性化制御部
Claims (3)
- 外部から入力されるクロックイネーブル信号をバッファリングしてセルフリフレッシュ終了制御信号を発生させる第１バッファリング手段と、
前記セルフリフレッシュ終了制御信号の状態に応じてセルフリフレッシュ動作を行ってクロックバッファイネーブル制御信号の活性化を制御するセルフリフレッシュ論理手段と、
前記クロックバッファイネーブル制御信号を伝達して外部入力クロック信号の電位を基準電位信号と比較し、内部クロック信号を発生させる第２バッファリング手段と、
前記クロックバッファイネーブル制御信号を所定時間の間遅延させて伝達する遅延手段と、
前記遅延手段を経て伝達されたクロックバッファイネーブル制御信号と前記内部クロック信号の制御下で発生した制御信号を前記内部クロック信号と論理的に組み合わせて前記内部クロック信号の活性化を制御する内部クロック信号活性化制御手段と、
前記内部クロック信号活性化制御手段を経て活性化タイミングを調節して伝達された内部クロック信号により命令及びアドレスがバッファリングされた信号を前記外部クロック信号に同期してラッチさせるラッチ手段とからなることを特徴とするセルフリフレッシュ制御装置。 - 前記遅延手段は、前記クロックバッファイネーブル制御信号が前記第２バッファリング手段から発生する内部クロック信号より遅れて活性化させるために必要な遅延時間を形成する単純インバータチェーン構造から構成されることを特徴とする請求項１に記載のセルフリフレッシュ制御装置。
- 前記内部クロック信号活性化制御手段は、
電源電圧印加端と前記制御信号出力端との間に直列接続され、各々のゲート端に前記遅延手段を経て伝達されたクロックバッファイネーブル制御信号と前記内部クロック信号とが印加される第１及び第２ＰＭＯＳトランジスタと、
前記制御信号出力端と接地端との間に接続され、前記遅延手段を経て伝達されたクロックバッファイネーブル制御信号がゲート端に印加されるＮＭＯＳトランジスタと、
前記内部クロック信号と前記制御信号とを論理積する第１論理素子と、
前記第１論理素子の出力信号を反転遅延させて伝達する遅延素子と、
前記第１論理素子の出力信号及び前記遅延素子の出力信号を論理積する第２論理素子とを備えることを特徴とする請求項１に記載のセルフリフレッシュ制御装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990060931A KR100328556B1 (ko) | 1999-12-23 | 1999-12-23 | 셀프 리프레쉬 제어장치 |
| KR1999/P60931 | 1999-12-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001222887A JP2001222887A (ja) | 2001-08-17 |
| JP4618879B2 true JP4618879B2 (ja) | 2011-01-26 |
Family
ID=19628610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000390975A Expired - Fee Related JP4618879B2 (ja) | 1999-12-23 | 2000-12-22 | セルフリフレッシュ制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6333886B2 (ja) |
| JP (1) | JP4618879B2 (ja) |
| KR (1) | KR100328556B1 (ja) |
| TW (1) | TW498338B (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10002374C2 (de) * | 2000-01-20 | 2002-10-17 | Infineon Technologies Ag | Halbleiter-Speicheranordnung mit Auffrischungslogikschaltung sowie Verfahren zum Auffrischen des Speicherinhaltes einer Halbleiter-Speicheranordnung |
| KR100495916B1 (ko) | 2002-11-20 | 2005-06-17 | 주식회사 하이닉스반도체 | 클럭인에이블 버퍼를 구비한 반도체 장치 |
| US6975556B2 (en) * | 2003-10-09 | 2005-12-13 | Micron Technology, Inc. | Circuit and method for controlling a clock synchronizing circuit for low power refresh operation |
| KR100646940B1 (ko) * | 2003-12-15 | 2006-11-17 | 주식회사 하이닉스반도체 | 낮은 첨두 전류치를 가지는 리프레시 제어기 |
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| KR100700331B1 (ko) * | 2005-08-17 | 2007-03-29 | 주식회사 하이닉스반도체 | 셀프 리프레쉬 전류 제어 장치 |
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| KR100772689B1 (ko) * | 2006-09-29 | 2007-11-02 | 주식회사 하이닉스반도체 | 스몰클럭버퍼를 포함하는 메모리장치. |
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| KR100945940B1 (ko) | 2008-06-27 | 2010-03-05 | 주식회사 하이닉스반도체 | 리프레쉬 신호 생성 회로 |
| KR101082106B1 (ko) * | 2009-09-30 | 2011-11-10 | 주식회사 하이닉스반도체 | 뱅크액티브신호생성회로 |
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| US8446793B2 (en) | 2010-03-31 | 2013-05-21 | Hynix Semiconductor Inc. | Semiconductor memory device including clock control circuit and method for operating the same |
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| JP2001006362A (ja) * | 1999-06-15 | 2001-01-12 | Samsung Electronics Co Ltd | 同期型半導体メモリデバイス用の内部クロック発生回路及び内部クロック発生方法と、該内部クロック発生回路を有する同期型半導体メモリデバイス |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6195303B1 (en) * | 1999-10-25 | 2001-02-27 | Winbond Electronics Corporation | Clock-based transparent refresh mechanisms for DRAMS |
-
1999
- 1999-12-23 KR KR1019990060931A patent/KR100328556B1/ko not_active IP Right Cessation
-
2000
- 2000-12-22 JP JP2000390975A patent/JP4618879B2/ja not_active Expired - Fee Related
- 2000-12-22 TW TW089127723A patent/TW498338B/zh not_active IP Right Cessation
- 2000-12-26 US US09/745,427 patent/US6333886B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US20010028589A1 (en) | 2001-10-11 |
| US6333886B2 (en) | 2001-12-25 |
| JP2001222887A (ja) | 2001-08-17 |
| TW498338B (en) | 2002-08-11 |
| KR100328556B1 (ko) | 2002-03-15 |
| KR20010057488A (ko) | 2001-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| RD02 | Notification of acceptance of power of attorney |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100914 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100928 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101026 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131105 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |