JP2002304887A - 半導体集積回路 - Google Patents
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 クロック信号に同期して動作する半導体集積
回路のスタンバイ電流を低減する 【解決手段】 制御回路は、複数の制御信号をクロック
信号に同期して受信し、これ等制御信号の組み合わせに
応じてタイミング信号を生成する。遅延回路は、クロッ
ク信号に非同期で受信した入力信号を所定時間遅延させ
る。受信回路は、遅延回路により遅延された入力信号
を、クロック信号でなくタイミング信号に同期して受信
する。すなわち、受信回路は、クロック信号に非同期で
動作し、半導体集積回路に必要な入力信号のみを受信す
る。このため、受信回路の動作頻度が下がり、消費電力
を低減できる。クロック信号に同期して動作する回路を
少なくできるため、スタンバイ電流を削減できる。クロ
ック信号の周波数が高くなっても、スタンバイ電流の増
加は緩やかである。
回路のスタンバイ電流を低減する 【解決手段】 制御回路は、複数の制御信号をクロック
信号に同期して受信し、これ等制御信号の組み合わせに
応じてタイミング信号を生成する。遅延回路は、クロッ
ク信号に非同期で受信した入力信号を所定時間遅延させ
る。受信回路は、遅延回路により遅延された入力信号
を、クロック信号でなくタイミング信号に同期して受信
する。すなわち、受信回路は、クロック信号に非同期で
動作し、半導体集積回路に必要な入力信号のみを受信す
る。このため、受信回路の動作頻度が下がり、消費電力
を低減できる。クロック信号に同期して動作する回路を
少なくできるため、スタンバイ電流を削減できる。クロ
ック信号の周波数が高くなっても、スタンバイ電流の増
加は緩やかである。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号に同
期して動作する半導体集積回路に関し、特に、入力信号
の受信回路を有する半導体集積回路に関する。また、本
発明は、メモリアレイを有する半導体集積回路に関す
る。
期して動作する半導体集積回路に関し、特に、入力信号
の受信回路を有する半導体集積回路に関する。また、本
発明は、メモリアレイを有する半導体集積回路に関す
る。
【０００２】
【従来の技術】携帯電話等の携帯機器が扱うデータ量
は、年々増加している。これに伴い、携帯機器に搭載す
る大容量かつ高速の半導体メモリが必要になってきてい
る。SDRAM（Synchronous DRAM）等のクロック同期式のD
RAMは、大容量かつ高速であるため、この種の携帯機器
に搭載される半導体メモリとして有望である。
は、年々増加している。これに伴い、携帯機器に搭載す
る大容量かつ高速の半導体メモリが必要になってきてい
る。SDRAM（Synchronous DRAM）等のクロック同期式のD
RAMは、大容量かつ高速であるため、この種の携帯機器
に搭載される半導体メモリとして有望である。
【０００３】一方、携帯機器は、バッテリーを使用して
動作する。このため、携帯電機器に搭載される電子部品
は、低消費電力であることが必要である。特に、携帯電
話は、屋外で長時間使用されることが多いため、スタン
バイ時の消費電力が低いことが重要である。
動作する。このため、携帯電機器に搭載される電子部品
は、低消費電力であることが必要である。特に、携帯電
話は、屋外で長時間使用されることが多いため、スタン
バイ時の消費電力が低いことが重要である。
【０００４】
【発明が解決しようとする課題】SDRAMのスタンバイ電
流は、クロック信号を受ける回路で発生するクロック信
号の発振に伴う充放電電流が支配的である考えられてい
る。このため、SDRAMのスタンバイ電流は、供給される
クロック信号の周波数に比例して増加する。したがっ
て、SDRAM等のクロック同期式の半導体集積回路は、大
容量かつ高速であるにもかかわらず、動作周波数の高い
等携帯機器への搭載が敬遠される傾向にある。
流は、クロック信号を受ける回路で発生するクロック信
号の発振に伴う充放電電流が支配的である考えられてい
る。このため、SDRAMのスタンバイ電流は、供給される
クロック信号の周波数に比例して増加する。したがっ
て、SDRAM等のクロック同期式の半導体集積回路は、大
容量かつ高速であるにもかかわらず、動作周波数の高い
等携帯機器への搭載が敬遠される傾向にある。
【０００５】本発明の目的は、クロック同期式の半導体
集積回路のスタンバイ電流を低減することにある。特
に、本発明の目的は、クロック信号の周波数が増加した
ときに、スタンバイ電流の増加を最小限にする回路技術
を提供することにある。
集積回路のスタンバイ電流を低減することにある。特
に、本発明の目的は、クロック信号の周波数が増加した
ときに、スタンバイ電流の増加を最小限にする回路技術
を提供することにある。
【０００６】
【課題を解決するための手段】請求項１の半導体集積回
路では、制御回路は、複数の制御信号をクロック信号に
同期して受信し、これ等制御信号の組み合わせに応じて
タイミング信号を生成する。遅延回路は、クロック信号
に非同期で受信した入力信号を所定時間遅延させる。受
信回路は、遅延回路により遅延された入力信号を、クロ
ック信号でなくタイミング信号に同期して受信する。す
なわち、受信回路は、クロック信号に非同期で動作し、
半導体集積回路に必要な入力信号のみを受信する。
路では、制御回路は、複数の制御信号をクロック信号に
同期して受信し、これ等制御信号の組み合わせに応じて
タイミング信号を生成する。遅延回路は、クロック信号
に非同期で受信した入力信号を所定時間遅延させる。受
信回路は、遅延回路により遅延された入力信号を、クロ
ック信号でなくタイミング信号に同期して受信する。す
なわち、受信回路は、クロック信号に非同期で動作し、
半導体集積回路に必要な入力信号のみを受信する。
【０００７】受信回路は、制御信号がタイミング信号を
生成する組み合わせでない場合動作しない。受信回路の
動作頻度が下がるため、受信回路の消費電力を低減でき
る。クロック信号に同期して動作する回路を少なくでき
るため、特に、内部回路を動作させないスタンバイモー
ド時の消費電流（スタンバイ電流）を削減できる。クロ
ック信号に同期して動作する回路が少ないため、クロッ
ク信号の周波数が高くなっても、スタンバイ電流の増加
は緩やかである。
生成する組み合わせでない場合動作しない。受信回路の
動作頻度が下がるため、受信回路の消費電力を低減でき
る。クロック信号に同期して動作する回路を少なくでき
るため、特に、内部回路を動作させないスタンバイモー
ド時の消費電流（スタンバイ電流）を削減できる。クロ
ック信号に同期して動作する回路が少ないため、クロッ
ク信号の周波数が高くなっても、スタンバイ電流の増加
は緩やかである。
【０００８】請求項２の半導体集積回路では、入力バッ
ファは、クロック信号に非同期で入力信号を受け、受け
た信号を遅延回路に出力する。このため、入力信号は、
クロック信号に非同期で受信回路まで伝達される。クロ
ック信号に同期して動作する回路を少なくできるため、
スタンバイ電流を低減できる。請求項３の半導体集積回
路では、受信回路は、アドレス信号を受信する。アドレ
ス信号は、半導体集積回路内の複数の領域を識別するた
めに、通常複数のビットで構成される。受信回路は、ア
ドレス信号の各ビットに対応してそれぞれ必要である。
したがって、受信回路がアドレス信号を受信する場合、
スタンバイ電流を大幅に低減できる。
ファは、クロック信号に非同期で入力信号を受け、受け
た信号を遅延回路に出力する。このため、入力信号は、
クロック信号に非同期で受信回路まで伝達される。クロ
ック信号に同期して動作する回路を少なくできるため、
スタンバイ電流を低減できる。請求項３の半導体集積回
路では、受信回路は、アドレス信号を受信する。アドレ
ス信号は、半導体集積回路内の複数の領域を識別するた
めに、通常複数のビットで構成される。受信回路は、ア
ドレス信号の各ビットに対応してそれぞれ必要である。
したがって、受信回路がアドレス信号を受信する場合、
スタンバイ電流を大幅に低減できる。
【０００９】請求項４の半導体集積回路では、受信回路
は、データ信号を受信する。データ信号は、データ転送
レートを上げるために、通常複数のビットで構成され
る。受信回路は、データ信号の各ビットに対応してそれ
ぞれ必要である。したがって、受信回路がデータ信号を
受信する場合、スタンバイ電流を大幅に低減できる。請
求項５の半導体集積回路では、制御回路は、複数のコマ
ンド信号をクロック信号に同期して受信し、これ等コマ
ンド信号の組み合わせに応じてメモリアレイの動作を指
示するタイミング信号を生成する。受信回路は、メモリ
アレイ内のメモリセルを選択するアドレス信号を、タイ
ミング信号に同期して受信する。そして、メモリアレイ
内の複数のメモリセルのうち、アドレス信号に対応する
所定のメモリセルが選択され、読み出し動作等が実行さ
れる。
は、データ信号を受信する。データ信号は、データ転送
レートを上げるために、通常複数のビットで構成され
る。受信回路は、データ信号の各ビットに対応してそれ
ぞれ必要である。したがって、受信回路がデータ信号を
受信する場合、スタンバイ電流を大幅に低減できる。請
求項５の半導体集積回路では、制御回路は、複数のコマ
ンド信号をクロック信号に同期して受信し、これ等コマ
ンド信号の組み合わせに応じてメモリアレイの動作を指
示するタイミング信号を生成する。受信回路は、メモリ
アレイ内のメモリセルを選択するアドレス信号を、タイ
ミング信号に同期して受信する。そして、メモリアレイ
内の複数のメモリセルのうち、アドレス信号に対応する
所定のメモリセルが選択され、読み出し動作等が実行さ
れる。
【００１０】一般に、アドレス信号は、メモリアレイ内
の複数のメモリセルのうちいずれかを選択するために多
数のビットで構成されている。受信回路は、アドレス信
号の各ビットに対応してそれぞれ必要である。したがっ
て、本発明をメモリアレイを有する半導体集積回路に適
用することで、スタンバイ電流を大幅に低減できる。請
求項６の半導体集積回路では、遅延回路の遅延時間は、
制御回路がコマンド信号を受信してからタイミング信号
を出力するまでの時間に合わせて設定される。一般に、
クロック同期式の半導体集積回路（半導体メモリ）で
は、コマンド信号とアドレス信号は、クロック信号の同
じエッジに同期して取り込まれる。すなわち、コマンド
信号およびアドレス信号は、クロック信号のエッジに対
して同じセットアップ時間とホールド時間を満足するよ
うに供給される。アドレス信号が上記遅延時間を有する
遅延回路を介して受信回路に伝達されるため、クロック
信号に同期してコマンド信号とともに供給されたアドレ
ス信号を受信回路で確実に受信できる。
の複数のメモリセルのうちいずれかを選択するために多
数のビットで構成されている。受信回路は、アドレス信
号の各ビットに対応してそれぞれ必要である。したがっ
て、本発明をメモリアレイを有する半導体集積回路に適
用することで、スタンバイ電流を大幅に低減できる。請
求項６の半導体集積回路では、遅延回路の遅延時間は、
制御回路がコマンド信号を受信してからタイミング信号
を出力するまでの時間に合わせて設定される。一般に、
クロック同期式の半導体集積回路（半導体メモリ）で
は、コマンド信号とアドレス信号は、クロック信号の同
じエッジに同期して取り込まれる。すなわち、コマンド
信号およびアドレス信号は、クロック信号のエッジに対
して同じセットアップ時間とホールド時間を満足するよ
うに供給される。アドレス信号が上記遅延時間を有する
遅延回路を介して受信回路に伝達されるため、クロック
信号に同期してコマンド信号とともに供給されたアドレ
ス信号を受信回路で確実に受信できる。
【００１１】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の半導体集積回路の一
実施形態を示している。この半導体集積回路は、シリコ
ン基板上にCMOSプロセスを使用してクロック同期式のSD
RAMとして形成されている。
用いて説明する。図１は、本発明の半導体集積回路の一
実施形態を示している。この半導体集積回路は、シリコ
ン基板上にCMOSプロセスを使用してクロック同期式のSD
RAMとして形成されている。
【００１２】SDRAMは、複数の入力バッファ１０ａ、１
０ｂ、１０ｃ、コマンドラッチ／デコーダ１２、遅延回
路１４、アドレスラッチ１６、制御回路１８およびメモ
リアレイ２０を有している。太枠で示したコマンドラッ
チ／デコーダ１２は、クロック信号CLKに同期して動作
する回路である。太線で示した信号線は、複数の信号で
構成されている。なお、この実施形態では、データの入
出力に関する回路は示していない。
０ｂ、１０ｃ、コマンドラッチ／デコーダ１２、遅延回
路１４、アドレスラッチ１６、制御回路１８およびメモ
リアレイ２０を有している。太枠で示したコマンドラッ
チ／デコーダ１２は、クロック信号CLKに同期して動作
する回路である。太線で示した信号線は、複数の信号で
構成されている。なお、この実施形態では、データの入
出力に関する回路は示していない。
【００１３】入力バッファ１０ａは、外部からクロック
信号CLKを受け、受けた信号を内部クロック信号ICLKと
して出力する。入力バッファ１０ｂは、外部からコマン
ド信号CMDを受け、受けた信号を内部コマンド信号ICMD
として出力する。入力バッファ１０ｃは、外部からアド
レス信号AD（入力信号）を受け、受けた信号を内部アド
レス信号IADとして出力する。入力バッファ１０ａ、１
０ｂ、１０ｃは、いずれもクロック信号CLK（ICLK）に
非同期で動作する。
信号CLKを受け、受けた信号を内部クロック信号ICLKと
して出力する。入力バッファ１０ｂは、外部からコマン
ド信号CMDを受け、受けた信号を内部コマンド信号ICMD
として出力する。入力バッファ１０ｃは、外部からアド
レス信号AD（入力信号）を受け、受けた信号を内部アド
レス信号IADとして出力する。入力バッファ１０ａ、１
０ｂ、１０ｃは、いずれもクロック信号CLK（ICLK）に
非同期で動作する。
【００１４】コマンドラッチ／デコーダ１２は、内部ク
ロック信号ICLKに同期して内部コマンド信号ICMDを取り
込み、取り込んだ信号をデコードする。コマンド信号CM
Dおよび内部コマンド信号ICMDは、SDRAMの内部回路を動
作させるための制御信号である。コマンドラッチ／デコ
ーダ１２は、デコード結果に応じて複数のタイミング信
号TIM1およびアドレスラッチ信号AL（タイミング信号）
を出力する。すなわち、コマンド信号CMDの組み合わせ
に応じてタイミング信号TIM1およびアドレスラッチ信号
ALが生成される。
ロック信号ICLKに同期して内部コマンド信号ICMDを取り
込み、取り込んだ信号をデコードする。コマンド信号CM
Dおよび内部コマンド信号ICMDは、SDRAMの内部回路を動
作させるための制御信号である。コマンドラッチ／デコ
ーダ１２は、デコード結果に応じて複数のタイミング信
号TIM1およびアドレスラッチ信号AL（タイミング信号）
を出力する。すなわち、コマンド信号CMDの組み合わせ
に応じてタイミング信号TIM1およびアドレスラッチ信号
ALが生成される。
【００１５】例えば、コマンド信号CMDが読み出し動作
を指示する読み出しコマンドであるとき、コマンドラッ
チ／デコーダ１２は、メモリアレイ２０を活性化するた
めのタイミング信号TIM1を制御回路１８に出力し、アド
レス信号ADを取り込むためのアドレスラッチ信号ALをア
ドレスラッチ１６に出力する。アドレスラッチ信号AL
は、アドレスラッチ１６を動作するために内部クロック
信号ICLKに同期して出力されるタイミング信号である。
を指示する読み出しコマンドであるとき、コマンドラッ
チ／デコーダ１２は、メモリアレイ２０を活性化するた
めのタイミング信号TIM1を制御回路１８に出力し、アド
レス信号ADを取り込むためのアドレスラッチ信号ALをア
ドレスラッチ１６に出力する。アドレスラッチ信号AL
は、アドレスラッチ１６を動作するために内部クロック
信号ICLKに同期して出力されるタイミング信号である。
【００１６】遅延回路１４は、バッファ１０ｃから伝達
される内部アドレス信号IADを所定時間遅らせ、内部ア
ドレス信号IAD2として出力する。遅延回路１４の遅延時
間は、後述するように、アドレス信号ADの入力から内部
アドレス信号IAD2の出力までの時間が、クロック信号CL
Kの立ち上がりエッジからアドレスラッチ信号ALの立ち
上がりエッジまでの時間に等しくなるように設定されて
いる。すなわち、遅延時間は、コマンドラッチ／デコー
ダ１２の動作タイミングに合わせて設定されている。
される内部アドレス信号IADを所定時間遅らせ、内部ア
ドレス信号IAD2として出力する。遅延回路１４の遅延時
間は、後述するように、アドレス信号ADの入力から内部
アドレス信号IAD2の出力までの時間が、クロック信号CL
Kの立ち上がりエッジからアドレスラッチ信号ALの立ち
上がりエッジまでの時間に等しくなるように設定されて
いる。すなわち、遅延時間は、コマンドラッチ／デコー
ダ１２の動作タイミングに合わせて設定されている。
【００１７】アドレスラッチ１６は、アドレスラッチ信
号ALに同期して内部アドレス信号IAD2を取込み、取り込
んだ信号をラッチアドレス信号LADとして出力する。す
なわち、アドレスラッチ１６は、アドレス信号ADの受信
回路として動作する。このように、外部から供給される
アドレス信号ADは、クロック信号CLKに非同期でアドレ
スラッチ１６まで伝達される。また、この実施形態で
は、アドレス信号AD、内部アドレス信号IAD、IAD2をク
ロック信号CLKで直接取り込む回路は存在しない。
号ALに同期して内部アドレス信号IAD2を取込み、取り込
んだ信号をラッチアドレス信号LADとして出力する。す
なわち、アドレスラッチ１６は、アドレス信号ADの受信
回路として動作する。このように、外部から供給される
アドレス信号ADは、クロック信号CLKに非同期でアドレ
スラッチ１６まで伝達される。また、この実施形態で
は、アドレス信号AD、内部アドレス信号IAD、IAD2をク
ロック信号CLKで直接取り込む回路は存在しない。
【００１８】制御回路１８は、タイミング信号TIM1およ
びラッチアドレス信号LADに応じて、メモリアレイ２０
を動作させる複数のタイミング信号TIM2、アドレスデコ
ード信号DEC等を生成する。メモリアレイ２０は、図示
しない複数のメモリセル、デコーダ、センスアンプ等を
有している。メモリアレイ２０は、タイミング信号TIM2
に同期して活性化され、読み出し動作、書き込み動作、
リフレッシュ動作、またはビット線のプリチャージ動作
を実行する。データを書き込むメモリセル、動作させる
センスアンプ等は、アドレスデコード信号DECに応じて
選択される。
びラッチアドレス信号LADに応じて、メモリアレイ２０
を動作させる複数のタイミング信号TIM2、アドレスデコ
ード信号DEC等を生成する。メモリアレイ２０は、図示
しない複数のメモリセル、デコーダ、センスアンプ等を
有している。メモリアレイ２０は、タイミング信号TIM2
に同期して活性化され、読み出し動作、書き込み動作、
リフレッシュ動作、またはビット線のプリチャージ動作
を実行する。データを書き込むメモリセル、動作させる
センスアンプ等は、アドレスデコード信号DECに応じて
選択される。
【００１９】図２は、アドレスラッチ１６の詳細を示し
ている。アドレスラッチ１６は、信号ラッチ部２２およ
び信号出力部２４を有している。信号ラッチ部２２は、
入力と出力とを互いに接続したCMOSインバータ２８、３
０、CMOSインバータ２８、３０の出力ノードND1、ND2
を、それぞれ電源線VIIに接続するpMOSトランジスタ２
８ａ、３０ａ（以下、単にpMOSと称する）、CMOSインバ
ータ２８、３０のnMOSトランジスタのソースを接地線VS
Sに接続するnMOSトランジスタ２８ｂ、２８ｃ、３０
ｂ、３０ｃ、３２（以下、単にnMOSと称する）、および
インバータ３４で構成されている。
ている。アドレスラッチ１６は、信号ラッチ部２２およ
び信号出力部２４を有している。信号ラッチ部２２は、
入力と出力とを互いに接続したCMOSインバータ２８、３
０、CMOSインバータ２８、３０の出力ノードND1、ND2
を、それぞれ電源線VIIに接続するpMOSトランジスタ２
８ａ、３０ａ（以下、単にpMOSと称する）、CMOSインバ
ータ２８、３０のnMOSトランジスタのソースを接地線VS
Sに接続するnMOSトランジスタ２８ｂ、２８ｃ、３０
ｂ、３０ｃ、３２（以下、単にnMOSと称する）、および
インバータ３４で構成されている。
【００２０】pMOS２８ａ、３０ａのゲートおよびnMOS３
２のゲートには、アドレスラッチ信号ALが供給されてい
る。nMOS２８ｂのゲートには、内部アドレス信号IAD2が
供給され、nMOS３０ｂのゲートには、インバータ３４を
介して内部アドレス信号IAD2の反転信号が供給されてい
る。nMOS２８ｃ、３０ｃのゲートには、ノードND1、ND2
の反転ノード/ND1、/ND2がそれぞれ接続されている。
２のゲートには、アドレスラッチ信号ALが供給されてい
る。nMOS２８ｂのゲートには、内部アドレス信号IAD2が
供給され、nMOS３０ｂのゲートには、インバータ３４を
介して内部アドレス信号IAD2の反転信号が供給されてい
る。nMOS２８ｃ、３０ｃのゲートには、ノードND1、ND2
の反転ノード/ND1、/ND2がそれぞれ接続されている。
【００２１】信号出力部２４は、pMOSおよびnMOSからな
る２つの出力回路２４ａ、２４ｂ、ラッチ２４ｃ、およ
びインバータ２４ｄを有している。ラッチ２４ｃは、２
つのインバータの入力と出力とを互いに接続して構成さ
れ、両インバータの入力でそれぞれ出力回路２４ａ、２
４ｂの出力を受けている。インバータ２４ｄは、出力回
路２４ｂの出力レベルを反転し、反転した信号をラッチ
アドレス信号LADとして出力する。
る２つの出力回路２４ａ、２４ｂ、ラッチ２４ｃ、およ
びインバータ２４ｄを有している。ラッチ２４ｃは、２
つのインバータの入力と出力とを互いに接続して構成さ
れ、両インバータの入力でそれぞれ出力回路２４ａ、２
４ｂの出力を受けている。インバータ２４ｄは、出力回
路２４ｂの出力レベルを反転し、反転した信号をラッチ
アドレス信号LADとして出力する。
【００２２】上述したアドレスラッチ１６では、アドレ
スラッチ信号ALが低レベルのとき、信号ラッチ部２２の
pMOS２８ａ、３０ａがオンし、ノードND1、ND2は高レベ
ルになる。ノードND1、ND2が高レベルのとき、信号出力
部２４の出力回路２４ａ、２４ｂは、ともにオフする。
このため、信号出力部２４は、ラッチ２４ｃに保持され
ているアドレス信号をラッチアドレス信号LADとして出
力する。
スラッチ信号ALが低レベルのとき、信号ラッチ部２２の
pMOS２８ａ、３０ａがオンし、ノードND1、ND2は高レベ
ルになる。ノードND1、ND2が高レベルのとき、信号出力
部２４の出力回路２４ａ、２４ｂは、ともにオフする。
このため、信号出力部２４は、ラッチ２４ｃに保持され
ているアドレス信号をラッチアドレス信号LADとして出
力する。
【００２３】アドレスラッチ信号ALが高レベルに変化す
ると、信号ラッチ部２２のnMOS３２がオンし、CMOSイン
バータ２８、３０が活性化される。nMOS２８ｂ、３０ｂ
のいずれかが、内部アドレス信号IAD2のレベルに応じて
オンし、ノードND1、ND2を互いに逆のレベルに変化させ
る。ノードND1、ND2のレベルは、nMOS２８ｃ、３０ｃに
フィードバックされ、信号ラッチ部２２の状態が固定さ
れる。ノードND1、ND2のレベルが決まると、それ以降
は、内部アドレス信号IAD2が変化しても信号ラッチ部２
２の状態は変わらない。すなわち、アドレスラッチ信号
ALの立ち上がりエッジに同期してアドレス信号ADがラッ
チされる。
ると、信号ラッチ部２２のnMOS３２がオンし、CMOSイン
バータ２８、３０が活性化される。nMOS２８ｂ、３０ｂ
のいずれかが、内部アドレス信号IAD2のレベルに応じて
オンし、ノードND1、ND2を互いに逆のレベルに変化させ
る。ノードND1、ND2のレベルは、nMOS２８ｃ、３０ｃに
フィードバックされ、信号ラッチ部２２の状態が固定さ
れる。ノードND1、ND2のレベルが決まると、それ以降
は、内部アドレス信号IAD2が変化しても信号ラッチ部２
２の状態は変わらない。すなわち、アドレスラッチ信号
ALの立ち上がりエッジに同期してアドレス信号ADがラッ
チされる。
【００２４】アドレスラッチ信号ALが再び低レベルに変
化すると、pMOS２８ａ、３０ａがオンし、ノードND1、N
D2は高レベルになる。したがって、アドレスラッチ１６
は、アドレスラッチ信号ALのレベルが変化したときに、
電流を消費する。アドレスラッチ１６は、CMOS回路で構
成されているため、アドレスラッチ信号ALのレベルが変
わらないとき、電流をほとんど消費しない。
化すると、pMOS２８ａ、３０ａがオンし、ノードND1、N
D2は高レベルになる。したがって、アドレスラッチ１６
は、アドレスラッチ信号ALのレベルが変化したときに、
電流を消費する。アドレスラッチ１６は、CMOS回路で構
成されているため、アドレスラッチ信号ALのレベルが変
わらないとき、電流をほとんど消費しない。
【００２５】図３は、上述したSDRAMにおけるアドレス
信号ADの受信動作を示している。この例では、読み出し
動作を実行するため、SDRAMにアクティブコマンドACTお
よび読み出しコマンドRDが順次供給される。コマンド信
号CMDおよびアドレス信号ADは、クロック信号CLKの立ち
上がりエッジに対して所定のセットアップ時間tS、ホー
ルド時間tHを満足して供給される。
信号ADの受信動作を示している。この例では、読み出し
動作を実行するため、SDRAMにアクティブコマンドACTお
よび読み出しコマンドRDが順次供給される。コマンド信
号CMDおよびアドレス信号ADは、クロック信号CLKの立ち
上がりエッジに対して所定のセットアップ時間tS、ホー
ルド時間tHを満足して供給される。
【００２６】まず、コマンド信号CMD（ACT）およびアド
レス信号AD（行アドレス信号）が供給される（図３
（ａ））。図１に示したコマンドラッチ／デコーダ１２
は、内部クロック信号ICLKの立ち上がりエッジに同期し
てコマンド信号CMDをラッチし、ラッチした信号をデコ
ードする。そして、コマンドラッチ／デコーダ１２は、
コマンド信号CMDがアクティブコマンドACTであることを
認識し、アドレスラッチ信号ALを活性化する（図３
（ｂ））。
レス信号AD（行アドレス信号）が供給される（図３
（ａ））。図１に示したコマンドラッチ／デコーダ１２
は、内部クロック信号ICLKの立ち上がりエッジに同期し
てコマンド信号CMDをラッチし、ラッチした信号をデコ
ードする。そして、コマンドラッチ／デコーダ１２は、
コマンド信号CMDがアクティブコマンドACTであることを
認識し、アドレスラッチ信号ALを活性化する（図３
（ｂ））。
【００２７】図１に示した遅延回路１４は、入力バッフ
ァ１０ｃからの内部アドレス信号IADを遅延させて内部
アドレス信号IAD2として出力する（図３（ｃ））。ここ
で、アドレス信号ADの変化から内部アドレス信号IAD2の
変化までの時間T1は、クロック信号CLKの立ち上がりエ
ッジからアドレスラッチ信号ALの活性化までの時間と同
じである。
ァ１０ｃからの内部アドレス信号IADを遅延させて内部
アドレス信号IAD2として出力する（図３（ｃ））。ここ
で、アドレス信号ADの変化から内部アドレス信号IAD2の
変化までの時間T1は、クロック信号CLKの立ち上がりエ
ッジからアドレスラッチ信号ALの活性化までの時間と同
じである。
【００２８】アドレスラッチ１６は、アドレスラッチ信
号ALの立ち上がりエッジに同期して内部アドレス信号IA
D2をラッチし、ラッチアドレス信号LADとして出力する
（図３（ｄ））。この後、ラッチアドレス信号LAD（行
アドレス信号）に応じてワード線およびセンスアンプが
活性化され、メモリアレイ２０が動作する。次に、３番
目のクロック信号CLKの立ち上がりエッジに合わせてコ
マンド信号CMD（RD）およびアドレス信号AD（列アドレ
ス信号）が供給される（図３（ｅ））。アドレスラッチ
１６は、上述と同様にアドレスラッチ信号ALに同期して
内部アドレス信号IAD2をラッチし、ラッチした信号をラ
ッチアドレス信号LADとして出力する（図３（ｆ））。
この後、ラッチアドレス信号LAD（列アドレス信号）に
応じてメモリアレイ２０内のコラムスイッチが選択さ
れ、読み出しデータが出力される。
号ALの立ち上がりエッジに同期して内部アドレス信号IA
D2をラッチし、ラッチアドレス信号LADとして出力する
（図３（ｄ））。この後、ラッチアドレス信号LAD（行
アドレス信号）に応じてワード線およびセンスアンプが
活性化され、メモリアレイ２０が動作する。次に、３番
目のクロック信号CLKの立ち上がりエッジに合わせてコ
マンド信号CMD（RD）およびアドレス信号AD（列アドレ
ス信号）が供給される（図３（ｅ））。アドレスラッチ
１６は、上述と同様にアドレスラッチ信号ALに同期して
内部アドレス信号IAD2をラッチし、ラッチした信号をラ
ッチアドレス信号LADとして出力する（図３（ｆ））。
この後、ラッチアドレス信号LAD（列アドレス信号）に
応じてメモリアレイ２０内のコラムスイッチが選択さ
れ、読み出しデータが出力される。
【００２９】このように、アドレスラッチ１６は、クロ
ック信号CLK（ICLK）に同期してアドレス信号AD（IAD
2）を取り込むのではなく、アドレスラッチ信号ALに同
期してアドレス信号AD（IAD2）を取り込む。アドレスラ
ッチ１６の動作頻度が低いため、消費電力を低くでき
る。アドレスラッチ１６はその数が多いため（例えば10
ビット）、消費電力の低減効果は大きい。
ック信号CLK（ICLK）に同期してアドレス信号AD（IAD
2）を取り込むのではなく、アドレスラッチ信号ALに同
期してアドレス信号AD（IAD2）を取り込む。アドレスラ
ッチ１６の動作頻度が低いため、消費電力を低くでき
る。アドレスラッチ１６はその数が多いため（例えば10
ビット）、消費電力の低減効果は大きい。
【００３０】図４は、上述したSDRAMにおけるスタンバ
イ状態でのアドレス信号ADの受信動作（クロック信号CL
Kの周波数が低い場合）を示している。SDRAMは、スタン
バイ状態のとき、クロック信号CLKを受け続けるが、内
部動作は実行しない。図の下側の矢印は、そのタイミン
グで電流が消費されることを示している。矢印の大きさ
は、電流の大きさを示している。SDRAMとともにシステ
ムに搭載されたCPU等のコントローラが、システム上の
他のデバイスをアクセスするときに、アドレス信号ADは
変化する。
イ状態でのアドレス信号ADの受信動作（クロック信号CL
Kの周波数が低い場合）を示している。SDRAMは、スタン
バイ状態のとき、クロック信号CLKを受け続けるが、内
部動作は実行しない。図の下側の矢印は、そのタイミン
グで電流が消費されることを示している。矢印の大きさ
は、電流の大きさを示している。SDRAMとともにシステ
ムに搭載されたCPU等のコントローラが、システム上の
他のデバイスをアクセスするときに、アドレス信号ADは
変化する。
【００３１】黒い矢印は、クロック信号CLKの変化に合
わせて入力バッファ１０ａおよびコマンドラッチ／デコ
ーダ１２が動作するときの電流である。白い矢印は、ア
ドレス信号ADの変化に合わせて入力バッファ１０ｃが動
作するときの電流である。網掛けの矢印は、アドレス信
号ADの変化に応じて遅延回路１４が動作するときの電流
である。アドレスラッチ１６が、クロック信号CLKに同
期して動作しないため、スタンバイ時の消費電流は小さ
い。
わせて入力バッファ１０ａおよびコマンドラッチ／デコ
ーダ１２が動作するときの電流である。白い矢印は、ア
ドレス信号ADの変化に合わせて入力バッファ１０ｃが動
作するときの電流である。網掛けの矢印は、アドレス信
号ADの変化に応じて遅延回路１４が動作するときの電流
である。アドレスラッチ１６が、クロック信号CLKに同
期して動作しないため、スタンバイ時の消費電流は小さ
い。
【００３２】図５は、上述したSDRAMにおけるスタンバ
イ状態でのアドレス信号ADの受信動作（クロック信号CL
Kの周波数が高い場合）を示している。SDRAMは、スタン
バイ状態のとき、クロック信号CLKを受け続けるが、内
部動作は実行しない。クロック周期が上がるため、アド
レス信号ADの変化の頻度（CPU等のコントローラが、シ
ステム上の他のデバイスをアクセスする頻度）は、図４
に比べ高くなる。
イ状態でのアドレス信号ADの受信動作（クロック信号CL
Kの周波数が高い場合）を示している。SDRAMは、スタン
バイ状態のとき、クロック信号CLKを受け続けるが、内
部動作は実行しない。クロック周期が上がるため、アド
レス信号ADの変化の頻度（CPU等のコントローラが、シ
ステム上の他のデバイスをアクセスする頻度）は、図４
に比べ高くなる。
【００３３】図４と同様に、黒い矢印は、クロック信号
CLKの変化に合わせて入力バッファ１０ａおよびコマン
ドラッチ／デコーダ１２が動作するときの電流である。
白い矢印は、アドレス信号ADの変化に合わせて入力バッ
ファ１０ｃが動作するときの電流である。網掛けの矢印
は、アドレス信号ADの変化に応じて遅延回路１４が動作
するときの電流である。クロック周期が上がるため、コ
マンドラッチ／デコーダ１２および入力バッファ１０ａ
の動作頻度は高くなる。しかし、コマンドラッチ／デコ
ーダ１２および入力バッファ１０ａで消費される電流
は、元々少なく、入力バッファ１０ｃの動作頻度は低い
ため、クロック信号CLKの周波数が高くなることで、ス
タンバイ時の消費電流が大幅に増加することはない。
CLKの変化に合わせて入力バッファ１０ａおよびコマン
ドラッチ／デコーダ１２が動作するときの電流である。
白い矢印は、アドレス信号ADの変化に合わせて入力バッ
ファ１０ｃが動作するときの電流である。網掛けの矢印
は、アドレス信号ADの変化に応じて遅延回路１４が動作
するときの電流である。クロック周期が上がるため、コ
マンドラッチ／デコーダ１２および入力バッファ１０ａ
の動作頻度は高くなる。しかし、コマンドラッチ／デコ
ーダ１２および入力バッファ１０ａで消費される電流
は、元々少なく、入力バッファ１０ｃの動作頻度は低い
ため、クロック信号CLKの周波数が高くなることで、ス
タンバイ時の消費電流が大幅に増加することはない。
【００３４】図６は、本発明前に発明者が検討したSDRA
Mを示している。このSDRAMでは、図１に示した遅延回路
１４の代わりに取込回路３６が配置されている。その他
の回路構成は、図１と同一である。太枠で示したコマン
ドラッチ／デコーダ１２および取込回路３６は、クロッ
ク信号CLKに同期して動作する回路である。取込回路３
６は、例えば、図２に示したアドレスラッチ１６と同一
の回路で構成され、内部クロック信号ICLKの立ち上がり
エッジに同期して内部アドレス信号IADを取り込む。す
なわち、このSDRAMでは、内部クロック信号ICLKが、コ
マンドラッチ／デコーダ１２だけではなく、取込回路３
６にも供給されている。取込回路３６は、取り込んだ信
号をラッチアドレス信号LAD2として出力する。アドレス
ラッチ１６は、アドレスラッチ信号ALの立ち上がりエッ
ジに同期してラッチアドレス信号LAD2をラッチし、ラッ
チした信号をラッチアドレス信号LAD3として出力する。
Mを示している。このSDRAMでは、図１に示した遅延回路
１４の代わりに取込回路３６が配置されている。その他
の回路構成は、図１と同一である。太枠で示したコマン
ドラッチ／デコーダ１２および取込回路３６は、クロッ
ク信号CLKに同期して動作する回路である。取込回路３
６は、例えば、図２に示したアドレスラッチ１６と同一
の回路で構成され、内部クロック信号ICLKの立ち上がり
エッジに同期して内部アドレス信号IADを取り込む。す
なわち、このSDRAMでは、内部クロック信号ICLKが、コ
マンドラッチ／デコーダ１２だけではなく、取込回路３
６にも供給されている。取込回路３６は、取り込んだ信
号をラッチアドレス信号LAD2として出力する。アドレス
ラッチ１６は、アドレスラッチ信号ALの立ち上がりエッ
ジに同期してラッチアドレス信号LAD2をラッチし、ラッ
チした信号をラッチアドレス信号LAD3として出力する。
【００３５】図７は、図６のSDRAMにおけるスタンバイ
状態でのアドレス信号ADの受信動作（クロック信号CLK
の周波数が低い場合）を示している。この例では、内部
クロック信号ICLKの立ち上がりエッジおよび立ち下がり
エッジに同期してコマンドラッチ／デコーダ１２だけで
なく、取込回路３６が動作する。このため、黒の矢印
（消費電流）は、図４に比べ大きくなる。
状態でのアドレス信号ADの受信動作（クロック信号CLK
の周波数が低い場合）を示している。この例では、内部
クロック信号ICLKの立ち上がりエッジおよび立ち下がり
エッジに同期してコマンドラッチ／デコーダ１２だけで
なく、取込回路３６が動作する。このため、黒の矢印
（消費電流）は、図４に比べ大きくなる。
【００３６】取込回路３６は、アドレス信号ADが変化し
たとき、変化したアドレス信号IADを内部クロック信号I
CLKの立ち上がりエッジに同期して取り込む。このた
め、ラッチアドレス信号LAD2が変化するときの黒の矢印
（消費電流）は、他の黒の矢印より大きくなる。このよ
うに、スタンバイ時においてもクロック信号CLKによる
アドレス信号ADの取込動作が実行されるため、図４に比
べてスタンバイ電流は大きくなる。
たとき、変化したアドレス信号IADを内部クロック信号I
CLKの立ち上がりエッジに同期して取り込む。このた
め、ラッチアドレス信号LAD2が変化するときの黒の矢印
（消費電流）は、他の黒の矢印より大きくなる。このよ
うに、スタンバイ時においてもクロック信号CLKによる
アドレス信号ADの取込動作が実行されるため、図４に比
べてスタンバイ電流は大きくなる。
【００３７】図８は、図６のSDRAMにおけるスタンバイ
状態でのアドレス信号ADの受信動作（クロック信号CLK
の周波数が高い場合）を示している。この例では、クロ
ック周期が上がるため、コマンドラッチ／デコーダ１２
および取込回路３６の動作頻度、およびアドレス信号AD
の変化の頻度は高くなる。コマンドラッチ／デコーダ１
２および取込回路３６で消費される電流が大きいため、
クロック信号CLKの周波数が高くなることで、消費電力
は大幅に増加する。
状態でのアドレス信号ADの受信動作（クロック信号CLK
の周波数が高い場合）を示している。この例では、クロ
ック周期が上がるため、コマンドラッチ／デコーダ１２
および取込回路３６の動作頻度、およびアドレス信号AD
の変化の頻度は高くなる。コマンドラッチ／デコーダ１
２および取込回路３６で消費される電流が大きいため、
クロック信号CLKの周波数が高くなることで、消費電力
は大幅に増加する。
【００３８】以上、本実施形態では、各アドレスラッチ
１６は、アドレス信号AD（IAD2）を、コマンド信号CMD
の組み合わせにより生成されるアドレスラッチ信号ALに
同期して受信した。すなわち、アドレスラッチ１６をク
ロック信号CLKに非同期で動作させ、SDRAMの動作に必要
なアドレス信号ADのみを受信した。したがって、アドレ
スラッチ１６の動作頻度が下がり、消費電力を低減でき
る。
１６は、アドレス信号AD（IAD2）を、コマンド信号CMD
の組み合わせにより生成されるアドレスラッチ信号ALに
同期して受信した。すなわち、アドレスラッチ１６をク
ロック信号CLKに非同期で動作させ、SDRAMの動作に必要
なアドレス信号ADのみを受信した。したがって、アドレ
スラッチ１６の動作頻度が下がり、消費電力を低減でき
る。
【００３９】アドレス信号ADを、クロック信号CLKに非
同期でアドレスラッチ１６まで伝達し、クロック信号CL
Kに同期して動作する回路を少なくした。このため、ス
タンバイ電流を小さくできる。元々のスタンバイ電流が
小さいため、クロック信号CLKの周波数が高くなって
も、スタンバイ電流の増加を緩やかにできる。メモリア
レイ２０内の複数のメモリセルを識別するための複数の
アドレス信号ADに対応して、複数のアドレスラッチ１６
を形成した。各アドレスラッチ１６がスタンバイ時に消
費する電流を小さくできるため、スタンバイ電流を大幅
に低減できる。
同期でアドレスラッチ１６まで伝達し、クロック信号CL
Kに同期して動作する回路を少なくした。このため、ス
タンバイ電流を小さくできる。元々のスタンバイ電流が
小さいため、クロック信号CLKの周波数が高くなって
も、スタンバイ電流の増加を緩やかにできる。メモリア
レイ２０内の複数のメモリセルを識別するための複数の
アドレス信号ADに対応して、複数のアドレスラッチ１６
を形成した。各アドレスラッチ１６がスタンバイ時に消
費する電流を小さくできるため、スタンバイ電流を大幅
に低減できる。
【００４０】遅延回路１４の遅延時間を、コマンドラッ
チ／デコーダ１２がコマンド信号CMDを受信してからア
ドレスラッチ信号ALを出力するまでの時間に合わせて設
定した。アドレス信号ADを上記遅延時間を有する遅延回
路１４を介してアドレスラッチ１６に伝達することで、
クロック信号CLKに同期してコマンド信号CMDとともに供
給されたアドレス信号ADをアドレスラッチ１６で確実に
受信できる。
チ／デコーダ１２がコマンド信号CMDを受信してからア
ドレスラッチ信号ALを出力するまでの時間に合わせて設
定した。アドレス信号ADを上記遅延時間を有する遅延回
路１４を介してアドレスラッチ１６に伝達することで、
クロック信号CLKに同期してコマンド信号CMDとともに供
給されたアドレス信号ADをアドレスラッチ１６で確実に
受信できる。
【００４１】なお、上述した実施形態では、本発明をSD
RAMに適用した例について述べた。本発明はかかる実施
形態に限定されるものではない。例えば、本発明をCPU
等のロジックLSIのアドレス受信回路に適用してもよ
い。上述した実施形態では、本発明をアドレス信号の受
信回路に適用した例について述べた。本発明はかかる実
施形態に限定されるものではない。例えば、本発明を複
数ビットで構成されるデータ信号の受信回路に適用して
もよい（請求項４に対応する）。
RAMに適用した例について述べた。本発明はかかる実施
形態に限定されるものではない。例えば、本発明をCPU
等のロジックLSIのアドレス受信回路に適用してもよ
い。上述した実施形態では、本発明をアドレス信号の受
信回路に適用した例について述べた。本発明はかかる実
施形態に限定されるものではない。例えば、本発明を複
数ビットで構成されるデータ信号の受信回路に適用して
もよい（請求項４に対応する）。
【００４２】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
【００４３】
【発明の効果】請求項１の半導体集積回路では、入力信
号の受信回路の動作頻度を下げることで消費電力を低減
できる。クロック信号に同期して動作する回路を少なく
したので、スタンバイ電流を小さくできる。元々のスタ
ンバイ電流が小さいため、クロック信号の周波数が高く
なっても、スタンバイ電流の増加を緩やかにできる。
号の受信回路の動作頻度を下げることで消費電力を低減
できる。クロック信号に同期して動作する回路を少なく
したので、スタンバイ電流を小さくできる。元々のスタ
ンバイ電流が小さいため、クロック信号の周波数が高く
なっても、スタンバイ電流の増加を緩やかにできる。
【００４４】請求項２の半導体集積回路では、入力信号
をクロック信号に非同期で受信回路まで伝達すること
で、クロック信号に同期して動作する回路を少なくした
ので、スタンバイ電流を小さくできる。請求項３の半導
体集積回路では、アドレス信号を受信回路で受信するこ
とで、スタンバイ電流を大幅に低減できる。
をクロック信号に非同期で受信回路まで伝達すること
で、クロック信号に同期して動作する回路を少なくした
ので、スタンバイ電流を小さくできる。請求項３の半導
体集積回路では、アドレス信号を受信回路で受信するこ
とで、スタンバイ電流を大幅に低減できる。
【００４５】請求項４の半導体集積回路では、データ信
号を受信回路で受信することで、スタンバイ電流を大幅
に低減できる。請求項５の半導体集積回路では、複数ビ
ットで構成されるアドレス信号のそれぞれに受信回路を
形成することでスタンバイ電流を大幅に低減できる。請
求項６の半導体集積回路では、クロック信号に同期して
コマンド信号とともに供給されたアドレス信号を受信回
路で確実に受信できる。
号を受信回路で受信することで、スタンバイ電流を大幅
に低減できる。請求項５の半導体集積回路では、複数ビ
ットで構成されるアドレス信号のそれぞれに受信回路を
形成することでスタンバイ電流を大幅に低減できる。請
求項６の半導体集積回路では、クロック信号に同期して
コマンド信号とともに供給されたアドレス信号を受信回
路で確実に受信できる。
【図１】本発明の実施形態を示すブロック図である。
【図２】図１のアドレスラッチの詳細を示す回路図であ
る。
る。
【図３】アドレス信号の受信動作を示すタイミング図で
ある。
ある。
【図４】スタンバイ状態でのアドレス信号の受信動作を
示すタイミング図である（クロック信号の周波数が低い
場合）。
示すタイミング図である（クロック信号の周波数が低い
場合）。
【図５】スタンバイ状態でのアドレス信号の受信動作を
示すタイミング図である（クロック信号の周波数が高い
場合）。
示すタイミング図である（クロック信号の周波数が高い
場合）。
【図６】本発明をする前に発明者が検討したSDRAMを示
すブロック図である。
すブロック図である。
【図７】図６のSDRAMにおけるスタンバイ状態でのアド
レス信号の受信動作を示すタイミング図である（クロッ
ク信号の周波数が低い場合）。
レス信号の受信動作を示すタイミング図である（クロッ
ク信号の周波数が低い場合）。
【図８】図６のSDRAMにおけるスタンバイ状態でのアド
レス信号の受信動作を示すタイミング図である（クロッ
ク信号の周波数が高い場合）。
レス信号の受信動作を示すタイミング図である（クロッ
ク信号の周波数が高い場合）。
１０ａ、１０ｂ、１０ｃ 入力バッファ １２ コマンドラッチ／デコーダ １４ 遅延回路 １６ アドレスラッチ １８ 制御回路 ２０ メモリアレイ ２２ 信号ラッチ部 ２４ 信号出力部 ２４ａ、２４ｂ 出力回路 ２４ｃ ラッチ ２４ｄ インバータ ２８、３０ CMOSインバータ ２８ａ、３０ａ pMOSトランジスタ ２８ｂ、２８ｃ、３０ｂ、３０ｃ、３２ nMOSトランジ
スタ ３４ インバータ AL アドレスラッチ信号 CLK クロック信号 CMD コマンド信号 DEC アドレスデコード信号 IAD、IAD2 内部アドレス信号 ICLK 内部クロック信号 ICMD 内部コマンド信号 LAD、LAD2、LAD3 ラッチアドレス信号 ND1、ND2、/ND1、/ND2 ノード TIM1、TIM2 タイミング信号 VII 電源線 VSS 接地線
スタ ３４ インバータ AL アドレスラッチ信号 CLK クロック信号 CMD コマンド信号 DEC アドレスデコード信号 IAD、IAD2 内部アドレス信号 ICLK 内部クロック信号 ICMD 内部コマンド信号 LAD、LAD2、LAD3 ラッチアドレス信号 ND1、ND2、/ND1、/ND2 ノード TIM1、TIM2 タイミング信号 VII 電源線 VSS 接地線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5M024 AA20 BB27 BB37 DD33 DD79 DD82 DD85 GG01 JJ02 PP01 PP03 PP07
Claims (6)
- 【請求項１】 複数の制御信号をクロック信号に同期し
て受信し、該制御信号の組み合わせに応じてタイミング
信号を生成する制御回路と、 前記クロック信号に非同期で受信した入力信号を遅延さ
せる遅延回路と、 前記遅延回路により遅延された前記入力信号を、前記タ
イミング信号に同期して受信する受信回路とを備えてい
ることを特徴とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記入力信号を前記クロック信号に非同期で受け、受け
た信号を前記遅延回路に出力する入力バッファを備えて
いることを特徴とする半導体集積回路。 - 【請求項３】 請求項１記載の半導体集積回路におい
て、 前記入力信号は、アドレス信号であることを特徴とする
半導体集積回路。 - 【請求項４】 請求項１記載の半導体集積回路におい
て、 前記入力信号は、データ信号であることを特徴とする半
導体集積回路。 - 【請求項５】 請求項１記載の半導体集積回路におい
て、 複数のメモリセルを有するメモリアレイを備え、 前記制御信号は、前記メモリアレイの動作を指示するコ
マンド信号であり、 前記入力信号は、所定の前記メモリセルを選択するアド
レス信号であることを特徴とする半導体集積回路。 - 【請求項６】 請求項５記載の半導体集積回路におい
て、 前記遅延回路の遅延時間は、前記制御回路が前記コマン
ド信号を受信してから前記タイミング信号を出力するま
での時間に合わせて設定されることを特徴とする半導体
集積回路。
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