JP2003346480A - プリアンブル機能を有する半導体メモリ装置 - Google Patents

プリアンブル機能を有する半導体メモリ装置

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JP2003346480A JP2003106672A JP2003106672A JP2003346480A JP 2003346480 A JP2003346480 A JP 2003346480A JP 2003106672 A JP2003106672 A JP 2003106672A JP 2003106672 A JP2003106672 A JP 2003106672A JP 2003346480 A JP2003346480 A JP 2003346480A
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semiconductor memory
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memory device
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Kyung-Woo Kang
姜京雨
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Abstract

(57)【要約】 【課題】プリアンブル機能を有する半導体メモリ装置を
提供する。 【解決手段】半導体メモリ装置のレイテンシを設定する
レイテンシ信号が活性化される時、前記半導体メモリ装
置の内部で発生したデータに応答してデータ信号を発生
するデータ制御部と、前記データ信号に応答して出力デ
ータストローブ信号を発生する出力ドライバと、前記半
導体メモリ装置に入力される読出し命令に応答してプリ
アンブル制御信号を出力するプリアンブル制御部と、前
記プリアンブル制御信号が活性化された場合に前記出力
ドライバの出力端をハイインピーダンス状態から論理ロ
ーに遷移させて前記出力データストローブ信号をプリア
ンブルするプリアンブル部とを具備するプリアンブル機
能を有する半導体メモリ装置。これにより、半導体メモ
リ装置の出力データはプリアンブル区間を十分に確保す
ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特にプリアンブル機能を有する半導体メモリ装置
に関する。
【０００２】
【従来の技術】プリアンブル機能を有する半導体メモリ
装置、例えば、ＤＤＲ ＳＤＲＡＭ（Ｄｕａｌ Ｄａｔ
ａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉ
ｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）から
出力されるデータはプリアンブル区間が終わった時点か
ら出力され始める。
【０００３】図１は、従来のプリアンブル機能を有する
半導体メモリ装置のタイミング図である。図１を参照し
ながら説明すると、読出し命令ＲＥＡＤが外部クロック
信号ＥＣＬＫに同期して半導体メモリ装置（図示せず）
に入力されることに応じて、レイテンシ制御信号Ｌａｔ
ｅｎｃｙｄｓが内部クロック信号ＤＬＬ ＣＬＫに同期
して活性化される。レイテンシ制御信号Ｌａｔｅｎｃｙ
ｄｓが活性化されると、これに応じて半導体メモリ装置
の出力データストローブ信号ＤＱＳがハイインピーダン
ス状態から論理ローに遷移し、それによって出力データ
ＤＱはプリアンブルされる。プリアンブル区間ｔｐは内
部クロック信号ＤＬＬ ＣＬＫの１サイクルの間だけ続
く。そして、この間にレイテンシ信号Ｌａｔｅｎｃｙが
活性化されると、出力データストローブ信号ＤＱＳが活
性化されて半導体メモリ装置の外部に出力される。
【０００４】このように従来の技術によれば、プリアン
ブル区間ｔｐが内部クロック信号ＤＬＬ ＣＬＫの１サ
イクルの間だけ発生するために、半導体メモリ装置の動
作周波数が低い時はプリアンブル区間ｔｐを確保するの
に問題がない。しかし、半導体メモリ装置の動作周波数
が高くなると、例えば３００ＭＨｚ以上になると、内部
クロック信号ＤＬＬ ＣＬＫのデューティサイクルが非
常に短くなるのでプリアンブル区間ｔｐの開始時点が遅
延したり、プリアンブル区間ｔｐが無くなったりする。
そうなれば半導体メモリ装置の出力データは安全に出力
できない。
【０００５】このように、半導体メモリ装置の動作周波
数が高まるほどプリアンブル区間ｔｐの確保が難しくな
る問題点がある。
【０００６】
【発明が解決しようとする課題】本発明が解決しようと
する技術的課題は、例えば、プリアンブル区間を十分に
確保する半導体メモリ装置を提供することにある。
【０００７】
【課題を解決するための手段】前記技術的課題を解決す
るために本発明は、プリアンブル機能を有する半導体メ
モリ装置において、出力データストローブ信号を発生し
て前記半導体メモリ装置の外部に出力する出力ドライバ
と、前記半導体メモリ装置に入力される読出し命令の活
性化に同期させて前記出力ドライバの出力端をハイイン
ピーダンス状態から論理ローに遷移させることによって
前記出力データストローブ信号をプリアンブルするプリ
アンブル部とを具備するプリアンブル機能を有する半導
体メモリ装置を提供する。
【０００８】前記技術的課題を解決するために本発明は
また、プリアンブル機能を有する半導体メモリ装置にお
いて、前記半導体メモリ装置のレイテンシを設定するレ
イテンシ信号が活性化された場合に、前記半導体メモリ
装置の内部で発生したデータに応答してデータ信号を発
生するデータ制御部と、前記データ信号に応答して出力
データストローブ信号を発生する出力ドライバと、前記
半導体メモリ装置に入力される読出し命令に応答してプ
リアンブル制御信号を出力するプリアンブル制御部と、
前記プリアンブル制御信号が活性化された場合に、前記
出力ドライバの出力端をハイインピーダンス状態から論
理ローに遷移させて前記出力データストローブ信号をプ
リアンブルするプリアンブル部とを具備するプリアンブ
ル機能を有する半導体メモリ装置を提供する。
【０００９】前記技術的課題を解決するために本発明は
また、プリアンブル機能を有する半導体メモリ装置にお
いて、前記半導体メモリ装置の内部で発生したデータ信
号及び制御信号に応答して出力データストローブ信号を
発生し、前記データ信号が論理ローである場合に活性化
されて前記出力データストローブ信号を論理ハイ信号と
して出力するプルアップ部と、前記制御信号が論理ハイ
である場合に活性化されて前記出力データストローブ信
号を論理ロー信号として出力するプルダウン部とを具備
する出力ドライバと、前記半導体メモリ装置に入力され
る読出し命令に応答して発生したプリアンブル制御信号
と前記データ信号のうち少なくとも一つが論理ハイであ
る場合に、前記制御信号を論理ハイに出力して前記プル
ダウン部に伝達する論理部とを具備し、前記出力ドライ
バの出力は、待機時にはハイインピーダンス状態に維持
され、前記プリアンブル制御信号が活性化された場合に
は前記プルダウン部が活性化されて前記出力ドライバの
出力を前記ハイインピーダンス状態から論理ローに遷移
させ、それによって前記半導体メモリ装置の出力データ
ストローブ信号がプリアンブルされるプリアンブル機能
を有する半導体メモリ装置を提供する。
【００１０】前記技術的課題を解決するために本発明は
また、プリアンブル機能を有する半導体メモリ装置にお
いて、前記半導体メモリ装置のレイテンシを設定するレ
イテンシ信号が活性化された場合に、前記半導体メモリ
装置の内部で発生したデータに応答してデータ信号を出
力するデータ制御部と、出力データストローブ信号を発
生し、前記データ制御部から出力されるデータ信号が論
理ローである場合に活性化されて前記出力データストロ
ーブ信号を論理ハイに出力するプルアップ部と、入力さ
れる制御信号が論理ハイである場合に活性化されて前記
出力データストローブ信号を論理ローに出力するプルダ
ウン部とを具備する出力ドライバと、前記半導体メモリ
装置に入力される読出し命令に応答してプリアンブル制
御信号を出力するプリアンブル制御部と、前記プリアン
ブル制御信号と前記データ信号のうちの少なくとも一つ
が論理ハイである場合に論理ハイを出力して前記プルダ
ウン部に印加し、前記プリアンブル制御信号が活性化さ
れた場合に前記出力データストローブ信号を論理ローに
遷移させて前記出力データストローブ信号をプリアンブ
ルする論理部とを具備するプリアンブル機能を有する半
導体メモリ装置を提供する。
【００１１】前記技術的課題を解決するために本発明は
また、半導体メモリ装置において、前記半導体メモリ装
置の外部にデータストローブ信号を出力する出力ドライ
バと、前記半導体メモリ装置に印加される外部クロック
信号のクロックに同期して読出し命令が入力され、前記
読出し命令が入力される外部クロック信号のクロックに
同期した制御信号により前記データストローブ信号をハ
イインピーダンス状態から論理ローに遷移させるプリア
ンブル部とを具備する半導体メモリ装置を提供する。
【００１２】前記技術的課題を解決するために本発明は
また、半導体メモリ装置において、前記半導体メモリ装
置のレイテンシを設定するレイテンシ信号が活性化され
た場合に、前記半導体メモリ装置の内部で発生したデー
タに応答してデータ信号を発生するデータ制御部と、前
記データ信号に応答してデータストローブ信号を出力す
る出力ドライバと、前記半導体メモリ装置に印加される
外部クロック信号のクロックに同期して読出し命令が入
力され、前記読出し命令が入力される外部クロック信号
のクロックに同期させてプリアンブル制御信号を出力す
るプリアンブル制御部と、前記プリアンブル制御信号が
活性化された場合に、前記データストローブ信号をハイ
インピーダンス状態から論理ローに遷移させるプリアン
ブル部とを具備する半導体メモリ装置を提供する。
【００１３】前記技術的課題を解決するために本発明は
また、半導体メモリ装置において、前記半導体メモリ装
置の内部で発生したデータ信号及び制御信号に応答して
データストローブ信号を発生し、前記データ信号が論理
ローである場合に活性化されて前記データストローブ信
号を論理ハイ信号として出力するプルアップ部と、前記
制御信号が論理ハイである場合に活性化されて前記デー
タストローブ信号を論理ロー信号として出力するプルダ
ウン部とを具備する出力ドライバと、前記半導体メモリ
装置に印加される外部クロック信号のクロックに同期し
て読出し命令が入力され、前記読出し命令が入力される
外部クロック信号のクロックに同期させて発生したプリ
アンブル制御信号及び前記データ信号のうちの少なくと
も一つが論理ハイである場合に、前記制御信号を論理ハ
イに出力して前記プルダウン部に伝達する論理部を具備
し、前記出力ドライバの出力は、待機時にはハイインピ
ーダンス状態に維持され、前記プリアンブル制御信号が
活性化された場合には前記プルダウン部が活性化されて
前記出力ドライバの出力を前記ハイインピーダンス状態
から論理ローに遷移させ、それにより前記半導体メモリ
装置のデータストローブ信号がプリアンブルされる半導
体メモリ装置を提供する。
【００１４】前記技術的課題を解決するために本発明は
また、プリアンブル機能を有する半導体メモリ装置にお
いて、前記半導体メモリ装置のレイテンシを設定するレ
イテンシ信号が活性化された場合に前記半導体メモリ装
置の内部で発生したデータに応答してデータ信号を出力
するデータ制御部と、データストローブ信号を発生し、
前記データ制御部から出力されるデータ信号が論理ロー
である場合に活性化されて前記データストローブ信号を
論理ハイに出力するプルアップ部と、入力される制御信
号が論理ハイである場合に活性化されて前記データスト
ローブ信号を論理ローに出力するプルダウン部とを具備
する出力ドライバと、前記半導体メモリ装置に印加され
る外部クロック信号のクロックに同期して読出し命令が
入力され、前記読出し命令が入力される外部クロック信
号のクロックに同期させてプリアンブル制御信号を出力
するプリアンブル制御部と、前記プリアンブル制御信号
と前記データ信号のうちの少なくとも一つが論理ハイで
ある場合に論理ハイを出力して前記プルダウン部に印加
し、前記プリアンブル制御信号が活性化された場合に前
記データストローブ信号を論理ローに遷移させて前記デ
ータストローブ信号をプリアンブルする論理部とを具備
する半導体メモ李装置を提供する。
【００１５】前記技術的課題を解決するために本発明は
また、読出し命令を入力する制御部と、前記読出し命令
を入力する制御部に応答してプリアンブル制御信号を活
性化するプリアンブル制御部とを具備する半導体装置を
提供する。
【００１６】前記技術的課題を解決するために本発明は
また、外部クロックを入力するインターフェースと、前
記外部クロックに同期してプリアンブルを制御するプリ
アンブル制御信号を活性化するプリアンブル制御部とを
具備する半導体装置を提供する。
【００１７】前記技術的課題を解決するために本発明は
また、レイテンシ信号が入力された場合にデータストロ
ーブ信号を出力する出力ドライバと、データストローブ
信号に応じて論理レベルを変化させてプリアンブルを開
始するプリアンブル制御信号を活性化するプリアンブル
制御部とを具備する半導体装置を提供する。
【００１８】前記本発明によって半導体メモリ装置の出
力データストローブ信号のプリアンブル区間は十分に確
保される。
【００１９】
【発明の実施の形態】本発明とその動作上の利点及び本
発明の実施によって達成される目的を十分に理解するた
めには本発明の望ましい実施形態を例示する添付図面及
び添付図面に記載された内容を参照する必要がある。
【００２０】以下、添付した図面を参照して本発明の望
ましい実施形態を説明することによって本発明を詳細に
説明する。各図面に提示された同じ参照符号は同じ構成
要素を示す。
【００２１】図２は、本発明の第１実施形態によるプリ
アンブル機能を有する半導体メモリ装置のブロック図で
ある。図２を参照すれば、プリアンブル機能を有する半
導体メモリ装置２０１はレイテンシ制御部２１１、デー
タ制御部２２１、出力ドライバ２３１、プリアンブル制
御部２４１及びプリアンブル部２５１を具備する。
【００２２】レイテンシ制御部２１１は内部クロック信
号ＤＬＬ ＣＬＫ、ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅ
ｓｓ Ｓｔｒｏｂｅ）レイテンシ情報信号ＣＬＩＮＦ及
び読出し命令ＲＥＡＤを入力し、レイテンシ信号ＬＡＴ
を発生する。読出し命令ＲＥＡＤは外部クロック信号Ｅ
ＣＬＫに同期してレイテンシ制御部２１１に入力され、
ＣＡＳレイテンシ情報信号ＣＬＩＮＦは内部クロック信
号ＤＬＬ ＣＬＫに同期してレイテンシ制御部２１１に
入力される。ＣＡＳレイテンシ情報信号ＣＬＩＮＦはＣ
Ｌ２（ＣＡＳ Ｌａｔｅｎｃｙ ２）、ＣＬ３、ＣＬ４
のような半導体メモリ装置２０１のレイテンシ長を設定
する。
【００２３】データ制御部２２１は、レイテンシ信号Ｌ
ＡＴ及び半導体メモリ装置２０１のメモリセル（図示せ
ず）から出力された内部データＤｏｕｔを入力する。デ
ータ制御部２２１は、内部データＤｏｕｔが入力された
状態でレイテンシ信号ＬＡＴが活性化されると出力制御
信号Ｄ１を発生する。出力制御信号Ｄ１は外部クロック
信号ＥＣＬＫと類似したクロック信号で構成される。デ
ータ制御部２２１は、例えばマルチプレクサで構成され
うる。
【００２４】出力ドライバ２３１は、データ制御部２２
１から出力される出力制御信号Ｄ１をバッファリングし
て半導体メモリ装置２０１の外部に出力する。出力ドラ
イバ２３１は、出力制御信号Ｄ１を反転して半導体メモ
リ装置２０１の出力データストローブ信号ＤＱＳとして
出力する。出力ドライバ２３１は出力制御信号Ｄ１が非
活性化されると出力データストローブ信号ＤＱＳをハイ
インピーダンス状態に維持する。
【００２５】プリアンブル制御部２４１は、読出し命令
ＲＥＡＤに応答してプリアンブル制御信号Ｐ１を出力す
る。すなわち、プリアンブル制御部２４１は読出し命令
ＲＥＡＤが活性化されるとプリアンブル制御信号Ｐ１を
活性化する。言い換えれば、半導体メモリ装置２０１に
印加される外部クロック信号ＥＣＬＫのクロックに同期
して読出し命令ＲＥＡＤが入力され、読出し命令ＲＥＡ
Ｄが入力される外部クロック信号ＥＣＬＫのクロックに
同期して制御信号Ｐ１がプリアンブル制御部２４１から
出力される。
【００２６】プリアンブル部２５１は、プリアンブル制
御信号Ｐ１が活性化されると、それに従って活性化され
て出力データストローブ信号ＤＱＳをハイインピーダン
ス状態から論理ローに遷移させ、これによって出力デー
タストローブ信号ＤＱＳがプリアンブルされる。半導体
メモリ装置２０１の出力データＤＱは、出力データスト
ローブ信号ＤＱＳのプリアンブル区間（図６のｔｐ）が
終わった時点で半導体メモリ装置２０１の外部に出力さ
れる。
【００２７】本発明の第１実施形態によれば、半導体メ
モリ装置２０１に入力される読出し命令ＲＥＡＤの活性
化に同期して出力ドライバ２３１の出力端をハイインピ
ーダンス状態から論理ローに遷移させることによって出
力データストローブ信号ＤＱＳがプリアンブルされる。
すなわち、半導体メモリ装置２０１に印加される外部ク
ロック信号ＥＣＬＫのクロックに同期して読出し命令Ｒ
ＥＡＤが入力され、読出し命令ＲＥＡＤが入力される外
部クロック信号ＥＣＬＫのクロックに同期した制御信号
Ｐ１が出力データストローブ信号ＤＱＳをハイインピー
ダンス状態から論理ローに遷移させることによって出力
データストローブ信号ＤＱＳがプリアンブルされる。
【００２８】このように、レイテンシ信号ＬＡＴが活性
化される前に出力データストローブ信号ＤＱＳがプリア
ンブルされるために、出力データストローブ信号ＤＱＳ
のプリアンブル区間は十分に確保される。したがって、
半導体メモリ装置２０１の出力データＤＱは安全に出力
される。
【００２９】図３は、図２に示された出力ドライバ２３
１の一例を示す回路図である。図３に示す例では、出力
ドライバ２３１はプルアップ部３１１及びプルダウン部
３２１を具備する。
【００３０】プルアップ部３１１は、出力制御信号Ｄ１
が論理ローである場合に活性化されて出力データストロ
ーブ信号ＤＱＳを論理ハイに出力し、出力制御信号Ｄ１
が論理ハイである場合には非活性化されて出力データス
トローブ信号ＤＱＳに何の影響も与えない。プルアップ
部３１１は、典型的には出力制御信号Ｄ１がゲートに入
力されるＰＭＯＳトランジスタで構成されうるが、ＮＭ
ＯＳトランジスタで構成されてもよい。
【００３１】プルダウン部３２１は、出力制御信号Ｄ１
が論理ハイである場合に活性化されて出力データストロ
ーブ信号ＤＱＳを論理ローに出力し、出力制御信号Ｄ１
が論理ローである場合には非活性化されて出力データス
トローブ信号ＤＱＳに何の影響も与えない。プルダウン
部３２１は、典型的には出力制御信号Ｄ１がゲートに入
力されるＮＭＯＳトランジスタで構成されうるが、ＰＭ
ＯＳトランジスタで構成されてもよい。
【００３２】図４は、図２に示されたプリアンブル部２
５１の一例を示す回路図である。図４に示す例では、プ
リアンブル部２５１はプリアンブル制御信号Ｐ１がゲー
トに入力されるプルダウントランジスタ、例えば、ＮＭ
ＯＳトランジスタを含む。プリアンブル部２５１は、プ
リアンブル制御信号Ｐ１が論理ハイであれば活性化され
て出力データストローブ信号ＤＱＳを論理ローにプルダ
ウンさせ、プリアンブル制御信号Ｐ１が論理ローであれ
ば非活性化されて出力データストローブ信号ＤＱＳに何
の影響も与えない。
【００３３】図５は、図２に示されたプリアンブル制御
部２４１の一例を示す回路図である。図５に示す例で
は、プリアンブル制御部２４１は伝送ゲート５１１、ラ
ッチ部５２１、遅延部５３１、伝送ゲート制御部５４
１、出力制御部５５１及び第１及び第２リセット部５６
１、５７１を具備する。
【００３４】伝送ゲート５１１は読出し命令ＲＥＡＤを
受けてラッチ部５２１に伝送する。伝送ゲート５１１
は、伝送ゲート制御部５４１の出力信号が論理ローであ
れば活性化されて読出し命令ＲＥＡＤをラッチ部５２１
に伝送し、伝送ゲート制御部５４１の出力信号が論理ハ
イであれば非活性化されて読出し命令ＲＥＡＤをラッチ
部５２１に伝送しない。
【００３５】ラッチ部５２１は伝送ゲート５１１から受
け取った読出し命令ＲＥＡＤをラッチする。
【００３６】遅延部５３１はラッチ部５２１から出力さ
れる信号を所定時間だけ遅延させる。この所定時間は遅
延部５３１の大きさによって調整することができる。な
お、設計によっては遅延部５３１が不要な場合もある。
【００３７】伝送ゲート制御部５４１は遅延部５３１の
出力信号及び外部制御信号ＡＣＴ１を入力する。伝送ゲ
ート制御部５４１は、遅延部５３１の出力信号が論理ロ
ーで外部制御信号ＡＣＴ１が論理ハイである場合にのみ
論理ハイを出力して伝送ゲート５１１を活性化する。
【００３８】出力制御部５５１は、遅延部５３１の出力
信号と第２リセット部５７１の出力信号とが共に論理ハ
イである場合にプリアンブル制御信号Ｐ１を論理ハイに
活性化させる。
【００３９】第１リセット部５６１はＮＯＲゲート５６
３及びＰＭＯＳトランジスタ５６５を具備し、プリチャ
ージ信号ＰＲＥＣと書込み信号ＷＲのうちの一つが論理
ハイに活性化されると、電源電圧Ｖｄｄを出力してプリ
アンブル制御信号Ｐ１を論理ローにリセットさせる。
【００４０】第２リセット部５７１はデータ出力制御信
号Ｄｏｕｔ１が論理ハイに活性化されると、プリアンブ
ル制御信号Ｐ１を論理ローにリセットする。
【００４１】プリアンブル制御部２４１の全体的な動作
を説明する。半導体メモリ装置２０１の待機時には読出
し命令ＲＥＡＤは論理ハイであるから、プリアンブル制
御信号Ｐ１は論理ローに維持される。そのうち、読出し
命令ＲＥＡＤが論理ローに活性化され、外部制御信号Ａ
ＣＴ１が論理ハイに活性化されると、伝送ゲート５１１
が活性化されて読出し命令ＲＥＡＤはラッチ部５２１に
伝送される。この時、データ出力制御信号Ｄｏｕｔ１は
論理ローであるために出力制御部５５１はプリアンブル
制御信号Ｐ１を論理ハイに活性化する。この状態でプリ
チャージ信号ＰＲＥＣと書込み信号ＷＲのうち少なくと
も一つが論理ハイに活性化されると、第１リセット部５
６１の出力信号が論理ハイになってプリアンブル制御信
号Ｐ１は論理ローに非活性化される。また、データ出力
制御信号Ｄｏｕｔ１が論理ハイに活性化されると、第２
リセット部５７１の出力信号が論理ローになってプリア
ンブル制御信号Ｐ１は論理ローにリセットされる。
【００４２】図６は、図２に示されたプリアンブル部２
５１にサイズの大きいプルダウントランジスタが備わっ
た場合の半導体メモリ装置２０１のタイミング図であ
る。図６に図示されたように、プリアンブル部２５１に
備わるプルダウントランジスタのサイズが大きい場合、
出力データストローブ信号ＤＱＳは読出し命令ＲＥＡＤ
が活性化されると直ちにハイインピーダンス状態から論
理ローに遷移する。このように、半導体メモリ装置２０
１から出力される出力データストローブ信号ＤＱＳのプ
リアンブル区間ｔｐが十分に確保されることによって、
半導体メモリ装置２０１の動作周波数が高くなっても出
力データＤＱは誤動作なしに安全に出力される。
【００４３】図７は、図２に示されたプリアンブル部２
５１にサイズの小さなプルダウントランジスタが備わっ
た場合の半導体メモリ装置２０１のタイミング図であ
る。図７に図示されたように、プリアンブル部２５１に
備わるプルダウントランジスタのサイズが小さい場合に
は、出力データストローブ信号ＤＱＳは読出し命令ＲＥ
ＡＤが活性化されると徐々にハイインピーダンス状態か
ら論理ローに遷移する。この場合には、半導体メモリ装
置２０１から出力される出力データストローブ信号ＤＱ
Ｓのプリアンブル区間ｔｐは図２に示された回路のプリ
アンブル区間に比べて短いが、それでもプリアンブル区
間ｔｐは問題なく確保されるために半導体メモリ装置２
０１の動作周波数の高低に関係なく出力データＤＱは誤
動作なしに安全に出力される。
【００４４】図８は、本発明の第２実施形態によるプリ
アンブル機能を有する半導体メモリ装置８０１のブロッ
ク図である。図８に示すように、半導体メモリ装置８０
１はレイテンシ制御部８１１、データ制御部８２１、出
力ドライバ８３１、プリアンブル制御部８４１及び論理
部８５１を具備する。
【００４５】レイテンシ制御部８１１は内部クロック信
号ＤＬＬ ＣＬＫ、ＣＡＳレイテンシ情報信号ＣＬＩＮ
Ｆ及び読出し命令ＲＥＡＤを入力し、レイテンシ信号Ｌ
ＡＴを発生する。読出し命令ＲＥＡＤは外部クロック信
号ＥＣＬＫに同期してレイテンシ制御部８１１に入力さ
れ、ＣＡＳレイテンシ情報信号ＣＬＩＮＦは内部クロッ
ク信号ＤＬＬ ＣＬＫに同期してレイテンシ制御部８１
１に入力される。ＣＡＳレイテンシ情報信号ＣＬＩＮＦ
はＣＬ２、ＣＬ３、ＣＬ４のような半導体メモリ装置８
０１のレイテンシ長を設定する。
【００４６】データ制御部８２１は、レイテンシ信号Ｌ
ＡＴ及び半導体メモリ装置８０１のメモリセル（図示せ
ず）から出力されたデータＤｏｕｔを入力し、出力制御
信号Ｄ１を発生する。データ制御部８２１は、内部デー
タＤｏｕｔが入力された状態でレイテンシ信号ＬＡＴが
活性化されると出力制御信号Ｄ１を活性化する。出力制
御信号Ｄ１は外部クロック信号ＥＣＬＫのようなクロッ
ク信号で構成される。データ制御部８２１は、例えばマ
ルチプレクサで構成されうる。
【００４７】プリアンブル制御部８４１は、読出し命令
ＲＥＡＤに応答してプリアンブル制御信号Ｐ１を発生す
る。すなわち、プリアンブル制御部８４１は読出し命令
ＲＥＡＤが活性化されるとプリアンブル制御信号Ｐ１を
活性化する。言い換えれば、半導体メモリ装置８０１に
印加される外部クロック信号ＥＣＬＫのクロックに同期
して読出し命令ＲＥＡＤが入力され、読出し命令ＲＥＡ
Ｄが入力される外部クロック信号ＥＣＬＫのクロックに
同期して制御信号Ｐ１がプリアンブル制御部８４１から
出力される。
【００４８】論理部８５１はプリアンブル制御信号Ｐ１
及び出力制御信号Ｄ１を入力する。論理部８５１は、プ
リアンブル制御信号Ｐ１が活性化されると、これに応じ
て出力データストローブ信号ＤＱＳがハイインピーダン
ス状態から論理ローに遷移し、これによって半導体メモ
リ装置８０１から出力される出力データストローブ信号
ＤＱＳがプリアンブルされる。半導体メモリ装置８０１
の出力データＤＱは、出力データストローブ信号ＤＱＳ
のプリアンブル区間（図１１のｔｐ）が終わった時点で
半導体メモリ装置８０１の外部に出力される。論理部８
５１は、プリアンブル制御信号Ｐ１が論理ローである状
態でデータ制御部８２１の出力信号を出力する。
【００４９】出力ドライバ８３１は、データ制御部８２
１から出力される出力制御信号Ｄ１をバッファリングし
て半導体メモリ装置８０１の外部に出力する。出力ドラ
イバ８３１は、出力制御信号Ｄ１を反転して半導体メモ
リ装置８０１の出力データストローブ信号ＤＱＳとして
出力する。出力ドライバ８３１は、出力制御信号Ｄ１が
非活性化されると、出力データストローブ信号ＤＱＳを
ハイインピーダンス状態に維持する。
【００５０】本発明の第２実施形態によれば、読出し命
令ＲＥＡＤが活性化すると直ちに半導体メモリ装置８０
１の出力データストローブ信号ＤＱＳがプリアンブルさ
れる。すなわち、レイテンシ信号ＬＡＴが活性化される
前に半導体メモリ装置８０１の出力データストローブ信
号ＤＱＳがプリアンブルされるために出力データストロ
ーブ信号ＤＱＳのプリアンブル区間が十分に確保され
る。したがって、出力データＤＱは半導体メモリ装置８
０１の動作周波数が高くなっても安全に出力される。
【００５１】図９は、図８に示された出力ドライバ８３
１の一例を示す回路図である。図９に示す例では、出力
ドライバ８３１はプルアップ部９１１及びプルダウン部
９２１を具備する。
【００５２】プルアップ部９１１は、出力制御信号Ｄ１
が論理ローである場合に活性化されて出力データストロ
ーブ信号ＤＱＳを論理ハイに出力し、出力制御信号Ｄ１
が論理ハイである場合には非活性化されて出力データス
トローブ信号ＤＱＳに何の影響も与えない。プルアップ
部９１１は、例えば出力制御信号Ｄ１がゲートに入力さ
れるＰＭＯＳトランジスタで構成されうる。
【００５３】プルダウン部９２１は、論理部８５１の出
力信号Ｐ２が論理ハイである場合に活性化されて出力デ
ータストローブ信号ＤＱＳを論理ローに出力し、論理部
８５１の出力信号Ｐ２が論理ローである場合には非活性
化されて出力データストローブ信号ＤＱＳに何の影響も
与えない。プルダウン部９２１は、例えば論理部８５１
の出力信号Ｐ２がゲートに入力されるＮＭＯＳトランジ
スタで構成されうる。
【００５４】図１０は、図８に示された論理部８５１の
一例を示す回路図である。図１０に示す例では、論理部
８５１は、出力制御信号Ｄ１とプリアンブル制御信号Ｐ
１とを入力するＮＯＲゲート１０１１及びＮＯＲゲート
１０１１の出力を反転させるインバータ１０２１を具備
する。論理部８５１は、出力制御信号Ｄ１とプリアンブ
ル制御信号Ｐ１のうちの少なくとも一つが論理ハイであ
れば出力信号Ｐ２を論理ハイに出力し、両方とも論理ロ
ーであれば出力信号Ｐ２を論理ハイに出力する。
【００５５】図１１は、図８に示された半導体メモリ装
置８０１のタイミング図である。図１１に図示されたよ
うに、出力データストローブ信号ＤＱＳは読出し命令Ｒ
ＥＡＤが活性化されると直ちにハイインピーダンス状態
から論理ローに遷移する。このように、出力データスト
ローブ信号ＤＱＳのプリアンブル区間ｔｐが十分に確保
されることによって半導体メモリ装置８０１の動作周波
数が高くなっても出力データＤＱは誤動作なしに安全に
出力される。
【００５６】プリアンブル制御部８４１は、図５に示さ
れたプリアンブル制御部２４１とその構造及び動作が同
一なので重複説明は省略する。
【００５７】本発明の半導体メモリ装置２０１、８０１
は、プリアンブルの機能を有するあらゆる半導体装置に
適用されうる。
【００５８】本発明に使われた特定の用語は本発明を具
体例を通して説明するために使われたものであり、意味
限定や特許請求の範囲に記載された本発明の範囲を制限
するために使われたものではない。本技術分野の当業者
であればこれに基づいて多様な変形及び均等な他の実施
形式の採用が可能である。したがって、本発明の真の技
術的保護範囲は特許請求の範囲の技術的思想に基づいて
定められるべきである。
【００５９】
【発明の効果】前述したように本発明によれば、半導体
メモリ装置（２０１、８０１）から出力される出力デー
タストローブ信号（ＤＱＳ）のプリアンブル区間（ｔ
ｐ）が十分に確保される。したがって、半導体メモリ装
置（２０１、８０１）の動作周波数が高くなっても出力
データ（ＤＱ）はそれに関係なく安全に出力される。
【図面の簡単な説明】
【図１】従来のプリアンブル機能を有する半導体メモリ
装置のタイミング図である。
【図２】本発明の第１実施形態によるプリアンブル機能
を有する半導体メモリ装置のブロック図である。
【図３】図２に示された出力ドライバの回路図である。
【図４】図２に示されたプリアンブル部の回路図であ
る。
【図５】図２に示されたプリアンブル制御部の回路図で
ある。
【図６】図２に示されたプリアンブル部にサイズの大き
いプルダウントランジスタが備わった場合の半導体メモ
リ装置のタイミング図である。
【図７】図２に示されたプリアンブル部にサイズの小さ
いプルダウントランジスタが備わった場合の半導体メモ
リ装置のタイミング図である。
【図８】本発明の第２実施形態によるプリアンブル機能
を有する半導体メモリ装置のブロック図である。
【図９】図８に示された出力ドライバの回路図である。
【図１０】図８に示された論理部の回路図である。
【図１１】図８に示された半導体メモリ装置のタイミン
グ図である。
【符号の説明】
２０１ 半導体メモリ装置 ２１１ レイテンシ制御部 ２２１ データ制御部 ２３１ 出力ドライバ ２４１ プリアンブル制御部 ２５１ プリアンブル部

Claims (32)

    【特許請求の範囲】
  1. 【請求項１】 プリアンブル機能を有する半導体メモリ
    装置において、 出力データストローブ信号を発生して前記半導体メモリ
    装置の外部に出力する出力ドライバと、 前記半導体メモリ装置に入力される読出し命令の活性化
    に同期させて前記出力ドライバの出力端をハイインピー
    ダンス状態から論理ローに遷移させることによって前記
    出力データストローブ信号をプリアンブルするプリアン
    ブル部とを具備することを特徴とするプリアンブル機能
    を有する半導体メモリ装置。
  2. 【請求項２】 プリアンブル機能を有する半導体メモリ
    装置において、 前記半導体メモリ装置のレイテンシを設定するレイテン
    シ信号が活性化された場合に、前記半導体メモリ装置の
    内部で発生したデータに応答してデータ信号を発生する
    データ制御部と、 前記データ信号に応答して出力データストローブ信号を
    発生する出力ドライバと、 前記半導体メモリ装置に入力される読出し命令に応答し
    てプリアンブル制御信号を出力するプリアンブル制御部
    と、 前記プリアンブル制御信号が活性化された場合に、前記
    出力ドライバの出力端をハイインピーダンス状態から論
    理ローに遷移させて前記出力データストローブ信号をプ
    リアンブルするプリアンブル部とを具備することを特徴
    とするプリアンブル機能を有する半導体メモリ装置。
  3. 【請求項３】 前記データ制御部はマルチプレクサを含
    んで構成されていることを特徴とする請求項２に記載の
    プリアンブル機能を有する半導体メモリ装置。
  4. 【請求項４】 前記半導体メモリ装置の内部クロック信
    号に同期して前記読出し命令を入力し、前記レイテンシ
    信号を発生するレイテンシ制御部をさらに具備すること
    を特徴とする請求項２に記載のプリアンブル機能を有す
    る半導体メモリ装置。
  5. 【請求項５】 前記プリアンブル部は、前記プリアンブ
    ル制御信号が活性化された場合に、前記出力ドライバの
    出力をプルダウンするプルダウントランジスタを具備す
    ることを特徴とする請求項２に記載のプリアンブル機能
    を有する半導体メモリ装置。
  6. 【請求項６】 前記プルダウントランジスタのサイズが
    相対的に大きい場合には、前記出力データストローブ信
    号が論理ローに直ちに遷移して前記出力データストロー
    ブ信号のプリアンブル区間が長くなり、前記プルダウン
    トランジスタのサイズが相対的に小さい場合には、前記
    出力データストローブ信号が論理ローに徐々に遷移して
    前記出力データストローブ信号のプリアンブル区間が短
    くなることを特徴とする請求項５に記載のプリアンブル
    機能を有する半導体メモリ装置。
  7. 【請求項７】 プリアンブル機能を有する半導体メモリ
    装置において、 前記半導体メモリ装置の内部で発生したデータ信号及び
    制御信号に応答して出力データストローブ信号を発生
    し、前記データ信号が論理ローである場合に活性化され
    て前記出力データストローブ信号を論理ハイ信号として
    出力するプルアップ部と、前記制御信号が論理ハイであ
    る場合に活性化されて前記出力データストローブ信号を
    論理ロー信号として出力するプルダウン部とを具備する
    出力ドライバと、 前記半導体メモリ装置に入力される読出し命令に応答し
    て発生したプリアンブル制御信号と前記データ信号のう
    ちの少なくとも一つが論理ハイである場合に、前記制御
    信号を論理ハイに出力して前記プルダウン部に伝達する
    論理部とを具備し、 前記出力ドライバの出力は、 待機時にはハイインピーダンス状態に維持され、 前記プリアンブル制御信号が活性化された場合には前記
    プルダウン部が活性化されて前記出力ドライバの出力を
    前記ハイインピーダンス状態から論理ローに遷移させ、
    それによって前記半導体メモリ装置の出力データストロ
    ーブ信号がプリアンブルされることを特徴とするプリア
    ンブル機能を有する半導体メモリ装置。
  8. 【請求項８】 前記プルアップ部に入力されるデータ信
    号は、前記読出し命令に応答して発生したレイテンシ信
    号が活性化された場合に前記プルアップ部に入力される
    ことを特徴とする請求項７に記載のプリアンブル機能を
    有する半導体メモリ装置。
  9. 【請求項９】 プリアンブル機能を有する半導体メモリ
    装置において、 前記半導体メモリ装置のレイテンシを設定するレイテン
    シ信号が活性化された場合に、前記半導体メモリ装置の
    内部で発生したデータに応答してデータ信号を出力する
    データ制御部と、 出力データストローブ信号を発生し、前記データ制御部
    から出力されるデータ信号が論理ローである場合に活性
    化されて前記出力データストローブ信号を論理ハイに出
    力するプルアップ部と、入力される制御信号が論理ハイ
    である場合に活性化されて前記出力データストローブ信
    号を論理ローに出力するプルダウン部とを具備する出力
    ドライバと、 前記半導体メモリ装置に入力される読出し命令に応答し
    てプリアンブル制御信号を出力するプリアンブル制御部
    と、 前記プリアンブル制御信号と前記データ信号のうちの少
    なくとも一つが論理ハイである場合に論理ハイを出力し
    て前記プルダウン部に印加し、前記プリアンブル制御信
    号が活性化された場合に前記出力データストローブ信号
    を論理ローに遷移させて前記出力データストローブ信号
    をプリアンブルする論理部とを具備することを特徴とす
    るプリアンブル機能を有する半導体メモリ装置。
  10. 【請求項１０】 前記出力ドライバは、待機時にはハイ
    インピーダンス状態に維持されることを特徴とする請求
    項９に記載のプリアンブル機能を有する半導体メモリ装
    置。
  11. 【請求項１１】 前記データ制御部はマルチプレクサを
    含んで構成されていることを特徴とする請求項９に記載
    のプリアンブル機能を有する半導体メモリ装置。
  12. 【請求項１２】 前記半導体メモリ装置の内部クロック
    信号に同期して前記読出し命令を入力し、前記レイテン
    シ信号を発生するレイテンシ制御部をさらに具備するこ
    とを特徴とする請求項９に記載のプリアンブル機能を有
    する半導体メモリ装置。
  13. 【請求項１３】 前記論理部は論理和回路であることを
    特徴とする請求項９に記載のプリアンブル機能を有する
    半導体メモリ装置。
  14. 【請求項１４】 半導体メモリ装置において、 前記半導体メモリ装置の外部にデータストローブ信号を
    出力する出力ドライバと、 前記半導体メモリ装置に印加される外部クロック信号の
    クロックに同期して読出し命令が入力され、前記読出し
    命令が入力される外部クロック信号のクロックに同期し
    た制御信号により前記データストローブ信号をハイイン
    ピーダンス状態から論理ローに遷移させるプリアンブル
    部とを具備することを特徴とする半導体メモリ装置。
  15. 【請求項１５】 半導体メモリ装置において、 前記半導体メモリ装置のレイテンシを設定するレイテン
    シ信号が活性化された場合に、前記半導体メモリ装置の
    内部で発生したデータに応答してデータ信号を発生させ
    るデータ制御部と、 前記データ信号に応答してデータストローブ信号を出力
    する出力ドライバと、 前記半導体メモリ装置に印加される外部クロック信号の
    クロックに同期して読出し命令が入力され、前記読出し
    命令が入力される外部クロック信号のクロックに同期さ
    せてプリアンブル制御信号を出力するプリアンブル制御
    部と、 前記プリアンブル制御信号が活性化された場合に、前記
    データストローブ信号をハイインピーダンス状態から論
    理ローに遷移させるプリアンブル部とを具備することを
    特徴とする半導体メモリ装置。
  16. 【請求項１６】 前記データ制御部はマルチプレクサを
    含んで構成されていることを特徴とする請求項１５に記
    載の半導体メモリ装置。
  17. 【請求項１７】 前記半導体メモリ装置の内部クロック
    信号に同期して前記読出し命令を入力し、前記レイテン
    シ信号を発生するレイテンシ制御部をさらに具備するこ
    とを特徴とする請求項１５に記載の半導体メモリ装置。
  18. 【請求項１８】 前記プリアンブル部は、前記プリアン
    ブル制御信号が活性化された場合に前記出力ドライバの
    出力をプルダウンするプルダウントランジスタを具備す
    ることを特徴とする請求項１５に記載の半導体メモリ装
    置。
  19. 【請求項１９】 前記プルダウントランジスタのサイズ
    が相対的に大きい場合には前記データストローブ信号が
    論理ローに直ちに遷移して前記データストローブ信号の
    プリアンブル区間が長くなり、前記プルダウントランジ
    スタのサイズが相対的に小さい場合には前記データスト
    ローブ信号が論理ローに徐々に遷移して前記データスト
    ローブ信号のプリアンブル区間が短くなることを特徴と
    する請求項１８に記載の半導体メモリ装置。
  20. 【請求項２０】 半導体メモリ装置において、 前記半導体メモリ装置の内部で発生したデータ信号及び
    制御信号に応答してデータストローブ信号を発生し、前
    記データ信号が論理ローであると場合に活性化されて前
    記データストローブ信号を論理ハイ信号として出力する
    プルアップ部と、前記制御信号が論理ハイである場合に
    活性化されて前記データストローブ信号を論理ロー信号
    として出力するプルダウン部とを具備する出力ドライバ
    と、 前記半導体メモリ装置に印加される外部クロック信号の
    クロックに同期して読出し命令が入力され、前記読出し
    命令が入力される外部クロック信号のクロックに同期し
    て発生したプリアンブル制御信号及び前記データ信号の
    うちの少なくとも一つが論理ハイである場合に、前記制
    御信号を論理ハイに出力して前記プルダウン部に伝達す
    る論理部を具備し、 前記出力ドライバの出力は、 待機時にはハイインピーダンス状態に維持され、 前記プリアンブル制御信号が活性化される場合には前記
    プルダウン部が活性化されて前記出力ドライバの出力を
    前記ハイインピーダンス状態から論理ローに遷移させ、
    それにより前記半導体メモリ装置のデータストローブ信
    号がプリアンブルされることを特徴とする半導体メモリ
    装置。
  21. 【請求項２１】 前記プルアップ部に入力されるデータ
    信号は、前記読出し命令に応答して発生したレイテンシ
    信号が活性化される場合に前記プルアップ部に入力され
    ることを特徴とする請求項２０に記載の半導体メモリ装
    置。
  22. 【請求項２２】 プリアンブル機能を有する半導体メモ
    リ装置において、 前記半導体メモリ装置のレイテンシを設定するレイテン
    シ信号が活性化された場合に前記半導体メモリ装置の内
    部で発生したデータに応答してデータ信号を出力するデ
    ータ制御部と、 データストローブ信号を発生し、前記データ制御部から
    出力されるデータ信号が論理ローである場合に活性化さ
    れて前記データストローブ信号を論理ハイに出力するプ
    ルアップ部と、入力される制御信号が論理ハイである場
    合に活性化されて前記データストローブ信号を論理ロー
    に出力するプルダウン部とを具備する出力ドライバと、 前記半導体メモリ装置に印加される外部クロック信号の
    クロックに同期して読出し命令が入力され、前記読出し
    命令が入力される外部クロック信号のクロックに同期さ
    せてプリアンブル制御信号を出力するプリアンブル制御
    部と、 前記プリアンブル制御信号と前記データ信号のうち少な
    くとも一つが論理ハイである場合に論理ハイを出力して
    前記プルダウン部に印加し、前記プリアンブル制御信号
    が活性化される場合に前記データストローブ信号を論理
    ローに遷移させて前記データストローブ信号をプリアン
    ブルする論理部とを具備することを特徴とする半導体メ
    モ李装置。
  23. 【請求項２３】 前記出力ドライバは待機時にはハイイ
    ンピーダンス状態に維持されることを特徴とする請求項
    ２２に記載の半導体メモリ装置。
  24. 【請求項２４】 前記データ制御部はマルチプレクサを
    含んで構成されていることを特徴とする請求項２２に記
    載の半導体メモリ装置。
  25. 【請求項２５】 前記半導体メモリ装置の内部クロック
    信号に同期して前記読出し命令を入力し、前記レイテン
    シ信号を発生するレイテンシ制御部をさらに具備するこ
    とを特徴とする請求項２２に記載の半導体メモリ装置。
  26. 【請求項２６】 前記論理部は論理和回路であることを
    特徴とする請求項２２に記載の半導体メモリ装置。
  27. 【請求項２７】 読出し命令を入力する制御部と、 前記読出し命令を入力する制御部に応答してプリアンブ
    ル制御信号を活性化するプリアンブル制御部とを具備す
    ることを特徴とする半導体装置。
  28. 【請求項２８】 前記制御部はレイテンシ制御部である
    ことを特徴とする請求項２７に記載の半導体装置。
  29. 【請求項２９】 前記制御部が前記プリアンブル制御信
    号を出力した場合に、データストローブ信号を論理ハイ
    にして前記プリアンブル制御信号の開始を表示する出力
    ドライバをさらに具備することを特徴とする請求項２７
    に記載の半導体装置。
  30. 【請求項３０】 外部クロックを入力するインターフェ
    ースと、 前記外部クロックに同期させてプリアンブルを制御する
    プリアンブル制御信号を活性化するプリアンブル制御部
    とを具備することを特徴とする半導体装置。
  31. 【請求項３１】 レイテンシ信号が入力された場合にデ
    ータストローブ信号を出力する出力ドライバと、 データストローブ信号に応じて論理レベルを変化させて
    プリアンブルを開始するプリアンブル制御信号を活性化
    するプリアンブル制御部とを具備することを特徴とする
    半導体装置。
  32. 【請求項３２】 前記プリアンブル制御部は、前記半導
    体装置が読出し命令を入力した場合に前記プリアンブル
    制御信号を活性化することを特徴とする請求項３１に記
    載の半導体装置。
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