JP2010009351A - メモリ制御装置、メモリシステムおよびメモリ装置の制御方法。 - Google Patents
メモリ制御装置、メモリシステムおよびメモリ装置の制御方法。 Download PDFInfo
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Abstract
【解決手段】本発明は、メモリセル130を有するメモリ装置110に、メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部94と、メモリ装置110に、データを入出力するためのコマンドを出力するコマンド出力部96と、データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介してメモリ装置に入出力し、データを入出力する期間の間の期間において、コマンドに基づきまたは/およびコマンドが出力してからの期間に応じて、ストローブ信号のうち一方をハイ、他方をローに保持するストローブ信号制御部10と、を具備するメモリ制御装置、メモリシステムおよびメモリ装置の制御方法である。
【選択図】図5
Description
94 データ入出力部
96 コマンド出力部
100 メモリ制御装置
110 メモリ装置
120 メモリ装置
130 メモリセル
Claims (19)
- メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部と、
前記メモリ装置に、前記データを入出力するためのコマンドを出力するコマンド出力部と、
前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力し、前記データを入出力する期間の間の期間において、前記コマンドに基づきまたは/および前記コマンドが出力してからの期間に応じて、前記ストローブ信号のうち一方をハイ、他方をローに保持するストローブ信号制御部と、
を具備することを特徴とするメモリ制御装置。 - 前記ストローブ信号制御部は、前記メモリ装置をスタンバイさせるスタンバイコマンド、前記メモリ装置へのデータの出力を指示するライトコマンド、前記メモリ装置からのデータの入力を指示するリードコマンド、前記メモリ装置へのデータの入出力を終了させるバーストストップコマンドの少なくとも1つに基づき、前記ストローブ信号のうち前記一方をハイ、前記他方をローに保持することを特徴とする請求項1記載のメモリ制御装置。
- 前記ストローブ信号制御部は、前記コマンド出力部が前記スタンバイコマンドを出力した後、最初の前記データを入出力する期間の前に前記ストローブ信号のうち前記一方をハイ、前記他方をローに保持させることを特徴とする請求項2記載のメモリ制御装置。
- 前記ストローブ信号制御部は、前記コマンド出力部が前記リードコマンドまたは前記ライトコマンドを出力した後、所定期間後に前記ストローブ信号のうち前記一方をハイ、前記他方をローに保持させることを特徴とする請求項2記載のメモリ制御装置。
- 前記ストローブ信号制御部は、前記データが入出力する期間の前に前記差動ストローブ信号をオフすることを特徴とする請求項1から4のいずれか一項記載のメモリ制御装置。
- 前記ストローブ信号制御部は、前記データを入出力する期間の間の期間において、前記ストローブ信号のうち前記一方に対応する差動線の一方を高電圧線に接続する第1高電圧スイッチと、前記ストローブ信号のうち前記他方に対応する前記差動線の他方を低電圧線に接続する第1低電圧スイッチを有することを特徴とする請求項1から5のいずれか一項記載のメモリ制御装置。
- 前記ストローブ信号制御部は、前記データを入出力する期間に、
前記差動線の前記一方を前記高電圧線に接続する第2高電圧スイッチと、
前記差動線の前記一方を前記低電圧線に接続する第2低電圧スイッチと、
前記差動線の前記他方を前記高電圧線に接続する第3高電圧スイッチと、
前記差動線の前記他方を前記低電圧線に接続する第3低電圧スイッチと、
を有することを特徴とする請求項6記載のメモリ制御装置。 - 前記第1高電圧スイッチは、前記データが入出力する期間の前に前記差動線の前記一方を前記高電圧線から遮断し、
前記第1低電圧スイッチは、前記データが入出力する期間の前に前記差動線の前記他方を前記低電圧線から遮断することを特徴とする請求項6または7記載のメモリ制御装置。 - 前記第1高電圧スイッチと前記第2高電圧スイッチとは共通であり、前記第1低電圧スイッチと前記第3低電圧スイッチとは共通であることを特徴とする請求項7記載のメモリ制御装置。
- メモリセルを有するメモリ装置と、
前記メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部と、
前記メモリ装置に、前記データを入出力するためのコマンドを出力するコマンド出力部と、
前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力し、前記データを入出力する期間の間の期間において前記コマンドに基づきまたは/および前記コマンドが出力してからの期間に応じて、前記ストローブ信号のうち一方をハイ、他方をローに保持するストローブ信号制御部と、を有することを特徴とするメモリ制御装置と、
を具備することを特徴とするメモリシステム。 - メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力するステップと、
前記メモリ装置に、前記データを入出力するためのコマンドを出力するステップと、
前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力するステップと、
前記データを入出力する期間の間の期間において前記コマンドに基づきまたは/および前記コマンドが出力してからの期間に応じて、前記ストローブ信号のうち一方をハイ、他方をローに保持するステップと、
を有することを特徴とするメモリ装置の制御方法。 - メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部と、
前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力し、前記データ線の混み具合に基づき、前記データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持するプリアンブル制御を行うか否かを制御するストローブ信号制御部と、を具備するメモリ制御装置。 - 前記入出力部が連続してデータを入出力する場合、前記ストローブ信号制御部は、前記プリアンブル制御を行わないことを特徴とする請求項12記載にメモリ制御装置。
- 前記メモリ装置に、前記データを入出力するためのコマンドを出力するコマンド出力部を具備し、
前記ストローブ信号制御部は、前記コマンド出力部が前記メモリ装置からのデータの入力を指示するリードコマンドまたは前記メモリ装置へのデータの出力を指示するライトコマンドを出力した後、所定期間内に前記リードコマンドまたは前記ライトコマンドを出力した場合、前記プリアンブル制御を行わないことを特徴とする請求項12記載のメモリ制御装置。 - メモリセルを有するメモリ装置と、
前記メモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部と、
前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力し、前記データ線の混み具合に基づき、前記データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持するプリアンブル制御を行うか否かを制御するストローブ信号制御部と、を具備するメモリシステム。 - メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力するステップと、
前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力するステップと、
前記データ線の混み具合に基づき、前記データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持するプリアンブル制御を行うか否かを制御するステップと、
を有することを特徴とするメモリ装置の制御方法。 - メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部と、
前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力し、前記データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持するプリアンブル制御を一括して行うストローブ信号制御部と、を具備することを特徴とするメモリ制御装置。 - メモリセルを有するメモリ装置と、
前記メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部と、
前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力し、前記データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持するプリアンブル制御を一括して行うストローブ信号制御部と、を有することを特徴とするメモリ制御装置と、
を具備するメモリシステム。 - メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力するステップと、
前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力するステップと、
前記データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持するプリアンブル制御を一括して行うステップと、
を有することを特徴とするメモリ装置の制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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---|---|---|---|---|
JP2000011646A (ja) * | 1998-06-25 | 2000-01-14 | Fujitsu Ltd | 電子装置及び半導体記憶装置 |
JP2003346480A (ja) * | 2002-05-25 | 2003-12-05 | Samsung Electronics Co Ltd | プリアンブル機能を有する半導体メモリ装置 |
JP2006134334A (ja) * | 2004-11-04 | 2006-05-25 | Samsung Electronics Co Ltd | データストローブバスラインの効率を向上させることができるメモリ装置、それを備えるメモリシステム及びデータストローブ信号の制御方法 |
JP2008103013A (ja) * | 2006-10-18 | 2008-05-01 | Nec Electronics Corp | メモリリード制御回路およびその制御方法 |
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2008
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