本発明はメモリ制御装置、メモリシステムおよびメモリ装置の制御方法に関し、ストローブ信号を用いメモリ装置とのデータの入出力タイミングを制御するメモリ制御装置、メモリシステムおよびメモリ装置の制御方法に関する。
ダブル・データ・レート(DDR)タイプのメモリ装置とのデータ線上のデータの入出力は、クロック周期の1/2の周期で行う。このため、高速なデータの入出力が可能である。このようなメモリ装置においては、データストローブ線を配置し、データを入出力するタイミングの通知にデータストローブ信号を用いる。高速にデータ入出力を行う場合、データの確定誤差精度を向上させるため、データストローブ信号は差動信号である。一対差動ストローブ信号のクロスポイントが入出力データの取り込み基準点となる。最初のデータを入出力するための差動ストローブ信号のクロスポイントを作成するため、データを入出力前にデータストローブ線上にプリアンブル期間を設けている(特許文献1参照)。
特開2000−11646号公報
しかしながら、メモリ制御装置が2つのメモリ装置間とそれぞれデータ入出力する場合、2つのメモリ装置が、データの入出力のためのそれぞれのプリアンブル期間とデータ入出力が重なると、バスファイトしてしまう。また、メモリ装置へのデータの入力と出力とのためのプリアンブル期間が重なると、データストローブ線上でバスファイトしてしまう。このようなバスファイトを抑制するため、それぞれのプリアンブル期間が重ならないようにプリアンブル期間を設定すると、データ線の入出力帯域が低下してしまう。つまり、データの入出力効率が低下してしまう。
本発明は、上記課題に鑑みなされたものであり、入出力帯域の低下を抑制することを目的とする。
本発明は、メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部と、前記メモリ装置に、前記データを入出力するためのコマンドを出力するコマンド出力部と、前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力し、前記データを入出力する期間の間の期間において前記コマンドに基づき、または/および前記コマンドが出力してからの期間に応じて、前記ストローブ信号のうち一方をハイ、他方をローに保持するストローブ信号制御部と、を具備することを特徴とするメモリ制御装置である。本発明によれば、前記コマンドに基づき、または/および前記コマンドの出力間隔に応じて、データストローブ線上のプリアンブル期間を設けなくともよいため、入出力帯域の低下を抑制することができる。
上記構成において、前記ストローブ信号制御部は、前記メモリ装置をスタンバイさせるスタンバイコマンド、前記メモリ装置へのデータの出力を指示するライトコマンド、前記メモリ装置からのデータの入力を指示するリードコマンド、前記メモリ装置へのデータの入出力を終了させるバーストストップコマンドの少なくとも1つに基づき、前記ストローブ信号のうち前記一方をハイ、前記他方をローに保持する構成とすることができる。
上記構成において、前記ストローブ信号制御部は、前記コマンド出力部が前記スタンバイコマンドを出力した後、最初の前記データを入出力する期間の前に前記ストローブ信号のうち前記一方をハイ、前記他方をローに保持させる構成とすることができる。この構成によれば、データを入出力する期間において、データの入出力のタイミングを通知するためにストローブ信号を用いることができる。
上記構成において、前記ストローブ信号制御部は、前記コマンド出力部が前記リードコマンドまたは前記ライトコマンドを出力した後、所定期間後に前記ストローブ信号のうち前記一方をハイ、前記他方をローに保持させる構成とすることができる。
上記構成において、前記ストローブ信号制御部は、前記データが入出力する期間の前に前記差動ストローブ信号をオフする構成とすることができる。
上記構成において、前記ストローブ信号制御部は、前記データを入出力する期間の間の期間において、前記ストローブ信号のうち前記一方に対応する差動線の一方を高電圧線に接続する第1高電圧スイッチと、前記ストローブ信号のうち前記他方に対応する前記差動線の他方を低電圧線に接続する第1低電圧スイッチを有する構成とすることができる。上記構成によれば、ストローブ信号制御部は、データを入出力する期間の間の期間においてストローブ信号の一方をハイ、他方をローに保持することができる。
上記構成において、前記ストローブ信号制御部は、前記データを入出力する期間に、前記差動線の前記一方を前記高電圧線に接続する第2高電圧スイッチと、前記差動線の前記一方を前記低電圧線に接続する第2低電圧スイッチと、前記差動線の前記他方を前記高電圧線に接続する第3高電圧スイッチと、前記差動線の前記他方を前記低電圧線に接続する第3低電圧スイッチと、を有する構成とすることができる。上記構成によれば、ストローブ信号制御部は、データを入出力する期間においてストローブ信号を出力することができる。
上記構成において、前記第1高電圧スイッチは、前記データが入出力する期間の前に前記差動線の前記一方を前記高電圧線から遮断し、前記第1低電圧スイッチは、前記データが入出力する期間の前に前記差動線の前記他方を前記低電圧線から遮断する構成とすることができる。上記構成によれば、ストローブ信号制御部は、データが入出力する期間にストローブ信号を出力することができる。
上記構成において、前記第1高電圧スイッチと前記第2高電圧スイッチとは共通であり、前記第1低電圧スイッチと前記第3低電圧スイッチとは共通である構成とすることができる。上記構成によれば、回路面積を削減することができる。
本発明は、メモリセルを有するメモリ装置と、前記メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータを前記メモリ装置にデータ線を介して入出力する入出力部と、前記メモリ装置に、前記データを入出力するためのコマンドを出力するコマンド出力部と、前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力し、前記データを入出力する期間の間の期間において前記コマンドに基づきまたは/および前記コマンドが出力してからの期間に応じて、前記ストローブ信号のうち一方をハイ、他方をローに保持するストローブ信号制御部と、を有するメモリ制御装置と、を具備することを特徴とするメモリシステムである。
本発明は、メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータを前記メモリ装置にデータ線を介して入出力するステップと、前記メモリ装置に、前記データを入出力するためのコマンドを出力するステップと、前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力するステップと、前記データを入出力する期間の間の期間において前記コマンドに基づきまたは/および前記コマンドが出力してからの期間に応じて、前記ストローブ信号のうち一方をハイ、他方をローに保持するステップと、を有することを特徴とするメモリ装置の制御方法である。
本発明は、メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部と、前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力し、前記データ線の混み具合に基づき、前記データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持するプリアンブル制御を行うか否かを制御するストローブ信号制御部と、を具備するメモリ制御装置である。本発明によれば、不要なプリアンブル期間を設けない制御を行うことができる。よって、入出力帯域の低下を抑制することができる。
上記構成において、前記入出力部が連続してデータを入出力する場合、前記ストローブ信号制御部は、前記プリアンブル制御を行わない構成とすることができる。
上記構成において、前記メモリ装置に、前記データを入出力するためのコマンドを出力するコマンド出力部を具備し、前記ストローブ信号制御部は、前記コマンド出力部が前記メモリ装置からのデータの入力を指示するリードコマンドまたは前記メモリ装置へのデータの出力を指示するライトコマンドを出力した後、所定期間内に前記リードコマンドまたは前記ライトコマンドを出力した場合、前記プリアンブル制御を行わない構成とすることができる。
本発明は、メモリセルを有するメモリ装置と、前記メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部と、前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力し、前記データ線の混み具合に基づき、前記データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持するプリアンブル制御を行うか否かを制御するストローブ信号制御部と、を有することを特徴とするメモリ制御装置と、を具備することを特徴とするメモリシステムである。
本発明は、メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力するステップと、前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力するステップと、前記データ線の混み具合に基づき、前記データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持するプリアンブル制御を行うか否かを制御するステップと、を有することを特徴とするメモリ装置の制御方法である。
本発明は、メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部と、前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力し、前記データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持するプリアンブル制御を一括して行うストローブ信号制御部と、を具備することを特徴とするメモリ制御装置である。本発明によれば、メモリ装置にも備えられていたプリアンブル制御を排除することができ、メモリ装置とメモリシステムの簡素化ができる。
本発明は、メモリセルを有するメモリ装置と、前記メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部と、前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力し、前記データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持するプリアンブル制御を一括して行うストローブ信号制御部と、を有することを特徴とするメモリ制御装置と、を具備することを特徴とするメモリシステムである。
本発明は、メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力するステップと、前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力するステップと、前記データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持するプリアンブル制御を一括して行うステップと、を有することを特徴とするメモリ装置の制御方法である。
本発明によれば、コマンドに基づき、または/およびコマンドの出力間隔に連動したデータ線上の入出力データの混み具合に応じて、データストローブ線上のプリアンブル期間を設けなくともよいため、入出力帯域の低下を抑制することができる。さらに、メモリ制御装置側のみでデータストローブ線上のプリアンブル制御を一括制御するため、従来のメモリ装置にも備えられていたプリアンブル制御を排除することができ、メモリ装置とメモリシステムの簡素化ができる。
まず、従来のDDRタイプのメモリ装置の課題について説明する。図1は、メモリ装置およびメモリ制御装置を含むシステムのブロック図である。図1を参照に、CPU(中央演算処理装置)165およびメモリ制御装置100がバス160に接続されている。メモリ制御装置100には、2つのメモリ装置110および120が接続されている。メモリ制御装置100は、2つのメモリ装置110および120を制御し、CPU165から出力されたデータをメモリ装置110または120に記憶させる。また、メモリ装置110または120からデータを読み出し、CPU165に出力する。ここで、例えば、メモリ装置110は512MbyteのDDR−SDRAM(ダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ)であり、メモリ装置120は、1GbyteのDDR−NORフラッシュメモリ(ダブル・データ・レート・シンクロナス・ノンボラタイル・アクセス・メモリ)である。
図2は、メモリ装置110とメモリ制御装置100との信号の入出力を示すタイミングチャートである。CK、/CKは差動クロック信号、CMDはコマンド信号、DQS、/DQSは差動ストローブ信号、DQはデータ信号を示している。コマンド信号CMDのNOPはデータの入出力に関係するコマンドが出力されていないことを示している。クロック信号上の数字はクロック周期を示している。初期状態では、メモリ装置110はデータの入出力を行っておらず、差動ストローブ信号も出力されていない。差動ストローブ信号は、データを出力する側の装置が出力する。すなわち、メモリ装置110または120からデータを読み出す際はメモリ装置110または120が差動ストローブ信号を出力し、メモリ装置110または120にデータを記憶する際はメモリ制御装置100が差動ストローブ信号を出力する。
クロック周期0において、メモリ制御装置100は、メモリ装置110のメモリセルからデータを読み出すためのコマンドREAD1を出力する。2周期目にメモリ装置110は、プリアンブル期間Pre1を設けるため、差動ストローブ信号の一方をハイ、他方をローとする。3周期目から、メモリ装置110は、差動ストローブ信号をハイ/ローを交互に出力する。このように、プリアンブル期間Pre1を設けるのは、最初のデータを出力するための差動ストローブ信号のクロスポイントを形成するためである。メモリ装置110は、差動ストローブ信号のクロスポイントでデータを出力する。メモリ制御装置100は、差動ストローブ信号のクロスポイントでデータを受け取る。このように、プリアンブル制御は、データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持する制御である。
図3は、メモリ装置110とメモリ装置120がメモリ制御装置100にデータを出力する際の従来の課題を説明するためのタイミングチャートである。5周期目までの各信号はコマンド信号を除き図2と同じである。4周期目にメモリ制御装置100は、メモリ装置120のメモリセルからデータを読み出すためのコマンドREAD2を出力する。6周期目にメモリ装置120は、プリアンブル期間Pre2を設けるため、差動ストローブ信号の一方をハイ、他方をローとする。7周期目から、メモリ装置120は、差動ストローブ信号をハイ/ローを交互に出力しデータを出力する。メモリ制御装置100は、差動ストローブ信号のクロスポイントでデータを受け取る。
図3では、メモリ装置120がデータを出力する前にプリアンブル期間Pre2が必要なため、メモリ装置110からのデータ出力とメモリ装置120からのデータ出力との間に期間T1を設けることとなる。このため、高速なデータの入出力の妨げになる。
図4は、メモリ制御装置100がメモリ装置110からデータを読み出しおよび記憶する際の従来の課題を説明するためのタイミングチャートである。5周期目までの各信号はコマンド信号を除き図2と同じである。4周期目にメモリ制御装置100は、メモリ装置120のメモリセルにデータを記憶させるためのコマンドWRIT1を出力する。5周期目にメモリ制御装置100は、プリアンブル期間Pre2を設けるため、差動ストローブ信号の一方をハイ、他方をローとする。6周期目から、メモリ制御装置100は、差動ストローブ信号をハイ/ローを交互に出力しデータを出力する。メモリ制置120は、差動ストローブ信号のクロスポイントでデータを受け取る。
図4では、メモリ制御装置100がデータを出力する前にプリアンブル期間Pre2が必要なため、メモリ装置110からのデータ入力とデータ出力との間に期間T2を設けることとなる。このため、高速なデータの入出力の妨げになる。
このように、図1のシステムにおいては、プリアンブル期間も含め差動ストローブ信号はデータを出力する装置が出力する。このため、異なる装置がデータを続けて出力する場合、異なる装置同士は相手の装置がデータを出力するタイミングを認識できないため、データの入出力を行う期間の前に常にプリアンブル期間を挿入することになる。このような、メモリ装置110および120とメモリ制御装置100との間のデータの入出力に係る課題を解決するため、以下の実施例においては、メモリ制御装置100(能動装置)が、コマンドに基づいてデータの入出力を行う期間の間の期間のストローブ信号を制御することを特徴とする。メモリ制御装置100は、メモリ装置110(受動装置)および120(受動装置)にコマンドを出力する装置である。よって、メモリ制御装置100は、コマンドからメモリ装置110および120からデータが出力されるタイミングを認識することができる。これにより、プリアンブル期間を不要とすることができる。
言い換えれば、図1のシステムにおいては、システム内のリード動作/ライト動作に関わらずメモリ制御装置100のみがプリアンブル制御を一括して行い、メモリ装置110および120はプリアンブル制御を行わない。一方、データが入出力する期間のデータ(ライトデータまたはリードデータ)に対応するストローブ信号の制御は、メモリ制御装置100、メモリ装置110および120が、それぞれの動作モード(ライトモード、リードモード)に対応して実施する。具体的には、ライトデータに対応するストローブ信号の制御は、メモリ制御装置100が実施し、リードデータに対応するストローブ信号の制御は、メモリ装置110および120が実施する。以下、図面を参照に実施例につき詳細に説明する。
図5は、メモリ装置110とメモリ制御装置100とを示すブロック図である。メモリ装置120の構成はメモリ装置110と同じであり説明を省略する。図5参照に、メモリ装置110は、メモリセルアレイ128、Xデコーダ126、Yデコーダ124、高電圧生成部123、制御部122、ストローブ信号入出力部112、データ入出力部114、コマンド入力部116およびアドレス入力部118を有している。メモリセルアレイ128内にはメモリセル130がマトリックス状に配置されている。複数のワードラインWLおよび複数のビットラインBLが交差するように配置されている。アドレス情報に基づき、Xデコーダ126が1つのワードラインWLを選択し、Yデコーダ124が1つのビットラインBLを選択することにより、1つのメモリセルを選択することができる。高電圧生成部123は、データをメモリセルに記憶または読み出すための電圧を生成する。
制御部122は、入力されたコマンドCMD、アドレスADに基づき、Xデコーダ126およびYデコーダ124を制御する。また、高電圧生成部123に高電圧を生成させる。ストローブ信号入出力部112は、差動ストローブ信号DQSおよび/DQSを入出力する。データ入出力部114は、差動ストローブ信号DQSおよび/DQSのクロスポイントに合わせデータDQを入出力する。コマンド入力部116はコマンドCMDを入力し、コマンドCMDを制御部122に出力する。アドレス入力部118はアドレスADを入力し、アドレスADを制御部122に出力する。
メモリ制御装置100は、制御部90、ストローブ信号制御部10、データ入出力部94、コマンド出力部96およびアドレス出力部98を有している。制御部90は、CPUとデータの入出力を行う。また、制御部90は、ストローブ信号制御部10、データ入出力部94、コマンド出力部96およびアドレス出力部98を制御し、メモリ装置110にデータを入出力する。ストローブ信号制御部10は、差動ストローブ信号DQSおよび/DQSをデータストローブ線を介してメモリ装置110に入出力する。また、後述するように、データDQを入出力する期間の間の期間において、コマンドCMDに基づきまたは/およびコマンドCMDが出力してからの期間に応じ、ストローブ信号DQSおよび/DQSのうち一方をハイ、他方をローに保持する。データ入出力部94は、メモリ装置110に、メモリセル130に記憶または読み出すデータDQをデータ線を介して入出力する。コマンド出力部96は、メモリ装置110に、データDQを入出力するためのコマンドCMDを出力する。アドレス出力部98は、メモリ装置110に、データDQのアドレスADを出力する。
図6は、ストローブ信号DQSおよび/DQS信号の入出力を行う回路付近のブロック図である。ストローブ信号DQSおよび/DQS信号は、一対の差動線(DQS線および/DQS線:データストローブ線)を介しメモリ装置110とメモリ制御装置100との間で入出力される。DQS線は抵抗R11およびR12を介し例えば0.9Vの中間電位線VTTに接続される。抵抗R11とR12との間に抵抗R13が接続される。これにより、ストローブ信号が出力されないときは、DQS線は中間電位となる。/DQS線、抵抗R21、R22およびR23も同様である。
メモリ制御装置100内では、コマンド制御部95がメモリ装置110または120に出力したコマンドの情報をストローブ信号制御部10内のDQS制御信号生成部50に出力する。DQS制御信号生成部50はコマンドに基づき、ストローブ信号のうち一方をハイ、他方をローに保持するためのDQS制御信号を生成し、ストローブ信号制御部10内のDQSバッファ12に出力する。DQS制御信号は、ストローブ信号のうち一方(DQS)をハイ、他方(/DQS)をローに保持する場合はハイ、保持しない場合はローである。DQSバッファ12は、DQS制御信号に基づきストローブ信号をDQS線および/DQS線に出力する。メモリ装置110および120は、それぞれDQSバッファ132およびDQS制御信号生成部134を有しており、ストローブ信号をDQS線および/DQS線に入出力する。
図7は、DQS線に接続される回路の詳細を示すブロック図である。メモリ制御装置100内のDQSバッファ12は、OR回路14、インバータ16、PFET20、DQS入力バッファ40およびDQS出力バッファ42を有している。DQS制御信号生成部50から出力されるDQS制御信号とパワーダウン信号生成部60から出力されるパワーダウン信号がOR回路14に入力する。パワーダウン信号は、メモリ装置110または120をパワーダウンさせているときはロー、メモリ装置110または120をパワーオンさせているときはハイの信号である。
メモリ装置110または120がパワーオンしており、またはDQS制御信号がハイのとき、OR回路14の出力信号SBはハイである。よって、インバータ16の出力信号SAはローとなる。PFET20は高電圧線VDDとDQS線との間に接続されており、信号SAがローのとき高電圧線VDDとDQS線との間を接続し、ハイのとき遮断する。DQS線にはDQS入力バッファ40とDQS出力バッファ42が接続されている。DQS入力バッファ40は、DQS線の電位が参照電圧Vref(例えば0.9V)以上か否かでハイまたはローを内部回路に出力する。DQS出力バッファ42は、メモリ制御装置100がメモリ装置110または120にデータを出力する期間に、H/L信号に基づき、DQS線にハイおよびローをクロック信号に同期し周期的に出力する。
メモリ装置110および120はそれぞれDQS出力バッファ140および150とDQS入力バッファ142および152とを有している。DQS出力バッファ140および150は、メモリ装置110または120がメモリ制御装置100にデータを出力する期間に、H/L信号に基づき、DQS線にハイおよびローをクロック信号に同期し周期的に出力する。DQS入力バッファ142および152は、DQS線の電位が参照電圧Vref(例えば0.9V)以上か否かでハイまたはローを内部回路に出力する。
図8は、/DQS線に接続される回路の詳細を示すブロック図である。メモリ制御装置100内のDQSバッファ12は、NFET22、DQS入力バッファ44およびDQS出力バッファ46を有している。NFET20は低電源線(例えばグランド)と/DQS線との間に接続されており、図7のOR回路の出力信号SBがハイのとき低電源線とDQS線との間を接続し、ローのとき遮断する。DQS入力バッファ44およびDQS出力バッファ46の動作は、図7のDQS入力バッファ40およびDQS出力バッファ42の動作と同じであり説明を省略する。
メモリ装置110および120はそれぞれDQS出力バッファ144および154とDQS入力バッファ146および156とを有している。DQS出力バッファ144、154およびDQS入力バッファ146、156の動作は、図7のDQS出力バッファ140、150およびDQS入力バッファ142、152の動作と同じであり説明を省略する。
図9は実施例1の動作を示すタイミングチャート、図10は、各コマンドと信号SA、SBの関係を示した図である。ここで、各コマンドについて説明する。メモリ装置110および120をパワーダウンの状態からパワーオンの状態にスタンバイさせるコマンドがスタンバイコマンドである。パワーダウン状態とは、例えば、メモリ装置110または120の高電圧生成部123が高電圧を生成していない状態であり、パワーオン状態とは、メモリ装置110または120の高電圧生成部123が高電圧を生成している状態である。メモリ装置110または120へのデータの出力を指示するコマンドがライトコマンド、メモリ装置110または120からのデータの入力を指示するコマンドがリードコマンド、メモリ装置へのデータの入出力を強制的に終了するコマンドがバーストストップコマンドである。ここで、リードコマンドおよびライトコマンドはメモリセル130へのデータの記憶または読み出しのため、メモリ装置110または120内のYデコーダ124にメモリセルアレイ128のビット線BLを選択させるコマンドである。アクティブコマンドは、メモリセル130へのデータの記憶または読み出しのため、メモリ装置110または120内のXデコーダ126にワード線WLを選択させるコマンドである。
メモリ制御装置100がリードコマンドまたはライトコマンドを出力した後、一定クロック周期後にデータの入出力が開始される。また、メモリ制御装置100がバーストストップコマンドを出力した後、一定クロック周期後にデータの入出力が終了する。ここで、一定クロック周期をレイテンシCLという。また、入出力するデータ長をDLとする。1クロック周期でストローブ信号は2つのクロスポイントを有するから、1クロック周期で2データ長のデータが入出力される。すなわち、リードコマンドを出力した後、レイテンシCL後にデータの入出力が開始され、CL+DL/2後にデータの入出力が終了する。実施例1においては、データ読み出しのレイテンシCLは3、データ記憶のレイテンシCLは2である。
図9および図10を参照に、まず、パワーダウンの状態では、信号SAはハイ、信号SBはローであり、DQSおよび/DQS信号は中間電位状態(例えば0.9V)である。メモリ制御装置100がメモリ装置110または120にスタンバイコマンドを出力すると、信号SAはロー、信号SBはハイとなる。よって、DQS信号がハイ(例えば1.5V)、/DQS信号がロー(例えば0.3V)となる。その後、メモリ制御装置100がメモリ装置110および120にアクティブコマンドを出力する。メモリ制御装置100がメモリ装置110にリードコマンドを出力すると、2.5周期目(リード1+CL−0.5)後に信号SAがハイ、信号SBがローになる。DQS信号および/DQS信号は中間電位状態に戻ろうとするが、時定数がクロック周期に対し長いため、DQS信号がハイ、/DQS信号がローの状態で3周期目となる。
3周期目(リード1+CL)には、メモリ装置110がデータを出力するため、DQS信号および/DQS信号をクロックCKと同じ周期で交互にハイ/ローを繰り返しデータを出力する。4周期目にメモリ制御装置100がメモリ装置120にリードコマンドを出力する。5周期目(リード1+CL+DL/2)にメモリ装置110からのデータ出力が終了すると、信号SAはロー、信号SBはハイとなり、DQS信号がハイ/DQS信号がローとなる。6.5周期目(リード2+CL−0.5)後に信号SAがハイ、信号SBがローになる。
7周期目(リード2+CL)には、メモリ装置120がデータを出力するため、DQS信号および/DQS信号を交互にハイ/ローを繰り返しデータを出力する。8周期目にメモリ制御装置100がメモリ装置110にライトコマンドを出力する。9周期目(リード2+CL+DL/2)にメモリ装置110からのデータ出力が終了すると、信号SAはロー、信号SBはハイとなり、DQS信号がハイ、/DQS信号がローとなる。9.5周期目(ライト+CL−0.5)後に信号SAがハイ、信号SBがローになる。10周期目(ライト+CL)に、メモリ制御装置100がデータを出力するため、DQS信号および/DQS信号を交互にハイ/ローを繰り返しデータを出力する。12周期目(ライト+CL+DL/2)にメモリ制御装置100からのデータ出力が終了すると、信号SAはロー、信号SBはハイとなり、DQS信号がハイ、/DQS信号がローとなる。パワーダウンすると、信号SAはハイ、信号SBはローとなり、DQS信号、/DQS信号は中間電位状態となる。
図11は実施例1の別の例である。この例では、メモリ制御装置100がメモリ装置110にアクティブコマンドを出力すると信号SAはロー、信号SBはハイとなる。よって、DQS信号がハイ、/DQS信号がローとなる。その他の動作は図9と同じである。
実施例1によれば、ストローブ信号制御部10は、スタンバイコマンドに基づき、DQS信号をハイ、/DQS信号をローとする。また、リードコマンドが出力されてから5周期目にDQS信号をハイ、/DQS信号をローとする。つまり、リードコマンドが出力してからの期間に応じて、DQS信号をハイ、/DQS信号をローとする。このように、ストローブ信号制御部10は、データを入出力する期間の間の期間においてコマンドに基づきまたは/およびコマンドが出力してからの期間に応じて、DQS信号をハイ、/DQS信号をローに保持する。メモリ制御装置100は、データを入出力するためのコマンドを出力する装置であるため、各装置がデータを入出力するタイミングを認識できる。よって、メモリ制御装置100のストローブ信号制御部10がコマンドに基づきデータを入出力する期間の間の期間における差動ストローブ信号を制御することにより、図3および図4のようにプリアンブル期間Pre1およびPre2を設けなくともよい。よって、メモリ装置110からデータを読み出した後、直ぐにメモリ装置120からデータを読み出すことができる。また、メモリ装置110からデータを読み出した後、直ぐにメモリ装置110にデータを記憶することができる。つまり入出力帯域の低下を抑制することができる。
また、図9のように、ストローブ信号制御部10は、コマンド出力部96がスタンバイコマンドを出力した後、最初のデータを入出力する期間の前にDQS信号をハイ、/DQS信号をローに保持する。これにより、最初にデータを入出力する際の最初にクロスポイントを設けることができる。
また、図10のように、ストローブ信号制御部10は、コマンド出力部96が出力したアクティブコマンドに基づき、DQS信号をハイ、/DQS信号をローに保持することもできる。なお、アクティブコマンドは、メモリ装置からのデータの入出力を指示するという観点では、広義のリードコマンドまたはライトコマンドである。
さらに、図9のように、ストローブ信号制御部10は、データが入出力する期間の前にストローブ信号をオフすることができる。これにより、データが入出力する期間において、データの入出力のタイミングを通知するためにストローブ信号を用いることができる。
ストローブ信号制御部10は、コマンド出力部96がリードコマンドまたはライトコマンドを出力した後、所定時間後にストローブ信号をオフすることができる。データの入出力は、実施例1のように、リードコマンドまたはライトコマンド出力時から一定期間後に開始される。そこで、一定期間の例えば半周期前にストローブ信号がオフするように所定期間を規定することができる。
実施例2は、DQS制御信号生成部の制御の例である。図12は、DQS制御信号生成部50の制御を説明するためのメモリ制御装置100のブロック図である。図12を参照に、DQS制御信号生成部50は、処理ロジック部52、要件A検出回路54、要件B検出回路56および要件C検出回路58を有している。コマンド制御部95はコマンドCMD、レイテンシCL、データ長DL、クロックCK、/CKを各要件検出回路54〜58およびメモリ装置110または120に出力する。コマンド制御部95は、パワーダウンに関するコマンドをパワーダウン信号生成部60に出力する。
各要件検出回路54〜58は各要件を満足するかを判定し、処理ロジック部52に結果を出力する。処理ロジック部52は各要件の判定に基づき、DQS制御信号を生成し、OR回路14に出力する。その他の構成は実施例1と同じであり説明を省略する。
図13はDQS制御信号生成部50の処理を示すフローチャートである。図13を参照に、パワーダウンの状態で開始される。処理ロジック部52は、DQS制御信号としてローを出力する(ステップS10)。すなわち、信号SAはハイ、信号SBはローである。処理ロジック部52は、スタンバイかを判定する(ステップS12)。Noの場合、ステップS12に戻る。Yesの場合、処理ロジック部52は、DQS制御信号としてハイを出力する(ステップS14)。すなわち、信号SAはロー、信号SBはハイとなり、DQS信号はハイ、/DQS信号はローとなる。
要件A検出回路54は、要件Aを満足するか判定する(ステップS16)。Noの場合、処理ロジック部52は、パワーダウンかを判定する(ステップS18)。Noの場合、ステップS16に戻る。Yesの場合、ステップS20に進む。ステップS16でYesの場合、処理ロジック部52はDQS制御信号としてローを出力する(ステップS24)。要件B検出回路56は、要件Bを満足するかを判定する(ステップS26)。Noの場合、ステップS26に戻る。Yesの場合、要件C検出回路58は、要件Cを満足するか判定する(ステップS28)。Yesの場合、ステップS26に戻る。Noの場合、ステップS14に戻る。ステップS18でYesの場合、処理ロジック部52は終了かを判定する。Yesの場合、終了する。Noの場合、ステップS12に戻る。
このように、処理ロジック部52は、DQS制御信号としてハイが出力されている期間に、要件Aを満足すると、DQS制御信号としてローを出力する。さらに、DQS制御信号としてローが出力されている期間に、要件Bを満足し、かつ要件Cを満足しない場合、DQS制御信号としてハイを出力する。
図14は、要件A、要件Bおよび要件Cの例を示し、図15は、各要件を説明するための図9と同じタイミングチャートである。図14および図15を参照に、要件Aは、リードコマンドまたはライトコマンド実行からCL−0.5クロックの時点である。すなわち、データが入出力される0.5クロック前にDQS制御信号がローとなる。
要件Bは、リードコマンドまたはライトコマンド実行からCL+DL/2クロックの時点である。すなわち、データの入出力が終了した時点で、DQS制御信号がローとなる。また、要件Bは、バーストストップコマンドが実行からCLクロックの時点である。すなわち、データ読み出し、またはデータ記憶が強制終了された時点で、DQS制御信号がローとなる。
要件Cは、リードコマンド、ライトコマンドまたはバーストストップコマンドが実行された後、所定期間内にリードコマンドまたはライトコマンドが入力された場合である。
実施例2のように、ストローブ信号制御部10は、スタンバイコマンド、ライトコマンド、リードコマンド、バーストストップコマンドの少なくとも1つに基づき、DQS信号をハイ、/DQS信号をローに保持することができる。このように、ストローブ信号制御部10がコマンドに基づきストローブ信号を制御することにより、不要なプリアンブル期間を設ける必要がなく、データの入出力を高速に行うことができる。
図13のステップS26がYesであっても、ステップS28においてYesであればDQS制御信号はハイとはならない。図14を参照に、データの入出力終了後、直ぐに他のデータ入出力の入出力を開始する場合、DQS制御信号はローとならず、ハイのままである。すなわち、データの入出力が終了するとプリアンブル期間に入るが、直ぐに他のデータ入出力の入出力を開始する場合、プリアンブル期間を設けない。このように、ストローブ信号制御部10は、データの入出力の状況、データ線上のデータの混み具合に基づき、プリアンブル制御を行うか否かを制御することができる。このように、ストローブ信号制御部10は、コマンドの情報により、データ線上のデータの混み具合を把握できるため、図4で説明したような不要なプリアンブル期間を設けない制御を行うことができる。よって、入出力帯域の低下を抑制することができる。
また、データ入出力部94が連続してデータを入出力する場合、プリアンブル制御はなくてもよい。よって、この場合、ストローブ信号制御部10がプリアンブル制御を行わないことにより、入出力帯域の低下を抑制することができる。
さらに、図14および図15の要件Cのように、コマンド出力部がリードコマンドまたはライトコマンドを出力した後、所定期間内にリードコマンドまたはライトコマンドを出力した場合、連続してデータの入出力が行われる。よって、この場合、ストローブ信号制御部10はプリアンブル制御を行わないことが好ましい。
このように、ストローブ信号制御部10は、データ線を介したデータの入出力を把握できるため、プリアンブル制御を一括して行うことができる。これにより、従来のメモリ装置にも備えられていたプリアンブル制御を排除することができ、メモリ装置とメモリシステムの簡素化ができる。
実施例3は、DQSバッファの例である。図16は、DQSバッファ12内のDQS出力バッファ42および46の回路の詳細を示す図である。DQS出力バッファ42および46、フリップフロップ回路28以外の構成は実施例1と同じである。フリップフロップ回路28はクロック信号CKに同期しH/L信号を出力する。ここで、出力端子QZから出力されるH/L信号は出力端子QXから出力されるH/L信号の相補信号である。データ入出力信号は、データが入出力する期間にハイ、データが入出力しない期間にローとなる。リセット端子RSTにはリセット信号Resetが入力する。
DQS出力バッファ42は、スイッチSW11〜SW14、インバータ33、PFET30およびNFET32を有している。データを入出力する期間においては、スイッチSW13およびSW14はオンし、スイッチSW11およびSW12はオフする。データを入出力しない期間においては、スイッチSW13およびSW14はオフし、スイッチSW11およびSW12はオンする。データを入出力する期間において、PFET30およびNFET32のゲートには、H/L信号が入力する。これにより、PFET30およびNFET32は、高電圧線VDDとグランドとを交互にDQS線に接続する。データを入出力しない期間において、PFET30のゲートはハイ、NFET32のゲートはローとなる。これにより、PFET30は、高電圧線VDDとDQS線との接続を遮断し、NFET32は、グランドとDQS線との接続を遮断する。
DQS出力バッファ46は、スイッチSW21〜SW24、インバータ39、PFET36およびNFET38を有しており、DQS出力バッファ42とは相補的に動作する。すなわち、DQS出力バッファ42がDQS線を高電圧線VDDに接続する期間、DQS出力バッファ46は/DQS線をグランドに接続する。DQS出力バッファ42がDQS線をグランドに接続する期間、DQS出力バッファ46は/DQS線を高電圧線VDDに接続する。
実施例3によれば、データを入出力する期間の間に期間において、PFET20(第1高電圧スイッチ)は、DQS信号対応するDQS線(差動線の一方)を高電圧線VDDに接続する。NFET22(第1低電圧スイッチ)は、/DQS信号に対応する/DQS線(差動線の他方)をグランド(低電圧線)に接続する。これにより、ストローブ信号制御部10は、データを入出力する期間の間の期間においてDQS信号をハイ、/DQS信号をローに保持することができる。
また、データを入出力する期間に、クロックに同期し、PFET30(第2高電圧スイッチ)は、DQS線を高電圧線VDDに接続し、NFET32(第2低電圧スイッチ)は、DQS線をグランドに接続する。また、クロックに同期し、PFET36(第3高電圧スイッチ)は、DQS線を高電圧線VDDに接続し、NFET38(第3低電圧スイッチ)は、DQS線をグランドに接続する。これにより、ストローブ信号制御部10は、データを入出力する期間においてストローブ信号を出力することができる。
さらに、PFET20は、データが入出力する期間の前にDQS線を高電圧線VDDから遮断し、NFET22は、データが入出力する期間の前に/DQS線をグランドから遮断する。これにより、データが入出力する期間にDQSバッファがストローブ信号を出力することができる。
実施例4は、実施例3のPFET20とPFET30を共通とし、NFET22とNFET38を共通とした例である。図17は、DQSバッファ12内のDQS出力バッファ42aおよび46aの回路の詳細を示す図である。DQS出力バッファ42aにおいて、PFET20およびNFET22の機能をそれぞれPFET30およびNFET38が有している。
DQS出力バッファ42a内のインバータ33の出力と信号SAとがAND回路31に入力し、AND回路31の出力がスイッチSW11に入力する。グランドとPFET30のゲートとの間にスイッチSW15が接続され、信号SAがインバータ35を介しスイッチSW15に入力する。
DQS出力バッファ42b内のインバータ39の出力と信号SAとがAND回路37に入力し、AND回路37の出力がスイッチSW22に入力する。高電圧線VDDとNFET38のゲートとの間にスイッチSW26が接続され、信号SAがインバータ41を介しスイッチSW26に入力する。
DQS線と高電圧線VDDを接続するFET、/DQS線とグランドとを接続するFETは大きくなる。そこで、実施例4のように、実施例3におけるPFET20とPFET30とを共通とし、NFET22とNFET38とを共通とすることもできる。これにより、回路面積を削減することができる。
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
図1はメモリ装置とメモリ制御装置とを有するシステムのブロック図である。
図2は従来のメモリ装置とメモリ制御装置間の信号のタイミングチャートである。
図3は従来の課題を説明するためのタイミングチャート(その1)である。
図4は従来の課題を説明するためのタイミングチャート(その2)である。
図5は実施例1に係るメモリ装置とメモリ制御装置とのブロック図である。
図6はDQS線および/DQS線周辺のブロック図である。
図7はDQS線周辺のブロック図である。
図8は/DQS線周辺のブロック図である。
図9は実施例1の動作を示すタイミングチャート(その1)である。
図10はコマンドと信号SA、SBの関係を示す図である。
図11は実施例1の動作を示すタイミングチャート(その2)である。
図12は実施例2のストローブ信号制御部のブロック図である。
図13はストローブ信号制御部の処理を示すフローチャートである。
図14は、各要件を示す図である。
図15は、各要件を示すタイミングチャートである。
図16は、実施例3のDQSバッファの回路図である。
図17は、実施例4のDQSバッファの回路図である。
符号の説明
10 ストローブ信号制御部
94 データ入出力部
96 コマンド出力部
100 メモリ制御装置
110 メモリ装置
120 メモリ装置
130 メモリセル