JP4190140B2 - 同期式半導体記憶装置、及びその入力情報のラッチ制御方法 - Google Patents
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- 230000001360 synchronised effect Effects 0.000 title claims description 60
- 239000004065 semiconductor Substances 0.000 title claims description 50
- 238000000034 method Methods 0.000 title claims description 20
- 230000004913 activation Effects 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims description 10
- 230000003213 activating effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 29
- 230000004044 response Effects 0.000 description 18
- 230000000630 rising effect Effects 0.000 description 16
- 230000015654 memory Effects 0.000 description 12
- 230000007704 transition Effects 0.000 description 12
- 230000007958 sleep Effects 0.000 description 11
- 230000000694 effects Effects 0.000 description 8
- 238000012545 processing Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 5
- 230000009467 reduction Effects 0.000 description 4
- 230000006872 improvement Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000004043 responsiveness Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006266 hibernation Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000000050 ionisation spectroscopy Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/109—Control signal input circuits
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11—INFORMATION STORAGE
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1093—Input synchronization
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
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- Dram (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、同期式半導体記憶装置において、入力情報を受ける入力回路の出力信号をラッチするラッチ回路に関するものであり、特に、消費電流を低減することができるラッチ回路を有する同期式半導体記憶装置、及びその入力情報のラッチ制御方法に関するものである。
【０００２】
【従来の技術】
近年の半導体記憶装置は、パーソナルコンピュータ等の処理能力の向上に伴い、データアクセスの高速化の要求が強く、外部クロックに同期してデータの入出力を行う同期型の半導体記憶装置の進歩・発展が著しい。また、同時に機器の携帯性に対する技術向上もとどまることを知らず、半導体記憶装置においても一層の低消費電流化が望まれている。代表的な製品分野としては、モバイルＰＣ、ノートＰＣ等の高度なコンピューティング能力を備えた携帯機器の進展が著しく、このような機器に搭載される半導体記憶装置として、同期型ダイナミックランダムアクセスメモリに代表される低消費電流動作を実現できる同期型半導体記憶装置が必要とされている。低消費電流化へのアプローチとしては、パワーダウンモード等のシステムの休止状態での制御はすでに実現されている他、後述の方策が種々検討されている。
【０００３】
図１に外部ピンよりの信号を受ける入力バッファ回路の回路ブロック図を示す。外部ピンには／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ等の各種制御信号（Ｃｏｎｔｒｏｌ）、バンクアドレスＢａｎｋＡｄｄやアドレスＡｄｄ、データＤＱや書き込みマスク信号ＤＱＭ等が入力され、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）（図１５、参照）により所定基準電圧Ｖｒｆに対する入力信号の電圧レベルの高低を検出した後、この電圧レベルを内部回路の振幅レベルに変換する。この回路は、図１５に示すような差動増幅回路方式で実現される他、ＣＭＯＳ論理回路等にて構成することも可能である。レベル変換された入力信号は、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）によりレベル変換されドライバー回路（Ｄｒｉｖｅｒ）により駆動能力を向上した内部同期クロックｉｎｔ．ＣＬＫの立上がりエッジに同期してラッチ回路（Ｌａｔｃｈ）（図１６、参照）にラッチされることにより、内部回路（ｉｎｔ．Ｃｉｒｃｕｉｔ）に利用されると共に外部ピンに印加すべき信号のセットアップ、ホールド仕様を決定している。
【０００４】
ここで、６４メガビットの同期型半導体記憶装置を例にとると、アドレスＡｄｄはバンクアドレスＢａｎｋＡｄｄを含め１４ビットで構成され、データＤＱは、３２ＤＱの構成であり、今後の大容量化、多ＤＱ化に伴い、アドレスＢａｎｋＡｄｄ、Ａｄｄ、及びデータＤＱに代表される入力バッファ回路数は増大する傾向にある。
【０００５】
図２に動作波形図を示す。同期信号ＣＬＫと同相信号である内部同期信号ｉｎｔ．ＣＬＫの立上がりエッジに同期して、全てのラッチ回路（Ｌａｔｃｈ）がラッチ動作を行うことにより、図２におけるアクティブコマンド（ＡＣＴＶ）サイクルにおいてバンクアドレスＢａｎｋＡｄｄおよびロウアドレスのラッチ動作を行う。図２においては、毎サイクルでラッチ動作を行っており、多ピン化する現状においては、入力バッファ回路における低消費電流化は重要な要素であり、各種の方策が検討、実施されてきている。
【０００６】
例えば、第１の従来技術である特開平１１−２７３３４１では、クロック同期型の半導体装置において図３に示すように、入力バッファ１００は、差動入力バッファ１０１、差動入力バッファ出力をラッチするラッチ回路１０２、及び差動入力バッファ１０１とラッチ回路１０２とを所定のタイミングにおいてのみ活性化する制御回路１０３から構成されている。
【０００７】
即ち、制御回路１０３に、パワーダウン信号ＰＤ、ラッチ信号ＱＣＬＫＢのいずれの信号も非活性（ローレベル）であるときには、差動入力バッファ１０１とラッチ回路１０２は活性化され、参照電圧Ｖｒｅｆに対する外部入力信号ＩＮの電圧レベルを差動入力バッファ１０１にて差動増幅して出力信号としてレベル変換した後、ラッチ回路１０２にてデータ保持動作を行い、パワーダウン信号ＰＤ、あるいはラッチ信号ＱＣＬＫＢの少なくともいずれの１方の信号が活性（ハイレベル）であるときには、制御回路１０３のＮＯＲ１０１出力がＮＭＯＳトランジスタＱ１０６を、ＮＯＲ１０１出力をインバータＩＶで反転した信号がＰＭＯＳトランジスタＱ１０５を共にオフすると共に、ラッチ回路１０２を構成するクロックドインバータＣＩＶをオフするので、差動入力バッファ１０１のバイアス電流とラッチ回路１０２におけるデータ切り替わり時の貫通電流は共に流れない。
【０００８】
従って、パワーダウン信号ＰＤが非活性（ローレベル）である通常の動作状態において、データ入力が行われる同期信号（クロック）に合わせて所定時間、ラッチ信号ＱＣＬＫＢを非活性（ローレベル）とし、その後のラッチ期間において活性（ハイレベル）とすることにより、入力されたデータのラッチ状態における電流消費を低減するものである。
【０００９】
また、第２の従来技術である特開平７−１７７０１５では、Ａ、Ｂの２バンク構成の同期型半導体装置において図４に示すように、バンク選択状態においてバーストリードを行う際に、入力初段回路へのバイアス電流の供給を止める構成となっている。
【００１０】
即ち、バンク選択信号（Ａバンクに対しては信号ＡＲＡＥ、Ｂバンクに対しては信号ＢＲＡＥ）のいずれか一方がハイレベルとなり選択され（ＮＯＲ論理ゲート２０１）、バーストリード信号ＲＥＡＤＢがハイレベルとなりバーストリード状態となり（ＮＯＲ論理ゲート２０２）、且つパワーダウン信号ＰＷＤＮＢがローレベルであり通常の動作状態にある場合、これらの信号の論理積（ＮＡＮＤ論理ゲート２０３）を反転（インバータ２０４）した出力信号ＰＷＤＮＢ２がハイレベルとなる。この出力信号ＰＷＤＮＢ２は、インバータ２０５で反転されて入力初段回路のバイアス用ＰＭＯＳトランジスタ２０６、２０７をオフすることにより入力初段回路へのバイアス電流の供給を止めるものである。
【００１１】
また、図中のタイミングチャートはＡバンクにおける４ビットバーストリードを表す。Ｔ１サイクルに先立ち、／ＲＡＳをローレベルにセットしておきＴ１サイクルでの同期クロックＣＬＫの立上がりエッジでＡバンクアクティブコマンドを認識すると、Ｔ１サイクルにおいてＡバンク選択信号ＡＲＡＥがハイレベルに遷移する。次にＴ１サイクルにおいて、／ＲＡＳをハイレベル、／ＣＡＳをローレベルに遷移しておきＴ２サイクルでＡバンクリードコマンドを認識する。Ｔ２サイクルにおいてバーストリード信号ＲＥＡＤＢがローレベルに遷移するが、この時、出力イネーブルマスク信号ＯＥＭＳＫはローレベルを維持しているとすると、信号ＰＷＤＮＢ２はローレベルに遷移し引き続くサイクルにおいてもローレベルを維持しながらバーストリード動作を行う（Ｔ３乃至Ｔ６）。
【００１２】
従って、Ｔ１サイクルでバーストＡバンク選択信号ＡＲＡＥがハイレベルに遷移した後、引き続くＴ２サイクルにおいてバーストリード信号ＲＥＡＤＢがローレベルに遷移するまでのバーストリード動作の起動期間を除き信号ＰＷＤＮＢ２はローレベルを維持し、入力初段回路をパワーカットして消費電流の低減を図っている。
【００１３】
尚、上記説明では、Ａバンクへのバーストリード動作について説明したが、Ｂバンクに対しても同様な動作をすることはいうまでもない。
【００１４】
【発明が解決しようとする課題】
しかしながら、第１の従来技術である特開平１１−２７３３４１では、入力バッファ１００の活性化期間が同期クロックの立下がりエッジから所定時間に限定されているものの、全てのクロックサイクルで動作するため図２に示すように、アドレスやデータ等を入力するサイクルでなく、外部ピンの電位状態が不定状態となっている場合（図２中、ＤＳＥＬ、ＮＯＰ）にもコマンド等の取り込み動作を行うこととなり、不必要な差動入力バッファ１０１のバイアス電流、ラッチ回路１０２における反転データラッチ時の貫通電流、更にはデータ反転の際の内部信号線の充放電電流等の電流が流れてしまい消費電流を低減することができないという問題がある。
【００１５】
ここでコマンド等の入力をしないサイクルとは、例えば、アクティブコマンドを受け付けた場合、内部動作としてメモリセルからデータを読み出しセンスアンプにて増幅するまでの時間はリード動作を行うことはできないので、特に同期クロックの周波数が高速である場合に、アクティブコマンドからリードコマンドまでには、データ読み出しが可能となるまでのウェイトサイクル（ＮＯＰサイクル）を意味する。このノンオペレーション（ＮＯＰ）サイクルでは、メモリセルに記憶されているデータのセンスアンプによる増幅を行っている期間であり、外部ピンからのコマンド等は一切受け付けられないにも関わらず、入力バッファ１００には同期クロックが入力されているため、入力信号のレベル変換及びラッチ動作を行うため、無駄な電流消費を生じてしまい消費電流を低減することができず問題である。
【００１６】
更に、バーストリード動作終了時にＡバンクプリチャージコマンドを受け付けるが、この場合、必要となるアドレスはバンクを指定するバンクアドレスのみであり通常のアドレスは不要であるにも関わらず、アドレスを入力する全ての入力バッファ１００が活性化されるため不必要なアドレスについてもレベル変換及びラッチ動作を行うため無駄な電流消費を生じてしまい消費電流の低減をすることができず問題である。
【００１７】
また、クロックサイクルの終了時点でバイアス電流の供給が止められ動作を停止している入力バッファ１００が、次サイクルにおける同期クロックの立上がりエッジ、あるいは立下がりエッジにおいてバイアス電流の供給を開始すると共に、コマンド等の取り込みを行わなければならず、高速化に伴いコマンド等のセットアップ、ホールド時間の仕様が益々厳しくなる現状においては、高速化への妨げとなり問題である。
【００１８】
また、第２の従来技術である特開平７−１７７０１５では、入力初段回路へのバイアス電流の供給を同期クロックの立上がりエッジに受け付けるコマンドに基づいて活性化されるバンク選択信号ＡＲＡＥ、ＢＲＡＥにより行う。同期クロックの立上がりエッジからバンク選択信号ＡＲＡＥ、ＢＲＡＥの活性化までの論理ゲート段数が数十段を必要とすることからその伝播遅延は入力信号のセットアップ、ホールド時間の仕様を満足することはできず、入力初段回路を活性化する同期クロックのサイクルに合わせてデータやアドレス等を入力する入力初段回路の活性化が間に合わないという問題がある。従って、本従来技術は、バンク活性化コマンドと同一サイクルで信号を取り込む必要のない入力初段回路への適用に限定され、消費電流の低減に限界があり問題である。
【００１９】
また、図４のタイミングチャートにおいては、Ａバンクアクティブコマンドのサイクルとリードコマンドのサイクルが隣接しているが、Ａバンクアクティブコマンドを受け付けた半導体記憶装置は、メモリセルからのデータの読み出し及びセンスアンプでの増幅動作を行い、次のステップであるリードコマンドに備える必要があり、メモリセルからのデータの読み出しからセンスアンプでの増幅動作が１同期クロックサイクルで実行できる場合には、図４のタイミングチャートに示すように連続するクロックサイクルでＡバンクアクティブコマンドからリードコマンドを実行することができるが、近年の高速化に伴い同期クロックの高速化が進展した現状においては、内部における増幅動作に要する時間が同期クロックサイクル以上必要とされるため、リードコマンドに至るまでにノンオペレーション（ＮＯＰ）サイクルを挿入する必要がある。そして必要となるノンオペレーション（ＮＯＰ）サイクル数は、同期クロックサイクルの高速化に伴い増加する傾向にある。図４の従来技術ではこのノンオペレーション（ＮＯＰ）サイクル期間中は、入力初段回路が活性化されることとなるので、高速化の進展に伴い不必要な入力初段回路動作が増加することとなり、消費電流を図ることができず問題である。
【００２０】
本発明は前記従来技術の問題点を解消するためになされたものであり、同期型の半導体記憶装置において、入力バッファの高速応答性を損なうことなく必要とされる動作サイクルでのみ入力バッファ回路を活性化させることにより、不必要な電流消費を低減することができ、入力信号に対する高速応答性を維持しながら低消費電流化を実現することができる同期型半導体記憶装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
前記目的を達成するために、本発明に係る同期式半導体記憶装置は、制御信号と、アドレスおよびデータとが、同期信号の同じサイクルで入力される同期式半導体記憶装置において、同期信号を入力する第１入力回路と、制御信号のうちＲＡＳ信号を入力する第２入力回路と、制御信号のうちＣＡＳ信号を入力する第３入力回路と、アドレスを入力する第４入力回路と、データを入力する第５入力回路と、第１入力回路および第２入力回路の出力信号を入力する第１論理回路と、第１入力回路および第３入力回路の出力信号を入力する第２論理回路と、第１入力回路、第２入力回路、および第２入力回路の出力信号を入力する第３論理回路と、第４入力回路の出力信号のうちロウアドレスを、第１論理回路の出力信号に応じてラッチする第１ラッチ回路と、第４入力回路の出力信号のうちコラムアドレスを、第２論理回路の出力信号に応じてラッチする第２ラッチ回路と、第５入力回路の出力信号を、第３論理回路の出力信号に応じてラッチする第３ラッチ回路とを備えることを特徴とする。
【００２２】
また、本発明に係る同期式半導体記憶装置の入力情報のラッチ制御方法は、同期信号、ＲＡＳ信号、ＣＡＳ信号、アドレス、データを入力し、同期信号とＲＡＳ信号とを第１の論理演算し、同期信号とＣＡＳ信号とを第２の論理演算し、同期信号とＲＡＳ信号とＣＡＳ信号とを第３の論理演算し、第１の論理演算の結果に基づいて、アドレスのうちロウアドレスをラッチし、第２の論理演算の結果に基づいて、アドレスのうちコラムアドレスをラッチし、第３の論理演算の結果に基づいて、データをラッチすることを特徴とする。
【００２３】
本発明では、同期信号と、ＲＡＳ信号、ＣＡＳ信号、ＲＡＳ信号およびＣＡＳ信号との各々の論理関係により論理演算される出力結果に応じてメモリアクセスに必要なアドレスおよびデータがラッチされる。
【００２４】
これにより、第１入力回路の出力信号である同期信号と、第２入力回路に入力される１以上の制御信号とを入力する論理回路の出力信号として得られる論理関係に応じた場合にのみ、メモリセルにアクセスする際に必要なアドレス、データ等の入力情報を入力する第３入力回路の出力信号を第１ラッチ回路にてラッチし、制御信号が所定の論理関係に合致せず論理回路が出力信号を出力しない場合にはラッチ動作を行わないので、第３入力回路の入力端子に入力すべき信号がある場合にのみラッチ動作をすることができ、信号レベルが不定状態の際には同期信号により不要なラッチ動作をしてラッチデータが反転することはなく、通常の動作状態において動作サイクル毎にラッチ動作を動的に行うことができ、不要ラッチ動作によるデータ反転に伴うラッチ回路の貫通電流等の電流消費やラッチ回路の出力信号線の充放電動作による電流消費が発生することはない。
【００２５】
また、同期信号に代えて論理回路の出力信号によりラッチ回路を制御するので、第１入力回路の出力信号に接続される信号線負荷を軽減することができ、同期信号が駆動する際の消費電流を軽減することができる。
【００２６】
更に、第１乃至第３入力回路の活性化制御を行うことなく活性状態を維持しながら低消費電流化を図ることができるので、入力信号に対する高速応答性を妨げることなく低消費電流化を実現することができる。
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【００４１】
【００４２】
【００４３】
【００４４】
【００４５】
【００４６】
【００４７】
【００４８】
【発明の実施の形態】
以下、本発明について６４メガビット同期型ランダムアクセスメモリ（ＳＤＲＡＭ）において具体化した実施形態を図５乃至図１６に基づき図面を参照しつつ詳細に説明する。図５は、第１実施形態における入力バッファ回路のブロック図である。図６は、第１実施形態における入力バッファ回路の動作波形図である。図７は、第１実施形態における制御論理回路の第１具体例を示す回路図である。図８は、第１実施形態における制御論理回路の第１具体例の動作波形図である。図９は、第１実施形態における制御論理回路の第２具体例を示す回路図である。図１０は、第１実施形態における制御論理回路の第２具体例の動作波形図である。図１１は、第２実施形態における入力バッファ回路のブロック図である。図１２は、第２実施形態における制御論理回路の具体例を示す回路図である。図１３は、第２実施形態における入力バッファ回路の動作波形図である。図１４は、第３実施形態における入力バッファ回路のブロック図である。図１５は、レベルコンバータ回路の具体例を示す回路図である。図１６は、ラッチ回路の具体例を示す回路図である。
【００４９】
図５における第１実施形態は、図１における従来技術に対して、バンクアドレスＢａｎｋＡｄｄ入力回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）、及びアドレスＡｄｄ入力回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）の各出力信号を、制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）の出力信号によりラッチする構成である。尚、従来技術と同様の構成を有する回路ブロックについては同一の符号を付しており、ここでの説明は省略するものとする。
【００５０】
制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）は、同期信号ＣＬＫ及び／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ等の制御信号（Ｃｏｎｔｒｏｌ）を、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）によりレベル変換した信号ｉＣＬＫ、ｉＣＳ、ｉＲＡＳ、ｉＣＡＳ、ｉＷＥ等を入力信号として、これらの信号を後述の論理回路構成で論理演算した出力信号ａＣＬＫをラッチ信号として、バンクアドレスＢａｎｋＡｄｄ、及びアドレスＡｄｄをラッチ回路（Ｌａｔｃｈ）にてラッチする。ここで、ラッチ信号ａＣＬＫを受けてラッチ動作を行う構成のラッチ回路（Ｌａｔｃｈ）としては、例えば、２つのインバータ論理回路の入力端子と出力端子を相互に接続してリング状の構成としたラッチ回路において、少なくとも１つのインバータ論理回路をクロックドインバータ論理回路に置き換え、このクロックドゲートにラッチ信号ａＣＬＫを入力したもの等が考えられる。
【００５１】
ここで、第１実施形態においてラッチする入力信号はアドレス系信号であるので、制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）がラッチ信号ａＣＬＫを出力するための制御信号（Ｃｏｎｔｒｏｌ）の組合せを、ＳＤＲＡＭがアドレスピンからの入力を必要とするアクティブコマンド（ＡＣＴＶ）サイクル、リードコマンド（ＲＥＡＤ、ＲＥＡＤＡ）サイクル、ライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクル、モードレジスタコマンド（ＭＲＳ）サイクル、プリチャージコマンド（ＰＲＥ）サイクル等に限定することができる。図６にはアクティブコマンド（ＡＣＴＶ）サイクル前後の動作波形図を示している。／ＣＳ、／ＲＡＳが共にローレベルに遷移するアクティブコマンド（ＡＣＴＶ）サイクルにおいて、／ＣＳ、／ＲＡＳの遷移に基づき同期信号ｉＣＬＫの立上がりエッジに同期して制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）がラッチ信号ａＣＬＫを出力して、同一の同期サイクルにおいてアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄをバンクアドレス及び行（ロウ）アドレスとしてラッチする。
【００５２】
アクティブコマンド（ＡＣＴＶ）サイクルに続き、図示しないリードコマンド（ＲＥＡＤ、ＲＥＡＤＡ）サイクル、あるいはライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクルを受け付けるに先立ち、ＳＤＲＡＭ内部のセンスアンプ活性化までの時間をウェイトするために、／ＣＳのみがローレベルに遷移するノンオペレーション（ＮＯＰ）サイクルが適宜挿入されるが、この期間のアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄは不定状態であるので、制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）からはラッチ信号ａＣＬＫを出力せず、不要アドレスのラッチ動作を伴うことはなく不要な電流消費は発生しない。
【００５３】
また、アクティブコマンド（ＡＣＴＶ）サイクルに先立つディセレクトコマンド（ＤＳＥＬ）サイクルにおいても、アドレス系信号ＢａｎｋＡｄｄ、Ａｄｄは不定状態であり、制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）からはラッチ信号ａＣＬＫは出力されず、このサイクルでも不要な電流消費は発生しない。
【００５４】
従って、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ等の制御信号（Ｃｏｎｔｒｏｌ）の組合せが、アクティブコマンド（ＡＣＴＶ）サイクル、リードコマンド（ＲＥＡＤ、ＲＥＡＤＡ）サイクル、ライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクル、モードレジスタコマンド（ＭＲＳ）サイクル、プリチャージコマンド（ＰＲＥ）サイクル等のＳＤＲＡＭがアドレスピンからの入力を必要とするコマンドサイクルにのみ動的にラッチ動作を行わせることができるので、ＣＫＥピン等を利用するパワーダウンモード等のデバイスの休止状態ではなく通常の動作状態においても、ラッチデータの反転に伴うラッチ回路（Ｌａｔｃｈ）における貫通電流やラッチ回路（Ｌａｔｃｈ）の出力信号線の充放電電流等を必要最小限に低減することができる。
【００５５】
また、図１に示す従来技術に比して図５に示す第１実施形態においては、バンクアドレスＢａｎｋＡｄｄ、及びアドレスＡｄｄのラッチ回路（Ｌａｔｃｈ）には、内部同期信号ｉｎｔ．ＣＬＫに代えて制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）の出力信号ａＣＬＫがラッチ信号として入力されている。従って、アドレス系信号に係るラッチ回路（Ｌａｔｃｈ）には内部同期信号ｉｎｔ．ＣＬＫを接続する必要がなく内部同期信号ｉｎｔ．ＣＬＫの駆動負荷を低減することができる。６４メガビットＳＤＲＡＭの場合を例にとれば、アドレス系信号はバンクアドレスＢａｎｋＡｄｄを含め１４ビットあり、今後の大容量化に伴う多ビット化や、高速化による動作周波数の増大からも、内部同期信号ｉｎｔ．ＣＬＫの駆動負荷の低減による充放電電流の低減効果は大きなものである。
【００５６】
更に、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）については、同期信号毎に休止状態と活性状態との間を交互に移行する第１の従来技術（特開平１１−２７３３４１）や、バーストリード時等に休止状態となる第２の従来技術（特開平７−１７７０１５）とは異なり、通常動作状態において常に活性状態を維持しているので、休止状態から活性状態への移行等の動作は必要ではなく、第１実施形態においても入力信号に対して高速応答性を維持することができる。
【００５７】
制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）の具体例として、図７及び図８に第１具体例を、図９及び図１０に第２具体例を示す。
【００５８】
第１具体例は、図７に示すように、同期信号ＣＬＫのレベルコンバータ回路出力ｉＣＬＫと、／ＲＡＳのレベルコンバータ回路出力ｉＲＡＳの反転信号とをＮＡＮＤ論理回路で論理演算した結果を反転してラッチ信号ａＣＬＫとする構成である。図８に示すように、ｉＣＬＫ信号の立上がりエッジにｉＲＡＳ信号がローレベルであるとき、ハイレベルのパルス状ラッチ信号ａＣＬＫを出力する構成である。
【００５９】
同期信号ＣＬＫの立上がりエッジに、／ＲＡＳ信号のみに注目してローレベルである場合にのみアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄをラッチする。即ち、ワード線活性化のために行（ロウ）アドレスを取り込むアクティブコマンド（ＡＣＴＶ）サイクルやプリチャージコマンド（ＰＲＥ）サイクルの他、モードレジスタを設定するためのモードレジスタセットコマンド（ＭＲＳ）サイクル等にアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄのラッチ動作を行う構成である。
【００６０】
第２具体例は、図９に示すように、同期信号ＣＬＫのレベルコンバータ回路出力ｉＣＬＫと、／ＲＡＳ及び／ＣＡＳのレベルコンバータ回路出力ｉＲＡＳ及びｉＣＡＳのＮＡＮＤ論理出力とをＮＡＮＤ論理回路で論理演算した結果を反転してラッチ信号ａＣＬＫとする構成である。図１０に示すように、ｉＣＬＫ信号の立上がりエッジにｉＲＡＳあるいはｉＣＡＳ信号がローレベルであれば、ハイレベルのパルス状ラッチ信号ａＣＬＫを出力する構成である。
【００６１】
同期信号ＣＬＫの立上がりエッジに、／ＲＡＳあるいは／ＣＡＳ信号に注目して少なくとも何れか一方の信号がローレベルである場合にアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄをラッチする。即ち、／ＲＡＳ信号がローレベルであるワード線活性化のために行（ロウ）アドレスを取り込むアクティブコマンド（ＡＣＴＶ）サイクルやプリチャージコマンド（ＰＲＥ）サイクル等、また／ＣＡＳ信号がローレベルである列（コラム）選択線活性化のために列（コラム）アドレスを取り込むリードコマンド（ＲＥＡＤ、ＲＥＡＤＡ）サイクルやライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクル等、更に／ＲＡＳ及び／ＣＡＳ信号が共にローレベルであるモードレジスタを設定するためのモードレジスタセットコマンド（ＭＲＳ）サイクル時にアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄのラッチ動作を行う構成である。
【００６２】
次に、図１１における第２実施形態では、アドレス系信号ＢａｎｋＡｄｄ、Ａｄｄをラッチするラッチ信号ａＣＬＫを出力する制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）に加え、データＤＱや書き込みマスク信号ＤＱＭをラッチするラッチ信号ｂＣＬＫを出力する制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）を備える構成である。
【００６３】
ラッチ信号ａＣＬＫは、第１実施形態の場合と同様にアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄをラッチすべきサイクルで出力される信号である。第２実施形態では、制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）は、アクティブコマンド（ＡＣＴＶ）サイクル、リードコマンド（ＲＥＡＤ、ＲＥＡＤＡ）サイクル、ライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクル、モードレジスタコマンド（ＭＲＳ）サイクル、プリチャージコマンド（ＰＲＥ）サイクル等のコマンドサイクル毎に必要に応じて制御信号ｉＣＬＫ、ｉＲＡＳ、ｉＣＡＳ、ｉＷＥを入力信号としてコマンドサイクル毎に構成されており、各々のコマンドサイクルに応じて個別の制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）がラッチ信号を出力し、コマンドサイクルにおけるアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄをラッチする。
【００６４】
ラッチ信号ｂＣＬＫは、データＤＱや書き込みマスク信号ＤＱＭ等のデータ入力（書き込み）サイクルにおいて出力されるラッチ信号であり、ｉＣＬＫ、ｉＲＡＳ、ｉＣＡＳ、ｉＷＥの各信号を入力信号とし、ライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクルにおいてラッチ信号を出力する。
【００６５】
ここで、ラッチ信号ａＣＬＫ、ｂＣＬＫを受けてラッチ動作を行う構成のラッチ回路（Ｌａｔｃｈ）としては、第１実施形態と同様に、２つのインバータ論理回路をリング状に接続した構成のラッチ回路において、少なくとも１つのインバータ論理回路をクロックドインバータ論理回路に置き換え、このクロックドゲートにラッチ信号ａＣＬＫ、ｂＣＬＫを入力したもの等が考えられる。
【００６６】
図１２に示す制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）の具体例は、アクティブコマンド（ＡＣＴＶ）サイクルに対してラッチ信号ａＣＬＫを出力する回路例と、ライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクルに対してラッチ信号ｂＣＬＫを出力する回路例を示しており、図１３は具体的な動作波形である。
【００６７】
ラッチ信号ａＣＬＫの出力回路例では、アクティブコマンド（ＡＣＴＶ）サイクルであることを認識するため、／ＣＳ及び／ＲＡＳが活性状態（ローレベル）であり且つ／ＣＡＳ及び／ＷＥが非活性状態（ハイレベル）である論理組合せを得るために、／ＣＳ及び／ＲＡＳのレベルコンバータ回路出力ｉＣＳ及びｉＲＡＳと、／ＣＡＳ及び／ＷＥのレベルコンバータ回路出力の反転信号ｉＣＡＳｂ及びｉＷＥｂをＮＯＲ論理回路で受けて論理演算をし、この出力と同期信号ＣＬＫのレベルコンバータ回路出力ｉＣＬＫとをＮＡＮＤ論理回路で論理演算した結果を反転してラッチ信号ａＣＬＫとする構成である。ＮＯＲ論理回路によりアクティブコマンド（ＡＣＴＶ）サイクルであることが確認されたコマンドサイクルでのみラッチ動作を行うことができる。
【００６８】
ラッチ信号ｂＣＬＫの出力回路例では、ライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクルであることを認識するため、ＮＯＲ論理回路に活性状態を示すｉＣＳ、ｉＣＡＳ、及びｉＷＥを入力すると共に、非活性状態を示すｉＲＡＳｂを入力するので、ｉＣＬＫとのＮＡＮＤ論理回路結果を反転したラッチ信号ｂＣＬＫは、ライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクルでのみ出力される。
【００６９】
図１３では、ディセレクトコマンド（ＤＳＥＬ）サイクルに続き、アクティブコマンド（ＡＣＴＶ）サイクルからノンオペレーション（ＮＯＰ）サイクルを経てライトコマンド（ＷＲＩＴＥ）サイクルに至る動作シーケンスを示している。図１２に示す制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）により、アクティブコマンド（ＡＣＴＶ）サイクルにおいては、ラッチ信号ａＣＬＫが出力されアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄがラッチされバンクアドレス及び行（ロウ）アドレスとして取り込まれ、ライトコマンド（ＷＲＩＴＥ）サイクルにおいては、ラッチ信号ｂＣＬＫが出力されデータＤＱや書き込みマスク信号ＤＱＭ等がラッチされる。
【００７０】
ディセレクトコマンド（ＤＳＥＬ）サイクルやノンオペレーション（ＮＯＰ）サイクルにおいては、図１２に示す制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）は活性化せず、不要なラッチ動作が発生することはない。
【００７１】
また、アクティブコマンド（ＡＣＴＶ）サイクル以外のリードコマンド（ＲＥＡＤ、ＲＥＡＤＡ）サイクル、ライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクル、モードレジスタコマンド（ＭＲＳ）サイクル、プリチャージコマンド（ＰＲＥ）サイクル等においては、図示しない個別の制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）によりアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄのラッチ信号ａＣＬＫが出力される。
【００７２】
従って、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ等の制御信号（Ｃｏｎｔｒｏｌ）の組合せが、アクティブコマンド（ＡＣＴＶ）サイクル、リードコマンド（ＲＥＡＤ、ＲＥＡＤＡ）サイクル、ライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクル、モードレジスタコマンド（ＭＲＳ）サイクル、プリチャージコマンド（ＰＲＥ）サイクル等の各コマンドサイクルに対して個別の制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）がラッチ信号ａＣＬＫを出力するので、アドレスピンからの入力を必要とする動作サイクルにのみ動的にアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄをラッチすることができ、またライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクルにおいてにのみ動的にラッチ信号ｂＣＬＫを出力する制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）によりデータＤＱ等をラッチすることができるので、ＣＫＥピン等を利用するパワーダウンモード等のデバイスの休止状態ではなく通常の動作状態においても、ラッチデータの反転に伴うラッチ回路（Ｌａｔｃｈ）における貫通電流やラッチ回路の出力信号線の充放電電流等を必要最小限に低減することができる。
【００７３】
また、アドレス系信号ＢａｎｋＡｄｄ、Ａｄｄ、及びデータＤＱ等のラッチ回路（Ｌａｔｃｈ）には、内部同期信号ｉｎｔ．ＣＬＫに代えて制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）の出力信号ａＣＬＫ、ｂＣＬＫがラッチ信号として入力されているので、内部同期信号ｉｎｔ．ＣＬＫの駆動負荷を低減することができ、６４メガビットＳＤＲＡＭの場合を例にとれば、バンクアドレスＢａｎｋＡｄｄを含めた１４ビットのアドレス系信号に加え３２ビットのデータＤＱを入力する入力バッファを備えており、今後の大容量化に伴う多ビット化や、高速化による動作周波数の増大からも、内部同期信号ｉｎｔ．ＣＬＫの駆動負荷の低減による充放電電流の低減効果は大きなものとなる。
【００７４】
更に、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）については、第１実施形態と同様に、通常動作状態において常に活性状態を維持しているので、休止状態から活性状態への移行等の動作は必要ではなく、第２実施形態においても入力信号に対して高速応答性を維持することができる。
【００７５】
次に、図１４における第３実施形態では、アドレス系信号ＢａｎｋＡｄｄ、Ａｄｄをラッチするラッチ回路（Ｌａｔｃｈ）を、バンクアドレスＢａｎｋＡｄｄあるいは行（ロウ）アドレス用のラッチ回路（Ｌａｔｃｈ）と列（コラム）アドレス用のラッチ回路（Ｌａｔｃｈ）とで別々に設け、それぞれのアドレスＡｄｄが必要とされる動作条件において個別にラッチ動作を行うように、行（ロウ）アドレス用のラッチ回路（Ｌａｔｃｈ）に対してはラッチ信号ｒＣＬＫを出力する制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）を備え、列（コラム）アドレス用のラッチ回路（Ｌａｔｃｈ）に対してはラッチ信号ｃＣＬＫを出力する制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）を備える構成である。
【００７６】
ラッチ信号ｒＣＬＫは、バンクアドレスＢａｎｋＡｄｄあるいは行（ロウ）アドレスとしてアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄをラッチすべきサイクルで出力されるラッチ信号である。制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）は、アクティブコマンド（ＡＣＴＶ）サイクルやプリチャージコマンド（ＰＲＥ）サイクル等のコマンドサイクルに対して制御信号ｉＣＬＫ、ｉＲＡＳを入力信号として構成されており、同期信号ＣＬＫの立上がりエッジに同期して／ＲＡＳがローレベルである場合に制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）がラッチ信号ｒＣＬＫを出力し、上記のコマンドサイクルにおけるアドレス系信号ＢａｎｋＡｄｄ、ＡｄｄをラッチしてバンクアドレスＢａｎｋＡｄｄあるいは行（ロウ）アドレスの処理系に取り込む。
【００７７】
同様に、ラッチ信号ｃＣＬＫは、列（コラム）アドレスとしてアドレス系信号Ａｄｄをラッチすべきサイクルで出力されるラッチ信号であり、リードコマンド（ＲＥＡＤ、ＲＥＡＤＡ）サイクルやライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクル等のコマンドサイクルに対して制御信号ｉＣＬＫ、ｉＣＡＳを入力信号として制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）が構成されており、同期信号ＣＬＫの立上がりエッジに同期して／ＣＡＳがローレベルである場合にラッチ信号ｃＣＬＫを出力する。そしてラッチされたアドレス系信号Ａｄｄは、列（コラム）アドレスの処理系に取り込まれる。
【００７８】
ここで、ラッチ信号ｒＣＬＫ、ｃＣＬＫを受けてラッチ動作を行う構成のラッチ回路（Ｌａｔｃｈ）としては、第１及び第２実施形態と同様に、２つのインバータ論理回路を接続してリング状の構成としたラッチ回路において、少なくとも１つのインバータ論理回路をクロックドインバータ論理回路に置き換え、このクロックドゲートにラッチ信号ｒＣＬＫ、ｃＣＬＫを入力したもの等が考えられる。
【００７９】
第３実施形態では、バンクアドレスＢａｎｋＡｄｄあるいは行（ロウ）アドレスについてはラッチ信号ｒＣＬＫにより、また列（コラム）アドレスについてはラッチ信号ｃＣＬＫにより各々のラッチ回路（Ｌａｔｃｈ）がラッチ動作を行うが、ラッチ信号ｒＣＬＫは、／ＲＡＳがローレベルである場合あるいはアクティブコマンド（ＡＣＴＶ）サイクルやプリチャージコマンド（ＰＲＥ）サイクル等のコマンドサイクルに対してのみ出力されて動的にラッチ動作を行わせることができ、ラッチ信号ｃＣＬＫは、／ＣＡＳがローレベルである場合あるいはリードコマンド（ＲＥＡＤ、ＲＥＡＤＡ）サイクルやライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクル等のコマンドサイクルに対してのみ出力されて動的にラッチ動作を行わせることができる。そして、これら以外の動作サイクルにおいては制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）は活性化せず、不要なラッチ動作が発生することはない。従って、ＣＫＥピン等を利用するパワーダウンモード等のデバイスの休止状態ではなく通常の動作状態においても、ラッチデータの反転に伴うラッチ回路（Ｌａｔｃｈ）における貫通電流やラッチ回路（Ｌａｔｃｈ）の出力信号線の充放電電流等を必要最小限に低減することができるので、低消費電流動作を実現できると共に、高速応答性をも確保することができる。
【００８０】
また、ラッチ回路（Ｌａｔｃｈ）には、内部同期信号ｉｎｔ．ＣＬＫに代えて制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）の出力信号ｒＣＬＫ、ｃＣＬＫがラッチ信号として入力されているので、内部同期信号ｉｎｔ．ＣＬＫの駆動負荷を低減することができると共に、ラッチ回路（Ｌａｔｃｈ）をバンクアドレスＢａｎｋＡｄｄあるいは行（ロウ）アドレスの処理系と、列（コラム）アドレスの処理系とで分離した構成となっているので、各ラッチ回路（Ｌａｔｃｈ）の駆動負荷は必要最小限にまで低減することができる。６４メガビットＳＤＲＡＭの場合を例にとれば、バンクアドレスＢａｎｋＡｄｄを含めた１４ビットのアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄについて上記効果が期待でき、今後の大容量化に伴う多ビット化や高速化による動作周波数の増大に対しても、内部同期信号ｉｎｔ．ＣＬＫの駆動負荷及びアドレスのラッチ回路の駆動負荷は共に低減され充放電電流の低減効果は大きなものとなる。
【００８１】
更に、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）は、第１及び第２実施形態と同様に、通常動作状態において常に活性状態を維持しているので、入力信号に対して高速応答性を維持することができる。
【００８２】
以上詳細に説明したとおり、第１実施形態においては、図５に示すようにバンクアドレスＢａｎｋＡｄｄ入力回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）、及びアドレスＡｄｄ入力回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）の各出力信号を、制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）の出力信号ａＣＬＫによりラッチする構成であり、ラッチ信号ａＣＬＫは、ｉＣＬＫ信号の立上がりエッジにｉＲＡＳ信号がローレベルであるときハイレベルのパルス状信号を出力し（図７の第１具体例の場合）、あるいはｉＣＬＫ信号の立上がりエッジにｉＲＡＳあるいはｉＣＡＳ信号がローレベルであれば、ハイレベルの信号を出力する（図９の第２具体例の場合）構成としているので、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ等の制御信号（Ｃｏｎｔｒｏｌ）の組合せが、アクティブコマンド（ＡＣＴＶ）サイクル、リードコマンド（ＲＥＡＤ、ＲＥＡＤＡ）サイクル、ライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクル、モードレジスタコマンド（ＭＲＳ）サイクル、プリチャージコマンド（ＰＲＥ）サイクル等のアドレスピンからの入力が必要なコマンドサイクルにのみ動的にラッチ動作を行わせることができ、パワーダウンモード等のデバイスの休止状態ではなく通常の動作状態においても、ラッチデータの反転に伴うラッチ回路（Ｌａｔｃｈ）における貫通電流やラッチ回路（Ｌａｔｃｈ）の出力信号線の充放電電流等を必要最小限に低減することができる。
【００８３】
また、アドレス系信号ＢａｎｋＡｄｄ、Ａｄｄのラッチ回路（Ｌａｔｃｈ）には、内部同期信号ｉｎｔ．ＣＬＫに代えてラッチ信号ａＣＬＫが入力されているので、内部同期信号ｉｎｔ．ＣＬＫの駆動負荷を低減することができ、今後の大容量化に伴う多ビット化や、高速化による動作周波数の増大からも、内部同期信号ｉｎｔ．ＣＬＫの駆動負荷の低減による充放電電流の低減効果は大きなものとなる。
【００８４】
更に、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）は、通常動作状態において常に活性状態を維持しているので、信号入力時に休止状態から活性状態への移行等の動作は必要ではなく、入力信号に対して高速応答性を維持することができる。
【００８５】
また、第２実施形態においては、図１１に示すようにアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄのラッチ信号ａＣＬＫに加え、データＤＱや書き込みマスク信号ＤＱＭのラッチ信号ｂＣＬＫを出力する制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）を備えており、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ等の制御信号（Ｃｏｎｔｒｏｌ）の組合せが、アクティブコマンド（ＡＣＴＶ）サイクル、リードコマンド（ＲＥＡＤ、ＲＥＡＤＡ）サイクル、ライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクル、モードレジスタコマンド（ＭＲＳ）サイクル、プリチャージコマンド（ＰＲＥ）サイクル等の各コマンドサイクルに対して個別の制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）がラッチ信号ａＣＬＫを出力するので、アドレスピンからの入力を必要とする動作サイクルにのみ動的にアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄをラッチすることができ、またライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクルにおいてにのみ動的にラッチ信号ｂＣＬＫを出力するので、データＤＱ等をラッチすることができる、デバイスの休止状態ではなく通常の動作状態においても、ラッチデータの反転に伴うラッチ回路（Ｌａｔｃｈ）における貫通電流やラッチ回路の出力信号線の充放電電流等を必要最小限に低減することができる。
【００８６】
また、アドレス系信号ＢａｎｋＡｄｄ、Ａｄｄ、及びデータＤＱ等のラッチ回路（Ｌａｔｃｈ）には、内部同期信号ｉｎｔ．ＣＬＫに代えてラッチ信号ａＣＬＫ、ｂＣＬＫが入力されているので、内部同期信号ｉｎｔ．ＣＬＫの駆動負荷を低減することができ、今後の大容量化に伴う多ビット化や、高速化による動作周波数の増大からも、内部同期信号ｉｎｔ．ＣＬＫの駆動負荷の低減による充放電電流の低減効果は大きなものとなる。
【００８７】
更に、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）は、通常動作状態において常に活性状態を維持しているので、信号入力に際して、休止状態から活性状態への移行等の動作は必要ではなく、入力信号に対して高速応答性を維持することができる。
【００８８】
次に、第３実施形態においては、図１４に示すようにアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄのラッチ回路（Ｌａｔｃｈ）を、バンクアドレスＢａｎｋＡｄｄあるいは行（ロウ）アドレス用のラッチ回路（Ｌａｔｃｈ）と列（コラム）アドレス用のラッチ回路（Ｌａｔｃｈ）とで別々に設け、それぞれの動作条件において個別にラッチ動作を行うように、行（ロウ）アドレス用のラッチ信号ｒＣＬＫと、列（コラム）アドレス用のラッチ信号ｃＣＬＫとを出力する制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）を別個に備えており、ラッチ信号ｒＣＬＫは、／ＲＡＳがローレベルあるいはアクティブコマンド（ＡＣＴＶ）サイクルやプリチャージコマンド（ＰＲＥ）サイクル等のコマンドサイクルに対してのみ出力されて動的にラッチ動作を行わせ、ラッチ信号ｃＣＬＫは、／ＣＡＳがローレベルあるいはリードコマンド（ＲＥＡＤ、ＲＥＡＤＡ）サイクルやライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクル等のコマンドサイクルに対してのみ出力されて動的にラッチ動作を行わせることができるので、不要なラッチ動作が発生することはなく、デバイスの休止状態ではなく通常の動作状態においても、ラッチデータの反転に伴うラッチ回路（Ｌａｔｃｈ）における貫通電流やラッチ回路（Ｌａｔｃｈ）の出力信号線の充放電電流等を必要最小限に低減することができ、低消費電流動作と共に、高速応答性をも確保することができる。
【００８９】
また、ラッチ回路（Ｌａｔｃｈ）は、内部同期信号ｉｎｔ．ＣＬＫに代えてラッチ信号ｒＣＬＫ、ｃＣＬＫが入力されているので、内部同期信号ｉｎｔ．ＣＬＫの駆動負荷を低減することができると共に、ラッチ回路（Ｌａｔｃｈ）をバンクアドレスＢａｎｋＡｄｄあるいは行（ロウ）アドレスの処理系と、列（コラム）アドレスの処理系とで分離した構成となっているので、各ラッチ回路（Ｌａｔｃｈ）の駆動負荷は必要最小限にまで低減することができ、今後の大容量化に伴う多ビット化や高速化による動作周波数の増大に対しても、充放電電流の低減効果は大きなものとなる。
【００９０】
更に、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）は、通常動作状態において常に活性状態を維持しているので、入力信号に対して高速応答性を維持することができる。
【００９１】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【００９２】
本実施形態においては、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）の出力信号を制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）の入力信号とする構成を示したが、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）の出力信号をラッチ回路（Ｌａｔｃｈ）にてラッチした信号を入力信号として制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）に入力する構成とすることもできる。
【００９３】
これにより、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）の出力信号の駆動能力を必要最低限に抑えて電流消費を低減しながら、制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）の論理演算には十分な駆動能力を有するラッチ回路（Ｌａｔｃｈ）にてラッチした信号を入力信号として入力することができ、制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）における動作を確実に行うことができる。
【００９４】
また、本実施形態においては、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）として図１５に示すように差動増幅回路方式を例に説明をしたが、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）はこれに限定されるものではなく、ＣＭＯＳ論理回路等で構成した回路を入力回路とすることもできる。
【００９５】
また、同期信号ＣＬＫの立上がりエッジに同期して、コマンドサイクルを構成する制御信号を取り込むとして説明したが、立下がりエッジに同期して取り込む構成とするも可能である。
【００９６】
更に、ラッチ回路（Ｌａｔｃｈ）のラッチ信号の出力を、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ等の制御信号の論理組合せによるコマンドにより行う場合について説明したが、これに限定されるものではなく、少なくとも１つの制御信号によりラッチ動作を行なわせる構成とすることもできる。
【００９７】
本実施形態においては、６４メガビット同期型ランダムアクセスメモリ（ＳＤＲＡＭ）を例にとり説明したが、同期型の半導体記憶装置であればランダムアクセスメモリに限定されることはなく、スタティックラムやフラッシュメモリ等の各種の半導体記憶装置にも同様に適用できる。また記憶容量の多少に関わらず適用できる。
【００９８】
（付記１） 同期信号を入力する第１入力回路と、制御信号を入力する１以上の第２入力回路と、個々のメモリセルにアクセスするために必要なアドレス、データ等の入力情報を入力する複数の第３入力回路とを備える同期式半導体記憶装置において、
前記第１入力回路の出力信号と、前記１以上の第２入力回路のうち少なくとも何れか１の第２入力回路の出力信号とを入力信号とする論理回路と、
前記第３入力回路の出力信号を、前記論理回路の出力信号に応じてラッチする第１ラッチ回路とを備えることを特徴とする同期式半導体記憶装置。
【００９９】
（付記２） 前記論理回路は、
前記第１入力回路の出力信号を検出する検出回路と、
前記検出回路による前記第１入力回路の出力信号の検出時に、前記少なくとも何れか１の第２入力回路の出力信号が所定条件であることを確認する論理演算回路とを備え、
前記第１ラッチ回路は、
前記論理演算回路の出力信号を入力してラッチ動作を活性化する活性化回路を備え、
前記論理演算回路が前記所定条件であることを確認して前記活性化回路を駆動することに基づき、前記第３入力回路の出力信号をラッチすることを特徴とする付記１に記載の同期式半導体記憶装置。
同期信号の入力検出時に１以上の制御信号の論理関係を演算して所定条件であることを確認した場合に、入力されている情報入力信号のラッチ動作を活性化する。
これにより、第１入力回路の出力信号である同期信号の検出時に第２入力信号に入力される１以上の制御信号が所定条件であれば、第１ラッチ回路を活性化してメモリセルにアクセスする際に必要なアドレス、データ等の入力情報を入力する第３入力回路の出力信号をラッチし、所定条件に合致しない場合にはラッチ動作を行わないので、第３入力回路の入力端子に入力すべき信号がある場合にのみラッチ動作をすることができ、信号レベルが不定状態の際には同期信号により不要なラッチ動作をしてラッチデータが反転することはなく、通常の動作状態において動作サイクル毎にラッチ動作を動的に行うことができ、不要ラッチ動作によるデータ反転に伴う貫通電流等の電流消費やラッチ回路の出力信号線の充放電による電流消費が発生することはない。
【０１００】
（付記３） 前記第１および第２入力回路の出力信号に基づき、前記第１ラッチ回路においてラッチされる前記第３入力回路の出力信号は、前記第１入力回路への前記同期信号の入力時に前記第３入力回路に入力されている前記アドレス、データ等の入力情報であり、
前記ラッチ動作は、前記同期信号の１サイクル内に完了することを特徴とする付記１又は２に記載の同期式半導体記憶装置。
同期信号の入力時にアドレス等の入力情報を受け付け、同期信号が完結する前に入力情報のラッチを完了する。
これにより、同一の同期信号に対して、制御信号を入力し、所定の論理関係にあればメモリセルアクセスに必要なアドレス、データ等の入力情報をラッチすることができるので、入力信号に対する高速応答性を実現することができる。
【０１０１】
（付記４） 前記第２入力回路の出力信号をラッチする第２ラッチ回路を備え、
前記論理回路に入力される前記第２入力回路の出力信号は、前記第２ラッチ回路の出力信号であることを特徴とする付記１又は２に記載の同期式半導体記憶装置。
ラッチされた制御信号に基づき論理演算をして、入力情報のラッチを行う。
これにより、第２入力回路の出力信号の駆動能力を必要最低限に抑えて電流消費を低減しながら、論理回路における論理演算には十分な駆動能力を有する第２ラッチ回路の出力信号を入力することができ、論理回路における動作を確実に行うことができる。
【０１０２】
（付記５） 前記第３入力回路のうち前記アドレスが入力されるアドレス入力回路は、
行アドレス用ラッチ回路と、列アドレス用ラッチ回路とを別個独立に備え、
更に、前記行アドレス用ラッチ回路のラッチ動作を制御する行アドレス用論理回路と、前記列アドレス用ラッチ回路のラッチ動作を制御する列アドレス用論理回路とを別個独立に備えることを特徴とする付記１又は２に記載の同期式半導体記憶装置。
行アドレスは、行アドレス用論理回路で制御された行アドレス用ラッチ回路によりラッチされ、列アドレスは、列アドレス用論理回路で制御された列アドレス用ラッチ回路によ りラッチされる。
これにより、アドレス用ラッチ回路の駆動すべき負荷を、行アドレス用ラッチ回路と列アドレス用ラッチ回路に分けて接続するので、各アドレス用ラッチ回路の駆動負荷を低減することができ、駆動時の電流消費を低減することができると共に、高速応答性を実現することができる。
【０１０３】
（付記６） 前記第２入力回路に入力される前記制御信号は、
／ＣＳ、／ＲＡＳ、／ＣＡＳ、もしくは／ＷＥであることを特徴とする付記１に記載の同期式半導体記憶装置。
【０１０４】
（付記７） 前記論理回路の出力信号は、アクティブコマンド、リードコマンド、ライトコマンド、プリチャージコマンド、もしくはモードレジスタセットコマンドであることを特徴とする付記１又は２に記載の同期式半導体記憶装置。
【０１０５】
（付記８） 前記入力情報は書き込みマスク制御信号を含み、前記アドレスにはバンクアドレスを含むことを特徴とする付記１に記載の同期式半導体記憶装置。
【０１０６】
（付記９） 同期信号を入力する同期信号入力工程と、１以上の制御信号を入力する制御信号入力工程と、個々のメモリセルにアクセスするために必要なアドレス、データ等の入力情報を入力する情報入力工程とを備える同期式半導体記憶装置の入力情報のラッチ制御方法において、
前記同期信号入力工程により得られる出力信号と、前記制御信号入力工程により得られる１以上の出力信号とを入力する論理工程と、
前記論理工程により得られる出力信号に応じて、前記情報入力工程により得られる出力信号をラッチする第１ラッチ工程とからなることを特徴とする同期式半導体記憶装置の入力情報のラッチ制御方法。
【０１０７】
（付記１０） 前記論理工程は、
前記同期信号入力工程により得られる出力信号を検出する検出工程と、
前記検出工程による検出時に、前記制御信号入力工程により得られる１以上の出力信号が所定条件であることを確認する論理演算工程とからなり、
前記第１ラッチ工程は、
前記論理演算工程により得られる出力信号が所定条件であることに基づき、前記情報入力工程により得られる出力信号をラッチするラッチ活性化工程からなることを特徴とする付記９に記載の同期式半導体記憶装置の入力情報のラッチ制御方法。
【０１０８】
（付記１１） 前記第１ラッチ工程は、
前記同期信号入力工程の１サイクル期間内に、前記同期信号入力工程と並行して行われる前記情報入力工程により得られる前記出力信号のラッチを完了することを特徴とする付記９又は１０に記載の同期式半導体記憶装置の入力情報のラッチ制御方法。
【０１０９】
（付記１２） 前記制御信号入力工程により得られる前記出力信号をラッチする第２ラッチ工程からなり、
前記論理工程に入力される前記制御信号入力工程により得られる前記出力信号は、前記第２ラッチ工程により得られる出力信号であることを特徴とする付記９又は１０に記載の同期式半導体記憶装置の入力情報のラッチ制御方法。
【０１１０】
（付記１３） 前記第１ラッチ工程は、前記制御信号入力工程において入力される／ＣＳ、／ＲＡＳ、／ＣＡＳ、もしくは／ＷＥの適宜な組合せにより実行されることを特徴とする付記９に記載の同期式半導体記憶装置の入力情報のラッチ制御方法。
【０１１１】
（付記１４） 前記第１ラッチ工程は、前記論理工程により得られる出力信号が、アクティブコマンド、リードコマンド、ライトコマンド、プリチャージコマンド、もしくはモードレジスタセットコマンドである場合に実行されることを特徴とする付記９又は１０に記載の同期式半導体記憶装置の入力情報のラッチ制御方法。
【０１１２】
（付記１５） 前記情報入力工程において入力される前記入力情報は書き込みマスク制御信号を含み、前記アドレスにはバンクアドレスを含むことを特徴とする付記９に記載の同期式半導体記憶装置の入力情報のラッチ制御方法。
また、付記（６）および（１３）では、制御信号として／ＣＳ、／ＲＡＳ、／ＣＡＳ、もしくは／ＷＥが入力され、適宜な組合せにより入力情報がラッチされる。
これにより、同期式半導体記憶装置における制御信号である／ＣＳ、／ＲＡＳ、／ＣＡＳ、もしくは／ＷＥを制御信号として入力情報のラッチ制御を行うことができるので、パワーダウンモード等の外部ピンによる同期式半導体記憶装置の休止状態時の低消費電流化とは異なり、通常の活性化状態において入力信号に対する高速応答性を妨げることなく動的に低消費電流動作を制御することができる。
また、付記（７）および（１４）では、入力情報のラッチ動作を行う制御信号の論理演算結果が、アクティブコマンド、リードコマンド、ライトコマンド、プリチャージコマンド、もしくはモードレジスタセットコマンドである場合にラッチ動作を行う。
これにより、同期式半導体記憶装置におけるアクティブコマンド、リードコマンド、ライトコマンド、プリチャージコマンド、もしくはモードレジスタセットコマンドに対して入力情報のラッチ制御を行うことができるので、パワーダウンモード等の外部ピンによる同期式半導体記憶装置の休止状態時の低消費電流化とは異なり、通常の活性化状態において入力信号に対する高速応答性を妨げることなく動的に低消費電流制御をすることができる。
また、付記（８）および（１５）では、入力情報には、入出力の制御である書き込みマスク制御、及びバンク切り替え機能を含む場合のバンクアドレスを含む。
これにより、同期式半導体記憶装置における書き込みマスク制御信号やバンクアドレスに対してもラッチ制御をするので、これらの信号入力が不定状態であるときにも不要なラッチ動作をすることはなく、消費電流の低減を図ることができる。
【０１１３】
【発明の効果】
本発明によれば、入力バッファの高速応答性を損なうことなく、通常の動作状態において必要される動作サイクルでのみ入力バッファ回路を活性化させて不必要な電流消費を低減することができ、入力信号に対する高速応答性を維持しながら低消費電流化を図ることができる。
【図面の簡単な説明】
【図１】 従来技術における入力バッファ回路のブロック図である。
【図２】 従来技術における入力バッファ回路の動作波形図である。
【図３】 第１の従来例における入力バッファ回路である。
【図４】 第２の従来例における入力初段回路である。
【図５】 第１実施形態における入力バッファ回路のブロック図である。
【図６】 第１実施形態における入力バッファ回路の動作波形図である。
【図７】 第１実施形態における制御論理回路の第１具体例を示す回路図である。
【図８】 第１実施形態における制御論理回路の第１具体例の動作波形図である。
【図９】 第１実施形態における制御論理回路の第２具体例を示す回路図である。
【図１０】 第１実施形態における制御論理回路の第２具体例の動作波形図である。
【図１１】 第２実施形態における入力バッファ回路のブロック図である。
【図１２】 第２実施形態における制御論理回路の具体例を示す回路図である。
【図１３】 第２実施形態における入力バッファ回路の動作波形図である。
【図１４】 第３実施形態における入力バッファ回路のブロック図である。
【図１５】 レベルコンバータ回路の具体例を示す回路図である。
【図１６】 ラッチ回路の具体例を示す回路図である。
【符号の説明】
ａＣＬＫ、ｂＣＬＫ、ｒＣＬＫ、ｃＣＬＫ
ラッチ信号
ＡＣＴＶ アクティブコマンド
ＲＥＡＤ、ＲＥＡＤＡ リードコマンド
ＷＲＩＴＥ、ＷＲＩＴＥＡ ライトコマンド
ＭＲＳ モードレジスタコマンド
ＰＲＥ プリチャージコマンド
／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ
制御信号
【発明の属する技術分野】
本発明は、同期式半導体記憶装置において、入力情報を受ける入力回路の出力信号をラッチするラッチ回路に関するものであり、特に、消費電流を低減することができるラッチ回路を有する同期式半導体記憶装置、及びその入力情報のラッチ制御方法に関するものである。
【０００２】
【従来の技術】
近年の半導体記憶装置は、パーソナルコンピュータ等の処理能力の向上に伴い、データアクセスの高速化の要求が強く、外部クロックに同期してデータの入出力を行う同期型の半導体記憶装置の進歩・発展が著しい。また、同時に機器の携帯性に対する技術向上もとどまることを知らず、半導体記憶装置においても一層の低消費電流化が望まれている。代表的な製品分野としては、モバイルＰＣ、ノートＰＣ等の高度なコンピューティング能力を備えた携帯機器の進展が著しく、このような機器に搭載される半導体記憶装置として、同期型ダイナミックランダムアクセスメモリに代表される低消費電流動作を実現できる同期型半導体記憶装置が必要とされている。低消費電流化へのアプローチとしては、パワーダウンモード等のシステムの休止状態での制御はすでに実現されている他、後述の方策が種々検討されている。
【０００３】
図１に外部ピンよりの信号を受ける入力バッファ回路の回路ブロック図を示す。外部ピンには／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ等の各種制御信号（Ｃｏｎｔｒｏｌ）、バンクアドレスＢａｎｋＡｄｄやアドレスＡｄｄ、データＤＱや書き込みマスク信号ＤＱＭ等が入力され、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）（図１５、参照）により所定基準電圧Ｖｒｆに対する入力信号の電圧レベルの高低を検出した後、この電圧レベルを内部回路の振幅レベルに変換する。この回路は、図１５に示すような差動増幅回路方式で実現される他、ＣＭＯＳ論理回路等にて構成することも可能である。レベル変換された入力信号は、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）によりレベル変換されドライバー回路（Ｄｒｉｖｅｒ）により駆動能力を向上した内部同期クロックｉｎｔ．ＣＬＫの立上がりエッジに同期してラッチ回路（Ｌａｔｃｈ）（図１６、参照）にラッチされることにより、内部回路（ｉｎｔ．Ｃｉｒｃｕｉｔ）に利用されると共に外部ピンに印加すべき信号のセットアップ、ホールド仕様を決定している。
【０００４】
ここで、６４メガビットの同期型半導体記憶装置を例にとると、アドレスＡｄｄはバンクアドレスＢａｎｋＡｄｄを含め１４ビットで構成され、データＤＱは、３２ＤＱの構成であり、今後の大容量化、多ＤＱ化に伴い、アドレスＢａｎｋＡｄｄ、Ａｄｄ、及びデータＤＱに代表される入力バッファ回路数は増大する傾向にある。
【０００５】
図２に動作波形図を示す。同期信号ＣＬＫと同相信号である内部同期信号ｉｎｔ．ＣＬＫの立上がりエッジに同期して、全てのラッチ回路（Ｌａｔｃｈ）がラッチ動作を行うことにより、図２におけるアクティブコマンド（ＡＣＴＶ）サイクルにおいてバンクアドレスＢａｎｋＡｄｄおよびロウアドレスのラッチ動作を行う。図２においては、毎サイクルでラッチ動作を行っており、多ピン化する現状においては、入力バッファ回路における低消費電流化は重要な要素であり、各種の方策が検討、実施されてきている。
【０００６】
例えば、第１の従来技術である特開平１１−２７３３４１では、クロック同期型の半導体装置において図３に示すように、入力バッファ１００は、差動入力バッファ１０１、差動入力バッファ出力をラッチするラッチ回路１０２、及び差動入力バッファ１０１とラッチ回路１０２とを所定のタイミングにおいてのみ活性化する制御回路１０３から構成されている。
【０００７】
即ち、制御回路１０３に、パワーダウン信号ＰＤ、ラッチ信号ＱＣＬＫＢのいずれの信号も非活性（ローレベル）であるときには、差動入力バッファ１０１とラッチ回路１０２は活性化され、参照電圧Ｖｒｅｆに対する外部入力信号ＩＮの電圧レベルを差動入力バッファ１０１にて差動増幅して出力信号としてレベル変換した後、ラッチ回路１０２にてデータ保持動作を行い、パワーダウン信号ＰＤ、あるいはラッチ信号ＱＣＬＫＢの少なくともいずれの１方の信号が活性（ハイレベル）であるときには、制御回路１０３のＮＯＲ１０１出力がＮＭＯＳトランジスタＱ１０６を、ＮＯＲ１０１出力をインバータＩＶで反転した信号がＰＭＯＳトランジスタＱ１０５を共にオフすると共に、ラッチ回路１０２を構成するクロックドインバータＣＩＶをオフするので、差動入力バッファ１０１のバイアス電流とラッチ回路１０２におけるデータ切り替わり時の貫通電流は共に流れない。
【０００８】
従って、パワーダウン信号ＰＤが非活性（ローレベル）である通常の動作状態において、データ入力が行われる同期信号（クロック）に合わせて所定時間、ラッチ信号ＱＣＬＫＢを非活性（ローレベル）とし、その後のラッチ期間において活性（ハイレベル）とすることにより、入力されたデータのラッチ状態における電流消費を低減するものである。
【０００９】
また、第２の従来技術である特開平７−１７７０１５では、Ａ、Ｂの２バンク構成の同期型半導体装置において図４に示すように、バンク選択状態においてバーストリードを行う際に、入力初段回路へのバイアス電流の供給を止める構成となっている。
【００１０】
即ち、バンク選択信号（Ａバンクに対しては信号ＡＲＡＥ、Ｂバンクに対しては信号ＢＲＡＥ）のいずれか一方がハイレベルとなり選択され（ＮＯＲ論理ゲート２０１）、バーストリード信号ＲＥＡＤＢがハイレベルとなりバーストリード状態となり（ＮＯＲ論理ゲート２０２）、且つパワーダウン信号ＰＷＤＮＢがローレベルであり通常の動作状態にある場合、これらの信号の論理積（ＮＡＮＤ論理ゲート２０３）を反転（インバータ２０４）した出力信号ＰＷＤＮＢ２がハイレベルとなる。この出力信号ＰＷＤＮＢ２は、インバータ２０５で反転されて入力初段回路のバイアス用ＰＭＯＳトランジスタ２０６、２０７をオフすることにより入力初段回路へのバイアス電流の供給を止めるものである。
【００１１】
また、図中のタイミングチャートはＡバンクにおける４ビットバーストリードを表す。Ｔ１サイクルに先立ち、／ＲＡＳをローレベルにセットしておきＴ１サイクルでの同期クロックＣＬＫの立上がりエッジでＡバンクアクティブコマンドを認識すると、Ｔ１サイクルにおいてＡバンク選択信号ＡＲＡＥがハイレベルに遷移する。次にＴ１サイクルにおいて、／ＲＡＳをハイレベル、／ＣＡＳをローレベルに遷移しておきＴ２サイクルでＡバンクリードコマンドを認識する。Ｔ２サイクルにおいてバーストリード信号ＲＥＡＤＢがローレベルに遷移するが、この時、出力イネーブルマスク信号ＯＥＭＳＫはローレベルを維持しているとすると、信号ＰＷＤＮＢ２はローレベルに遷移し引き続くサイクルにおいてもローレベルを維持しながらバーストリード動作を行う（Ｔ３乃至Ｔ６）。
【００１２】
従って、Ｔ１サイクルでバーストＡバンク選択信号ＡＲＡＥがハイレベルに遷移した後、引き続くＴ２サイクルにおいてバーストリード信号ＲＥＡＤＢがローレベルに遷移するまでのバーストリード動作の起動期間を除き信号ＰＷＤＮＢ２はローレベルを維持し、入力初段回路をパワーカットして消費電流の低減を図っている。
【００１３】
尚、上記説明では、Ａバンクへのバーストリード動作について説明したが、Ｂバンクに対しても同様な動作をすることはいうまでもない。
【００１４】
【発明が解決しようとする課題】
しかしながら、第１の従来技術である特開平１１−２７３３４１では、入力バッファ１００の活性化期間が同期クロックの立下がりエッジから所定時間に限定されているものの、全てのクロックサイクルで動作するため図２に示すように、アドレスやデータ等を入力するサイクルでなく、外部ピンの電位状態が不定状態となっている場合（図２中、ＤＳＥＬ、ＮＯＰ）にもコマンド等の取り込み動作を行うこととなり、不必要な差動入力バッファ１０１のバイアス電流、ラッチ回路１０２における反転データラッチ時の貫通電流、更にはデータ反転の際の内部信号線の充放電電流等の電流が流れてしまい消費電流を低減することができないという問題がある。
【００１５】
ここでコマンド等の入力をしないサイクルとは、例えば、アクティブコマンドを受け付けた場合、内部動作としてメモリセルからデータを読み出しセンスアンプにて増幅するまでの時間はリード動作を行うことはできないので、特に同期クロックの周波数が高速である場合に、アクティブコマンドからリードコマンドまでには、データ読み出しが可能となるまでのウェイトサイクル（ＮＯＰサイクル）を意味する。このノンオペレーション（ＮＯＰ）サイクルでは、メモリセルに記憶されているデータのセンスアンプによる増幅を行っている期間であり、外部ピンからのコマンド等は一切受け付けられないにも関わらず、入力バッファ１００には同期クロックが入力されているため、入力信号のレベル変換及びラッチ動作を行うため、無駄な電流消費を生じてしまい消費電流を低減することができず問題である。
【００１６】
更に、バーストリード動作終了時にＡバンクプリチャージコマンドを受け付けるが、この場合、必要となるアドレスはバンクを指定するバンクアドレスのみであり通常のアドレスは不要であるにも関わらず、アドレスを入力する全ての入力バッファ１００が活性化されるため不必要なアドレスについてもレベル変換及びラッチ動作を行うため無駄な電流消費を生じてしまい消費電流の低減をすることができず問題である。
【００１７】
また、クロックサイクルの終了時点でバイアス電流の供給が止められ動作を停止している入力バッファ１００が、次サイクルにおける同期クロックの立上がりエッジ、あるいは立下がりエッジにおいてバイアス電流の供給を開始すると共に、コマンド等の取り込みを行わなければならず、高速化に伴いコマンド等のセットアップ、ホールド時間の仕様が益々厳しくなる現状においては、高速化への妨げとなり問題である。
【００１８】
また、第２の従来技術である特開平７−１７７０１５では、入力初段回路へのバイアス電流の供給を同期クロックの立上がりエッジに受け付けるコマンドに基づいて活性化されるバンク選択信号ＡＲＡＥ、ＢＲＡＥにより行う。同期クロックの立上がりエッジからバンク選択信号ＡＲＡＥ、ＢＲＡＥの活性化までの論理ゲート段数が数十段を必要とすることからその伝播遅延は入力信号のセットアップ、ホールド時間の仕様を満足することはできず、入力初段回路を活性化する同期クロックのサイクルに合わせてデータやアドレス等を入力する入力初段回路の活性化が間に合わないという問題がある。従って、本従来技術は、バンク活性化コマンドと同一サイクルで信号を取り込む必要のない入力初段回路への適用に限定され、消費電流の低減に限界があり問題である。
【００１９】
また、図４のタイミングチャートにおいては、Ａバンクアクティブコマンドのサイクルとリードコマンドのサイクルが隣接しているが、Ａバンクアクティブコマンドを受け付けた半導体記憶装置は、メモリセルからのデータの読み出し及びセンスアンプでの増幅動作を行い、次のステップであるリードコマンドに備える必要があり、メモリセルからのデータの読み出しからセンスアンプでの増幅動作が１同期クロックサイクルで実行できる場合には、図４のタイミングチャートに示すように連続するクロックサイクルでＡバンクアクティブコマンドからリードコマンドを実行することができるが、近年の高速化に伴い同期クロックの高速化が進展した現状においては、内部における増幅動作に要する時間が同期クロックサイクル以上必要とされるため、リードコマンドに至るまでにノンオペレーション（ＮＯＰ）サイクルを挿入する必要がある。そして必要となるノンオペレーション（ＮＯＰ）サイクル数は、同期クロックサイクルの高速化に伴い増加する傾向にある。図４の従来技術ではこのノンオペレーション（ＮＯＰ）サイクル期間中は、入力初段回路が活性化されることとなるので、高速化の進展に伴い不必要な入力初段回路動作が増加することとなり、消費電流を図ることができず問題である。
【００２０】
本発明は前記従来技術の問題点を解消するためになされたものであり、同期型の半導体記憶装置において、入力バッファの高速応答性を損なうことなく必要とされる動作サイクルでのみ入力バッファ回路を活性化させることにより、不必要な電流消費を低減することができ、入力信号に対する高速応答性を維持しながら低消費電流化を実現することができる同期型半導体記憶装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
前記目的を達成するために、本発明に係る同期式半導体記憶装置は、制御信号と、アドレスおよびデータとが、同期信号の同じサイクルで入力される同期式半導体記憶装置において、同期信号を入力する第１入力回路と、制御信号のうちＲＡＳ信号を入力する第２入力回路と、制御信号のうちＣＡＳ信号を入力する第３入力回路と、アドレスを入力する第４入力回路と、データを入力する第５入力回路と、第１入力回路および第２入力回路の出力信号を入力する第１論理回路と、第１入力回路および第３入力回路の出力信号を入力する第２論理回路と、第１入力回路、第２入力回路、および第２入力回路の出力信号を入力する第３論理回路と、第４入力回路の出力信号のうちロウアドレスを、第１論理回路の出力信号に応じてラッチする第１ラッチ回路と、第４入力回路の出力信号のうちコラムアドレスを、第２論理回路の出力信号に応じてラッチする第２ラッチ回路と、第５入力回路の出力信号を、第３論理回路の出力信号に応じてラッチする第３ラッチ回路とを備えることを特徴とする。
【００２２】
また、本発明に係る同期式半導体記憶装置の入力情報のラッチ制御方法は、同期信号、ＲＡＳ信号、ＣＡＳ信号、アドレス、データを入力し、同期信号とＲＡＳ信号とを第１の論理演算し、同期信号とＣＡＳ信号とを第２の論理演算し、同期信号とＲＡＳ信号とＣＡＳ信号とを第３の論理演算し、第１の論理演算の結果に基づいて、アドレスのうちロウアドレスをラッチし、第２の論理演算の結果に基づいて、アドレスのうちコラムアドレスをラッチし、第３の論理演算の結果に基づいて、データをラッチすることを特徴とする。
【００２３】
本発明では、同期信号と、ＲＡＳ信号、ＣＡＳ信号、ＲＡＳ信号およびＣＡＳ信号との各々の論理関係により論理演算される出力結果に応じてメモリアクセスに必要なアドレスおよびデータがラッチされる。
【００２４】
これにより、第１入力回路の出力信号である同期信号と、第２入力回路に入力される１以上の制御信号とを入力する論理回路の出力信号として得られる論理関係に応じた場合にのみ、メモリセルにアクセスする際に必要なアドレス、データ等の入力情報を入力する第３入力回路の出力信号を第１ラッチ回路にてラッチし、制御信号が所定の論理関係に合致せず論理回路が出力信号を出力しない場合にはラッチ動作を行わないので、第３入力回路の入力端子に入力すべき信号がある場合にのみラッチ動作をすることができ、信号レベルが不定状態の際には同期信号により不要なラッチ動作をしてラッチデータが反転することはなく、通常の動作状態において動作サイクル毎にラッチ動作を動的に行うことができ、不要ラッチ動作によるデータ反転に伴うラッチ回路の貫通電流等の電流消費やラッチ回路の出力信号線の充放電動作による電流消費が発生することはない。
【００２５】
また、同期信号に代えて論理回路の出力信号によりラッチ回路を制御するので、第１入力回路の出力信号に接続される信号線負荷を軽減することができ、同期信号が駆動する際の消費電流を軽減することができる。
【００２６】
更に、第１乃至第３入力回路の活性化制御を行うことなく活性状態を維持しながら低消費電流化を図ることができるので、入力信号に対する高速応答性を妨げることなく低消費電流化を実現することができる。
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【００４１】
【００４２】
【００４３】
【００４４】
【００４５】
【００４６】
【００４７】
【００４８】
【発明の実施の形態】
以下、本発明について６４メガビット同期型ランダムアクセスメモリ（ＳＤＲＡＭ）において具体化した実施形態を図５乃至図１６に基づき図面を参照しつつ詳細に説明する。図５は、第１実施形態における入力バッファ回路のブロック図である。図６は、第１実施形態における入力バッファ回路の動作波形図である。図７は、第１実施形態における制御論理回路の第１具体例を示す回路図である。図８は、第１実施形態における制御論理回路の第１具体例の動作波形図である。図９は、第１実施形態における制御論理回路の第２具体例を示す回路図である。図１０は、第１実施形態における制御論理回路の第２具体例の動作波形図である。図１１は、第２実施形態における入力バッファ回路のブロック図である。図１２は、第２実施形態における制御論理回路の具体例を示す回路図である。図１３は、第２実施形態における入力バッファ回路の動作波形図である。図１４は、第３実施形態における入力バッファ回路のブロック図である。図１５は、レベルコンバータ回路の具体例を示す回路図である。図１６は、ラッチ回路の具体例を示す回路図である。
【００４９】
図５における第１実施形態は、図１における従来技術に対して、バンクアドレスＢａｎｋＡｄｄ入力回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）、及びアドレスＡｄｄ入力回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）の各出力信号を、制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）の出力信号によりラッチする構成である。尚、従来技術と同様の構成を有する回路ブロックについては同一の符号を付しており、ここでの説明は省略するものとする。
【００５０】
制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）は、同期信号ＣＬＫ及び／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ等の制御信号（Ｃｏｎｔｒｏｌ）を、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）によりレベル変換した信号ｉＣＬＫ、ｉＣＳ、ｉＲＡＳ、ｉＣＡＳ、ｉＷＥ等を入力信号として、これらの信号を後述の論理回路構成で論理演算した出力信号ａＣＬＫをラッチ信号として、バンクアドレスＢａｎｋＡｄｄ、及びアドレスＡｄｄをラッチ回路（Ｌａｔｃｈ）にてラッチする。ここで、ラッチ信号ａＣＬＫを受けてラッチ動作を行う構成のラッチ回路（Ｌａｔｃｈ）としては、例えば、２つのインバータ論理回路の入力端子と出力端子を相互に接続してリング状の構成としたラッチ回路において、少なくとも１つのインバータ論理回路をクロックドインバータ論理回路に置き換え、このクロックドゲートにラッチ信号ａＣＬＫを入力したもの等が考えられる。
【００５１】
ここで、第１実施形態においてラッチする入力信号はアドレス系信号であるので、制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）がラッチ信号ａＣＬＫを出力するための制御信号（Ｃｏｎｔｒｏｌ）の組合せを、ＳＤＲＡＭがアドレスピンからの入力を必要とするアクティブコマンド（ＡＣＴＶ）サイクル、リードコマンド（ＲＥＡＤ、ＲＥＡＤＡ）サイクル、ライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクル、モードレジスタコマンド（ＭＲＳ）サイクル、プリチャージコマンド（ＰＲＥ）サイクル等に限定することができる。図６にはアクティブコマンド（ＡＣＴＶ）サイクル前後の動作波形図を示している。／ＣＳ、／ＲＡＳが共にローレベルに遷移するアクティブコマンド（ＡＣＴＶ）サイクルにおいて、／ＣＳ、／ＲＡＳの遷移に基づき同期信号ｉＣＬＫの立上がりエッジに同期して制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）がラッチ信号ａＣＬＫを出力して、同一の同期サイクルにおいてアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄをバンクアドレス及び行（ロウ）アドレスとしてラッチする。
【００５２】
アクティブコマンド（ＡＣＴＶ）サイクルに続き、図示しないリードコマンド（ＲＥＡＤ、ＲＥＡＤＡ）サイクル、あるいはライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクルを受け付けるに先立ち、ＳＤＲＡＭ内部のセンスアンプ活性化までの時間をウェイトするために、／ＣＳのみがローレベルに遷移するノンオペレーション（ＮＯＰ）サイクルが適宜挿入されるが、この期間のアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄは不定状態であるので、制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）からはラッチ信号ａＣＬＫを出力せず、不要アドレスのラッチ動作を伴うことはなく不要な電流消費は発生しない。
【００５３】
また、アクティブコマンド（ＡＣＴＶ）サイクルに先立つディセレクトコマンド（ＤＳＥＬ）サイクルにおいても、アドレス系信号ＢａｎｋＡｄｄ、Ａｄｄは不定状態であり、制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）からはラッチ信号ａＣＬＫは出力されず、このサイクルでも不要な電流消費は発生しない。
【００５４】
従って、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ等の制御信号（Ｃｏｎｔｒｏｌ）の組合せが、アクティブコマンド（ＡＣＴＶ）サイクル、リードコマンド（ＲＥＡＤ、ＲＥＡＤＡ）サイクル、ライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクル、モードレジスタコマンド（ＭＲＳ）サイクル、プリチャージコマンド（ＰＲＥ）サイクル等のＳＤＲＡＭがアドレスピンからの入力を必要とするコマンドサイクルにのみ動的にラッチ動作を行わせることができるので、ＣＫＥピン等を利用するパワーダウンモード等のデバイスの休止状態ではなく通常の動作状態においても、ラッチデータの反転に伴うラッチ回路（Ｌａｔｃｈ）における貫通電流やラッチ回路（Ｌａｔｃｈ）の出力信号線の充放電電流等を必要最小限に低減することができる。
【００５５】
また、図１に示す従来技術に比して図５に示す第１実施形態においては、バンクアドレスＢａｎｋＡｄｄ、及びアドレスＡｄｄのラッチ回路（Ｌａｔｃｈ）には、内部同期信号ｉｎｔ．ＣＬＫに代えて制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）の出力信号ａＣＬＫがラッチ信号として入力されている。従って、アドレス系信号に係るラッチ回路（Ｌａｔｃｈ）には内部同期信号ｉｎｔ．ＣＬＫを接続する必要がなく内部同期信号ｉｎｔ．ＣＬＫの駆動負荷を低減することができる。６４メガビットＳＤＲＡＭの場合を例にとれば、アドレス系信号はバンクアドレスＢａｎｋＡｄｄを含め１４ビットあり、今後の大容量化に伴う多ビット化や、高速化による動作周波数の増大からも、内部同期信号ｉｎｔ．ＣＬＫの駆動負荷の低減による充放電電流の低減効果は大きなものである。
【００５６】
更に、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）については、同期信号毎に休止状態と活性状態との間を交互に移行する第１の従来技術（特開平１１−２７３３４１）や、バーストリード時等に休止状態となる第２の従来技術（特開平７−１７７０１５）とは異なり、通常動作状態において常に活性状態を維持しているので、休止状態から活性状態への移行等の動作は必要ではなく、第１実施形態においても入力信号に対して高速応答性を維持することができる。
【００５７】
制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）の具体例として、図７及び図８に第１具体例を、図９及び図１０に第２具体例を示す。
【００５８】
第１具体例は、図７に示すように、同期信号ＣＬＫのレベルコンバータ回路出力ｉＣＬＫと、／ＲＡＳのレベルコンバータ回路出力ｉＲＡＳの反転信号とをＮＡＮＤ論理回路で論理演算した結果を反転してラッチ信号ａＣＬＫとする構成である。図８に示すように、ｉＣＬＫ信号の立上がりエッジにｉＲＡＳ信号がローレベルであるとき、ハイレベルのパルス状ラッチ信号ａＣＬＫを出力する構成である。
【００５９】
同期信号ＣＬＫの立上がりエッジに、／ＲＡＳ信号のみに注目してローレベルである場合にのみアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄをラッチする。即ち、ワード線活性化のために行（ロウ）アドレスを取り込むアクティブコマンド（ＡＣＴＶ）サイクルやプリチャージコマンド（ＰＲＥ）サイクルの他、モードレジスタを設定するためのモードレジスタセットコマンド（ＭＲＳ）サイクル等にアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄのラッチ動作を行う構成である。
【００６０】
第２具体例は、図９に示すように、同期信号ＣＬＫのレベルコンバータ回路出力ｉＣＬＫと、／ＲＡＳ及び／ＣＡＳのレベルコンバータ回路出力ｉＲＡＳ及びｉＣＡＳのＮＡＮＤ論理出力とをＮＡＮＤ論理回路で論理演算した結果を反転してラッチ信号ａＣＬＫとする構成である。図１０に示すように、ｉＣＬＫ信号の立上がりエッジにｉＲＡＳあるいはｉＣＡＳ信号がローレベルであれば、ハイレベルのパルス状ラッチ信号ａＣＬＫを出力する構成である。
【００６１】
同期信号ＣＬＫの立上がりエッジに、／ＲＡＳあるいは／ＣＡＳ信号に注目して少なくとも何れか一方の信号がローレベルである場合にアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄをラッチする。即ち、／ＲＡＳ信号がローレベルであるワード線活性化のために行（ロウ）アドレスを取り込むアクティブコマンド（ＡＣＴＶ）サイクルやプリチャージコマンド（ＰＲＥ）サイクル等、また／ＣＡＳ信号がローレベルである列（コラム）選択線活性化のために列（コラム）アドレスを取り込むリードコマンド（ＲＥＡＤ、ＲＥＡＤＡ）サイクルやライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクル等、更に／ＲＡＳ及び／ＣＡＳ信号が共にローレベルであるモードレジスタを設定するためのモードレジスタセットコマンド（ＭＲＳ）サイクル時にアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄのラッチ動作を行う構成である。
【００６２】
次に、図１１における第２実施形態では、アドレス系信号ＢａｎｋＡｄｄ、Ａｄｄをラッチするラッチ信号ａＣＬＫを出力する制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）に加え、データＤＱや書き込みマスク信号ＤＱＭをラッチするラッチ信号ｂＣＬＫを出力する制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）を備える構成である。
【００６３】
ラッチ信号ａＣＬＫは、第１実施形態の場合と同様にアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄをラッチすべきサイクルで出力される信号である。第２実施形態では、制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）は、アクティブコマンド（ＡＣＴＶ）サイクル、リードコマンド（ＲＥＡＤ、ＲＥＡＤＡ）サイクル、ライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクル、モードレジスタコマンド（ＭＲＳ）サイクル、プリチャージコマンド（ＰＲＥ）サイクル等のコマンドサイクル毎に必要に応じて制御信号ｉＣＬＫ、ｉＲＡＳ、ｉＣＡＳ、ｉＷＥを入力信号としてコマンドサイクル毎に構成されており、各々のコマンドサイクルに応じて個別の制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）がラッチ信号を出力し、コマンドサイクルにおけるアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄをラッチする。
【００６４】
ラッチ信号ｂＣＬＫは、データＤＱや書き込みマスク信号ＤＱＭ等のデータ入力（書き込み）サイクルにおいて出力されるラッチ信号であり、ｉＣＬＫ、ｉＲＡＳ、ｉＣＡＳ、ｉＷＥの各信号を入力信号とし、ライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクルにおいてラッチ信号を出力する。
【００６５】
ここで、ラッチ信号ａＣＬＫ、ｂＣＬＫを受けてラッチ動作を行う構成のラッチ回路（Ｌａｔｃｈ）としては、第１実施形態と同様に、２つのインバータ論理回路をリング状に接続した構成のラッチ回路において、少なくとも１つのインバータ論理回路をクロックドインバータ論理回路に置き換え、このクロックドゲートにラッチ信号ａＣＬＫ、ｂＣＬＫを入力したもの等が考えられる。
【００６６】
図１２に示す制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）の具体例は、アクティブコマンド（ＡＣＴＶ）サイクルに対してラッチ信号ａＣＬＫを出力する回路例と、ライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクルに対してラッチ信号ｂＣＬＫを出力する回路例を示しており、図１３は具体的な動作波形である。
【００６７】
ラッチ信号ａＣＬＫの出力回路例では、アクティブコマンド（ＡＣＴＶ）サイクルであることを認識するため、／ＣＳ及び／ＲＡＳが活性状態（ローレベル）であり且つ／ＣＡＳ及び／ＷＥが非活性状態（ハイレベル）である論理組合せを得るために、／ＣＳ及び／ＲＡＳのレベルコンバータ回路出力ｉＣＳ及びｉＲＡＳと、／ＣＡＳ及び／ＷＥのレベルコンバータ回路出力の反転信号ｉＣＡＳｂ及びｉＷＥｂをＮＯＲ論理回路で受けて論理演算をし、この出力と同期信号ＣＬＫのレベルコンバータ回路出力ｉＣＬＫとをＮＡＮＤ論理回路で論理演算した結果を反転してラッチ信号ａＣＬＫとする構成である。ＮＯＲ論理回路によりアクティブコマンド（ＡＣＴＶ）サイクルであることが確認されたコマンドサイクルでのみラッチ動作を行うことができる。
【００６８】
ラッチ信号ｂＣＬＫの出力回路例では、ライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクルであることを認識するため、ＮＯＲ論理回路に活性状態を示すｉＣＳ、ｉＣＡＳ、及びｉＷＥを入力すると共に、非活性状態を示すｉＲＡＳｂを入力するので、ｉＣＬＫとのＮＡＮＤ論理回路結果を反転したラッチ信号ｂＣＬＫは、ライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクルでのみ出力される。
【００６９】
図１３では、ディセレクトコマンド（ＤＳＥＬ）サイクルに続き、アクティブコマンド（ＡＣＴＶ）サイクルからノンオペレーション（ＮＯＰ）サイクルを経てライトコマンド（ＷＲＩＴＥ）サイクルに至る動作シーケンスを示している。図１２に示す制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）により、アクティブコマンド（ＡＣＴＶ）サイクルにおいては、ラッチ信号ａＣＬＫが出力されアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄがラッチされバンクアドレス及び行（ロウ）アドレスとして取り込まれ、ライトコマンド（ＷＲＩＴＥ）サイクルにおいては、ラッチ信号ｂＣＬＫが出力されデータＤＱや書き込みマスク信号ＤＱＭ等がラッチされる。
【００７０】
ディセレクトコマンド（ＤＳＥＬ）サイクルやノンオペレーション（ＮＯＰ）サイクルにおいては、図１２に示す制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）は活性化せず、不要なラッチ動作が発生することはない。
【００７１】
また、アクティブコマンド（ＡＣＴＶ）サイクル以外のリードコマンド（ＲＥＡＤ、ＲＥＡＤＡ）サイクル、ライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクル、モードレジスタコマンド（ＭＲＳ）サイクル、プリチャージコマンド（ＰＲＥ）サイクル等においては、図示しない個別の制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）によりアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄのラッチ信号ａＣＬＫが出力される。
【００７２】
従って、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ等の制御信号（Ｃｏｎｔｒｏｌ）の組合せが、アクティブコマンド（ＡＣＴＶ）サイクル、リードコマンド（ＲＥＡＤ、ＲＥＡＤＡ）サイクル、ライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクル、モードレジスタコマンド（ＭＲＳ）サイクル、プリチャージコマンド（ＰＲＥ）サイクル等の各コマンドサイクルに対して個別の制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）がラッチ信号ａＣＬＫを出力するので、アドレスピンからの入力を必要とする動作サイクルにのみ動的にアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄをラッチすることができ、またライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクルにおいてにのみ動的にラッチ信号ｂＣＬＫを出力する制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）によりデータＤＱ等をラッチすることができるので、ＣＫＥピン等を利用するパワーダウンモード等のデバイスの休止状態ではなく通常の動作状態においても、ラッチデータの反転に伴うラッチ回路（Ｌａｔｃｈ）における貫通電流やラッチ回路の出力信号線の充放電電流等を必要最小限に低減することができる。
【００７３】
また、アドレス系信号ＢａｎｋＡｄｄ、Ａｄｄ、及びデータＤＱ等のラッチ回路（Ｌａｔｃｈ）には、内部同期信号ｉｎｔ．ＣＬＫに代えて制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）の出力信号ａＣＬＫ、ｂＣＬＫがラッチ信号として入力されているので、内部同期信号ｉｎｔ．ＣＬＫの駆動負荷を低減することができ、６４メガビットＳＤＲＡＭの場合を例にとれば、バンクアドレスＢａｎｋＡｄｄを含めた１４ビットのアドレス系信号に加え３２ビットのデータＤＱを入力する入力バッファを備えており、今後の大容量化に伴う多ビット化や、高速化による動作周波数の増大からも、内部同期信号ｉｎｔ．ＣＬＫの駆動負荷の低減による充放電電流の低減効果は大きなものとなる。
【００７４】
更に、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）については、第１実施形態と同様に、通常動作状態において常に活性状態を維持しているので、休止状態から活性状態への移行等の動作は必要ではなく、第２実施形態においても入力信号に対して高速応答性を維持することができる。
【００７５】
次に、図１４における第３実施形態では、アドレス系信号ＢａｎｋＡｄｄ、Ａｄｄをラッチするラッチ回路（Ｌａｔｃｈ）を、バンクアドレスＢａｎｋＡｄｄあるいは行（ロウ）アドレス用のラッチ回路（Ｌａｔｃｈ）と列（コラム）アドレス用のラッチ回路（Ｌａｔｃｈ）とで別々に設け、それぞれのアドレスＡｄｄが必要とされる動作条件において個別にラッチ動作を行うように、行（ロウ）アドレス用のラッチ回路（Ｌａｔｃｈ）に対してはラッチ信号ｒＣＬＫを出力する制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）を備え、列（コラム）アドレス用のラッチ回路（Ｌａｔｃｈ）に対してはラッチ信号ｃＣＬＫを出力する制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）を備える構成である。
【００７６】
ラッチ信号ｒＣＬＫは、バンクアドレスＢａｎｋＡｄｄあるいは行（ロウ）アドレスとしてアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄをラッチすべきサイクルで出力されるラッチ信号である。制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）は、アクティブコマンド（ＡＣＴＶ）サイクルやプリチャージコマンド（ＰＲＥ）サイクル等のコマンドサイクルに対して制御信号ｉＣＬＫ、ｉＲＡＳを入力信号として構成されており、同期信号ＣＬＫの立上がりエッジに同期して／ＲＡＳがローレベルである場合に制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）がラッチ信号ｒＣＬＫを出力し、上記のコマンドサイクルにおけるアドレス系信号ＢａｎｋＡｄｄ、ＡｄｄをラッチしてバンクアドレスＢａｎｋＡｄｄあるいは行（ロウ）アドレスの処理系に取り込む。
【００７７】
同様に、ラッチ信号ｃＣＬＫは、列（コラム）アドレスとしてアドレス系信号Ａｄｄをラッチすべきサイクルで出力されるラッチ信号であり、リードコマンド（ＲＥＡＤ、ＲＥＡＤＡ）サイクルやライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクル等のコマンドサイクルに対して制御信号ｉＣＬＫ、ｉＣＡＳを入力信号として制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）が構成されており、同期信号ＣＬＫの立上がりエッジに同期して／ＣＡＳがローレベルである場合にラッチ信号ｃＣＬＫを出力する。そしてラッチされたアドレス系信号Ａｄｄは、列（コラム）アドレスの処理系に取り込まれる。
【００７８】
ここで、ラッチ信号ｒＣＬＫ、ｃＣＬＫを受けてラッチ動作を行う構成のラッチ回路（Ｌａｔｃｈ）としては、第１及び第２実施形態と同様に、２つのインバータ論理回路を接続してリング状の構成としたラッチ回路において、少なくとも１つのインバータ論理回路をクロックドインバータ論理回路に置き換え、このクロックドゲートにラッチ信号ｒＣＬＫ、ｃＣＬＫを入力したもの等が考えられる。
【００７９】
第３実施形態では、バンクアドレスＢａｎｋＡｄｄあるいは行（ロウ）アドレスについてはラッチ信号ｒＣＬＫにより、また列（コラム）アドレスについてはラッチ信号ｃＣＬＫにより各々のラッチ回路（Ｌａｔｃｈ）がラッチ動作を行うが、ラッチ信号ｒＣＬＫは、／ＲＡＳがローレベルである場合あるいはアクティブコマンド（ＡＣＴＶ）サイクルやプリチャージコマンド（ＰＲＥ）サイクル等のコマンドサイクルに対してのみ出力されて動的にラッチ動作を行わせることができ、ラッチ信号ｃＣＬＫは、／ＣＡＳがローレベルである場合あるいはリードコマンド（ＲＥＡＤ、ＲＥＡＤＡ）サイクルやライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクル等のコマンドサイクルに対してのみ出力されて動的にラッチ動作を行わせることができる。そして、これら以外の動作サイクルにおいては制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）は活性化せず、不要なラッチ動作が発生することはない。従って、ＣＫＥピン等を利用するパワーダウンモード等のデバイスの休止状態ではなく通常の動作状態においても、ラッチデータの反転に伴うラッチ回路（Ｌａｔｃｈ）における貫通電流やラッチ回路（Ｌａｔｃｈ）の出力信号線の充放電電流等を必要最小限に低減することができるので、低消費電流動作を実現できると共に、高速応答性をも確保することができる。
【００８０】
また、ラッチ回路（Ｌａｔｃｈ）には、内部同期信号ｉｎｔ．ＣＬＫに代えて制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）の出力信号ｒＣＬＫ、ｃＣＬＫがラッチ信号として入力されているので、内部同期信号ｉｎｔ．ＣＬＫの駆動負荷を低減することができると共に、ラッチ回路（Ｌａｔｃｈ）をバンクアドレスＢａｎｋＡｄｄあるいは行（ロウ）アドレスの処理系と、列（コラム）アドレスの処理系とで分離した構成となっているので、各ラッチ回路（Ｌａｔｃｈ）の駆動負荷は必要最小限にまで低減することができる。６４メガビットＳＤＲＡＭの場合を例にとれば、バンクアドレスＢａｎｋＡｄｄを含めた１４ビットのアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄについて上記効果が期待でき、今後の大容量化に伴う多ビット化や高速化による動作周波数の増大に対しても、内部同期信号ｉｎｔ．ＣＬＫの駆動負荷及びアドレスのラッチ回路の駆動負荷は共に低減され充放電電流の低減効果は大きなものとなる。
【００８１】
更に、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）は、第１及び第２実施形態と同様に、通常動作状態において常に活性状態を維持しているので、入力信号に対して高速応答性を維持することができる。
【００８２】
以上詳細に説明したとおり、第１実施形態においては、図５に示すようにバンクアドレスＢａｎｋＡｄｄ入力回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）、及びアドレスＡｄｄ入力回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）の各出力信号を、制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）の出力信号ａＣＬＫによりラッチする構成であり、ラッチ信号ａＣＬＫは、ｉＣＬＫ信号の立上がりエッジにｉＲＡＳ信号がローレベルであるときハイレベルのパルス状信号を出力し（図７の第１具体例の場合）、あるいはｉＣＬＫ信号の立上がりエッジにｉＲＡＳあるいはｉＣＡＳ信号がローレベルであれば、ハイレベルの信号を出力する（図９の第２具体例の場合）構成としているので、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ等の制御信号（Ｃｏｎｔｒｏｌ）の組合せが、アクティブコマンド（ＡＣＴＶ）サイクル、リードコマンド（ＲＥＡＤ、ＲＥＡＤＡ）サイクル、ライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクル、モードレジスタコマンド（ＭＲＳ）サイクル、プリチャージコマンド（ＰＲＥ）サイクル等のアドレスピンからの入力が必要なコマンドサイクルにのみ動的にラッチ動作を行わせることができ、パワーダウンモード等のデバイスの休止状態ではなく通常の動作状態においても、ラッチデータの反転に伴うラッチ回路（Ｌａｔｃｈ）における貫通電流やラッチ回路（Ｌａｔｃｈ）の出力信号線の充放電電流等を必要最小限に低減することができる。
【００８３】
また、アドレス系信号ＢａｎｋＡｄｄ、Ａｄｄのラッチ回路（Ｌａｔｃｈ）には、内部同期信号ｉｎｔ．ＣＬＫに代えてラッチ信号ａＣＬＫが入力されているので、内部同期信号ｉｎｔ．ＣＬＫの駆動負荷を低減することができ、今後の大容量化に伴う多ビット化や、高速化による動作周波数の増大からも、内部同期信号ｉｎｔ．ＣＬＫの駆動負荷の低減による充放電電流の低減効果は大きなものとなる。
【００８４】
更に、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）は、通常動作状態において常に活性状態を維持しているので、信号入力時に休止状態から活性状態への移行等の動作は必要ではなく、入力信号に対して高速応答性を維持することができる。
【００８５】
また、第２実施形態においては、図１１に示すようにアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄのラッチ信号ａＣＬＫに加え、データＤＱや書き込みマスク信号ＤＱＭのラッチ信号ｂＣＬＫを出力する制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）を備えており、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ等の制御信号（Ｃｏｎｔｒｏｌ）の組合せが、アクティブコマンド（ＡＣＴＶ）サイクル、リードコマンド（ＲＥＡＤ、ＲＥＡＤＡ）サイクル、ライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクル、モードレジスタコマンド（ＭＲＳ）サイクル、プリチャージコマンド（ＰＲＥ）サイクル等の各コマンドサイクルに対して個別の制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）がラッチ信号ａＣＬＫを出力するので、アドレスピンからの入力を必要とする動作サイクルにのみ動的にアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄをラッチすることができ、またライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクルにおいてにのみ動的にラッチ信号ｂＣＬＫを出力するので、データＤＱ等をラッチすることができる、デバイスの休止状態ではなく通常の動作状態においても、ラッチデータの反転に伴うラッチ回路（Ｌａｔｃｈ）における貫通電流やラッチ回路の出力信号線の充放電電流等を必要最小限に低減することができる。
【００８６】
また、アドレス系信号ＢａｎｋＡｄｄ、Ａｄｄ、及びデータＤＱ等のラッチ回路（Ｌａｔｃｈ）には、内部同期信号ｉｎｔ．ＣＬＫに代えてラッチ信号ａＣＬＫ、ｂＣＬＫが入力されているので、内部同期信号ｉｎｔ．ＣＬＫの駆動負荷を低減することができ、今後の大容量化に伴う多ビット化や、高速化による動作周波数の増大からも、内部同期信号ｉｎｔ．ＣＬＫの駆動負荷の低減による充放電電流の低減効果は大きなものとなる。
【００８７】
更に、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）は、通常動作状態において常に活性状態を維持しているので、信号入力に際して、休止状態から活性状態への移行等の動作は必要ではなく、入力信号に対して高速応答性を維持することができる。
【００８８】
次に、第３実施形態においては、図１４に示すようにアドレス系信号ＢａｎｋＡｄｄ、Ａｄｄのラッチ回路（Ｌａｔｃｈ）を、バンクアドレスＢａｎｋＡｄｄあるいは行（ロウ）アドレス用のラッチ回路（Ｌａｔｃｈ）と列（コラム）アドレス用のラッチ回路（Ｌａｔｃｈ）とで別々に設け、それぞれの動作条件において個別にラッチ動作を行うように、行（ロウ）アドレス用のラッチ信号ｒＣＬＫと、列（コラム）アドレス用のラッチ信号ｃＣＬＫとを出力する制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）を別個に備えており、ラッチ信号ｒＣＬＫは、／ＲＡＳがローレベルあるいはアクティブコマンド（ＡＣＴＶ）サイクルやプリチャージコマンド（ＰＲＥ）サイクル等のコマンドサイクルに対してのみ出力されて動的にラッチ動作を行わせ、ラッチ信号ｃＣＬＫは、／ＣＡＳがローレベルあるいはリードコマンド（ＲＥＡＤ、ＲＥＡＤＡ）サイクルやライトコマンド（ＷＲＩＴＥ、ＷＲＩＴＥＡ）サイクル等のコマンドサイクルに対してのみ出力されて動的にラッチ動作を行わせることができるので、不要なラッチ動作が発生することはなく、デバイスの休止状態ではなく通常の動作状態においても、ラッチデータの反転に伴うラッチ回路（Ｌａｔｃｈ）における貫通電流やラッチ回路（Ｌａｔｃｈ）の出力信号線の充放電電流等を必要最小限に低減することができ、低消費電流動作と共に、高速応答性をも確保することができる。
【００８９】
また、ラッチ回路（Ｌａｔｃｈ）は、内部同期信号ｉｎｔ．ＣＬＫに代えてラッチ信号ｒＣＬＫ、ｃＣＬＫが入力されているので、内部同期信号ｉｎｔ．ＣＬＫの駆動負荷を低減することができると共に、ラッチ回路（Ｌａｔｃｈ）をバンクアドレスＢａｎｋＡｄｄあるいは行（ロウ）アドレスの処理系と、列（コラム）アドレスの処理系とで分離した構成となっているので、各ラッチ回路（Ｌａｔｃｈ）の駆動負荷は必要最小限にまで低減することができ、今後の大容量化に伴う多ビット化や高速化による動作周波数の増大に対しても、充放電電流の低減効果は大きなものとなる。
【００９０】
更に、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）は、通常動作状態において常に活性状態を維持しているので、入力信号に対して高速応答性を維持することができる。
【００９１】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【００９２】
本実施形態においては、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）の出力信号を制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）の入力信号とする構成を示したが、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）の出力信号をラッチ回路（Ｌａｔｃｈ）にてラッチした信号を入力信号として制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）に入力する構成とすることもできる。
【００９３】
これにより、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）の出力信号の駆動能力を必要最低限に抑えて電流消費を低減しながら、制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）の論理演算には十分な駆動能力を有するラッチ回路（Ｌａｔｃｈ）にてラッチした信号を入力信号として入力することができ、制御論理回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）における動作を確実に行うことができる。
【００９４】
また、本実施形態においては、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）として図１５に示すように差動増幅回路方式を例に説明をしたが、レベルコンバータ回路（Ｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）はこれに限定されるものではなく、ＣＭＯＳ論理回路等で構成した回路を入力回路とすることもできる。
【００９５】
また、同期信号ＣＬＫの立上がりエッジに同期して、コマンドサイクルを構成する制御信号を取り込むとして説明したが、立下がりエッジに同期して取り込む構成とするも可能である。
【００９６】
更に、ラッチ回路（Ｌａｔｃｈ）のラッチ信号の出力を、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ等の制御信号の論理組合せによるコマンドにより行う場合について説明したが、これに限定されるものではなく、少なくとも１つの制御信号によりラッチ動作を行なわせる構成とすることもできる。
【００９７】
本実施形態においては、６４メガビット同期型ランダムアクセスメモリ（ＳＤＲＡＭ）を例にとり説明したが、同期型の半導体記憶装置であればランダムアクセスメモリに限定されることはなく、スタティックラムやフラッシュメモリ等の各種の半導体記憶装置にも同様に適用できる。また記憶容量の多少に関わらず適用できる。
【００９８】
（付記１） 同期信号を入力する第１入力回路と、制御信号を入力する１以上の第２入力回路と、個々のメモリセルにアクセスするために必要なアドレス、データ等の入力情報を入力する複数の第３入力回路とを備える同期式半導体記憶装置において、
前記第１入力回路の出力信号と、前記１以上の第２入力回路のうち少なくとも何れか１の第２入力回路の出力信号とを入力信号とする論理回路と、
前記第３入力回路の出力信号を、前記論理回路の出力信号に応じてラッチする第１ラッチ回路とを備えることを特徴とする同期式半導体記憶装置。
【００９９】
（付記２） 前記論理回路は、
前記第１入力回路の出力信号を検出する検出回路と、
前記検出回路による前記第１入力回路の出力信号の検出時に、前記少なくとも何れか１の第２入力回路の出力信号が所定条件であることを確認する論理演算回路とを備え、
前記第１ラッチ回路は、
前記論理演算回路の出力信号を入力してラッチ動作を活性化する活性化回路を備え、
前記論理演算回路が前記所定条件であることを確認して前記活性化回路を駆動することに基づき、前記第３入力回路の出力信号をラッチすることを特徴とする付記１に記載の同期式半導体記憶装置。
同期信号の入力検出時に１以上の制御信号の論理関係を演算して所定条件であることを確認した場合に、入力されている情報入力信号のラッチ動作を活性化する。
これにより、第１入力回路の出力信号である同期信号の検出時に第２入力信号に入力される１以上の制御信号が所定条件であれば、第１ラッチ回路を活性化してメモリセルにアクセスする際に必要なアドレス、データ等の入力情報を入力する第３入力回路の出力信号をラッチし、所定条件に合致しない場合にはラッチ動作を行わないので、第３入力回路の入力端子に入力すべき信号がある場合にのみラッチ動作をすることができ、信号レベルが不定状態の際には同期信号により不要なラッチ動作をしてラッチデータが反転することはなく、通常の動作状態において動作サイクル毎にラッチ動作を動的に行うことができ、不要ラッチ動作によるデータ反転に伴う貫通電流等の電流消費やラッチ回路の出力信号線の充放電による電流消費が発生することはない。
【０１００】
（付記３） 前記第１および第２入力回路の出力信号に基づき、前記第１ラッチ回路においてラッチされる前記第３入力回路の出力信号は、前記第１入力回路への前記同期信号の入力時に前記第３入力回路に入力されている前記アドレス、データ等の入力情報であり、
前記ラッチ動作は、前記同期信号の１サイクル内に完了することを特徴とする付記１又は２に記載の同期式半導体記憶装置。
同期信号の入力時にアドレス等の入力情報を受け付け、同期信号が完結する前に入力情報のラッチを完了する。
これにより、同一の同期信号に対して、制御信号を入力し、所定の論理関係にあればメモリセルアクセスに必要なアドレス、データ等の入力情報をラッチすることができるので、入力信号に対する高速応答性を実現することができる。
【０１０１】
（付記４） 前記第２入力回路の出力信号をラッチする第２ラッチ回路を備え、
前記論理回路に入力される前記第２入力回路の出力信号は、前記第２ラッチ回路の出力信号であることを特徴とする付記１又は２に記載の同期式半導体記憶装置。
ラッチされた制御信号に基づき論理演算をして、入力情報のラッチを行う。
これにより、第２入力回路の出力信号の駆動能力を必要最低限に抑えて電流消費を低減しながら、論理回路における論理演算には十分な駆動能力を有する第２ラッチ回路の出力信号を入力することができ、論理回路における動作を確実に行うことができる。
【０１０２】
（付記５） 前記第３入力回路のうち前記アドレスが入力されるアドレス入力回路は、
行アドレス用ラッチ回路と、列アドレス用ラッチ回路とを別個独立に備え、
更に、前記行アドレス用ラッチ回路のラッチ動作を制御する行アドレス用論理回路と、前記列アドレス用ラッチ回路のラッチ動作を制御する列アドレス用論理回路とを別個独立に備えることを特徴とする付記１又は２に記載の同期式半導体記憶装置。
行アドレスは、行アドレス用論理回路で制御された行アドレス用ラッチ回路によりラッチされ、列アドレスは、列アドレス用論理回路で制御された列アドレス用ラッチ回路によ りラッチされる。
これにより、アドレス用ラッチ回路の駆動すべき負荷を、行アドレス用ラッチ回路と列アドレス用ラッチ回路に分けて接続するので、各アドレス用ラッチ回路の駆動負荷を低減することができ、駆動時の電流消費を低減することができると共に、高速応答性を実現することができる。
【０１０３】
（付記６） 前記第２入力回路に入力される前記制御信号は、
／ＣＳ、／ＲＡＳ、／ＣＡＳ、もしくは／ＷＥであることを特徴とする付記１に記載の同期式半導体記憶装置。
【０１０４】
（付記７） 前記論理回路の出力信号は、アクティブコマンド、リードコマンド、ライトコマンド、プリチャージコマンド、もしくはモードレジスタセットコマンドであることを特徴とする付記１又は２に記載の同期式半導体記憶装置。
【０１０５】
（付記８） 前記入力情報は書き込みマスク制御信号を含み、前記アドレスにはバンクアドレスを含むことを特徴とする付記１に記載の同期式半導体記憶装置。
【０１０６】
（付記９） 同期信号を入力する同期信号入力工程と、１以上の制御信号を入力する制御信号入力工程と、個々のメモリセルにアクセスするために必要なアドレス、データ等の入力情報を入力する情報入力工程とを備える同期式半導体記憶装置の入力情報のラッチ制御方法において、
前記同期信号入力工程により得られる出力信号と、前記制御信号入力工程により得られる１以上の出力信号とを入力する論理工程と、
前記論理工程により得られる出力信号に応じて、前記情報入力工程により得られる出力信号をラッチする第１ラッチ工程とからなることを特徴とする同期式半導体記憶装置の入力情報のラッチ制御方法。
【０１０７】
（付記１０） 前記論理工程は、
前記同期信号入力工程により得られる出力信号を検出する検出工程と、
前記検出工程による検出時に、前記制御信号入力工程により得られる１以上の出力信号が所定条件であることを確認する論理演算工程とからなり、
前記第１ラッチ工程は、
前記論理演算工程により得られる出力信号が所定条件であることに基づき、前記情報入力工程により得られる出力信号をラッチするラッチ活性化工程からなることを特徴とする付記９に記載の同期式半導体記憶装置の入力情報のラッチ制御方法。
【０１０８】
（付記１１） 前記第１ラッチ工程は、
前記同期信号入力工程の１サイクル期間内に、前記同期信号入力工程と並行して行われる前記情報入力工程により得られる前記出力信号のラッチを完了することを特徴とする付記９又は１０に記載の同期式半導体記憶装置の入力情報のラッチ制御方法。
【０１０９】
（付記１２） 前記制御信号入力工程により得られる前記出力信号をラッチする第２ラッチ工程からなり、
前記論理工程に入力される前記制御信号入力工程により得られる前記出力信号は、前記第２ラッチ工程により得られる出力信号であることを特徴とする付記９又は１０に記載の同期式半導体記憶装置の入力情報のラッチ制御方法。
【０１１０】
（付記１３） 前記第１ラッチ工程は、前記制御信号入力工程において入力される／ＣＳ、／ＲＡＳ、／ＣＡＳ、もしくは／ＷＥの適宜な組合せにより実行されることを特徴とする付記９に記載の同期式半導体記憶装置の入力情報のラッチ制御方法。
【０１１１】
（付記１４） 前記第１ラッチ工程は、前記論理工程により得られる出力信号が、アクティブコマンド、リードコマンド、ライトコマンド、プリチャージコマンド、もしくはモードレジスタセットコマンドである場合に実行されることを特徴とする付記９又は１０に記載の同期式半導体記憶装置の入力情報のラッチ制御方法。
【０１１２】
（付記１５） 前記情報入力工程において入力される前記入力情報は書き込みマスク制御信号を含み、前記アドレスにはバンクアドレスを含むことを特徴とする付記９に記載の同期式半導体記憶装置の入力情報のラッチ制御方法。
また、付記（６）および（１３）では、制御信号として／ＣＳ、／ＲＡＳ、／ＣＡＳ、もしくは／ＷＥが入力され、適宜な組合せにより入力情報がラッチされる。
これにより、同期式半導体記憶装置における制御信号である／ＣＳ、／ＲＡＳ、／ＣＡＳ、もしくは／ＷＥを制御信号として入力情報のラッチ制御を行うことができるので、パワーダウンモード等の外部ピンによる同期式半導体記憶装置の休止状態時の低消費電流化とは異なり、通常の活性化状態において入力信号に対する高速応答性を妨げることなく動的に低消費電流動作を制御することができる。
また、付記（７）および（１４）では、入力情報のラッチ動作を行う制御信号の論理演算結果が、アクティブコマンド、リードコマンド、ライトコマンド、プリチャージコマンド、もしくはモードレジスタセットコマンドである場合にラッチ動作を行う。
これにより、同期式半導体記憶装置におけるアクティブコマンド、リードコマンド、ライトコマンド、プリチャージコマンド、もしくはモードレジスタセットコマンドに対して入力情報のラッチ制御を行うことができるので、パワーダウンモード等の外部ピンによる同期式半導体記憶装置の休止状態時の低消費電流化とは異なり、通常の活性化状態において入力信号に対する高速応答性を妨げることなく動的に低消費電流制御をすることができる。
また、付記（８）および（１５）では、入力情報には、入出力の制御である書き込みマスク制御、及びバンク切り替え機能を含む場合のバンクアドレスを含む。
これにより、同期式半導体記憶装置における書き込みマスク制御信号やバンクアドレスに対してもラッチ制御をするので、これらの信号入力が不定状態であるときにも不要なラッチ動作をすることはなく、消費電流の低減を図ることができる。
【０１１３】
【発明の効果】
本発明によれば、入力バッファの高速応答性を損なうことなく、通常の動作状態において必要される動作サイクルでのみ入力バッファ回路を活性化させて不必要な電流消費を低減することができ、入力信号に対する高速応答性を維持しながら低消費電流化を図ることができる。
【図面の簡単な説明】
【図１】 従来技術における入力バッファ回路のブロック図である。
【図２】 従来技術における入力バッファ回路の動作波形図である。
【図３】 第１の従来例における入力バッファ回路である。
【図４】 第２の従来例における入力初段回路である。
【図５】 第１実施形態における入力バッファ回路のブロック図である。
【図６】 第１実施形態における入力バッファ回路の動作波形図である。
【図７】 第１実施形態における制御論理回路の第１具体例を示す回路図である。
【図８】 第１実施形態における制御論理回路の第１具体例の動作波形図である。
【図９】 第１実施形態における制御論理回路の第２具体例を示す回路図である。
【図１０】 第１実施形態における制御論理回路の第２具体例の動作波形図である。
【図１１】 第２実施形態における入力バッファ回路のブロック図である。
【図１２】 第２実施形態における制御論理回路の具体例を示す回路図である。
【図１３】 第２実施形態における入力バッファ回路の動作波形図である。
【図１４】 第３実施形態における入力バッファ回路のブロック図である。
【図１５】 レベルコンバータ回路の具体例を示す回路図である。
【図１６】 ラッチ回路の具体例を示す回路図である。
【符号の説明】
ａＣＬＫ、ｂＣＬＫ、ｒＣＬＫ、ｃＣＬＫ
ラッチ信号
ＡＣＴＶ アクティブコマンド
ＲＥＡＤ、ＲＥＡＤＡ リードコマンド
ＷＲＩＴＥ、ＷＲＩＴＥＡ ライトコマンド
ＭＲＳ モードレジスタコマンド
ＰＲＥ プリチャージコマンド
／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ
制御信号
Claims (8)
- 制御信号と、アドレスおよびデータとが、同期信号の同じサイクルで入力される同期式半導体記憶装置において、
前記同期信号を入力する第１入力回路と、
前記制御信号のうちＲＡＳ信号を入力する第２入力回路と、
前記制御信号のうちＣＡＳ信号を入力する第３入力回路と、
前記アドレスを入力する第４入力回路と、
前記データを入力する第５入力回路と、
前記第１入力回路の出力信号と、前記第２入力回路の出力信号とを入力信号とする第１論理回路と、
前記第１入力回路の出力信号と、前記第３入力回路の出力信号とを入力信号とする第２論理回路と、
前記第１入力回路の出力信号と、前記第２入力回路の出力信号と、前記第３入力回路の出力信号とを入力信号とする第３論理回路と、
前記第４入力回路の出力信号のうちロウアドレスを、前記第１論理回路の出力信号に応じてラッチする第１ラッチ回路と、
前記第４入力回路の出力信号のうちコラムアドレスを、前記第２論理回路の出力信号に応じてラッチする第２ラッチ回路と、
前記第５入力回路の出力信号を、前記第３論理回路の出力信号に応じてラッチする第３ラッチ回路と、
を備えることを特徴とする同期式半導体記憶装置。 - 前記第１乃至第３論理回路は、
前記第１入力回路の出力信号を検出する検出回路と、
前記検出回路による前記第１入力回路の出力信号の検出時に、各々、前記第２入力回路、前記第３入力回路、前記第２および第３入力回路の出力信号が所定条件であることを確認する論理演算回路とを備え、
前記第１乃至第３ラッチ回路は、
前記論理演算回路の出力信号を入力してラッチ動作を活性化する活性化回路を備え、
前記論理演算回路が前記所定条件であることを確認して前記活性化回路を駆動することに基づき、前記第４および第５入力回路の出力信号をラッチすることを特徴とする請求項１に記載の同期式半導体記憶装置。 - 前記第１乃至第３入力回路の出力信号に基づき、前記第１乃至第３ラッチ回路においてラッチされる前記第４および第５入力回路の出力信号は、前記第１入力回路への前記同期信号の入力時に前記第４および第５入力回路に入力されている前記アドレスおよびデータの入力情報であり、
前記ラッチ動作は、前記同期信号の１サイクル内に完了することを特徴とする請求項１又は２に記載の同期式半導体記憶装置。 - 前記第２および第３入力回路の出力信号をラッチする第４ラッチ回路を備え、
前記第１乃至第３論理回路に入力される前記第２および第３入力回路の出力信号は、前記第４ラッチ回路の出力信号であることを特徴とする請求項１又は２に記載の同期式半導体記憶装置。 - 同期信号を入力し、
ＲＡＳ信号を入力し、
ＣＡＳ信号を入力し、
アドレスを入力し、
データを入力し、
前記同期信号と前記ＲＡＳ信号とを第１の論理演算し、
前記同期信号と前記ＣＡＳ信号とを第２の論理演算し、
前記同期信号と前記ＲＡＳ信号と前記ＣＡＳ信号とを第３の論理演算し、
前記第１の論理演算の結果に基づいて、前記アドレスのうちロウアドレスをラッチし、
前記第２の論理演算の結果に基づいて、前記アドレスのうちコラムアドレスをラッチし、
前記第３の論理演算の結果に基づいて、前記データをラッチすること
を特徴とする同期式半導体記憶装置の入力情報のラッチ制御方法。 - 前記第１乃至第３の論理演算は、
前記同期信号の入力により得られる出力信号を検出し、
前記検出の際、各々、前記ＲＡＳ信号、前記ＣＡＳ信号、前記ＲＡＳ信号および前記ＣＡＳ信号が所定条件であることを確認し、
前記ラッチは、
前記ＲＡＳ信号、前記ＣＡＳ信号、前記ＲＡＳ信号および前記ＣＡＳ信号が所定条件であることに基づき、前記アドレスおよび前記データをラッチすることを特徴とする請求項５に記載の同期式半導体記憶装置の入力情報のラッチ制御方法。 - 前記ラッチは、
前記同期信号の１サイクル期間内に、前記同期信号の入力と並行して入力される前記ＲＡＳ信号および前記ＣＡＳ信号のラッチを完了することを特徴とする請求項５又は６に記載の同期式半導体記憶装置の入力情報のラッチ制御方法。 - 前記ＲＡＳ信号および前記ＣＡＳ信号をラッチし、
前記論理演算の際に入力される前記ＲＡＳ信号および前記ＣＡＳ信号は、前記ラッチの結果得られる出力信号であることを特徴とする請求項５又は６に記載の同期式半導体記憶装置の入力情報のラッチ制御方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000266889A JP4190140B2 (ja) | 2000-09-04 | 2000-09-04 | 同期式半導体記憶装置、及びその入力情報のラッチ制御方法 |
| US09/904,479 US6351432B1 (en) | 2000-09-04 | 2001-07-16 | Synchronous semiconductor memory apparatus and input information latch control method thereof |
| KR1020010044412A KR100721726B1 (ko) | 2000-09-04 | 2001-07-24 | 동기식 반도체 기억 장치 및 그 입력 정보의 래치 제어 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000266889A JP4190140B2 (ja) | 2000-09-04 | 2000-09-04 | 同期式半導体記憶装置、及びその入力情報のラッチ制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002074953A JP2002074953A (ja) | 2002-03-15 |
| JP4190140B2 true JP4190140B2 (ja) | 2008-12-03 |
Family
ID=18753902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000266889A Expired - Fee Related JP4190140B2 (ja) | 2000-09-04 | 2000-09-04 | 同期式半導体記憶装置、及びその入力情報のラッチ制御方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6351432B1 (ja) |
| JP (1) | JP4190140B2 (ja) |
| KR (1) | KR100721726B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4113338B2 (ja) | 2001-04-10 | 2008-07-09 | 富士通株式会社 | 半導体集積回路 |
| JP4727073B2 (ja) * | 2001-07-09 | 2011-07-20 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| US6576998B1 (en) | 2002-02-28 | 2003-06-10 | Amkor Technology, Inc. | Thin semiconductor package with semiconductor chip and electronic discrete device |
| KR100535102B1 (ko) * | 2003-05-23 | 2005-12-07 | 주식회사 하이닉스반도체 | 컬럼 어드레스 전송 구조 및 방법 |
| US6839288B1 (en) * | 2003-11-12 | 2005-01-04 | Infineon Technologies Ag | Latch scheme with invalid command detector |
| JP2006066020A (ja) * | 2004-08-30 | 2006-03-09 | Fujitsu Ltd | 半導体記憶装置 |
| KR100772540B1 (ko) * | 2005-06-30 | 2007-11-01 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100672128B1 (ko) | 2005-10-14 | 2007-01-19 | 주식회사 하이닉스반도체 | 어드레스 신호 및 제어 신호들의 입력 동작시 소비 전류를감소시키는 클럭 제어 회로와 이를 포함하는 반도체 메모리장치 및 그 입력 동작 방법 |
| JP5018074B2 (ja) | 2006-12-22 | 2012-09-05 | 富士通セミコンダクター株式会社 | メモリ装置，メモリコントローラ及びメモリシステム |
| JP5457628B2 (ja) | 2007-10-26 | 2014-04-02 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びそのタイミング制御方法 |
| KR100915824B1 (ko) * | 2008-01-07 | 2009-09-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 입력 회로 및 그 제어 방법 |
| US8324723B2 (en) * | 2008-03-25 | 2012-12-04 | Bridge Semiconductor Corporation | Semiconductor chip assembly with bump/base heat spreader and dual-angle cavity in bump |
| KR101003127B1 (ko) | 2009-02-25 | 2010-12-22 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 제어 방법 |
| JP5266589B2 (ja) * | 2009-05-14 | 2013-08-21 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2838967B2 (ja) | 1993-12-17 | 1998-12-16 | 日本電気株式会社 | 同期型半導体装置用パワーカット回路 |
| JPH08180678A (ja) * | 1994-12-27 | 1996-07-12 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JPH11273341A (ja) | 1998-03-18 | 1999-10-08 | Hitachi Ltd | 半導体装置及びデータ処理システム |
| US6275086B1 (en) * | 1998-11-19 | 2001-08-14 | Fujitsu Limited | Clock signal generator for an integrated circuit |
| JP3699839B2 (ja) * | 1998-11-30 | 2005-09-28 | 松下電器産業株式会社 | 半導体記憶装置 |
| KR100358121B1 (ko) * | 1999-05-13 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체장치의 신호 입력회로 |
| JP3420120B2 (ja) * | 1999-06-29 | 2003-06-23 | 日本電気株式会社 | 同期型半導体メモリシステム |
-
2000
- 2000-09-04 JP JP2000266889A patent/JP4190140B2/ja not_active Expired - Fee Related
-
2001
- 2001-07-16 US US09/904,479 patent/US6351432B1/en not_active Expired - Lifetime
- 2001-07-24 KR KR1020010044412A patent/KR100721726B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US20020027829A1 (en) | 2002-03-07 |
| KR20020018944A (ko) | 2002-03-09 |
| JP2002074953A (ja) | 2002-03-15 |
| US6351432B1 (en) | 2002-02-26 |
| KR100721726B1 (ko) | 2007-05-28 |
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| JPH11162165A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040312 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050830 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060801 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060803 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070410 |
|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080108 |
|
| A521 | Request for written amendment filed |
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|
| A711 | Notification of change in applicant |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110926 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110926 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110926 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120926 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130926 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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|
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